KR20220097718A - 배선 기판 및 이를 포함하는 반도체 모듈 - Google Patents
배선 기판 및 이를 포함하는 반도체 모듈 Download PDFInfo
- Publication number
- KR20220097718A KR20220097718A KR1020200188652A KR20200188652A KR20220097718A KR 20220097718 A KR20220097718 A KR 20220097718A KR 1020200188652 A KR1020200188652 A KR 1020200188652A KR 20200188652 A KR20200188652 A KR 20200188652A KR 20220097718 A KR20220097718 A KR 20220097718A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- layer
- protective layer
- wiring pattern
- core part
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 56
- 239000000463 material Substances 0.000 claims abstract description 22
- 239000000945 filler Substances 0.000 claims abstract description 16
- 229920005989 resin Polymers 0.000 claims abstract description 12
- 239000011347 resin Substances 0.000 claims abstract description 12
- 239000011256 inorganic filler Substances 0.000 claims abstract description 3
- 229910003475 inorganic filler Inorganic materials 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 280
- 239000011241 protective layer Substances 0.000 claims description 85
- 230000002093 peripheral effect Effects 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 36
- 238000002161 passivation Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 26
- 238000000465 moulding Methods 0.000 claims description 15
- 229910000679 solder Inorganic materials 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 description 49
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 238000000059 patterning Methods 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 4
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 4
- 239000000395 magnesium oxide Substances 0.000 description 4
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 229920003192 poly(bis maleimide) Polymers 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000002243 precursor Substances 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- LTPBRCUWZOMYOC-UHFFFAOYSA-N Beryllium oxide Chemical compound O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 description 2
- 239000011324 bead Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 229910021488 crystalline silicon dioxide Inorganic materials 0.000 description 2
- 229920006336 epoxy molding compound Polymers 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
- H01L23/4924—Bases or plates or solder therefor characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0203—Fillers and particles
- H05K2201/0206—Materials
- H05K2201/0209—Inorganic, non-metallic particles
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
- H05K2203/1305—Moulding and encapsulation
- H05K2203/1311—Foil encapsulation, e.g. of mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
- H05K2203/1377—Protective layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
- H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 코어부, 및 상기 제 1 면 및 상기 제 2 면 상에 각각 제공되는 제 1 주변부 및 제 2 주변부를 포함하는 배선 기판을 제공하되, 상기 제 1 주변부 및 상기 제 2 주변부 각각은 상기 코어부 상의 제 1 절연층, 상기 제 1 절연층 상에 제공되는 배선 패턴, 상기 제 1 절연층 상에서 상기 배선 패턴을 덮는 제 2 절연층, 및 상기 제 2 절연층을 덮고, 상기 배선 패턴의 일부를 노출시키는 보호층을 포함하고, 상기 제 2 절연층은 수지층, 및 상기 수지층 내에 분산되는 무기물의 필러들을 포함하되, 상기 필러들은 상기 보호층 내에 제공되지 않고, 상기 제 2 절연층의 상기 수지층과 상기 보호층은 동일한 물질로 구성되고, 상기 제 1 주변부의 상기 배선 패턴과 상기 제 2 주변부의 상기 배선 패턴은 전기적으로 연결될 수 있다.
Description
본 발명은 배선 기판 및 이를 포함하는 반도체 모듈에 관한 것이다.
최근 배선 기판으로 이용되는 인쇄 회로 기판(printed circuit board; PCB)에 요구되는 사항은 전자산업 시장에서의 고속화, 고밀도화와 밀접하게 연관되어 있으며, 이사항들을 만족시키기 위해서는 인쇄회로기판의 미세 회로화, 우수한 전기적 특성, 고신뢰성, 고속 신호 전달구조, 고기능화 등 많은 문제점들을 해결해야 한다.
반도체 모듈(semiconductor module)은 반도체 패키지(semiconductor package)와 이가 실장되는 배선 기판을 포함한다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 배선 기판 및 이를 포함하는 반도체 모듈을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 배선 기판 및 이를 포함하는 반도체 모듈을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 배선 기판은 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 코어부, 및 상기 제 1 면 및 상기 제 2 면 상에 각각 제공되는 제 1 주변부 및 제 2 주변부를 포함할 수 있다. 상기 제 1 주변부 및 상기 제 2 주변부 각각은 상기 코어부 상의 제 1 절연층, 상기 제 1 절연층 상에 제공되는 배선 패턴, 상기 제 1 절연층 상에서 상기 배선 패턴을 덮는 제 2 절연층, 및 상기 제 2 절연층을 덮고, 상기 배선 패턴의 일부를 노출시키는 보호층을 포함할 수 있다. 상기 제 2 절연층은 수지층, 및 상기 수지층 내에 분산되는 무기물의 필러들을 포함하되, 상기 필러들은 상기 보호층 내에 제공되지 않을 수 있다. 상기 제 2 절연층의 상기 수지층과 상기 보호층은 동일한 물질로 구성될 수 있다. 상기 제 1 주변부의 상기 배선 패턴과 상기 제 2 주변부의 상기 배선 패턴은 전기적으로 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 모듈은 패키지 기판, 상기 패키지 기판 상에 실장되는 반도체 칩, 상기 패키지 기판 상에서 상기 반도체 칩을 덮는 몰딩막, 및 상기 패키지 기판 아래에 제공되는 외부 접속 단자들을 포함할 수 있다. 상기 패키지 기판은 코어부, 상기 코어부의 상부면 상에 제공되는 상부 배선 패턴을 매립하는 제 1 상부 절연층, 상기 제 1 상부 절연층 내에 분산되는 상부 필러들, 상기 제 1 상부 절연층을 덮는 상부 보호층, 상기 코어부의 하부면 상에 제공되는 하부 배선 패턴을 매립하는 제 1 하부 절연층, 상기 제 1 하부 절연층 내에 분산되는 하부 필러들, 및 상기 제 1 하부 절연층을 덮는 하부 보호층을 포함할 수 있다. 상기 몰딩막은 상기 상부 보호층에 의해 상기 제 1 상부 절연층 및 상기 상부 필러들과 이격될 수 있다. 상기 제 1 상부 절연층과 상기 상부 보호층은 동일한 물질로 구성되고, 상기 제 1 하부 절연층과 상기 하부 보호층은 동일한 물질로 구성될 수 있다. 상기 상부 보호층의 두께 및 상기 하부 보호층의 두께는 1um 내지 3um일 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 배선 기판은 코어부, 및 상기 코어부의 양면 상에 각각 제공되는 주변부들 포함할 수 있다. 상기 주변부들 각각은 상기 코어부 상의 제 1 절연층, 상기 제 1 절연층 상에 제공되는 배선 패턴, 상기 제 1 절연층 상에서 상기 배선 패턴을 덮고, 상기 제 1 절연층과 다른 물질로 구성되는 제 2 절연층, 상기 제 2 절연층 내에 분산되는 필러들, 및 상기 제 2 절연층을 덮고, 상기 배선 패턴의 일부를 노출시키되, 상기 제 2 절연층과 동일한 물질로 구성되는 보호층을 포함할 수 있다. 상기 주변부들의 상기 배선 패턴들은 서로 전기적으로 연결될 수 있다. 상기 보호층의 두께는 1um 내지 3um일 수 있다. 상기 코어부와 대향하는 상기 보호층의 일면의 거칠기는 상기 제 2 절연층의 거칠기보다 클 수 있다.
본 발명의 실시예들에 따르면, 상부 및 하부 보호층은 상부 절연층 및 하부 절연층 내의 필러들이 상부 및 하부 주변부들의 표면 상으로 돌출되지 않도록 상부 및 하부 주변부들을 보호할 수 있다. 이에 따라, 배선 기판의 구조적 안정성이 향상될 수 있다.
더하여, 상부 및 하부 보호층이 적절한 두께로 형성됨에 따라, 배선 기판의 두께가 크지 않을 수 있으며, 배선 기판이 소형화될 수 있다.
본 발명의 실시예들에 따르면, 배선 기판을 형성하고 나서, 후공정들에 의해 최외부의 절연층들이 손상되는 것을 방지할 수 있으며, 최외부의 절연층들이 손상되어 필러들이 노출되거나, 필러들이 배선 기판 상으로 토출되어 배선 기판을 오염시키는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 배선 기판을 설명하기 위한 단면도이다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도들이다.
도 5 내지 8 및 도 10 내지 도 11은 본 발명의 실시예들에 따른 배선 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 도 8의 B 영역을 확대 도시한 도면이다.
도 12는 도 11의 C 영역을 확대 도시한 도면이다.
도 13은 배선 기판의 제조 방법을 설명하기 위한 도면이다.
도 14는 도 13의 D 영역을 확대 도시한 도면이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도들이다.
도 5 내지 8 및 도 10 내지 도 11은 본 발명의 실시예들에 따른 배선 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 도 8의 B 영역을 확대 도시한 도면이다.
도 12는 도 11의 C 영역을 확대 도시한 도면이다.
도 13은 배선 기판의 제조 방법을 설명하기 위한 도면이다.
도 14는 도 13의 D 영역을 확대 도시한 도면이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 배선 기판을 설명한다.
도 1은 본 발명의 실시예들에 따른 배선 기판을 설명하기 위한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 1 및 도 2를 참조하여, 배선 기판(10)은 코어부(core portion, CL), 코어부(CL)의 상부면 상에 배치되는 상부 주변부(upper buildup portion, UB), 및 코어부(CL)의 하부면 상에 배치되는 하부 주변부(lower buildup portion, LB)을 포함할 수 있다.
코어부(CL)는 일 방향으로 연장될 수 있다. 코어부(CL)는 적어도 하나의 코어 패턴을 포함할 수 있다. 상기 코어 패턴은 코어부(CL) 내에서 코어부(CL)의 연장 방향으로 배선 기판(10)의 중앙에 제공될 수 있다. 본 발명의 실시예는 하나의 코어 패턴을 갖는 코어부(CL)를 예시적으로 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 코어부(CL)는 둘 혹은 그 이상의 코어 패턴들을 포함할 수 있다. 즉, 배선 기판(10)은 평면적으로 이격된 복수의 코어 패턴들을 포함할 수 있다. 이때, 상기 코어 패턴들은 상기 코어 패턴들의 측면들이 서로 마주하도록 배치될 수 있다. 코어부(CL)는 절연 물질을 포함할 수 있다. 예를 들어, 유리 섬유, 세라믹 판(ceramic plate), 에폭시 및 수지 중 어느 하나를 포함할 수 있다. 이와는 다르게, 코어부(CL)는 스테인리스 스틸(stainless steel), 알루미늄(Al), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 탄탈룸(Ta) 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다. 코어부(CL)가 절연 물질을 포함하는 경우, 코어부(CL)는 코어부(CL)를 수직으로 관통하는 수직 연결 단자를 가질 수 있다. 상기 수직 연결 단자는 후술되는 상부 주변부(UB) 및 하부 주변부(LB)를 전기적으로 연결할 수 있다.
하부 및 상부 주변부들(LB, UB)은 각각 코어부(CL)의 하부면 및 상부면을 덮을 수 있다.
상부 주변부(UB)는 코어부(CL)의 상기 상부면 상에 순차적으로 적층되어 제공되는 복수의 상부 절연층들(110, 120, 140) 및 상부 배선 패턴(130)을 포함할 수 있다. 예를 들어, 상부 절연층들(110, 120, 140)은 순차적으로 적층되는 제 1 상부 절연층(110), 제 2 상부 절연층(120) 및 상부 보호층(140)을 포함할 수 있다.
제 1 상부 절연층(110)이 코어부(CL)의 상부면 상에 제공될 수 있다. 제 1 상부 절연층(110)은 코어부(CL)의 상기 상부면을 덮을 수 있다. 제 1 상부 절연층(110)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 상부 절연층(110)은 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4 또는 BT(Bismaleimide Triazine)를 포함할 수 있다.
제 1 상부 절연층(110) 상에 상부 배선 패턴(130)이 제공될 수 있다. 상부 배선 패턴(130)은 제 1 상부 절연층(110)의 상부면 상에 배치될 수 있다. 상부 배선 패턴(130)은 회로 패턴(circuit pattern)을 포함할 수 있다. 상부 배선 패턴(130)은 배선 기판(10)에 실장되는 소자를 재배선하기 위한 연결 패턴으로 사용될 수 있다. 상부 배선 패턴(130)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다.
상세하게 도시되어 있지는 않지만, 상부 배선 패턴(130)은 회로 패턴들을 포함하기 때문에, 코어부(CL)의 상기 코어 패턴들과 전기적으로 연결될 수 있다. 예를 들어, 제 1 상부 절연층(110) 내에 제 1 상부 절연층(110)을 수직으로 관통하는 상부 비아들(135)이 제공될 수 있다. 상부 비아들(135)은 상부 배선 패턴(130)과 코어부(CL)의 상기 코어 패턴들을 연결할 수 있다. 상부 비아들(135)은 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다.
제 1 상부 절연층(110) 상에 제 2 상부 절연층(120)이 제공될 수 있다. 제 2 상부 절연층(120)은 제 1 상부 절연층(110)의 상부면을 덮을 수 있다. 제 2 상부 절연층(120)은 상부 배선 패턴(130)을 매립할 수 있다. 제 2 상부 절연층(120)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 상부 절연층(120)은 솔더 레지스트(solder resist)를 포함할 수 있다.
제 2 상부 절연층(120) 내에 상부 필러들(125)이 제공될 수 있다. 상부 필러들(125)은 제 2 상부 절연층(120) 내에 분산될 수 있다. 상부 필러들(125)은 비드(bead), 와이어(wire) 또는 로드(rod)와 같은 형태를 가질 수 있다. 상부 필러들(125)은 제 2 상부 절연층(120)의 체적에 대하여 1% 내지 50%의 부피율(volume fraction)로 제공될 수 있다. 상부 필러들(125)의 폭, 지름 또는 장축의 길이는 0.1um 내지 1um일 수 있다. 상부 필러들(125)은 제 2 상부 절연층(120)의 열전도율을 향상시킬 수 있다. 이에 따라, 상부 주변부(UB)의 열전도율이 향상될 수 있다. 상부 필러들(125)은 절연성 물질을 포함할 수 있다. 상부 필러들(125)은 열전도율이 높은 물질을 포함할 수 있다. 예를 들어, 상부 필러들(125)은 비정질 실리콘 산화물(amorphous-SiO2) 또는 결정질 실리콘 산화물(crystalline-SiO2)와 같은 실리콘 산화물을 포함할 수 있다. 또는, 상부 필러들(125)은 알루미늄 산화물(Sl2O3), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 실리콘 탄화물(SiC), 알루미늄 질화물(AlN), 베릴륨 산화물(BeO) 또는 질화 붕소(BN) 중 적어도 하나를 포함할 수 있다. 이외에도, 상부 필러들(125)은 열전도율이 높은 다른 절연성 물질을 포함할 수 있다.
제 2 상부 절연층(120) 상에 상부 보호층(140)이 제공될 수 있다. 상부 보호층(140)은 제 2 상부 절연층(120)의 상부면(120a)을 덮을 수 있다. 상부 보호층(140)은 제 2 상부 절연층(120) 내의 상부 필러들(125)이 상부 주변부(UB)의 상부면 상으로 돌출되지 않도록 상부 주변부(UB)를 보호할 수 있다. 이에 따라, 배선 기판(10)의 구조적 안정성이 향상될 수 있다. 상부 보호층(140)의 두께(T1)는 1um 내지 3um일 수 있다. 상부 보호층(140)의 두께(T1)가 1um보다 작을 경우, 외부 충격에 의해 상부 보호층(140)이 손상되어 제 2 상부 절연층(120) 및 상부 필러들(125)이 외부로 노출될 수 있다. 상부 보호층(140)의 두께(T1)가 3um보다 클 경우, 상부 주변부(UB)의 두께가 과도하게 두꺼워질 수 있다. 본 발명의 실시예들에 따르면, 상부 보호층(140)이 적절한 두께로 형성됨에 따라, 상부 주변부(UB)의 두께가 크지 않을 수 있으며, 배선 기판(10)이 소형화될 수 있다. 상부 보호층(140)의 상부면(140a)의 거칠기는 제 2 상부 절연층(120)의 상부면(120a)의 거칠기보다 클 수 있다. 상부 보호층(140)은 절연 물질을 포함할 수 있다. 상부 보호층(140)은 제 2 상부 절연층(120)과 동일한 물질로 구성될 수 있다. 예를 들어, 상부 보호층(140)은 솔더 레지스트(solder resist)를 포함할 수 있다.
상부 보호층(140)에 제 1 개구(OP1)가 형성될 수 있다. 제 1 개구(OP1)는 상부 보호층(140) 및 제 2 상부 절연층(120)을 관통하여 상부 배선 패턴(130)의 일부를 노출시킬 수 있다. 노출되는 상부 배선 패턴(130)의 상기 일부는 배선 기판(10)에 다른 반도체 소자 또는 전자 소자가 실장되기 위한 기판 패드 역할을 할 수 있다. 또는, 배선 기판(10)은 상부 주변부(UB) 상에 제공되는 언더 범프 패드를 더 포함하고, 상기 언더 범프 패드는 제 1 개구(OP1)를 통해 상부 배선 패턴(130)에 접속될 수 있다.
하부 주변부(LB)는 코어부(CL)를 중심으로 상부 주변부(UB)와 대칭되는 구조를 가질 수 있다. 예를 들어, 하부 주변부(LB)는 코어부(CL)의 상기 하부면 상에 순차적으로 적층되어 제공되는 복수의 하부 절연층들(210, 220, 240) 및 하부 배선 패턴(230)을 포함할 수 있다. 예를 들어, 하부 절연층들(210, 220, 240)은 순차적으로 적층되는 제 1 하부 절연층(210), 제 2 하부 절연층(220) 및 하부 보호층(240)을 포함할 수 있다.
제 1 하부 절연층(210)이 코어부(CL)의 하부면 상에 제공될 수 있다. 제 1 하부 절연층(210)은 코어부(CL)의 상기 하부면을 덮을 수 있다. 제 1 하부 절연층(210)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 하부 절연층(210)은 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4 또는 BT(Bismaleimide Triazine)를 포함할 수 있다.
제 1 하부 절연층(210) 아래에 하부 배선 패턴(230)이 제공될 수 있다. 하부 배선 패턴(230)은 제 1 하부 절연층(210)의 하부면 상에 배치될 수 있다. 하부 배선 패턴(230)은 회로 패턴(circuit pattern)을 포함할 수 있다. 하부 배선 패턴(230)은 배선 기판(10)에 접속되는 외부 단자들이 접속되는 연결 패턴으로 사용될 수 있다. 하부 배선 패턴(230)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다.
상세하게 도시되어 있지는 않지만, 하부 배선 패턴(230)은 회로 패턴들을 포함하기 때문에, 코어부(CL)의 상기 코어 패턴들과 전기적으로 연결될 수 있다. 예를 들어, 제 1 하부 절연층(210) 내에 제 1 하부 절연층(210)을 수직으로 관통하는 하부 비아들(235)이 제공될 수 있다. 하부 비아들(235)은 하부 배선 패턴(230)과 코어부(CL)의 상기 코어 패턴들을 연결할 수 있다. 하부 비아들(235)은 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다.
또한, 하부 배선 패턴(230)과 상부 배선 패턴(130)은 서로 전기적으로 연결될 수 있으며, 코어부(CL)에 의해 공간적으로 분리될 수 있다. 코어부(CL)가 도전성의 코어 패턴들을 포함하는 경우, 하부 배선 패턴(230)과 상부 배선 패턴(130)은 코어부(CL)의 코어 패턴들을 통해 전기적으로 연결될 수 있다. 코어부(CL)가 절연 물질을 포함하는 경우, 하부 배선 패턴(230)과 상부 배선 패턴(130)은 코어부(CL)의 수직 연결 단자를 통해 전기적으로 연결될 수 있다.
제 1 하부 절연층(210) 상에 제 2 하부 절연층(220)이 제공될 수 있다. 제 2 하부 절연층(220)은 제 1 하부 절연층(210)의 하부면을 덮을 수 있다. 제 2 하부 절연층(220)은 하부 배선 패턴(230)을 매립할 수 있다. 제 2 하부 절연층(220)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 하부 절연층(220)은 솔더 레지스트(solder resist)를 포함할 수 있다.
제 2 하부 절연층(220) 내에 하부 필러들(225)이 제공될 수 있다. 하부 필러들(225)은 제 2 하부 절연층(220) 내에 분산될 수 있다. 하부 필러들(225)은 비드(bead), 와이어(wire) 또는 로드(rod)와 같은 형태를 가질 수 있다. 하부 필러들(225)은 제 2 하부 절연층(220)의 체적에 대하여 1% 내지 50%의 부피율(volume fraction)로 제공될 수 있다. 하부 필러들(225)의 폭, 지름 또는 장축의 길이는 0.1um 내지 1um일 수 있다. 하부 필러들(225)은 제 2 하부 절연층(220)의 열전도율을 향상시킬 수 있다. 이에 따라, 하부 주변부(LB)의 열전도율이 향상될 수 있다. 하부 필러들(225)은 절연성 물질을 포함할 수 있다. 하부 필러들(225)은 열전도율이 높은 물질을 포함할 수 있다. 예를 들어, 하부 필러들(225)은 비정질 실리콘 산화물(amorphous-SiO2) 또는 결정질 실리콘 산화물(crystalline-SiO2)와 같은 실리콘 산화물을 포함할 수 있다. 또는, 하부 필러들(225)은 알루미늄 산화물(Sl2O3), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 실리콘 탄화물(SiC), 알루미늄 질화물(AlN), 베릴륨 산화물(BeO) 또는 질화 붕소(BN) 중 적어도 하나를 포함할 수 있다. 이외에도, 하부 필러들(225)은 열전도율이 높은 다른 절연성 물질을 포함할 수 있다.
제 2 하부 절연층(220) 아래에 하부 보호층(240)이 제공될 수 있다. 하부 보호층(240)은 제 2 하부 절연층(220)의 상부면을 덮을 수 있다. 하부 보호층(240)은 제 2 하부 절연층(220) 내의 하부 필러들(225)이 하부 주변부(LB)의 하부면 상으로 돌출되지 않도록 하부 주변부(LB)를 보호할 수 있다. 이에 따라, 배선 기판(10)의 구조적 안정성이 향상될 수 있다. 하부 보호층(240)의 두께(T1)는 1um 내지 3um일 수 있다. 하부 보호층(240)의 상기 두께가 1um보다 작을 경우, 외부 충격에 의해 하부 보호층(240)이 손상되어 제 2 하부 절연층(220) 및 하부 필러들(225)이 외부로 노출될 수 있다. 하부 보호층(240)의 상기 두께가 3um보다 클 경우, 하부 주변부(LB)의 두께가 과도하게 두꺼워질 수 있다. 본 발명의 실시예들에 따르면, 하부 보호층(240)이 적절한 두께로 형성됨에 따라, 하부 주변부(LB)의 두께가 크지 않을 수 있으며, 배선 기판(10)이 소형화될 수 있다. 하부 보호층(240)의 하부면의 거칠기는 제 2 하부 절연층(220)의 하부면의 거칠기보다 클 수 있다. 하부 보호층(240)은 절연 물질을 포함할 수 있다. 하부 보호층(240)은 제 2 하부 절연층(220)과 동일한 물질로 구성될 수 있다. 예를 들어, 하부 보호층(240)은 솔더 레지스트(solder resist)를 포함할 수 있다.
하부 보호층(240)에 제 2 개구(OP2)가 형성될 수 있다. 제 2 개구(OP2)는 하부 보호층(240) 및 제 2 하부 절연층(220)을 관통하여 하부 배선 패턴(230)의 일부를 노출시킬 수 있다. 노출되는 하부 배선 패턴(230)의 상기 일부는 배선 기판(10)에 상기 외부 단자들이 접속되기 위한 기판 패드 역할을 할 수 있다.
상기와 같이 배선 기판(10)이 제공될 수 있다.
도 1에서는 상부 주변부(UB)에 하나의 상부 배선 패턴(130)이 제공되고, 하부 주변부(LB)에 하나의 하부 배선 패턴(230)이 제공되는 것을 도시 및 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
다른 실시예들에 따르면, 코어부(CL)와 제 1 상부 절연층(110) 사이에 복수이 상부 절연층들 및 상기 상부 절연층들 내에 매립되는 상부 배선 패턴들이 제공될 수 있다. 상부 배선 패턴들의 수 및 상부 절연층들의 수는 배선 기판(10)이 재배선하고자 하는 회로 배선의 수 및 배선 디자인에 따라 달라질 수 있다.
코어부(CL)와 제 1 하부 절연층(210) 사이에 복수이 하부 절연층들 및 상기 하부 절연층들 내에 매립되는 하부 배선 패턴들이 제공될 수 있다. 하부 배선 패턴들의 수 및 하부 절연층들의 수는 배선 기판(10)이 재배선하고자 하는 회로 배선의 수 및 배선 디자인에 따라 달라질 수 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도들이다.
도 3을 참조하여, 배선 기판(10)이 제공될 수 있다. 배선 기판(10)은 도 1 및 도 2를 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 배선 기판(10)은 코어부(CL), 코어부(CL)의 상부면 상에 배치되는 상부 주변부(UB), 및 코어부(CL)의 하부면 상에 배치되는 하부 주변부(LB)을 포함할 수 있다.
상부 주변부(UB)는 코어부(CL)의 상부면 상에 순차적으로 적층되어 제공되는 제 1 상부 절연층(110), 제 2 상부 절연층(120) 및 상부 보호층(140)과, 제 1 상부 절연층(110) 상에서 제 2 상부 절연층(120) 내에 매립되는 상부 배선 패턴(130)을 포함할 수 있다. 제 2 상부 절연층(120) 내에 상부 필러들(125)이 제공될 수 있다. 상부 보호층(140)은 제 2 상부 절연층(120)을 덮을 수 있으며, 상부 배선 패턴(130)의 일부를 노출시키는 제 1 개구들을 가질 수 있다.
상부 주변부(UB)는 상부 보호층(140) 상에 제공되는 언더 범프 패드들(150)을 더 포함할 수 있다. 언더 범프 패드들(150)은 상기 제 1 개구들을 채울 수 있다. 언더 범프 패드들(150)은 상기 제 1 개구들보다 넓은 폭으로 형성되어 후술되는 반도체 칩의 칩 단자들이 접속되는 구성 요소일 수 있다. 언더 범프 패드들(150)은 상기 제 1 개구들 내에서 상부 배선 패턴(130)에 접속될 수 있다. 언더 범프 패드들(150)은 도전성 물질을 포함할 수 있다.
하부 주변부(LB)는 코어부(CL)의 하부면 상에 순차적으로 적층되어 제공되는 제 1 하부 절연층(210), 제 2 하부 절연층(220) 및 하부 보호층(240)과, 제 1 하부 절연층(210) 상에서 제 2 하부 절연층(220) 내에 매립되는 하부 배선 패턴(230)을 포함할 수 있다. 제 2 하부 절연층(220) 내에 하부 필러들(225)이 제공될 수 있다. 하부 보호층(240)은 제 2 하부 절연층(220)을 덮을 수 있으며, 하부 배선 패턴(230)의 일부를 노출시키는 제 2 개구들을 가질 수 있다.
배선 기판(10)의 아래에 외부 단자들(250)이 제공될 수 있다. 외부 단자들(250)은 상기 제 2 개구들 내에 배치될 수 있다. 외부 단자들(250)은 상기 제 2 개구들 내에서 하부 배선 패턴(230)에 접속될 수 있다. 외부 단자들(250)은 상기 제 2 개구들을 채울 수 있다. 외부 단자들(250)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
배선 기판(10) 상에 반도체 칩(300)이 배치될 수 있다. 배선 기판(10)을 향하는 반도체 칩(300)의 하부면은 활성면(active surface)일 수 있다. 반도체 칩(300)은 반도체 칩(300)의 상기 하부면 상에 제공되는 칩 패드들(310)을 가질 수 있다. 반도체 칩(300)은 실리콘(Si)을 포함할 수 있다. 도 3에 도시된 바와 같이, 반도체 칩(300)은 플립 칩(flip chip) 방식으로 배선 기판(10)에 실장될 수 있다. 예를 들어, 반도체 칩(300)은 칩 패드들(310) 상에 제공되는 칩 단자들(320)을 가질 수 있다. 칩 단자들(320)은 반도체 칩(300)의 칩 패드들(310) 및 배선 기판(10)의 언더 범프 패드들(150)에 접속될 수 있다. 칩 단자들(320)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 반도체 칩(300)은 배선 기판(10)의 언더 범프 패드들(150), 상부 주변부(UB) 및 하부 주변부(LB)를 통해 외부 단자들(250)과 전기적으로 연결될 수 있다. 배선 기판(10)은 상부 배선 패턴(130) 및 하부 배선 패턴(230)을 이용하여 반도체 칩(300)을 재배선할 수 있다.
도 3에서는 반도체 칩(300)이 페이스 다운(face down)으로 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 4에 도시된 바와 같이, 반도체 칩(300)은 페이스 업(face up)으로 제공될 수 있다.
도 4를 참조하여, 배선 기판(10)의 상부 주변부(UB)는 언더 범프 패드들(150, 도 3 참조)을 갖지 않을 수 있다. 즉, 상부 보호층(140)의 상기 제 1 개구들에 의해 상부 배선 패턴(130)의 일부가 노출될 수 있다.
배선 기판(10) 상에 반도체 칩(300)이 배치될 수 있다. 배선 기판(10)을 향하는 반도체 칩(300)의 하부면은 비활성면(inactive surface)이고, 반도체 칩(300)의 상부면은 활성면(active surface)일 수 있다. 반도체 칩(300)은 반도체 칩(300)의 상기 상부면 상에 상에 제공되는 칩 패드들(310)을 가질 수 있다. 반도체 칩(300)은 와이어 본딩(wire bonding) 방식으로 배선 기판(10)에 실장될 수 있다. 예를 들어, 칩 패드들(310)의 상부면로부터 노출된 상부 배선 패턴(130)의 상부면으로 연장되어, 칩 패드들(310) 및 상부 배선 패턴(130)에 접속되는 본딩 와이어들(330)이 제공될 수 있다. 반도체 칩(300)은 본딩 와이어(330)에 의해 배선 기판(10)에 전기적으로 연결될 수 있다. 이하, 도 3의 실시예를 기준으로 계속 설명하도록 한다.
다른 실시예들에 따르면, 배선 기판(10) 상에 제공되는 반도체 칩(300)은 그의 내부에 트랜지스터(transistor)를 포함하지 않을 수 있다. 즉, 도시된 바와는 다르게, 배선 기판(10) 상에 칩(chip)이 아닌 인터포저(interposer) 기판이 배치될 수 있다. 상기 인터포저 기판은 실리콘(Si)을 포함할 수 있다. 상기 인터포저 기판은 그의 상면 상에 배선을 위한 회로를 가질 수 있다. 상기 인터포저 기판은 필요에 따라 몰드막에 의해 둘러싸일 수 있다. 여기서, 상기 몰드막은 후술되는 몰딩막(400)과 구별되는 구성 요소이다. 상기 몰드막은 배선 기판(10) 상에서 상기 인터포저 기판을 매립할 수 있다. 즉, 상기 인터포저 기판은 상기 몰드막에 의해 덮일 수 있다. 상기 인터포저 기판 상에는 적어도 하나의 소자(일 예로, 트랜지스터를 포함하는 칩 또는 반도체 패키지 내에서 요구되는 전자 소자 등)가 제공될 수 있다. 상기 적어도 하나의 소자는 상기 몰드막 또는 상기 인터포저 기판을 관통하는 비아(via) 등을 이용하여 배선 기판(10) 및 상기 인터포저 기판에 전기적으로 연결될 수 있다. 또는, 상기 몰드막이 제공되지 않는 경우, 상기 적어도 하나의 소자는 상기 인터포저 기판 상이 직접 실장될 수 있다. 상기 소자가 복수로 제공되는 경우, 상기 소자들은 상기 인터포저 기판을 통해 상호 전기적으로 연결될 수 있다. 필요에 따라, 상기 적어도 하나의 소자와 상기 인터포저 기판(또는 상기 몰드막) 사이에 상기 적어도 하나의 소자를 지지하기 위한 추가 기판이 제공될 수 있다. 이때, 상기 적어도 하나의 소자는 상기 추가 기판에 실장될 수 있으며, 상기 적어도 하나의 소자는 상기 추가 기판 및 상기 비아를 통해 상기 인터포저 기판과 배선 기판(10)에 전기적으로 연결될 수 있다. 이하, 배선 기판(10) 상에 반도체 칩(300)이 제공되는 것을 기준으로 계속 설명한다.
도 3을 계속 참조하여, 배선 기판(10) 상에 몰딩막(400)이 제공될 수 있다. 몰딩막(400)은 배선 기판(10)의 상부면 상에서 반도체 칩(300)을 덮을 수 있다. 예를 들어, 몰딩막(400)은 반도체 칩(300)의 상부면 및 측면을 덮을 수 있다. 몰딩막(400)은 반도체 칩(300)과 배선 기판(10) 사이의 공간을 채울 수 있다. 몰딩막(400)은 에폭시계 폴리머와 같은 절연 물질을 포함할 수 있다. 예를 들어, 몰딩막(400)은 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다. 이와는 다르게, 반도체 칩(300)과 배선 기판(10) 사이의 공간은 언더필(under fill) 부재(350, 도 3 참조) 또는 접착 부재(360, 도 4 참조로 채워질 수 있다.
도 5 내지 도 12는 본 발명의 실시예들에 따른 배선 기판의 제조 방법을 설명하기 위한 도면들로, 도 5 내지 8 및 도 10 내지 도 11은 본 발명의 실시예들에 따른 배선 기판의 제조 방법을 설명하기 위한 단면도들이다. 도 9는 도 8의 B 영역을 확대 도시한 도면이다. 도 12는 도 11의 C 영역을 확대 도시한 도면이다.
도 5를 참조하여, 코어부(CL)가 제공될 수 있다. 코어부(CL)는 적어도 하나의 코어 패턴을 포함할 수 있다.
코어부(CL) 상에 제 1 상부 절연층(110)이 형성될 수 있다. 예를 들어, 코어부(CL)의 상부면 상에 절연 물질을 증착 또는 도포하여 형성될 수 있다. 상기 절연 물질은 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4 또는 BT(Bismaleimide Triazine)를 포함할 수 있다.
코어부(CL) 아래에 제 1 하부 절연층(210)이 형성될 수 있다. 예를 들어, 코어부(CL)의 하부면 상에 절연 물질을 증착 또는 도포하여 형성될 수 있다. 상기 절연 물질은 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4 또는 BT(Bismaleimide Triazine)를 포함할 수 있다.
도 6을 참조하여, 제 1 상부 절연층(110) 상에 상부 비아들(135) 및 상부 배선 패턴(130)이 형성될 수 있다. 예를 들어, 제 1 상부 절연층(110)이 패터닝될 수 있다. 제 1 상부 절연층(110)의 패터닝에 의해 코어부(CL)가 노출될 수 있다. 제 1 상부 절연층(110)의 상부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 상부 배선 패턴(130)이 형성될 수 있다. 이때, 패터닝된 제 1 상부 절연층(110)의 패턴 내를 채우는 상기 도전층의 일부는 상부 비아들(135)을 형성할 수 있다. 즉, 상부 비아들(135)은 제 1 상부 절연층(110)을 관통하여 상부 배선 패턴(130)과 코어부(CL)를 연결할 수 있다.
제 1 하부 절연층(210) 상에 하부 비아들(235) 및 하부 배선 패턴(230)이 형성될 수 있다. 예를 들어, 제 1 하부 절연층(210)이 패터닝될 수 있다. 제 1 하부 절연층(210)의 패터닝에 의해 코어부(CL)가 노출될 수 있다. 제 1 하부 절연층(210)의 하부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 하부 배선 패턴(230)이 형성될 수 있다. 이때, 패터닝된 제 1 하부 절연층(210)의 패턴 내를 채우는 상기 도전층의 일부는 하부 비아들(235)을 형성할 수 있다. 즉, 하부 비아들(235)은 제 1 하부 절연층(210)을 관통하여 하부 배선 패턴(230)과 코어부(CL)를 연결할 수 있다.
도 7을 참조하여, 제 1 상부 절연층(110) 상에 그의 내부에 상부 필러들(125)이 분산되어 있는 제 2 상부 절연층(120)이 형성될 수 있다. 예를 들어, 절연 물질 내에 상부 필러들(125)이 혼합되어 있는 전구체 물질을 제 1 상부 절연층(110)의 상부면 상에 도포 또는 증착한 후, 상기 절연 물질을 경화시켜 제 2 상부 절연층(120)이 형성될 수 있다. 또는, 상기 절연 물질을 상기 제 1 상부 절연층(110)의 상기 상부면 상에 도포 또는 증착하고, 상기 절연 물질 내에 상부 필러들(125)을 주입한 후, 상기 절연 물질을 경화시켜 제 2 상부 절연층(120)이 형성될 수 있다. 상부 필러들(125)은 상기 절연 물질의 체적에 대하여 1% 내지 50%의 부피율(volume fraction)로 제공될 수 있다. 상기 절연 물질은 솔더 레지스트(solder resist)를 포함할 수 있다.
제 1 하부 절연층(210) 아래에 그의 내부에 하부 필러들(225)이 분산되어 있는 제 2 하부 절연층(220)이 형성될 수 있다. 예를 들어, 절연 물질 내에 하부 필러들(225)이 혼합되어 있는 전구체 물질을 제 1 하부 절연층(210)의 하부면 상에 도포 또는 증착한 후, 상기 절연 물질을 경화시켜 제 2 하부 절연층(220)이 형성될 수 있다. 또는, 상기 절연 물질을 상기 제 1 하부 절연층(210)의 상기 하부면 상에 도포 또는 증착하고, 상기 절연 물질 내에 하부 필러들(225)을 주입한 후, 상기 절연 물질을 경화시켜 제 2 하부 절연층(220)이 형성될 수 있다. 하부 필러들(225)은 상기 절연 물질의 체적에 대하여 1% 내지 50%의 부피율(volume fraction)로 제공될 수 있다. 상기 절연 물질은 솔더 레지스트(solder resist)를 포함할 수 있다. 하부 필러들(225)은 실리콘 산화물(slilica)을 포함할 수 있다.
도 8 및 도 9를 참조하여, 제 2 상부 절연층(120) 상에 상부 보호층(145)이 형성될 수 있다. 예를 들어, 제 2 상부 절연층(120)의 상부면(120a) 상에 절연 물질을 도포 또는 증착한 후, 상기 절연 물질을 경화시켜 상부 보호층(145)이 형성될 수 있다. 상기 절연 물질은 제 2 상부 절연층(120)을 구성하는 물질과 동일한 물질일 수 있다. 예를 들어, 상기 절연 물질은 솔더 레지스트(solder resist)일 수 있다. 상부 보호층(145)의 두께(T2)는 2um 내지 5um일 수 있다. 상부 보호층(145)의 상부면(145a)은 실질적으로 평탄할 수 있다. 상부 보호층(145)의 상부면(145a)의 거칠기와 제 2 상부 절연층(120)의 상부면(120a)의 거칠기는 실질적으로 동일 또는 유사할 수 있다.
제 2 하부 절연층(220) 아래에 하부 보호층(245)이 형성될 수 있다. 예를 들어, 제 2 하부 절연층(220)의 하부면 상에 절연 물질을 도포 또는 증착한 후, 상기 절연 물질을 경화시켜 하부 보호층(245)이 형성될 수 있다. 상기 절연 물질은 제 2 하부 절연층(220)을 구성하는 물질과 동일한 물질일 수 있다. 예를 들어, 상기 절연 물질은 솔더 레지스트(solder resist)일 수 있다. 하부 보호층(245)의 두께는 2um 내지 5um일 수 있다. 하부 보호층(245)의 하부면은 실질적으로 평탄할 수 있다. 하부 보호층(245)의 하부면의 거칠기와 제 2 하부 절연층(220)의 하부면의 거칠기는 실질적으로 동일 또는 유사할 수 있다.
다른 실시예들에 따르면, 제 2 상부 절연층(120), 상부 보호층(145), 제 2 하부 절연층(220) 및 하부 보호층(245)은 다른 방법으로 형성될 수 있다.
도 10을 참조하여, 제작 기판(미도시) 상에 그의 내부에 상부 필러들(125)이 분산되어 있는 제 2 상부 절연층(120)이 형성될 수 있다. 예를 들어, 절연 물질 내에 상부 필러들(125)이 혼합되어 있는 전구체 물질을 제작 기판(미도시)의 상부면 상에 도포 또는 증착한 후, 상기 절연 물질을 경화시켜 제 2 상부 절연층(120)이 형성될 수 있다. 또는, 상기 절연 물질을 상기 제 1 상부 절연층(110)의 상기 상부면 상에 도포 또는 증착하고, 상기 절연 물질 내에 상부 필러들(125)을 주입한 후, 상기 절연 물질을 경화시켜 제 2 상부 절연층(120)이 형성될 수 있다.
제 2 상부 절연층(120) 상에 상부 보호층(145)이 형성될 수 있다. 예를 들어, 제 2 상부 절연층(120)의 상부면(120a) 상에 절연 물질을 도포 또는 증착한 후, 상기 절연 물질을 경화시켜 상부 보호층(145)이 형성될 수 있다.
이후, 제 2 상부 절연층(120)으로부터 상기 제작 기판(미도시)을 제거하여 제 2 상부 절연층(120) 및 그 위의 상부 보호층(140)이 형성될 수 있다. 제 2 하부 절연층(220) 및 하부 보호층(240)을 형성하는 방법은 제 2 상부 절연층(120) 및 상부 보호층(140)을 형성하는 방법과 동일 또는 유사할 수 있다.
이후, 도 6의 결과물 상에 제 2 상부 절연층(120) 및 상부 보호층(140)이 접착될 수 있다. 구체적으로는, 제 1 상부 절연층(110) 상에 제 2 상부 절연층(120)을 접착시킬 수 있다. 이때, 상부 배선 패턴(130)은 제 2 상부 절연층(120) 내로 매립될 수 있다.
도 6의 결과물 상에 제 2 하부 절연층(220) 및 하부 보호층(240)이 접착될 수 있다. 구체적으로는, 제 1 하부 절연층(210) 아래에 제 2 하부 절연층(220)을 접착시킬 수 있다. 이때, 하부 배선 패턴(230)은 제 2 하부 절연층(220) 내로 매립될 수 있다.
이하, 도 8 및 도 9의 실시예를 기준으로 계속 설명하도록 한다.
도 11 및 도 12를 참조하여, 배선 기판의 제조 공정 중 또는 배선 기판 상에 반도체 칩을 실장 공정과 같은 후공정들 중, 배선 기판의 상부 보호층(140) 및 하부 보호층(240)이 일부 손상될 수 있다. 예를 들어, 상기 후공정들은 상부 주변부(UB) 및 하부 주변부(LB)에 개구들(OP1, OP2)을 형성하는 공정일 수 있다. 상부 주변부(UB)의 상부 보호층(145, 도 8 참조) 및 제 2 상부 절연층(120)을 패터닝하여 상부 배선 패턴(130)의 일부를 노출시키는 제 1 개구들(OP1)이 형성될 수 있다. 하부 주변부(LB)의 하부 보호층(245, 도 8 참조) 및 제 2 하부 절연층(220)을 패터닝하여 하부 배선 패턴(230)의 일부를 노출시키는 제 2 개구들(OP2)이 형성될 수 있다. 또는, 예를 들어, 상기 후공정들은 외부 소자들이 실장되기 위한 언더 범프 패드들(under bump pads)을 상기 배선 기판 상에 형성하는 공정 또는 외부 단자들을 접착하기 위한 기판 패드들을 상기 배선 기판 상에 형성하는 공정일 수 있다. 또는, 예를 들어, 상기 후공정들은 배선 기판 상에 반도체 칩을 실장하는 패키징 공정 중 수행되는 플라즈마 에칭(plasma etching) 공정일 수 있다. 상기와 같은 공정들에 의해 상부 보호층(140) 및 하부 보호층(240)이 일부 손상될 수 있다. 손상된 상부 보호층(140)의 두께(T1) 및 손상된 하부 보호층(240)의 두께는 손상되기 전의 상부 보호층(145, 도 8 및 도 9 참조)의 두께(T2) 및 손상되기 전의 하부 보호층(245, 도 8 및 도 9 참조)의 두께보다 작을 수 있다.
일반적으로, 상부 보호층(140) 및 하부 보호층(240)이 제공되지 않는 경우, 제 2 상부 절연층(120) 및 제 2 하부 절연층(220)이 노출될 수 있다. 도 13은 배선 기판의 제조 방법을 설명하기 위한 도면이다. 도 14는 도 13의 D 영역을 확대 도시한 도면이다.
도 13 및 도 14에 도시된 바와 같이, 상부 배선 패턴(130)을 덮는 제 2 상부 절연층(120) 및 하부 배선 패턴(230)을 덮는 제 2 하부 절연층(220)을 형성함에 따라, 배선 기판이 완성될 수 있다. 이후, 상기에서 설명한 후공정들이 수행되는 경우, 제 2 상부 절연층(120)의 일부(122) 및 제 2 하부 절연층(220)의 일부가 손상될 수 있다. 이에 따라, 제 2 상부 절연층(120) 내에 분산되어 있던 상부 필러들(125)이 제 2 상부 절연층(120)의 상부면(120b) 상으로 돌출되거나, 또는 제 2 상부 절연층(120)으로부터 유실되어 배선 기판의 상부면을 오염시킬 수 있다. 또한, 제 2 하부 절연층(220) 내에 분산되어 있던 하부 필러들(225)이 제 2 하부 절연층(220)의 하부면 상으로 돌출되거나, 또는 제 2 하부 절연층(220)으로부터 유실되어 배선 기판의 하부면을 오염시킬 수 있다. 제 2 상부 절연층(120)의 상부면(120b) 상으로 돌출되는 상부 필러들(125) 및 제 2 하부 절연층(220)의 하부면 상으로 돌출되는 하부 필러들(225)은 각각 제 2 상부 절연층(120) 및 제 2 하부 절연층(220)의 표면들에서 요철로 작용할 수 있으며, 광을 이용한 검사 등의 공정에서 불량으로 인식될 수 있다. 제 2 상부 절연층(120) 및 제 2 하부 절연층(220)으로부터 유실된 상부 필러들(125) 및 하부 필러들(225)은 배선 기판과 반도체 칩들, 몰딩막 또는 다른 구성들과의 접착력을 저하시키거나, 또는 전기적 접속을 방해할 수 있다.
본 발명의 실시예들에 따르면, 상부 주변부(UB) 상에 상부 보호층(140)이 제공되고, 하부 주변부(LB) 상에 하부 보호층(240)이 제공될 수 있다. 이에 따라, 상기 후공정들에 의해 제 2 상부 절연층(120) 및 제 2 하부 절연층(220)이 손상되는 것을 방지할 수 있으며, 제 2 상부 절연층(120) 및 제 2 하부 절연층(220)가 손상되어 상부 필러들(125) 및 하부 필러들(225)이 노출되거나, 상부 필러들(125) 및 하부 필러들(225)이 배선 기판 상으로 토출되어 배선 기판을 오염시키는 것을 방지할 수 있다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하여, 배선 기판에 언더 범프 패드들(150)이 형성될 수 있다. 예를 들어, 상부 주변부(UB)의 상부 보호층(140) 상에 도전층을 형성할 수 있다. 이때, 상기 도전층은 상부 보호층(140)을 덮고, 상부 보호층(140)에 형성된 상기 제 1 개구들(OP1, 도 11 참조) 내를 채울 수 있다. 상기 도전층은 상기 제 1 개구들을 통해 상부 배선 패턴(130)에 접속될 수 있다. 이후, 상기 도전층을 패터닝하여 언더 범프 패드들(150)이 형성될 수 있다.
상기 배선 기판 상에 언더필 부재(350)가 제공될 수 있다. 예를 들어, 언더필 부재(350)는 비전도성 접착제 또는 비전도성 필름일 수 있다. 언더필 부재(350)가 비도전성 접착제인 경우, 디스펜싱(dispensing)을 통해 액상의 비전도성 접착제를 상부 주변부(UB) 상에 도포하는 식으로 형성될 수 있다. 언더필 부재(350)가 비전도성 필름인 경우, 비전도성 필름을 상부 주변부(UB) 상에 붙이는 방식으로 형성될 수 있다.
상기 배선 기판 상에 반도체 칩(300)이 실장될 수 있다. 예를 들어, 반도체 칩(300)은 칩 단자들(320)을 이용하여 언더 범프 패드들(150)에 접속될 수 있다. 반도체 칩(300)과 상부 주변부(UB) 사이의 공간은 언더필 부재(350)에 의해 채워질 수 있다.
도 16을 참조하여, 몰딩막(400)이 상기 배선 기판 상에 형성될 수 있다. 예를 들어, 상기 배선 기판의 상부 주변부(UB)의 상부면 상에서 반도체 칩(300)을 둘러싸도록 절연 물질을 도포한 후, 상기 절연 물질을 경화시켜 몰딩막(400)이 형성될 수 있다. 상기 절연 부재는 절연성 폴리머 또는 열경화성 수지를 포함할 수 있다.
도 3을 다시 참조하여, 배선 기판(10)의 아래에 외부 단자들(250)이 제공될 수 있다. 예를 들어, 하부 주변부(LB)의 하부 보호층(240)에 형성된 제 2 개구들(OP2, 도 1 참조) 내에 외부 단자들(250)이 형성될 수 있다. 외부 단자들(250)은 상기 제 2 개구들에 의해 노출되는 하부 배선 패턴(230)에 접속될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 배선 기판
UB: 상부 주변부 110: 제 1 상부 부변부
120: 제 2 상부 주변부 125: 상부 필러
130: 상부 배선 패턴 140: 상부 보호층
CL: 코어층
LB: 하부 주변부 210: 제 1 하부 주변부
220: 제 2 하부 주변부 225: 하부 필러
230: 제 2 하부 주변부 240: 하부 보호층
300: 반도체 칩 400: 몰딩막
UB: 상부 주변부 110: 제 1 상부 부변부
120: 제 2 상부 주변부 125: 상부 필러
130: 상부 배선 패턴 140: 상부 보호층
CL: 코어층
LB: 하부 주변부 210: 제 1 하부 주변부
220: 제 2 하부 주변부 225: 하부 필러
230: 제 2 하부 주변부 240: 하부 보호층
300: 반도체 칩 400: 몰딩막
Claims (10)
- 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 코어부; 및
상기 제 1 면 및 상기 제 2 면 상에 각각 제공되는 제 1 주변부 및 제 2 주변부를 포함하되,
상기 제 1 주변부 및 상기 제 2 주변부 각각은:
상기 코어부 상의 제 1 절연층;
상기 제 1 절연층 상에 제공되는 배선 패턴;
상기 제 1 절연층 상에서 상기 배선 패턴을 덮는 제 2 절연층; 및
상기 제 2 절연층을 덮고, 상기 배선 패턴의 일부를 노출시키는 보호층;
을 포함하고,
상기 제 2 절연층은 수지층, 및 상기 수지층 내에 분산되는 무기물의 필러들을 포함하되, 상기 필러들은 상기 보호층 내에 제공되지 않고,
상기 제 2 절연층의 상기 수지층과 상기 보호층은 동일한 물질로 구성되고,
상기 제 1 주변부의 상기 배선 패턴과 상기 제 2 주변부의 상기 배선 패턴은 전기적으로 연결되는 배선 기판.
- 제 1 항에 있어서,
상기 필러들은 실리콘 산화물(SiO2)을 포함하는 배선 기판. - 제 1 항에 있어서,
상기 보호층의 두께는 1um 내지 3um인 배선 기판. - 제 1 항에 있어서,
상기 제 1 절연층은 PPG(prepreg)를 포함하고,
상기 수지층과 상기 보호층은 솔더 레지스트(solder resist)를 포함하는 배선 기판. - 제 1 항에 있어서,
상기 코어부와 대향하는 상기 보호층의 상부면의 거칠기는 상기 제 2 절연층의 거칠기보다 큰 배선 기판.
- 패키지 기판;
상기 패키지 기판 상에 실장되는 반도체 칩;
상기 패키지 기판 상에서 상기 반도체 칩을 덮는 몰딩막; 및
상기 패키지 기판 아래에 제공되는 외부 접속 단자들을 포함하되,
상기 패키지 기판은:
코어부;
상기 코어부의 상부면 상에 제공되는 상부 배선 패턴을 매립하는 제 1 상부 절연층;
상기 제 1 상부 절연층 내에 분산되는 상부 필러들;
상기 제 1 상부 절연층을 덮는 상부 보호층;
상기 코어부의 하부면 상에 제공되는 하부 배선 패턴을 매립하는 제 1 하부 절연층;
상기 제 1 하부 절연층 내에 분산되는 하부 필러들; 및
상기 제 1 하부 절연층을 덮는 하부 보호층;
을 포함하고,
상기 몰딩막은 상기 상부 보호층에 의해 상기 제 1 상부 절연층 및 상기 상부 필러들과 이격되고,
상기 제 1 상부 절연층과 상기 상부 보호층은 동일한 물질로 구성되고, 상기 제 1 하부 절연층과 상기 하부 보호층은 동일한 물질로 구성되고,
상기 상부 보호층의 두께 및 상기 하부 보호층의 두께는 1um 내지 3um인 반도체 모듈.
- 제 6 항에 있어서,
상기 반도체 칩은 상기 상부 보호층 상에 실장되되,
상기 상부 보호층은 상기 상부 배선 패턴의 일부를 노출시키고,
상기 반도체 칩은 연결 단자를 이용하여 노출되는 상기 상부 배선 패턴에 접속되는 반도체 모듈. - 제 6 항에 있어서,
상기 상부 필러들은 상기 상부 보호층 내에 제공되지 않고,
상기 하부 필러들은 상기 하부 보호층 내에 제공되지 않는 반도체 모듈. - 제 6항에 있어서,
상기 상부 보호층의 상부면의 거칠기는 상기 제 1 상부 절연층의 상부면의 거칠기보다 크고,
상기 하부 보호층의 하부면의 거칠기는 상기 제 1 하부 절연층의 하부면의 거칠기보다 큰 반도체 모듈.
- 코어부; 및
상기 코어부의 양면 상에 각각 제공되는 주변부들 포함하되,
상기 주변부들 각각은:
상기 코어부 상의 제 1 절연층;
상기 제 1 절연층 상에 제공되는 배선 패턴;
상기 제 1 절연층 상에서 상기 배선 패턴을 덮고, 상기 제 1 절연층과 다른 물질로 구성되는 제 2 절연층;
상기 제 2 절연층 내에 분산되는 필러들; 및
상기 제 2 절연층을 덮고, 상기 배선 패턴의 일부를 노출시키되, 상기 제 2 절연층과 동일한 물질로 구성되는 보호층;
을 포함하고,
상기 주변부들의 상기 배선 패턴들은 서로 전기적으로 연결되고,
상기 보호층의 두께는 1um 내지 3um이고,
상기 코어부와 대향하는 상기 보호층의 일면의 거칠기는 상기 제 2 절연층의 거칠기보다 큰 배선 기판.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200188652A KR20220097718A (ko) | 2020-12-31 | 2020-12-31 | 배선 기판 및 이를 포함하는 반도체 모듈 |
| US17/379,026 US11903145B2 (en) | 2020-12-31 | 2021-07-19 | Wiring board and semiconductor module including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200188652A KR20220097718A (ko) | 2020-12-31 | 2020-12-31 | 배선 기판 및 이를 포함하는 반도체 모듈 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220097718A true KR20220097718A (ko) | 2022-07-08 |
Family
ID=82118174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200188652A KR20220097718A (ko) | 2020-12-31 | 2020-12-31 | 배선 기판 및 이를 포함하는 반도체 모듈 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11903145B2 (ko) |
| KR (1) | KR20220097718A (ko) |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200362A (en) | 1989-09-06 | 1993-04-06 | Motorola, Inc. | Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film |
| EP2053908B1 (en) | 1999-08-12 | 2011-12-21 | Ibiden Co., Ltd. | Multilayer printed wiring board with a solder resist composition |
| JP2003101202A (ja) | 2001-09-25 | 2003-04-04 | Kyocera Corp | 配線基板及びその製造方法 |
| US6963493B2 (en) | 2001-11-08 | 2005-11-08 | Avx Corporation | Multilayer electronic devices with via components |
| CN100468719C (zh) * | 2003-06-03 | 2009-03-11 | 卡西欧计算机株式会社 | 可叠置的半导体器件及其制造方法 |
| KR101005242B1 (ko) | 2008-03-03 | 2011-01-04 | 삼성전기주식회사 | 방열 인쇄회로기판 및 반도체 칩 패키지 |
| US20090295500A1 (en) | 2008-05-30 | 2009-12-03 | Ives Fred H | Radio frequency power splitter/combiner, and method of making same |
| CN102176419B (zh) | 2011-03-22 | 2015-05-06 | 南通富士通微电子股份有限公司 | 高集成度系统级封装方法 |
| KR101922191B1 (ko) | 2012-03-02 | 2019-02-20 | 엘지이노텍 주식회사 | 인쇄회로기판 및 그의 제조 방법 |
| CN103295996B (zh) | 2012-06-29 | 2016-06-15 | 上海天马微电子有限公司 | 封装基板及其制作方法 |
| JP2014049555A (ja) | 2012-08-30 | 2014-03-17 | Ibiden Co Ltd | 配線板の製造方法 |
| KR20140071561A (ko) * | 2012-11-27 | 2014-06-12 | 삼성전자주식회사 | 회로 기판과 이를 구비하는 반도체 패키지 |
| KR20170041010A (ko) | 2015-10-06 | 2017-04-14 | 삼성전기주식회사 | 지문센서용 기판, 지문센서 및 지문센서용 기판의 제조방법 |
| US10182499B2 (en) | 2015-11-09 | 2019-01-15 | The University Of Memphis Research Foundation | Multilayer additive printed circuit |
| JP2017191892A (ja) | 2016-04-14 | 2017-10-19 | イビデン株式会社 | プリント配線基板及びその製造方法 |
| US10763031B2 (en) * | 2016-08-30 | 2020-09-01 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing an inductor |
| JP6909566B2 (ja) * | 2016-09-06 | 2021-07-28 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
| US10129979B2 (en) | 2016-09-23 | 2018-11-13 | Apple Inc. | PCB assembly with molded matrix core |
| JP7112873B2 (ja) * | 2018-04-05 | 2022-08-04 | 新光電気工業株式会社 | 配線基板、半導体パッケージ及び配線基板の製造方法 |
| KR102145218B1 (ko) * | 2018-08-07 | 2020-08-18 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
-
2020
- 2020-12-31 KR KR1020200188652A patent/KR20220097718A/ko unknown
-
2021
- 2021-07-19 US US17/379,026 patent/US11903145B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11903145B2 (en) | 2024-02-13 |
| US20220210925A1 (en) | 2022-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102492796B1 (ko) | 반도체 패키지 | |
| US20210407962A1 (en) | Semiconductor package | |
| US20240006325A1 (en) | Method of fabricating a semiconductor package | |
| US8399776B2 (en) | Substrate having single patterned metal layer, and package applied with the substrate , and methods of manufacturing of the substrate and package | |
| EP2798675B1 (en) | Method for a substrate core layer | |
| US20080136002A1 (en) | Multi-chips package and method of forming the same | |
| US20080224306A1 (en) | Multi-chips package and method of forming the same | |
| JP2008160084A (ja) | ダイ収容キャビティを備えたウェーハレベルパッケージおよびその方法 | |
| US20210183766A1 (en) | Redistribution substrate, method of fabricating the same, and semiconductor package including the same | |
| US20230386990A1 (en) | Wiring structure and method for manufacturing the same | |
| CN111755409A (zh) | 半导体封装基板及其制法与电子封装件及其制法 | |
| US20240170355A1 (en) | Electronic package and manufacturing method thereof | |
| US11784101B2 (en) | Semiconductor devices comprising a lid structure and methods of manufacturing semiconductor devices comprising a lid structure | |
| US20230411364A1 (en) | Electronic package and manufacturing method thereof | |
| CN109427725B (zh) | 中介基板及其制法 | |
| KR20220097718A (ko) | 배선 기판 및 이를 포함하는 반도체 모듈 | |
| CN219917164U (zh) | 半导体封装装置 | |
| CN116581091B (zh) | 电子封装件及其制法 | |
| US20240038685A1 (en) | Electronic package and manufacturing method thereof | |
| US11335630B2 (en) | Semiconductor package substrate, electronic package and methods for fabricating the same | |
| TWI839931B (zh) | 內埋感測晶片之封裝結構及其製法 | |
| US11978695B2 (en) | Semiconductor package and method of fabricating the same | |
| US20240222250A1 (en) | Electronic package and manufacturing method thereof | |
| US20220199520A1 (en) | Semiconductor package and method of manufacturing the semiconductor package | |
| KR20230045660A (ko) | 반도체 패키지 |