CN111063678A - 半导体封装件 - Google Patents

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semiconductor package
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insulating
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蔡昇训
文昭渊
徐永官
李廷炫
赵兮英
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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：半导体芯片；无源组件，与所述半导体芯片并排设置，并且具有连接电极；以及连接结构，位于所述无源组件的下表面上。所述连接结构包括：第一金属层，电连接到所述连接电极；第二金属层，与所述第一金属层位于相同高度上并且与所述第一金属层相邻设置；以及布线绝缘层，具有绝缘区域，所述绝缘区域填充所述第一金属层和所述第二金属层之间的空间并且沿一个方向延伸。所述绝缘区域的最小宽度被称为第一宽度，并且所述无源组件的一端与所述绝缘区域的一端之间在相同高度上的最短距离被称为间隔距离，所述间隔距离可以为所述第一宽度的两倍或更多倍。

Description

半导体封装件
本申请要求于2018年10月16日在韩国知识产权局提交的第10-2018-0123049号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种包括半导体芯片和无源组件的半导体封装件。
背景技术
在半导体封装技术领域中，在半导体芯片的形式方面持续需要小尺寸半导体芯片，并且在半导体芯片的功能方面，需要要求复杂化和多功能性的系统级封装(SIP)技术。为了实现这点，对将多个芯片和多个组件安装在单个封装件中的技术的兴趣已经增加。
具体地，在包括IC芯片和无源组件的半导体封装件中，需要一种用于防止由于用于包封无源组件的包封剂与用于下部重新分布的连接结构之间的热膨胀系数(CTE)的差异导致的诸如裂纹和界面剥离的缺陷的结构。
发明内容
本公开的一方面在于提供一种能够防止位于无源组件的下部中的连接结构发生缺陷的半导体封装件。
根据本公开的一方面，在半导体封装件中，优化了位于无源组件的下部中的连接结构的绝缘区域的位置。
例如，一种半导体封装件包括：半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；无源组件，与所述半导体芯片并排设置，并且具有连接电极；连接结构，设置在所述半导体芯片的所述有效表面和所述无源组件的下表面上，并且包括电连接到所述连接垫的重新分布层；以及包封剂，覆盖所述半导体芯片和所述无源组件中的每者的至少一部分，其中，所述连接结构还包括：第一金属层，电连接到所述连接电极；第二金属层，与所述第一金属层位于相同高度上并且与所述第一金属层相邻设置，所述第二金属层与所述第一金属层间隔开；以及布线绝缘层，具有绝缘区域，所述绝缘区域填充所述第一金属层和所述第二金属层之间的空间并且沿一个方向延伸。所述绝缘区域在堆叠方向上与所述无源组件重叠，并且所述绝缘区域的至少一部分与所述连接电极重叠。位于所述第一金属层和所述第二金属层之间的所述绝缘区域的最小宽度被称为第一宽度，并且所述无源组件的一端与所述绝缘区域的一端之间在相同高度上的最短距离被称为间隔距离，并且所述间隔距离为所述第一宽度的两倍或更多倍。
例如，一种半导体封装件包括：第一无源组件和第二无源组件，具有连接电极并且彼此并排设置；连接结构，包括设置在所述第一无源组件的下部中并且电连接到所述连接电极的第一金属层、与所述第一金属层相邻设置的第二金属层以及具有填充所述第一金属层和所述第二金属层之间的空间的第一绝缘区域的布线绝缘层；以及包封剂，覆盖所述第一无源组件的至少一部分和所述第二无源组件的至少一部分。所述第一绝缘区域在堆叠方向上与所述第一无源组件重叠，并且所述第一绝缘区域的至少一部分与所述连接电极重叠。所述第一绝缘区域的最小宽度被称为第一宽度，并且所述第一无源组件的面对所述第二无源组件的一端与所述第一绝缘区域的一端之间在相同高度上的最短距离被称为第一间隔距离，并且所述第一间隔距离是所述第一宽度的至少两倍或更多倍。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出半导体封装件的示例的示意性平面图；
图10是沿着图9的半导体封装件的I-I'线截取的示意性截面图；
图11A至图11E是示出半导体封装件的另一示例的示意性平面图；
图12是示出半导体封装件的另一示例的示意性截面图；以及
图13是示出在根据本公开的半导体封装件应用于电子装置的情况下的效果的示意性平面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。在附图中，为了清楚描述，将夸大或减小元件的形状和尺寸。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可容纳主板1010。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片等，诸如模拟数字转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、
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3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是能够处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。此外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不被使用，而是可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接垫(pad，或称为“焊盘”或“焊垫”)的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。在这种情况下，由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接垫2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接垫2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，由于在扇入型半导体封装件中所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。这里，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302中，在扇入型半导体封装件2200嵌在中介基板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接结构2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
此外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述一种半导体封装件，该半导体封装件能够防止位于无源组件的下部中的连接结构中的缺陷。
图9是示出半导体封装件的示例的示意性平面图。
图10是沿着图9的半导体封装件的I-I'线截取的示意性截面图。
参照图9和图10，根据实施例的半导体封装件100A可包括：框架110，具有第一通孔110HA1和110HA2以及第二通孔110HB；至少一个无源组件125设置在框架110的第一通孔110HA1和/或110HA2中；半导体芯片120，设置在框架110的第二通孔110HB中，并且具有其上设置有连接垫122的有效表面以及与该有效表面相对的无效表面；第一包封剂131，包封框架110的至少一部分和无源组件125的至少一部分；第二包封剂132，包封框架110的至少一部分和半导体芯片120的至少一部分；连接结构140，设置在框架110的下表面、无源组件125的下表面和半导体芯片120的有效表面上，并且包括电连接到连接垫122的重新分布层142a和142b；第一钝化层150，设置在连接结构140上；凸块下金属层160，设置在第一钝化层150的开口中；电连接金属件170，设置在第一钝化层150上并且连接到凸块下金属层160；背侧重新分布层135和背侧过孔133，设置在框架110的上表面上；以及第二钝化层180，设置在第二包封剂132的上表面上以覆盖背侧重新分布层135。连接结构140可包括：第一绝缘层141a，设置在无源组件125上；第一重新分布层142a，设置在第一绝缘层141a上；第一过孔143a，连接第一重新分布层142a、无源组件125和金属层115；第二绝缘层141b，设置在第一绝缘层141a上并且覆盖第一重新分布层142a；第二重新分布层142b，设置在第二绝缘层141b上；以及第二过孔143b，在穿透第二绝缘层141b的同时使第一重新分布层142a和第二重新分布层142b连接或者使半导体芯片120的连接垫122和第二重新分布层142b连接。第一重新分布层142a可电连接到无源组件125，并且第二重新分布层142b可电连接到半导体芯片120的连接垫122和无源组件125。在第一重新分布层142a电连接到无源组件125且第二重新分布层142b电连接到半导体芯片120的连接垫122的情况下，无源组件125的下表面相对于半导体芯片120的有效表面可具有高度差。
具体地，连接结构140还可包括：第一金属层142P1，设置在平面上以与无源组件125的一部分重叠并且电连接到连接电极125E1和125E2；第二金属层142P2，与第一金属层142P1相邻设置，并且第二绝缘层141b具有在第一金属层142P1和第二金属层142P2之间沿一个方向延伸的绝缘区域141S1和141S2。第一重新分布层142a可包括第一金属层142P1和第二金属层142P2，第二绝缘层141b可包括绝缘区域141S1和141S2。第二金属层142P2可设置在第一金属层142P1之间。第一金属层142P1可分别连接到未连接到第二金属层142P2的连接电极125E1和125E2。或者，第二金属层142P2可在不连接到连接电极125E1和125E2的情况下接收单独的电信号。在这种情况下，例如，可将接地电压施加到第二金属层142P2。
绝缘区域141S1和141S2可以是在与第一无源组件125a的端部和第二无源组件125b的端部相邻的区域中与所述端部平行延伸的区域。绝缘区域141S1和141S2可被设置为使得整个绝缘区域141S1和141S2在平面上与第一无源组件125a和第二无源组件125b重叠，并且绝缘区域141S1和141S2的至少一部分与连接电极125E1和125E2重叠。这将在下面参照图11A至图11E更详细地描述。第一绝缘区域141S1可具有第一宽度W1(最小宽度)，并且可与第一无源组件125a的端部在水平方向上间隔开第一间隔距离D1(最短距离)，以位于第一无源组件125a的下部中。第二绝缘区域141S2可具有第二宽度W2(最小宽度)，并且可与第二无源组件125b的端部在水平方向上间隔开第二间隔距离D2，以位于第二无源组件125b的下部中。第一间隔距离D1和第二间隔距离D2可以是第一宽度W1和第二宽度W2中的每者的至少两倍或更多倍。可选地，第一间隔距离D1和第二间隔距离D2中的至少一者可以是第一宽度W1和第二宽度W2中的每者的至少两倍或更多倍。
位于连接结构140的最上部分中的第一绝缘层141a和位于连接结构140的下部中的第二绝缘层141b可利用不同的材料制成。例如，第一绝缘层141a可利用非感光材料形成，第二绝缘层141b可利用感光材料形成。例如，第一绝缘层141a可以是ABF(AjinomotoBuild-up Film)，第二绝缘层141b可以是PID树脂。第一包封剂131可包封无源组件125的下表面的至少一部分并且例如，第一包封剂131可包括与第一绝缘层141a相同或相似的材料。在这种情况下，当具有不同材料的无源组件125、第一绝缘层141a、第二绝缘层141b以及金属层141P1和141P2之间可能发生热膨胀系数(CTE)的差异时，以及当无源组件125的端部(即，无源组件125的侧表面)被设置为平行于与金属层142P1和142P2的端部垂直的方向时，应力可能集中在金属层142P1和142P2的端部上，使得连接结构140中可能发生诸如裂纹和剥离的缺陷。然而，在根据示例的半导体封装件100A中，由于位于金属层142P1和142P2之间的绝缘区域141S1和141S2按照预定距离设置在无源组件125的下部中，从而可显著减少这种缺陷的发生。具体地，由于与绝缘区域141S1和141S2的宽度相关地具体限制间隔距离，因此可有效地优化金属层142P1和142P2的布置，同时显著减少缺陷的发生，并且可确保金属层142P1和142P2以及连接电极125E1和125E2之间的电阻。
在下文中，将更详细地描述包括在根据示例的半导体封装件100A中的每个构造。
框架110可根据特定材料提高半导体封装件100A的刚性，并且用于确保第一包封剂131和第二包封剂132的厚度的均匀性。框架110具有多个第一通孔110HA1和110HA2以及第二通孔110HB。第一通孔110HA1和110HA2以及第二通孔110HB可设置为彼此物理地间隔开。第一通孔110HA1和110HA2可穿透框架110，而无源组件125可设置在第一通孔110HA1和110HA2中。如图9中所示，无源组件125可设置为与第一通孔110HA1和110HA2的壁表面间隔开预定距离，并且可被第一通孔110HA1和110HA2的壁表面围绕，但是不限于此。第二通孔110HB可穿透框架110，而半导体芯片120可设置在第二通孔110HB中。半导体芯片120可设置为与第二通孔110HB的壁表面间隔开预定距离，并且可被第二通孔110HB的壁表面围绕。然而，这种形式仅是示例，并且可进行各种修改以具有其他形式，并且可根据这种形式执行其他功能。如果需要，可省略框架110，但是具有框架110的情况可更有利于确保如本公开中所预期的板级可靠性。
框架110可包括框架绝缘层111和围绕框架绝缘层111的金属层115。绝缘材料可用作框架绝缘层111的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的绝缘材料(例如，半固化片、ABF(Ajinomoto Build-up FilmAjinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。这种框架110可用作支撑构件。
金属层115可设置在第一通孔110HA1和110HA2以及第二通孔110HB中的每者的内侧壁上。如图9中所示，金属层115可围绕无源组件125和半导体芯片120中的每者。可引入金属层115以提高无源组件125和半导体芯片120的电磁干扰(EMI)屏蔽效果和散热效果。金属层115可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。金属层115可使用已知的镀覆工艺形成，并且可利用种子层和导体层形成。金属层115可用作接地件。在这种情况下，金属层115可电连接到连接结构140中的接地图案层。
半导体芯片120可以是按照数百至数百万或更多数量的元件集成在单个芯片中而提供的集成电路(IC)。IC可以是例如处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等，详细地，IC可以是应用处理器(AP)。然而，本公开不限于此，并且半导体芯片可以是诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等的逻辑芯片或诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片，但不限于此。此外，这些芯片相关组件还可彼此组合。
在半导体芯片120中，其上设置有连接垫122的侧面是有效表面，与有效表面相对的侧面是无效表面。半导体芯片120可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接垫122可将半导体芯片120电连接到其他组件。连接垫122中的每者的材料可以是诸如铝(Al)等的导电材料。使连接垫122暴露的钝化膜123可形成在主体121上，并且可以是氧化物膜、氮化物膜等或者氧化物膜和氮化物膜的双层。
无源组件125中的每者可以是独立的诸如多层陶瓷电容器(MLCC)或低电感片式电容器(LICC)的电容器、诸如功率电感器的电感器、磁珠等。例如，在如图10中所示的无源组件125中，第一无源组件125a、第二无源组件125b和第五无源组件125e可对应于功率电感器，第三无源组件125c和第四无源组件125d可对应于MLCC。无源组件125可具有不同的尺寸和厚度。此外，无源组件125可具有与半导体芯片120的厚度不同的厚度。在根据示例的半导体封装件100A中，无源组件125和半导体芯片120在不同的工艺中被包封，因此可显著减少由于这种厚度变化导致的缺陷的问题。无源组件125的数量不受特别限制，并且可多于或少于附图中所示的数量。
第一包封剂131可填充第一通孔110HA1和110HA2的至少部分，并且可包封一个或多个无源组件125。第一包封剂131的包封形式没有被特别地限制，但可以是第一包封剂131围绕无源组件125的至少部分的形式。第一包封剂131可覆盖无源组件125的上表面的至少一部分和下表面的至少一部分，并且可填充第一通孔110HA1和110HA2的壁表面与多个无源组件125的侧表面之间的空间的至少一部分。第一包封剂131可延伸到框架110以设置在框架110上，并且可与金属层115的上表面接触。
第二包封剂132可填充第二通孔110HB的至少一部分，同时包封半导体芯片120。第二包封剂132的包封形式没有被特别地限制，但可以是第二包封剂132围绕半导体芯片120的至少一部分的形式。在这种情况下，第二包封剂132可覆盖框架110的至少一部分和半导体芯片120的无效表面的至少一部分，并且填充第二通孔110HB的壁表面和半导体芯片120的侧表面之间的空间的至少一部分。此外，第二包封剂132可填充第二通孔110HB，从而基于特定材料用作用于固定半导体芯片120的粘合剂并且同时减小屈曲。如上所述，第二包封剂132设置在半导体芯片120的上部中，可延伸到无源组件125的上部和框架110的上部，并且可设置在第一包封剂131上、无源组件125和框架110上。因此，第一包封剂131和第二包封剂132依次堆叠并且设置在无源组件125和框架110上。第二包封剂132可以仅设置在半导体芯片120上。
第一包封剂131和第二包封剂132可包括绝缘材料。绝缘材料可以是绝缘树脂(例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂)或包含无机填料和绝缘树脂的材料或热固性树脂或热塑性树脂中包含诸如无机填料的增强材料的树脂(详细地，ABF(Ajinomoto build-up film)，FR-4树脂，双马来酰亚胺三嗪(BT)树脂等)。此外，可使用环氧塑封料(EMC)、感光包封剂(PIE)等。根据需要，可使用诸如热固性树脂或热塑性树脂的绝缘树脂与诸如玻璃纤维的芯材料一起浸在无机填料中的材料。第一包封剂131和第二包封剂132可包括相同或不同的材料。
连接结构140可使半导体芯片120的连接垫122重新分布。半导体芯片120的具有各种功能的数十至数百个连接垫122可通过连接结构140重新分布，并且可根据功能通过电连接金属件170物理连接和/或电连接到外部。连接结构140可包括比附图中所示的数量多的数量的绝缘层、重新分布层和过孔。
在重新分布层142a和142b中，第二重新分布层142b可基本上用于使连接垫122重新分布，并且第二重新分布层142b的形成材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142a和142b可根据相应层的设计执行各种功能。例如，重新分布层142a和142b可包括接地(GND)图案，并且还可包括电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案等。此外，重新分布层142a和142b可包括过孔垫图案、电连接金属件垫图案等。
过孔143a和143b可将形成在不同层上的重新分布层142a和142b、连接垫122、无源组件125等彼此电连接，从而在半导体封装件100A中形成电路径。过孔143a和143b中的每者的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。过孔143a和143b中的每者可使用导电材料完全填充，或者导电材料可沿通路孔的壁形成。此外，过孔143a和143b可具有现有技术中已知的所有形状，诸如锥形形状、圆柱形形状等。
背侧重新分布层135可设置在第二包封剂132上，以覆盖半导体芯片120和无源组件125。背侧重新分布层135可通过穿透第一包封剂131和第二包封剂132的背侧过孔133连接到框架110的金属层115。半导体芯片120和无源组件125被包括在背侧过孔133中的金属材料包围，从而可进一步提高EMI屏蔽效果和散热效果。背侧重新分布层135和背侧过孔133也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。背侧重新分布层135和背侧过孔133也可用作接地件，并且在这种情况下，背侧重新分布层135和背侧过孔133可经由金属层115电连接到连接结构140的重新分布层142a和142b的接地件。背侧重新分布层135可以是覆盖第二包封剂132的上表面的大部分的板的形式。背侧过孔133可以是具有预定长度的沟槽过孔的形式。在这种情况下，电磁波的运动路径被基本上堵塞，并且电磁波屏蔽效果可以更加优异。然而，本公开不限于此，在提供了屏蔽电磁波的效果的范围内，背侧重新分布层135可具有包括多个板的形式，并且可在背侧过孔133之间的区域中形成开口，以提供气体运动路径。
第一钝化层150可保护连接结构140免受外部物理或化学损坏。第一钝化层150可具有使连接结构140的第二重新分布层142b的至少一部分暴露的开口。形成在第一钝化层150中的开口的数量可以是数十至数千。第一钝化层150的材料没有特别限制。例如，可使用绝缘材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。可选地，也可使用阻焊剂。第二钝化层180还可形成在背侧重新分布层135上，以保护背侧重新分布层135。第一钝化层150和第二钝化层180可包括相同的材料，从而由于对称的效果用于控制热膨胀系数(CTE)。
凸块下金属层160可提高电连接金属件170的连接可靠性，以提高半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接结构140的通过第一钝化层150的开口暴露的第二重新分布层142b。凸块下金属层160可通过任意已知的金属化方法使用任意已知的导电材料(诸如金属)形成在第一钝化层150的开口中，但不限于此。
电连接金属件170将半导体封装件100A物理连接和/或电连接到外部电源。例如，半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170可利用导电材料(例如，焊料等)形成。然而，这仅是示例，并且电连接金属170中的每者的材料不特别限制于此。电连接金属170中的每个可以是垫、焊球、引脚等。电连接金属件170可形成为多层结构或单层结构。当电连接金属件170包括多个层时，电连接金属件可包括铜柱和焊料。当电连接金属件170包括单层时，电连接金属件170可包括锡-银焊料或铜。然而，电连接金属件仅是示例，并且本公开不限于此。电连接金属件170的数量、间距、布置形式等没有特别限制，但是本领域技术人员可根据设计细节充分地修改。例如，电连接金属件170可以以数十至数千的数量设置，或者可以以数十至数千或更多或者数十至数千或更少的数量设置。
电连接金属件170中的至少一者可设置在半导体芯片120的扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
图11A至图11E是示出半导体封装件的另一示例的示意性平面图。在图11A至图11E中，放大并且示出了与图9中的区域“A”对应的区域。
参照图11A至图11E，在半导体封装件中，具体地示出了第一无源组件125a、第二无源组件125b和第三无源组件125c、位于半导体封装件的下部中的连接结构140的金属层142P1和142P2以及绝缘区域141S1、141S2和141S3的设置。如上面参照图9和图10所描述的，绝缘区域141S1、141S2和141S3可以是在与第一无源组件125a的端部、第二无源组件125b的端部和第三无源组件125c的端部相邻的区域中与所述这些端部平行地延伸的区域。也就是说，绝缘区域141S1、141S2和141S3可以是第二绝缘层141b的设置在金属层142P1和142P2之间的部分，并且可以表示金属层142P1和142P2之间的区域中的沿一个方向延伸的区域，其中，所述区域沿着第一无源组件125a、第二无源组件125b和第三无源组件125c的一个端部位于与所述端部相邻的区域中。绝缘区域141S1、141S2和141S3的至少一部分可设置为在平面上与连接电极125E1和125E2重叠，以设置在第一无源组件125a的下部、第二无源组件125b的下部和第三无源组件125c的下部中。
在第一无源组件125a的下部中，第一绝缘区域141S1可具有第一长度LS1，并且可沿着与x方向垂直的y方向与第一无源组件125a的在x方向上延伸同时面对第二无源组件125b的端部间隔开第一间隔距离D1。在第二无源组件125b的下部中，第二绝缘区域141S2可具有第二长度LS2，并且可与第二无源组件125b的与第一无源组件125a相对的端部间隔开第二间隔距离D2。在第三无源组件125c的下部中，第三绝缘区域141S3可具有第三长度LS3，并且可与第三无源组件125c的端部间隔开第三间隔距离D3。第一间隔距离D1、第二间隔距离D2和第三间隔距离D3可以分别是绝缘区域141S1、141S2和141S3的在y方向上的宽度的两倍或更多倍。
然而，并非必然将所有无源组件125的下部中的所有绝缘区域都被设置为与无源组件125的相邻端部间隔开预定距离。绝缘区域可按照本公开的形式设置在无源组件125的至少一部分中，并且绝缘区域的至少一部分甚至可如上所述设置在无源组件125的下部中。如下表1中所示，各种无源组件125可安装在一个封装件中，无源组件125可具有不同的尺寸。在表1中，长度可表示无源组件125的在附图的x方向上的尺寸，并且宽度可表示无源组件125的在y方向上的尺寸。如表1中所示，当无源组件125具有大于特定尺寸的尺寸时，趋于发生裂纹。因此，当无源组件具有预定宽度(沿着短轴的宽度)或更大宽度(例如，最小宽度为1mm或更大)时，如上所述，绝缘区域可与无源组件125的相邻端部间隔开间隔距离。例如，在图11A至图11E中，第一无源组件125a和第二无源组件125b可以是绕线式功率电感器或薄膜式功率电感器，第三无源组件125c可以是第一MLCC。
【表1】
Figure BDA0002232120030000161
Figure BDA0002232120030000171
此外，根据实施例，当封装件的翘曲主要发生在特定方向上，并且相应地，裂纹的延展受到影响时，沿着裂纹主要行进的方向与端部相邻的绝缘区域(诸如第一绝缘区域141S1、第二绝缘区域141S2和第三绝缘区域141S3)可设置为与无源组件125的相邻端部间隔开预定距离。也就是说，在与第一无源组件125a、第二无源组件125b和第三无源组件125c相邻的绝缘区域(具体地，包括沿x方向延伸的第一绝缘区域141S1、第二绝缘区域141S2和第三绝缘区域141S3的绝缘区域)中可按照本公开的形式设置。例如，在图11A中，在第四无源组件125d中，在第四绝缘区域141S4中，距无源组件125d的端部的间隔距离可小于第一间隔距离D1、第二间隔距离D2和第三间隔距离D3，并且可与第四无源组件125d的端部重叠。
在图11A至图11E的第一实施例至第五实施例中，第一间隔距离D1、第二间隔距离D2和第三间隔距离D3以及第一绝缘区域141S1的长度LS1、第二绝缘区域141S2的长度LS2和第三绝缘区域141S3的长度LS3可彼此相同或不同，并且可具有下表2中所示的值。在实施例中，第一间隔距离D1、第二间隔距离D2和第三间隔距离D3中的每者可大于对比示例中的每者，或者第一间隔距离D1、第二间隔距离D2和第三间隔距离D3中的至少两者可大于对比示例中的至少两者。第一间隔距离D1、第二间隔距离D2和第三间隔距离D3的平均值可大于对比示例的平均值。此外，在实施例中，第一绝缘区域141S1的长度LS1、第二绝缘区域141S2的长度LS2和第三绝缘区域141S3的长度LS3中的每者可小于对比示例中的每者，或者第一绝缘区域141S1的长度LS1、第二绝缘区域141S2的长度LS2和第三绝缘区域141S3的长度LS3中的至少两者可小于对比示例中的至少两者。此外，长度LS1、LS2和LS3的平均值可小于对比示例的平均值。在第三实施例和第五实施例中，数值相同，但是金属层142P1和142P2在其中延伸的区域中的形状彼此不同。在实施例中，绝缘区域141S1、141S2和141S3的宽度可在大约25μm至35μm的范围内。因此，在实施例中，第一间隔距离D1、第二间隔距离D2和第三间隔距离D3中的至少两者可大于绝缘区域的宽度的两倍。
【表2】
Figure BDA0002232120030000172
Figure BDA0002232120030000181
第一间隔距离D1、第二间隔距离D2和第三间隔距离D3可在第一无源组件125a、第二无源组件125b和第三无源组件125c的在y方向上的宽度的大约1.5％至15.0％的范围内。当间隔距离大于上述范围时，连接电极125E1和125E2以及金属层142P1和142P2之间的电阻可能增大，并且当间隔距离小于上述范围时，可能发生连接结构140的故障。此外，长度LS1、LS2和LS3可以在第一无源组件125a、第二无源组件125b和第三无源组件125c的在x方向上的宽度(第三宽度)的大约10.0％至35.0％的范围内。当长度小于上述范围时，连接电极125E1和125E2以及金属层142P1和142P2之间的接触面积可能减小，并且电阻可能增大。当长度大于上述范围时，与端部平行地延伸的长度可能增大，使得连接结构140的故障率可能增大。
在实施例中，沿着一个方向(例如，x方向)，第一绝缘区域141S1、第二绝缘区域141S2和第三绝缘区域141S3可具有第一无源组件125a、第二无源组件125b和第三无源组件125c的在x方向上的宽度的大约10.0％至29.0％的范围内(具体地，在大约10.0％至25.0％的范围内)的长度，并且在与第一无源组件125a、第二无源组件125b和第三无源组件125c相邻的区域中，第一绝缘区域141S1、第二绝缘区域141S2和第三绝缘区域141S3可具有第一无源组件125a、第二无源组件125b和第三无源组件125c的在y方向上的宽度的大约1.5％至15.0％的范围内(具体地，在大约7.0％至13.0％的范围内)的间隔距离。此外，当封装件中具有最大尺寸的第一无源组件125a和第二无源组件125b彼此面对设置时，沿着端部彼此相对的绝缘区域141S1和141S2中的至少一者可按照两个或更多个绝缘区域的宽度的距离设置在下部中，并且可具有小于第一无源组件125a和第二无源组件125b的在x方向上的宽度的26.0％的长度。
参照表3，与对比示例中的裂纹的发生率平均为22.36％相比，在第一实施例至第五实施例中的裂纹的发生率为0至0.21％。因此，可以看出，通过金属层142P1和142P2的设置以及绝缘区域141S1、141S2和141S3的位置，可减少连接结构140中的裂纹的发生。
【表3】
裂纹的发生率[％]
对比示例 22.36
第一实施例 0
第二实施例 0
第三实施例 0.21
第四实施例 0
第五实施例 0
图12是示出半导体封装件的另一示例的示意性截面图。
参照图12，在根据另一示例的半导体封装件100B中，与半导体芯片120并排设置的无源组件125可形成一个或更多个组件内置结构PS。组件内置结构PS可包括无源组件125、第一包封剂131以及连接结构140的第一绝缘层141a、第一重新分布层142a和第一过孔143。组件内置结构PS可以是省略了图10的框架110的形式，但是可进一步包括根据实施例的框架110。此外，半导体封装件100B还可包括设置在封装件的外部的上金属层190以形成上表面的一部分和侧表面的一部分。通过上金属层190可进一步增强封装件的EMI屏蔽。上金属层190可覆盖第二包封剂132的上表面以及组件内置结构PS的侧表面和连接结构140的侧表面，并且可覆盖第一钝化层150的至少一部分。上金属层190可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。其他构造与上述半导体封装件100A等中描述的构造基本相同，并且将省略其详细描述。
图13是示出在根据本公开的半导体封装件应用于电子装置的情况下的效果的示意性平面图。
参照图13，近来，随着用于移动装置1100A和1100B的显示器的尺寸增大，增大电池容量的必要性增加。随着电池容量增大，被电池1180占据的面积增大。在这方面，需要减小诸如主板的印刷电路板1110的尺寸。因此，由于组件的安装面积减小，因而被包括电源管理集成电路(PMIC)和无源组件的模块1150占据的面积逐渐减小。在这种情况下，当根据实施例的半导体封装件100A和100B应用于模块1150时，能够减小尺寸。因此，可有效地使用如上所述的变得越来越小的面积。
如上所述，根据本公开中的实施例，可提供一种能够防止位于无源组件的下部中的连接结构发生缺陷的半导体封装件。
然而，本公开可以以许多不同的形式进行例证，并且不应该被解释为局限于这里阐述的具体实施例。更确切地说，提供这些实施例是为了使本公开将是彻底的和完整的，并且将要把本公开的范围完全传达给本领域技术人员。
在整个说明书中，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可直接“位于”另一元件“上”、直接“连接到”另一元件或直接“结合到”另一元件，或者可存在介于它们之间的其他元件。相比之下，当元件被称为“直接位于”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可不存在介于它们之间的元件或层。相同的标号始终指示相同的元件。如在此使用的，术语“和/或”包括相关联的所列项中的一个或更多个的任意组合以及全部组合。
将明显的是，虽然可在此使用术语第一、第二、第三等来描述各种构件、组件、区域、层和/或部分，但是这些构件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因此，在不脱离示例性实施例的教导的情况下，上面讨论的第一构件、组件、区域、或部分可称作第二构件、组件、区域、层或部分。
为了便于描述，可在此使用空间相关术语(诸如，“在……上方”、“在……上面”、“在……下方”和“在……下面”等)，以描述如附图中示出的一个元件与另一元件的关系。将理解的是，除了附图中描绘的方位之外，空间相关术语意于包括装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则被描述为“在”其他元件“上方”或“上面”的元件于是将被定向为“在”其他元件“下方”或“下面”。因此，术语“在……上方”可基于附图的特定方向而包含“在……上方”和“在……下方”的方位两者。装置可以以其他方式(旋转90度或处于其他方位)定位，并且可相应地理解在此使用的空间相关描述符。
这里使用的术语仅描述具体实施例，本公开不由此受到限制。除非上下文另外清楚地指出，否则如在这里所使用的单数形式也意于包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，列举存在所陈述的特征、整数、步骤、操作、构件、元件和/或它们的组，但不排除存在或添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们的组。
在上文中，已经参照示出本公开的实施例的示意图描述了本公开的实施例。在附图中，例如，由于制造技术和/或公差，可估计所示出的形状的变形。因此，本公开的实施例不应解释为局限于这里所示的区域的具体形状，例如，应包括在制造时导致的形状的改变。上面的实施例也可由一个或其组合构成。
上面描述的本公开的内容可具有各种构造，并且在此仅提出所需的构造，但不限于此。
尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离由所附权利要求限定的本发明的范围的情况下做出修改和变形。

Claims (18)

1.一种半导体封装件，包括：
半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；
无源组件，与所述半导体芯片并排设置，并且具有连接电极；
连接结构，设置在所述半导体芯片的所述有效表面和所述无源组件的下表面上，并且包括电连接到所述连接垫的重新分布层；以及
包封剂，覆盖所述半导体芯片和所述无源组件中的每者的至少一部分，
其中，所述连接结构还包括：第一金属层，电连接到所述连接电极；第二金属层，与所述第一金属层位于相同高度上并且与所述第一金属层相邻设置，所述第二金属层与第一金属层间隔开；以及布线绝缘层，具有绝缘区域，所述绝缘区域填充所述第一金属层和所述第二金属层之间的空间并且沿一个方向延伸，
其中，所述绝缘区域在堆叠方向上与所述无源组件重叠，并且所述绝缘区域的至少一部分与所述连接电极重叠，并且
其中，所述绝缘区域的最小宽度被称为所述第一金属层和所述第二金属层之间的第一宽度，并且所述无源组件的一端与所述绝缘区域的一端之间在相同高度上的最短距离被称为间隔距离，所述间隔距离为所述第一宽度的两倍或更多倍。
2.如权利要求1所述的半导体封装件，其中，所述无源组件具有最小宽度，并且所述间隔距离在所述最小宽度的1.5％至15.0％的范围内。
3.如权利要求1所述的半导体封装件，其中，所述布线绝缘层包括：第一绝缘层，与所述无源组件的所述下表面接触；以及第二绝缘层，所述第一金属层和所述第二金属层设置在所述第二绝缘层中，并且所述第二绝缘层具有所述绝缘区域。
4.如权利要求3所述的半导体封装件，其中，所述第一绝缘层和所述第二绝缘层包括不同的材料。
5.如权利要求4所述的半导体封装件，其中，所述第一绝缘层是非感光材料，并且所述第二绝缘层是感光材料。
6.如权利要求1所述的半导体封装件，其中，所述无源组件包括具有不同尺寸的电感器和电容器，并且
所述绝缘区域按照所述间隔距离设置在所述无源组件的一部分的下部中。
7.如权利要求6所述的半导体封装件，其中，所述绝缘区域设置在具有1mm或更大的最小宽度的所述无源组件的下部中。
8.如权利要求1所述的半导体封装件，其中，所述无源组件包括功率电感器。
9.如权利要求1所述的半导体封装件，其中，所述无源组件具有沿着所述绝缘区域的延伸方向的第三宽度，并且
所述绝缘区域的长度在所述第三宽度的10.0％至35.0％的范围内。
10.如权利要求1所述的半导体封装件，其中，所述包封剂包括包封所述无源组件的第一包封剂和包封所述半导体芯片的第二包封剂。
11.如权利要求10所述的半导体封装件，其中，所述无源组件的所述下表面相对于所述半导体芯片的所述有效表面具有高度差。
12.如权利要求1所述的半导体封装件，所述半导体封装件还包括框架，所述框架设置在所述连接结构上并且具有第一通孔和第二通孔，所述无源组件设置在所述第一通孔中，所述半导体芯片设置在所述第二通孔中。
13.如权利要求12所述的半导体封装件，其中，所述包封剂覆盖所述框架的上表面的至少一部分。
14.如权利要求1所述的半导体封装件，其中，在垂直于所述一个方向的截面中，所述绝缘区域的全部在所述堆叠方向上与所述无源组件重叠。
15.一种半导体封装件，包括：
第一无源组件和第二无源组件，具有连接电极并且彼此并排设置；
连接结构，包括设置在所述第一无源组件的下部中并且电连接到所述连接电极的第一金属层、与所述第一金属层相邻设置的第二金属层以及具有填充所述第一金属层和所述第二金属层之间的空间的第一绝缘区域的布线绝缘层；以及
包封剂，覆盖所述第一无源组件的至少一部分和所述第二无源组件的至少一部分，
其中，所述第一绝缘区域在堆叠方向上与所述第一无源组件重叠，并且所述第一绝缘区域的至少一部分与所述连接电极重叠，
其中，所述第一绝缘区域的最小宽度被称为第一宽度，并且所述第一无源组件的面对所述第二无源组件的一端与所述第一绝缘区域的一端之间在相同高度上的最短距离被称为第一间隔距离，并且所述第一间隔距离是所述第一宽度的两倍或更多倍。
16.如权利要求15所述的半导体封装件，所述半导体封装件还包括第三无源组件，所述第三无源组件的尺寸小于所述第一无源组件和所述第二无源组件的尺寸，
其中，所述连接结构还包括在所述第三无源组件的下部中彼此间隔开的第三金属层和第四金属层，并且所述布线绝缘层还包括填充所述第三金属层和所述第四金属层之间的空间的第二绝缘区域，
所述第二绝缘区域位于所述第三无源组件的下部中，并且
所述第二绝缘区域与所述第三无源组件的一端间隔开第二间隔距离，所述第二间隔距离小于所述第一间隔距离。
17.如权利要求15所述的半导体封装件，其中，所述第一绝缘区域沿第一方向延伸，并且
所述第一无源组件的与所述第一绝缘区域间隔开所述第一间隔距离的一端沿所述第一方向延伸。
18.如权利要求17所述的半导体封装件，其中，在垂直于所述第一方向的截面中，所述第一绝缘区域的全部在所述堆叠方向上与所述第一无源组件重叠。
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