KR20200042663A - 반도체 패키지 - Google Patents

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KR20200042663A
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passive component
semiconductor package
disposed
layer
insulating region
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KR1020180123049A
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채승훈
서영관
문소연
이정현
조혜영
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삼성전자주식회사
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Abstract

본 개시는 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체 칩, 반도체 칩과 나란하게 배치되며 접속전극을 갖는 수동부품, 반도체 칩의 활성면 및 수동부품의 하면 상에 배치되며, 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체, 및 반도체 칩 및 수동부품 각각의 적어도 일부를 덮는 봉합재를 포함하며, 연결구조체는, 접속전극과 전기적으로 연결된 제1 금속층, 제1 금속층과 동일 레벨에 위치하며 제1 금속층과 인접하여 배치되되 제1 금속층과 이격된 제2 금속층, 및 제1 및 제2 금속층의 사이를 채우며 일 방향으로 연장되는 절연 영역을 갖는 배선 절연층을 더 포함하며, 절연 영역은 전체가 수동부품과 적층 방향으로 중첩되고 적어도 일부가 접속전극과 중첩되도록 배치되며, 제1 및 제2 금속층 사이에서 절연 영역의 최소 폭을 제1 폭이라 하고, 수동부품의 일단과 절연 영역의 일단까지의 동일 레벨에서의 최단거리를 제1 이격거리라고 할 때, 제1 이격거리는 제1 폭의 두 배 이상인 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 칩 및 수동부품을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 이를 위하여 다수의 칩 및 부품을 하나의 패키지에 실장하는 기술에 대한 관심이 지속적으로 높아지고 있다.
특히, IC 칩과 수동부품들을 포함하는 반도체 패키지에서, 수동부품들을 봉합하는 봉합재와 하부의 재배선을 위한 연결구조체 사이에서 열팽창계수(CTE)의 차이로 인한 크랙, 계면 박리 등의 불량을 방지하기 위한 구조가 요구되고 있다.
본 개시의 여러 목적 중 하나는 수동부품의 하부에서, 연결구조체의 불량 발생을 방지할 수 있는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지에 있어서, 수동부품의 하부에서 연결구조체의 절연 영역의 위치를 최적화하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 접속패드가 배치된 활성면과 상기 활성면의 반대측인 비활성면을 갖는 반도체 칩, 상기 반도체 칩과 나란하게 배치되며 접속전극을 갖는 수동부품, 상기 반도체 칩의 활성면 및 상기 수동부품의 하면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체, 및 상기 반도체 칩 및 상기 수동부품 각각의 적어도 일부를 덮는 봉합재를 포함하며, 상기 연결구조체는, 상기 접속전극과 전기적으로 연결된 제1 금속층, 상기 제1 금속층과 동일 레벨에 위치하며 상기 제1 금속층과 인접하여 배치되되 상기 제1 금속층과 이격된 제2 금속층, 및 상기 제1 및 제2 금속층의 사이를 채우며 일 방향으로 연장되는 절연 영역을 갖는 배선 절연층을 더 포함하며, 상기 절연 영역은 전체가 상기 수동부품과 적층 방향으로 중첩되고 적어도 일부가 상기 접속전극과 중첩되도록 배치되며, 상기 제1 및 제2 금속층 사이에서 상기 절연 영역의 최소 폭을 제1 폭이라 하고, 상기 수동부품의 일단과 상기 절연 영역의 일단까지의 동일 레벨에서의 최단거리를 제1 이격거리라고 할 때, 상기 제1 이격거리는 상기 제1 폭의 두 배 이상이다.
본 개시의 여러 효과 중 일 효과로서 수동부품의 하부에서, 연결구조체의 불량 발생을 방지할 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 평면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 단면도이다.
도 11a 내지 도 11e는 반도체 패키지의 다른 일례를 개략적으로 나타낸 평면도이다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 13은 본 개시에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 수동부품의 하부에서, 연결구조체에서의 불량 발생을 방지할 수 있는 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 평면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 단면도이다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는 제1 및 제2 관통홀(110HA1,110HA2, 110HB)을 갖는 프레임(110), 프레임(110)의 제1 관통홀(110HA1,110HA2)에 배치되며 접속전극(125E1, 125E2)을 갖는 적어도 하나의 수동부품(125), 프레임(110)의 제2 관통홀(110HB)에 배치되며, 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩(120), 프레임(110) 및 수동부품(125)의 적어도 일부를 봉합하는 제1 봉합재(131), 프레임(110) 및 반도체 칩(120)의 적어도 일부를 봉합하는 제2 봉합재(132), 프레임(110), 수동부품(125)의 하면 및 반도체 칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 제1 재배선층(142a, 142b)을 포함하는 연결구조체(140), 연결구조체(140) 상에 배치된 제1 패시베이션층(150), 제1 패시베이션층(150)의 개구부 상에 배치된 언더범프금속층(160), 제1 패시베이션층(150) 상에 배치되며 언더범프금속층(160)과 연결된 전기연결금속(170), 프레임(110)의 상면에 배치되는 백사이드 재배선층(135) 및 백사이드 비아(133), 및 제2 봉합재(132)의 상면 상에서 제2 재배선층(135)을 덮도록 배치되는 제2 패시베이션층(180)을 포함한다. 연결구조체(140)는 수동부품(125) 상에 배치된 제1 절연층(141a), 제1 절연층(141a) 상에 배치된 제1 재배선층(142a), 제1 재배선층(142a)과 수동부품(125) 및 금속층(115)을 연결하는 제1 비아(143a), 제1 절연층(141a) 상에 배치된 제2 절연층(141b), 제2 절연층(141b) 상에 배치된 제2 재배선층(142b), 및 제2 절연층(141b)을 관통하며 제1 및 제2 재배선층(142a, 142b)을 연결하거나 반도체 칩(120)의 접속패드(122)와 제2 재배선층(142b)을 연결하는 제2 비아(143b)를 포함한다. 제1 재배선층(142a)은 수동부품(125)과 전기적으로 연결되고, 제2 재배선층(142b)은 반도체 칩(120)의 접속패드(122) 및 수동부품(125)과 전기적으로 연결된다.
특히, 연결구조체(140)는 평면 상에서 수동부품(125)의 일부와 중첩되도록 배치되며 접속전극(125E1, 125E2)과 전기적으로 연결된 제1 금속층(142P1), 제1 금속층(142P1)과 인접하게 배치되는 제2 금속층(142P2), 및 금속층(142P1, 142P2) 사이에서 일 방향으로 연장되는 절연 영역(141S1, 141S2)을 갖는 절연층(141a, 141b)을 더 포함할 수 있다. 제1 재배선층(142a)은 금속층(142P1, 142P2)을 포함할 수 있으며, 제2 절연층(141b)은 절연 영역(141S1, 141S2)을 포함할 수 있다. 제2 금속층(142P2)은 제1 금속층(142P1)의 사이에 배치되며, 제1 금속층(142P1)과 다른 접속전극(125E1, 125E2)과 연결되거나, 접속전극(125E1, 125E2)과 연결되지 않고 별도의 전기적 신호를 인가받을 수 있다. 이 경우, 예를 들어, 제2 금속층(142P2)에는 그라운드 전압이 인가될 수 있다.
절연 영역(141S1, 141S2)은 제1 및 제2 수동부품(125a, 125b)의 단부에 인접한 영역에서 상기 단부와 나란하게 연장되는 영역일 수 있다. 절연 영역(141S1, 141S2)은 평면 상에서 전체가 제1 및 제2 수동부품(125a, 125b)과 중첩되어 배치되고, 적어도 일부가 접속전극(125E1, 125E2)과 중첩되어 배치될 수 있다. 이에 대해서는 하기에 도 11a 내지 도 11e를 참조하여 더욱 상세히 설명한다. 제1 절연 영역(141S1)은 최소 폭인 제1 폭(W1)을 가지며 제1 수동부품(125a)의 단부로부터 수평 방향으로 최단거리인 제1 이격거리(D1)로 이격되어 제1 수동부품(125a)의 하부에 위치할 수 있다. 제2 절연 영역(141S2)은 최소 폭인 제2 폭(W2)을 가지며 제2 수동부품(125b)의 단부로부터 수평 방향으로 제2 이격거리(D2)로 이격되어 제2 수동부품(125b)의 하부에 위치할 수 있다. 제1 이격거리(D1) 및 제2 이격거리(D2)는 제1 폭(W1) 및 제2 폭(W2) 각각의 두 배 이상일 수 있다. 또는, 제1 이격거리(D1) 및 제2 이격거리(D2) 중 적어도 하나는 제1 폭(W1) 및 제2 폭(W2) 각각의 두 배 이상일 수 있다.
연결구조체(140)의 최상부의 제1 절연층(141a)과 하부의 제2 절연층(141b)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, 제1 절연층(141a)은 비감광성 물질로 이루어질 수 있고, 제2 절연층(141b)은 감광성 물질로 이루어질 수 있다. 예를 들어, 제1 절연층(141a)은 ABF(Ajinomoto Build-up Film)이고, 제2 절연층(141b)은 PID 수지일 수 있다. 제1 봉합재(131)는 수동부품(125)의 하면의 적어도 일부를 봉합할 수 있으며, 예를 들어, 제1 절연층(141a)과 동일하거나 유사한 물질을 포함할 수 있다. 이 경우, 물질이 상이한 수동부품(125), 제1 절연층(141a), 제2 절연층(141b), 및 금속층(142P1, 142P2)의 사이에서 열팽창계수(CTE)의 차이가 발생하여, 수동부품(125)의 단부, 즉 측면이 금속층(142P1, 142P2)의 단부와 수직한 방향에서 나란하게 배치되는 경우, 상기 단부들에 스트레스가 집중되어 연결구조체(140)에 크랙, 박리와 같은 불량이 발생할 수 있다. 하지만, 일례에 따른 반도체 패키지(100A)는, 금속층(142P1, 142P2) 사이의 절연 영역(141S1, 141S2)이 소정의 이격거리로 수동부품(125)의 하부에 배치되므로, 이와 같은 불량의 발생이 최소화될 수 있다. 특히, 상기 이격거리는 절연 영역(141S1, 141S2)의 폭과의 관계에서 구체적으로 한정되므로, 불량의 발생이 최소화되면서도 금속층(142P1, 142P2)의 배치가 효율화되어 금속층(142P1, 142P2)과 접속전극(125E1, 125E2) 사이의 저항이 확보될 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 제1 및 제2 봉합재(131, 132)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 다수의 제1 및 제2 관통홀(110HA1,110HA2, 110HB)을 가진다. 제1 및 제2 관통홀(110HA1,110HA2, 110HB)은 각각 물리적으로 이격되어 배치될 수 있다. 제1 관통홀(110HA1,110HA2)은 프레임(110)을 관통하며, 제1 관통홀(110HA1,110HA2) 내에는 수동부품(125)이 배치될 수 있다. 도 9에 도시된 것과 같이, 수동부품(125)은 제1 관통홀(110HA1,110HA2)의 벽면과 소정거리로 이격되어 배치되며, 제1 관통홀(110HA1,110HA2)의 벽면으로 둘러싸일 수 있으나, 이에 한정되지는 않는다. 제2 관통홀(110HB)은 프레임(110) 및 제1 봉합재(131)를 관통하며, 제2 관통홀(110HB) 내에는 반도체 칩(120)이 배치될 수 있다. 반도체 칩(120)은 제2 관통홀(110HB)의 벽면과 소정거리로 이격되어 배치되며, 제2 관통홀(110HB)의 벽면으로 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다. 필요에 따라서는 프레임(110)을 생략할 수 있으나, 프레임(110)을 가지는 경우가 본 개시에서 의도하는 보드레벨 신뢰성 확보에 보다 유리할 수 있다.
프레임(110)은 프레임 절연층(111) 및 프레임 절연층(111)을 둘러싸는 금속층(115)을 포함한다. 프레임 절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 이러한 프레임(110)은 지지부재로 역할할 수 있다.
금속층(115)은 제1 및 제2 관통홀(110HA1,110HA2, 110HB)의 내측벽에 각각 배치될 수 있다. 금속층(115)은 도 9에 도시된 것과 같이, 각각 수동부품(125) 및 반도체 칩(120)을 둘러싸도록 배치될 수 있다. 금속층(115)은 수동부품(125) 및 반도체 칩(120)의 EMI 차폐 효과와 방열 효과의 향상을 위하여 도입될 수 있다. 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 금속층(115)은 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 금속층(115)은 그라운드로 이용될 수도 있으며, 이 경우 연결구조체(140) 내의 그라운드 패턴층과 전기적으로 연결될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있으나, 이에 한정되는 것은 아니다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체 칩(120)은 접속패드(122)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 더 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
수동부품(125)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(inductor), 비즈(bead) 등일 수 있다. 예를 들어, 도 10에 도시된 수동부품(125) 중에서, 제1, 제2 및 제5 수동부품(125a, 125b, 125e)은 파워 인덕터에 해당하고, 제3 및 제4 수동부품(125c, 125d)은 MLCC에 해당할 수 있다. 수동부품(125)은 서로 다른 크기 및 두께를 가질 수 있다. 또한, 수동부품(125)은 반도체 칩(120)과도 다른 두께를 가질 수 있다. 일례에 따른 반도체 패키지(100A)는 서로 다른 공정에서 수동부품(125)과 반도체 칩(120)을 봉합하므로, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(125)의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많거나 적을 수도 있다.
제1 봉합재(131)는 제1 관통홀(110HA1, 110A2)의 적어도 일부를 채우며, 하나 이상의 수동부품(125)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 수동부품(125)의 적어도 일부를 감싸는 형태이면 무방하다. 제1 봉합재(131)는 수동부품(125)의 상면 및 하면의 적어도 일부를 덮을 수 있으며, 제1 관통홀(110HA1, 110A2)의 벽면 및 복수의 수동부품(125)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 제1 봉합재(131)는 프레임(110) 상으로 연장되어 프레임(110) 상에 배치될 수 있으며, 금속층(115)의 상면과 접촉할 수 있다.
제2 봉합재(132)는 제2 관통홀(110HB)의 적어도 일부를 채우며, 반도체 칩(120)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제2 봉합재(132)는 프레임(110) 및 반도체 칩(120)의 비활성면의 적어도 일부를 덮을 수 있으며, 제2 관통홀(110HB)의 벽면 및 반도체 칩(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 제2 봉합재(132)가 제2 관통홀(110HB)을 채움으로써, 구체적인 물질에 따라 반도체 칩(120)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 제2 봉합재(132)는 이와 같이 반도체 칩(120)의 상부에 배치되면서, 수동부품(125) 및 프레임(110)의 상부로 연장되어, 수동부품(125) 및 프레임(110) 상의 제1 봉합재(131) 상에 배치될 수 있다. 따라서, 수동부품(125) 및 프레임(110) 상에는 제1 및 제2 봉합재(131, 132)가 순차적으로 적층되어 배치될 수 있으며, 반도체 칩(120) 상에는 제2 봉합재(132)만 배치될 수 있다.
제1 및 제2 봉합재(131, 132)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC, PIE 등을 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다. 제1 및 제2 봉합재(131, 132)는 동일하거나 다른 재료를 사용할 수 있다.
연결구조체(140)는 반도체 칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 도면에 도시한 것 보다 많은 수의 절연층, 재배선층, 및 비아를 포함할 수 있다.
재배선층(142a, 142b) 중 제2 재배선층(142b)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142a, 142b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴층(142G)을 포함할 수 있으며, 그 밖에, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 신호, 파워(PWR) 신호 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 재배선층(142a, 142b)은 비아패드 패턴, 전기연결금속 패드 패턴 등을 포함할 수 있다.
비아(143a, 143b)는 서로 다른 층에 형성된 재배선층(142a, 142b), 접속패드(122), 수동부품(125) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143a, 143b) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143a, 143b)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제2 봉합재(132) 상에는 필요에 따라서 백사이드 재배선층(135)이 반도체 칩(120)과 수동부품(125)을 커버하도록 배치될 수 있으며, 백사이드 재배선층(135)은 제1 및 제2 봉합재(131, 132)을 관통하는 백사이드 비아(133)를 통하여 프레임(110)의 금속층(115)과 연결될 수 있다. 백사이드 재배선층(135)과 백사이드 비아(133)를 통하여 반도체 칩(120)과 수동부품(125)을 금속물질로 둘러쌓아, EMI 차폐 효과 및 방열 효과를 더욱 개선할 수 있다. 백사이드 재배선층(135)과 백사이드 비아(133) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 백사이드 재배선층(135)과 백사이드 비아(133) 역시 그라운드로 이용될 수도 있으며, 이 경우 금속층(115)을 거쳐 연결구조체(140)의 재배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다. 백사이드 재배선층(135)은 제2 봉합재(132)의 상면의 대부분을 덮는 플레이트 형태일 수 있다. 백사이드 비아(133)는 소정의 길이를 갖는 트렌치(trench) 비아 형태일 수 있다. 이 경우 실질적으로 전자파의 이동 경로가 모두 막히게 되어, 전자파 차폐의 효과가 보다 우수할 수 있다. 다만, 이에 한정되는 것은 아니며, 전자파 차폐의 효과를 가지는 범위 내에서, 백사이드 재배선층(135)이 복수의 플레이트로 이루어진 형태를 가질 수도 있으며, 백사이드 비아(133)의 중간 중간에 개구부가 형성되어 가스 이동 경로가 제공될 수도 있다.
제1 패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 패시베이션층(150)은 연결구조체(140)의 제2 재배선층(142b)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제1 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 제1 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다. 백사이드 재배선층(135) 상에도 제2 패시베이션층(180)이 형성될 수 있다. 백사이드 패시베이션층(155)은 백사이드 재배선층(135)을 보호할 수 있다. 제1 패시베이션층(150) 및 제2 패시베이션층(180)은 서로 동일한 물질을 포함함으로써, 대칭의 효과로 열팽창계수(CTE)를 제어하는 역할을 수행할 수도 있다.
언더범프금속층(160)은 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 제1 패시베이션층(150)의 개구부를 통하여 노출된 연결구조체(140)의 제2 재배선층(142b)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(170) 중 적어도 하나는 반도체 칩(120)의 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 11a 내지 도 11e는 반도체 패키지의 다른 일례를 개략적으로 나타낸 평면도이다. 도 11a 내지 도 11e에서는 도 9의 'A' 영역에 대응하는 영역을 확대하여 도시한다.
도면을 참조하면, 반도체 패키지에서, 제1 내지 제3 수동부품(125a, 125b, 125c)과 하부의 연결구조체(140)의 금속층(142P1, 142P2) 및 절연 영역(141S1, 141S2, 141S3)의 배치가 구체적으로 도시된다. 도 9 및 도 10을 참조하여 상술한 것과 같이, 절연 영역(141S1, 141S2, 141S3)은 제1 내지 제3 수동부품(125a, 125b, 125c)의 단부에 인접한 영역에서 상기 단부와 나란하게 연장되는 영역일 수 있다. 즉, 절연 영역(141S1, 141S2, 141S3)은 금속층(142P1, 142P2) 사이에 배치되는 제2 절연층(141b)의 일부 영역으로, 금속층(142P1, 142P2) 사이의 영역 중에서 제1 내지 제3 수동부품(125a, 125b, 125c)의 일 단부를 따라 상기 단부와 인접한 영역에서 일 방향으로 연장되는 영역을 의미한다. 절연 영역(141S1, 141S2, 141S3)은 적어도 일부가 평면 상에서 접속전극(125E1, 125E2)과 중첩되어 제1 내지 제3 수동부품(125a, 125b, 125c)의 하부에 배치된다.
제1 수동부품(125a)의 하부에서, 제1 절연 영역(141S1)은 제1 길이(LS1)를 가지며, 제1 수동부품(125a)이 제2 수동부품(125b)과 마주보며 x 방향으로 연장되는 단부로부터, x 방향에 수직한 y 방향을 따라 제1 이격거리(D1)로 이격되어 제1 수동부품(125a)의 하부에 위치할 수 있다. 제2 수동부품(125b)의 하부에서, 제2 절연 영역(141S2)은 제2 길이(LS2)를 가지며, 제2 수동부품(125b)이 제1 수동부품(125a)과 마주보는 단부로부터 제2 이격거리(D2)로 이격되어 제2 수동부품(125b)의 하부에 위치할 수 있다. 제3 수동부품(125c)의 하부에서, 제3 절연 영역(141S3)은 제3 길이(LS3)를 가지며, 제3 수동부품(125c)의 일 단부로부터 제3 이격거리(D3)로 이격되어 제3 수동부품(125c)의 하부에 위치할 수 있다. 제1 내지 제3 이격거리(D1, D2, D3)는 각각 절연 영역(141S1, 141S2, 141S3)의 y 방향을 따른 폭의 두 배 이상일 수 있다.
다만, 모든 수동부품(125)의 하부에서 모든 절연 영역이 제1 내지 제3 절연 영역(141S1, 141S2, 141S3)과 같이 수동부품(125)의 인접한 단부로부터 소정 거리로 이격되어 배치되어야 하는 것은 아니다. 절연 영역은 수동부품(125) 중 적어도 일부에서 본 발명과 같은 형태로 배치될 수 있으며, 하나의 수동부품(125)의 하부에서도 적어도 일부의 절연 영역이 이와 같이 배치될 수 있다. 아래 표 1과 같이, 하나의 패키지에는 다양한 종류의 수동부품(125)이 실장될 수 있으며, 수동부품(125)은 서로 다른 크기를 가질 수 있다. 표 1에서, 길이는 도면의 x 방향을 따른 수동부품(125)의 치수를 의미하고, 폭은 y 방향을 따른 수동부품(125)의 치수를 의미한다. 표 1과 같이, 수동부품(125)은 특정 크기 이상의 크기를 갖는 경우, 크랙이 발생하는 경향을 나타내었다. 따라서, 절연 영역은 수동부품(125)이 소정 폭 이상을 갖는 경우, 예를 들어, 단축을 따른 폭인 최소폭이 1 mm 이상인 수동부품(125)의 경우에, 상기와 같이 수동부품(125)의 인접한 단부로부터 소정 거리로 이격되어 배치될 수 있다. 예를 들어, 도 11a 내지 도 11e에서, 제1 및 제2 수동부품(125a, 125b)은 권선 또는 파원 인덕터이고, 제3 수동부품(125c)은 제1 MLCC일 수 있다.
수동부품의 종류 수동부품의 크기 [mm] 크랙 발생률 [%]
x 방향 y 방향
권선 파워 인덕터 2.58 2.14 3.33
박막 파워 인덕터 2.64 2.14 6.25
제1 MLCC 1.80 1.00 12.50
제2 MLCC 1.00 0.50 0
제3 MLCC 0.60 0.30 0
또한, 실시예들에 따라, 패키지의 워피지(warpage)가 특정 방향으로 주로 발생하고 이에 의해, 크랙의 진행이 영향을 받는 경우, 크랙이 주로 진행되는 방향을 따른 단부에 인접한 절연 영역이 제1 내지 제3 절연 영역(141S1, 141S2, 141S3)과 같이 수동부품(125)의 인접한 단부로부터 소정 거리로 이격되어 배치될 수 있다. 즉, 제1 내지 제3 수동부품(125a, 125b, 125c)에 인접한 절연 영역 중에서, 특히 x 방향으로 연장되는 제1 내지 제3 절연 영역(141S1, 141S2, 141S3)을 포함하는 절연 영역이 본 발명의 형태로 배치될 수 있다. 예를 들어, 도 11a에서, 제4 수동부품(125d)에서, y 방향으로 연장되는 단부에 인접한 제4 절연 영역(141S4)은 제4 수동부품(125d)의 단부로부터의 이격거리가 제1 내지 제3 이격거리(D1, D2, D3)보다 작을 수 있으며, 제4 수동부품(125d)의 단부와 중첩될 수도 있다.
도 11a 내지 도 11e의 제1 내지 제5 실시예들에서, 제1 내지 제3 이격거리(D1, D2, D3) 및 제1 내지 제3 절연 영역(141S1, 141S2, 141S3)의 길이(LS1, LS2, LS3)는 서로 동일하거나 상이할 수 있으며, 아래 표 2과 같은 값을 가질 수 있다. 실시예들에서, 제1 내지 제3 이격거리(D1, D2, D3) 각각은 비교예에서보다 크거나, 적어도 두 개가 비교예에서보다 클 수 있다. 제1 내지 제3 이격거리(D1, D2, D3)의 평균값은 비교예의 경우보다 클 수 있다. 또한, 실시예들에서, 제1 내지 제3 절연 영역(141S1, 141S2, 141S3)의 길이(LS1, LS2, LS3)는 각각이 비교예에서보다 작거나, 적어도 두 개가 비교예에서보다 작을 수 있다. 또한, 상기 길이(LS1, LS2, LS3)의 평균값은 비교예의 경우보다 작을 수 있다. 제3 실시예 및 제5 실시예는, 상기 수치들은 서로 동일하나, 금속층(142P1, 142P2)이 연장되는 영역에서의 형태가 서로 상이하다. 실시예들에서, 절연 영역(141S1, 141S2, 141S3)의 폭은 약 25 ㎛ 내지 35 ㎛의 범위일 수 있다. 따라서, 실시예들에서, 제1 내지 제3 이격거리(D1, D2, D3) 중 적어도 두 개는 절연 영역의 폭의 두 배보다 클 수 있다.
D1 [㎛] D2 [㎛] D3 [㎛] LS1 [㎛] LS2 [㎛] LS3 [㎛]
비교예 20 40 10 915 700 470
제1 실시예 40 220 130 740 540 470
제2 실시예 260 240 180 900 660 580
제3 실시예 40 220 130 740 540 470
제4 실시예 260 240 10 300 400 170
제5 실시예 40 220 130 740 540 470
제1 내지 제3 이격거리(D1, D2, D3)는, 제1 내지 제3 수동부품(125a, 125b, 125c)의 y 방향을 따른 폭의 약 1.5 % 내지 15.0 %의 범위일 수 있다. 이격거리가 상기 범위보다 큰 경우, 접속전극(125E1, 125E2)과 금속층(142P1, 142P2) 사이의 전기적 저항이 증가할 수 있으며, 상기 범위보다 작은 경우, 연결구조체(140)의 불량이 발생할 수 있다. 또한, 상기 길이(LS1, LS2, LS3)는, 제1 내지 제3 수동부품(125a, 125b, 125c)의 x 방향을 따른 폭의 약 10.0 % 내지 35.0 %의 범위일 수 있다. 상기 길이가 상기 범위보다 작은 경우, 접속전극(125E1, 125E2)과 금속층(142P1, 142P2)의 접촉 면적이 감소하여 저항이 증가할 수 있으며, 상기 범위보다 큰 경우, 수동부품(125)의 단부와 나란하게 연장되는 길이가 증가되므로 연결구조체(140)의 불량 발생률이 증가할 수 있다.
실시예들에서, 일 방향, 예를 들어 x 방향을 따른 제1 내지 제3 절연 영역(141S1, 141S2, 141S3)은 제1 내지 제3 수동부품(125a, 125b, 125c)과 인접한 영역에서, 제1 내지 제3 수동부품(125a, 125b, 125c)의 x 방향을 따른 폭의 약 10.0 % 내지 25.0 %의 범위, 특히 약 10.0 % 내지 29.0 %의 범위의 길이를 가지면서, y 방향을 따른 폭의 약 1.5 % 내지 15.0 %의 범위, 특히 약 7.0 % 내지 13.0 %의 이격거리를 가질 수 있다. 또한, 패키지 내에서 가장 큰 크기를 갖는 수동부품(125)이 서로 마주보도록 배치된 경우에 해당하는 제1 및 제2 수동부품(125a, 125b)의 경우, 마주보는 단부를 따른 절연 영역들(141S1, 141S2) 중 적어도 하나는 절연 영역의 폭의 두 배 이상의 이격거리로 하부에 배치되며, 제1 및 제2 수동부품(125a, 125b)의 x 방향을 따른 폭의 26.0 % 미만의 길이를 가질 수 있다.
표 3을 참조하면, 비교예에서의 크랙 발생률이 평균 22.36 %인 것에 비하여, 제1 내지 제5 실시예에서는 0 내지 0.21 %의 발생률을 나타내었다. 따라서, 이와 같은 금속층(142P1, 142P2)의 배치 및 이에 따른 절연 영역(141S1, 141S2, 141S3)의 위치에 따라, 연결구조체(140)에서의 크랙 발생을 감소시킬 수 있음을 확인할 수 있다.
크랙 발생률 [%]
비교예 22.36
제1 실시예 0
제2 실시예 0
제3 실시예 0.21
제4 실시예 0
제5 실시예 0
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100D)에서는, 반도체 칩(120)과 나란하게 배치되는 수동부품(125)이 하나 이상의 부품내장구조체(PS)를 이룰 수 있다. 부품내장구조체(PS)는 수동부품(125), 제1 봉합재(131), 및 연결구조체(140)의 제1 절연층(141a), 제1 재배선층(142a) 및 제1 비아(143)를 포함할 수 있다. 부품내장구조체(PS)는 도 10의 프레임(110)이 생략된 형태일 수 있으나, 실시예들에 따라, 프레임(110)을 더 포함하는 것도 가능하다. 또한, 반도체 패키지(100D)는 상면 및 측면의 일부를 이루도록 패키지 외측에 배치 상부 금속층(190)을 더 포함한다. 상부 금속층(190)에 의해 패키지의 EMI 차폐가 더욱 강화될 수 있다. 상부 금속층(190)은 제2 봉합재(132)의 상면을 덮고, 부품내장구조체(PS) 및 연결구조체(140)의 측면을 덮을 수 있으며, 제1 패시베이션층(150)의 적어도 일부를 덮을 수 있다. 상부 금속층(190)은 금속물질을 포함하며, 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 13은 본 개시에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 메인보드와 같은 인쇄회로기판(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 본 개시에 따른 반도체 패키지(100A, 100B)를 모듈(1150)로 적용하는 경우, 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결구조체 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결구조체 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100A, 100B: 반도체 패키지
110: 프레임 111: 프레임 절연층
120: 반도체 칩 121: 바디
122: 접속패드 123: 패시베이션막
125: 수동부품 131, 132: 봉합재
133: 백사이드 비아 135: 백사이드 재배선층
140: 연결구조체 141a, 141b: 절연층
141S1, 141S2: 절연 영역 142a, 142b: 재배선층
142P1, 142P2: 금속층 143a, 143b: 비아
150, 180: 패시베이션층 160: 언더범프금속층
170: 전기연결금속 190: 상부 금속층

Claims (16)

  1. 접속패드가 배치된 활성면과 상기 활성면의 반대측인 비활성면을 갖는 반도체 칩;
    상기 반도체 칩과 나란하게 배치되며 접속전극을 갖는 수동부품;
    상기 반도체 칩의 활성면 및 상기 수동부품의 하면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 및
    상기 반도체 칩 및 상기 수동부품 각각의 적어도 일부를 덮는 봉합재를 포함하며,
    상기 연결구조체는, 상기 접속전극과 전기적으로 연결된 제1 금속층, 상기 제1 금속층과 동일 레벨에 위치하며 상기 제1 금속층과 인접하여 배치되되 상기 제1 금속층과 이격된 제2 금속층, 및 상기 제1 및 제2 금속층의 사이를 채우며 일 방향으로 연장되는 절연 영역을 갖는 배선 절연층을 더 포함하며,
    상기 절연 영역은 전체가 상기 수동부품과 적층 방향으로 중첩되고 적어도 일부가 상기 접속전극과 중첩되도록 배치되며,
    상기 제1 및 제2 금속층 사이에서 상기 절연 영역의 최소 폭을 제1 폭이라 하고, 상기 수동부품의 일단과 상기 절연 영역의 일단까지의 동일 레벨에서의 최단거리를 제1 이격거리라고 할 때, 상기 제1 이격거리는 상기 제1 폭의 두 배 이상인 반도체 패키지.
  2. 제1 항에 있어서,
    상기 수동부품은 단축을 따른 최소 폭인 제2 폭을 갖고,
    상기 이격거리는 상기 제2 폭의 1.5 % 내지 15.0 %의 범위인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 배선 절연층은 상기 수동부품의 하면과 접하는 제1 절연층 및 상기 제1 및 제2 금속층이 배치되며 상기 절연 영역을 갖는 제2 절연층을 포함하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 서로 다른 물질을 포함하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 절연층은 비감광성 물질이고, 상기 제2 절연층은 감광성 물질인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 수동부품은 서로 다른 크기를 갖는 인덕터들 및 캐패시터들을 포함하고,
    상기 절연 영역은 상기 수동부품 중 일부의 하부에서 상기 이격거리로 배치되는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 절연 영역은 최소 폭이 1 mm 이상인 상기 수동부품의 하부에 배치되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 수동부품은 파워 인덕터를 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 수동부품은 상기 절연 영역의 연장 방향을 따라 제3 폭을 갖고,
    상기 절연 영역의 길이는 상기 제3 폭의 10.0 % 내지 35.0 %의 범위인 반도체 패키지.
  10. 제1 항에 있어서,
    상기 봉합재는, 상기 수동부품을 봉합하는 제1 봉합재 및 상기 반도체 칩을 봉합하는 제2 봉합재를 포함하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 수동부품의 하면은 상기 반도체 칩의 활성면과 단차를 갖는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 연결구조체 상에 배치되며, 상기 수동부품이 배치되는 제1 관통홀 및 상기 반도체 칩이 배치되는 제2 관통홀을 갖는 프레임을 더 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 봉합재는 상기 프레임의 상면의 적어도 일부를 덮는 반도체 패키지.
  14. 접속전극을 가지며 나란히 배치되는 제1 및 제2 수동부품;
    상기 제1 수동부품의 하부에 배치되며 상기 접속전극과 전기적으로 연결된 제1 금속층, 상기 제1 금속층과 인접하게 배치되는 제2 금속층, 및 상기 제1 및 제2 금속층 사이를 채우는 제1 절연 영역을 갖는 배선 절연층을 포함하는 연결구조체; 및
    상기 제1 및 제2 수동부품의 적어도 일부를 덮는 봉합재를 포함하며,
    상기 제1 절연 영역은 전체가 상기 제1 수동부품과 적층 방향으로 중첩되고 적어도 일부가 상기 접속전극과 중첩되도록 배치되며,
    상기 절연 영역의 최소 폭을 제1 폭이라 하고, 상기 제1 수동부품에서 상기 제2 수동부품과 마주보는 일단으로부터 상기 절연 영역의 일단까지의 동일 레벨에서의 최단거리를 제1 이격거리라고 할 때, 상기 제1 이격거리는 상기 제1 폭의 두 배 이상인 반도체 패키지.
  15. 제14 항에 있어서,
    상기 제1 및 제2 수동부품보다 작은 크기를 갖는 제3 수동부품을 더 포함하고,
    상기 연결구조체는, 상기 제3 수동부품의 하부에서 서로 이격되어 배치되는 제3 및 제4 금속층을 더 포함하고, 상기 배선 절연층은 상기 제3 및 제4 금속층 사이를 채우는 제2 절연 영역을 더 포함하며,
    상기 제2 절연 영역은 상기 제3 수동부품의 일단으로부터 상기 제1 이격거리보다 작은 제2 이격거리로 이격되어 상기 제3 수동부품의 하부에 위치하는 반도체 패키지.
  16. 제14 항에 있어서,
    상기 절연 영역은 제1 방향으로 연장되고,
    상기 절연 영역과 상기 제1 이격거리로 이격되는 상기 제1 수동부품의 일단은 상기 제1 방향으로 연장되는 반도체 패키지.
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