KR20190127155A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20190127155A
KR20190127155A KR1020180051379A KR20180051379A KR20190127155A KR 20190127155 A KR20190127155 A KR 20190127155A KR 1020180051379 A KR1020180051379 A KR 1020180051379A KR 20180051379 A KR20180051379 A KR 20180051379A KR 20190127155 A KR20190127155 A KR 20190127155A
Authority
KR
South Korea
Prior art keywords
disposed
support member
connection
metal layer
shielding metal
Prior art date
Application number
KR1020180051379A
Other languages
English (en)
Other versions
KR102063470B1 (ko
Inventor
정경문
김철규
김석환
이경호
박성환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180051379A priority Critical patent/KR102063470B1/ko
Priority to TW107137421A priority patent/TWI705551B/zh
Priority to US16/171,126 priority patent/US10504855B2/en
Priority to CN201811581373.7A priority patent/CN110444539B/zh
Publication of KR20190127155A publication Critical patent/KR20190127155A/ko
Application granted granted Critical
Publication of KR102063470B1 publication Critical patent/KR102063470B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 관통홀을 갖는 지지 부재와, 상기 관통홀의 내부 측벽과 상기 지지 부재의 제1 및 제2 면에 배치된 제1 차폐 금속층과, 상기 지지 부재의 제1 면에 배치되며, 재배선층을 갖는 연결 부재와, 상기 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 관통홀 내에 위치한 상기 반도체 칩을 봉합하며, 상기 지지 부재의 제2 면을 덮는 봉합재와, 상기 봉합재 상에 배치되며, 상기 봉합재를 관통하는 연결용 트렌치 비아에 의해 상기 제1 차폐 금속층과 연결되는 제2 차폐 금속층과, 상기 지지 부재의 제2 면 중 상기 연결용 트렌치 비아와 중첩되는 영역에 배치되며 상기 제1 차폐 금속층과 연결되는 보강 비아를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
모바일용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 하지만, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 특히 반도체 칩과 수동 부품 간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
한편, 소형화된 반도체 패키지에서, 구조 강성 저하로 인하여 외부로부터의 열하중 및/또는 기계적 충격 등에 대한 신뢰성 이슈가 크게 부각되고 있으며, 신뢰성 향상을 위한 패키지 구조 설계는 매우 중요하다.
본 개시에서 해결하고자 하는 과제들 중 하나는, 구성요소 간에 연결된 EMI 차폐구조의 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 관통홀을 갖는 지지 부재와, 상기 관통홀의 내부 측벽과 상기 지지 부재의 제1 및 제2 면에 배치된 제1 차폐 금속층과, 상기 지지 부재의 제1 면에 배치되며, 재배선층을 갖는 연결 부재와, 상기 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 관통홀 내에 위치한 상기 반도체 칩을 봉합하며, 상기 지지 부재의 제2 면을 덮는 봉합재와, 상기 봉합재 상에 배치되며, 상기 봉합재를 관통하는 연결용 트렌치 비아에 의해 상기 제1 차폐 금속층과 연결되는 제2 차폐 금속층과, 상기 지지 부재의 제2 면 중 상기 연결용 트렌치 비아와 중첩되는 영역에 배치되며 상기 제1 차폐 금속층과 연결되는 보강 비아를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 및 제2 관통홀을 갖는 지지 부재와, 상기 제2 관통홀의 내부 측벽과 상기 지지 부재의 제1 및 제2 면에 배치된 제1 차폐 금속층과, 상기 지지 부재의 제1 면에 배치되며, 재배선층을 갖는 연결 부재와,상기 제1 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 제2 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 단자를 갖는 적어도 하나의 수동 부품과, 상기 반도체 칩과 상기 적어도 하나의 수동 부품을 봉합하며, 상기 지지 부재의 제2 면을 덮는 봉합재와, 상기 봉합재 상에 배치되는 제2 차폐 금속층; 상기 봉합재를 관통하여 상기 제1 및 제2 차폐 금속층을 연결하고, 상기 제1 및 제2 관통홀을 둘러싸도록 배치된 연결용 트렌치 비아와, 상기 지지 부재의 제2 면에서 상기 연결용 트렌치 비아와 중첩되는 영역 중 적어도 일부에 배치되며, 상기 제1 차폐 금속층과 연결되는 보강 비아를 포함하는 반도체 패키지를 제공한다.
본 실시예에 따르면, 지지 부재에 제1 차폐층과 연결되는 밀착력 보강을 위한 보강 비아를 제공함으로써 상기 제1 차폐층과 커버 구조인 제2 차폐층이 연결되는 지점에서의 구조적인 취약성(즉, 제1 차폐층과 지지 부재의 밀착력 약화)로 인한 박리 문제를 해결할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11a 및 도 11b는 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 12a 및 도 12b는 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 13 및 도 14는 각각 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 단면도 및 평면도이다.
도 15 및 도 16은 각각 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 단면도 및 평면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(110A)과 제2 면(110B)을 가지며 관통홀(110H)을 갖는 지지 부재(110)와, 상기 지지 부재(110)의 제1 면(110A)에 배치되며 재배선층(142,143)을 갖는 연결 부재(140)와, 상기 관통홀(110H)에 배치되며 상기 재배선층(142,143)에 연결되는 접속 패드(120P)를 갖는 반도체 칩(120)과, 상기 관통홀(110H)에 위치한 상기 반도체 칩(120)을 봉합하며, 상기 지지 부재(110)의 제2 면(110B)을 덮는 봉합재(130)를 포함한다.
도 9에 도시된 바와 같이, 본 실시예에 따른 반도체 패키지(100)는 상기 지지 부재(110)의 표면에 배치된 제1 차폐 금속층(112)과, 상기 봉합재(130)의 상면에 배치된 제2 차폐 금속층(132)을 포함한다. 상기 반도체 패키지(100)는 외부로부터 상기 제2 차폐 금속층(132)을 보호하기 위한 보호층(180)이 배치될 수 있다.
상기 제1 차폐 금속층(112)은 상기 지지 부재(110)의 제1 및 제2 면(110A,110B)에 각각 배치된 제1 및 제2 금속층(112a,112b)과, 상기 제1 및 제2 금속층(112a,112b)과 연결되며 상기 관통홀(110H)의 내부 측벽에 배치된 제3 금속층(112c)을 포함한다. 상기 제1 차폐 금속층(112)은 상기 반도체 칩(120)에 의한 전자파를 차폐할 뿐만 아니라 방열 수단으로도 사용될 수 있다.
상기 봉합재(130) 상에 배치된 제2 차폐 금속층(132)은 상기 봉합재(130)를 관통하는 연결용 트렌치 비아(133)를 통하여 상기 제1 차폐 금속층(112)과 연결될 수 있다. 상기 연결용 트렌치 비아(133)는 도 10에 도시된 바와 같이 점선으로 표시된 영역(133A)과 같이 관통홀(110H)을 연속적으로 둘러싸는 트렌치 구조로 형성될 수 있다. 본 실시예에 채용된 연결용 트렌치 비아(133)는 이러한 연속적인 트렌치 구조를 취함으로써 관통홀(110H)에 배치된 반도체 칩(120)으로부터 발생되는 전자파를 누설 없이 효과적으로 차단할 수 있다.
이와 같이, 본 실시예에 따른 차폐 구조체는, 다양한 구성요소에 걸쳐 제공되며, 서로 연결된 구조를 가지므로, 열팽창 등의 열충격으로 인해 낮은 신뢰성을 가질 수 있다.
구체적으로, 열하중 인가시에 열팽창 계수가 큰 봉합재(130)는 팽창되어 제2 차폐 금속층(132)을 들어 올리게 되며, 이때에 발생되는 응력은 연결용 트렌치 비아(133)에 집중될 수 있다. 특히, 집중된 응력은 이종 물질의 계면(CA)에 해당하는 제1 차폐 금속층(112)과 지지 부재(110)의 계면을 분리시키는 박리 불량을 초래할 수 있다. 심지어 제1 차폐 금속층(112)의 일 부분이 다른 부분과 분리되는 불량이 초래할 수 있다.
본 실시예에 따른 반도체 패키지(100)는, 지지 부재(110)에서 연결용 트렌치 비아(133)와 중첩되는 영역에 제1 차폐 금속층(112)에 연결되는 보강 비아(115)를 더 포함한다. 보강 비아(115)는 제1 차폐 금속층(112)과 접속되어 상기 지지 부재(110)의 내부에 연장된 금속 구조를 포함하며, 실질적으로 제1 차폐 금속층(112)과 지지 부재(110)의 접촉면적을 증가시킬 수 있다. 그 결과, 보강 비아(115)는 제1 차폐 금속층(112)과 지지 부재(110)의 밀착력을 보강하여 열응력으로 인해 박리 불량을 효과적으로 해결할 수 있다.
도 10에 도시된 바와 같이, 상기 보강 비아(115)는 상기 연결용 트렌치 비아(133)와 중첩되는 영역(133A)을 따라 배열되는 복수의 비아를 포함할 수 있다. 상기 복수의 비아는 일정한 간격으로 이격될 수 있다. 상기 보강 비아(115)는 제1 및 제2 차폐 금속층(112,132)과 연결용 트렌치 비아(133)와 동일하거나 유사한 금속을 포함할 수 있다. 예를 들어, 상기 보강 비아(115)는 구리(Cu)를 포함할 수 있다.
본 실시예에 채용된 지지 부재(110)는 별도의 배선 구조를 포함하지 않으나, 다른 실시예에서는, 재배선층(142,143)에 연결된 배선 구조(회로 패턴 및/또는 비아)를 도입할 수 있다. 이 경우에도, 본 실시예에 채용된 보강 비아(115)는 지지 부재(110)의 배선 구조에 연결되지 않거나, 다른 요소와 연결되더라도 접지 패턴에 한하여 연결되도록 구성될 수 있다.
상기 반도체 패키지(100)는 상기 연결 부재(130)에서 모서리에 인접한 영역에 상기 연결 부재(130)를 둘러싸도록 배치된 차폐용 비아(143S)를 포함할 수 있다. 상기 차폐용 비아(143S)는 연결 부재(130)를 통해서 방출될 수 있는 전자파를 차폐시킬 수 있다. 상기 차폐용 비아(143S)도 상기 연결 부재(130)의 외곽 모서리를 연속적으로 둘러싸는 트렌치 구조를 가질 수 있다. 상기 차폐용 비아(143S)는 상기 제1 차폐용 금속층(112)에 연결될 수 있다. 상기 차폐용 비아(143S)는 상기 재배선층(142,143)의 형성공정과 동일한 공정에 의해 형성될 수 있다. 즉, 상기 차폐용 비아(143S)는 상기 재배선층(142,143)과 동일한 물질로 형성될 수 있다.
지지 부재(110)는 반도체 패키지(100)의 강성을 향상시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 지지 부재(110)에 배선 패턴과 비아와 같은 재배선층(143,145)를 도입할 수 있으며 이 경우에는, 반도체 패키지(100)가 POP(Package on Package) 타입의 팬-아웃 패키지로 활용될 수도 있다. 관통홀(110H) 내에서 반도체 칩(120)이 지지 부재(110)의 측벽은 소정거리로 이격되어 배치된다. 반도체 칩(120)의 측면 주위는 지지 부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 일부 실시예에서는 지지 부재(110)를 생략할 수 있다.
지지 부재(110)는 절연층을 포함할 수 있다. 절연층의 재료로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 지지 부재(110)를 반도체 패키지(100)의 워피지 제어를 위한 지지부재로도 활용할 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들면, 반도체 칩(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속 패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로서, 알루미늄(Al)과 같은 금속을 사용할 수 있다. 반도체 칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서, 반도체 칩(120)은 접속 패드(120P)가 형성된 면(즉, 활성면)에 형성된 재배선층(미도시)과, 접속 패드(12OP)와 연결된 도전성 범프(미도시)를 가질 수도 있다.
봉합재(130)는 지지 부재(110) 및 반도체 칩(120)과 같은 전자 부품을 보호하기 위한 구조로서 제공된다. 봉합형태는 특별히 제한되지 않으며, 지지 부재(110)와 반도체 칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 본 실시예와 같이, 봉합재(130)는 지지 부재(110)의 제2 면(110A)과 반도체 칩(120)을 덮을 수 있으며, 관통홀(110H)의 내부 측벽과 반도체 칩(120)의 측면 사이의 공간을 채울 수 있다. 일부 실시예에서는, 봉합재(130)는 반도체 칩(120)과 연결 부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
예를 들어, 봉합재(130)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재가 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
연결 부재(140)는 반도체 칩(120)의 접속패드(120P)를 재배선할 수 있다. 연결 부재(140)를 통하여 다양한 기능을 가지는 수십 내지 수백의 반도체 칩(120)의 접속 패드(120P)가 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 부재(140)는 지지 부재(110) 및 반도체 칩(120)의 활성면에 배치될 수 있다.
연결 부재(140)는 절연층(141)과, 상기 절연층(141) 상에 배치된 재배선 패턴(142)과, 상기 절연층(141)을 관통하여 상기 접속 패드(120P)와 상기 재배선 패턴(142)을 연결하는 재배선 비아(143)를 포함한다. 재배선 패턴(142)은 재배선 비아(143)와 함께 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 본 실시예에서는 단층의 재배선구조로 예시되어 있으나, 본 실시예와 달리, 다층의 재배선구조를 가질 수 있다.
예를 들어, 상기 절연층(141)은 상술된 절연 물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 감광성 물질을 사용하는 경우에, 상기 절연층(141)은 보다 얇게 형성될 수 있으며, 보다 용이하게 재배선 비아(143)의 미세한 피치를 달성할 수 있다. 상기 절연층(141)은 재배선 패턴(142)을 제외한 패턴 사이의 두께가 약 1㎛ 내지 약 10㎛이 될 수 있다.
재배선 패턴(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 재배선 패턴(142)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아패드 패턴, 전기연결구조체 패드 패턴 등을 포함할 수 있다. 예를 들어, 재배선 패턴(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 재배선 패턴(142)의 두께는 약 0.5㎛ 내지 약 15㎛ 정도일 수 있다.
재배선 비아(143)는 다른 레벨에 위치한 도전 요소(예, 접속 패드와 재배선패턴 또는 서로 다른 절연층에 형성된 재배선패턴들)를 수직방향으로 연결하는 요소(층간 연결 요소)로 사용된다. 예를 들어, 재배선 비아(143)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 재배선 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 재배선 비아(143)는 테이퍼 형상 또는 원통형상과 같은 다양한 다른 형상을 가질 수 있다.
언더범프금속(UBM)층(160)은 전기연결 구조체(170)의 접속 신뢰성을 향상시켜 반도체 패키지(100)의 보드 레벨 신뢰성을 개선할 수 있다. UBM층(160)은 페시베이션층(150)에 배치되며 연결 부재(140)의 재배선 패턴(142)과 연결된다. 본 실시예에 채용된 UBM층(160)은 페시베이션층(150)을 관통하는 복수의 UBM 비아(163)에 의해 재배선 패턴(142)에 연결될 수 있다.
전기연결 구조체(170)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 팬-아웃 반도체 패키지(100)는 전기연결 구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 구조체(170)는 도전성 물질, 예를 들면, Sn-Al-Cu와 같은 저융점 합금으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 저융점 합금을 포함할 수 있다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속 패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결 구조체(170) 중 일부는 팬-아웃(fan-out) 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지 또는 LGA(Land Grid Array) 패키지에 대비하여 패키지의 두께를 얇게 제조할 수 있다.
본 실시예에서, 보강 비아는 복수의 비아의 배열 형태로 예시하였으나, 제1 차폐 금속층(112)과 지지 부재(110)의 밀착력을 보강하기 위한 구조로서 다양한 형태로 변경되어 구현될 수 있다.
도 11a 및 도 11b는 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 평면도이며, 도 10에 대응되는 도면으로서 도 9에 도시된 반도체 패키지를 I-I'로 절개하여 본 평면도로 이해될 수 있다.
우선, 도 11a에 도시된 반도체 패키지(100A)는 연결용 트렌치 비아(도 9의 133)과 유사하게 하나의 연속적인 트렌치 구조를 갖는 보강 비아(115A)를 포함한다. 상기 보강 비아(115A)는 상기 연결용 트렌치 비아와 중첩되는 영역(133A)을 따라 연장되는 하나의 트렌치 구조를 가질 수 있다.
도 11b에 도시된 반도체 패키지(100B)는 연결용 트렌치 비아와 중첩되는 영역(133A)을 따라 배열되는 복수의 트렌치 영역을 갖는 보강 비아(115B)를 포함한다. 상기 복수의 트렌치 영역은 일정한 간격으로 이격되도록 배열될 수 있다.
본 실시예에 채용된 보강 비아(115A,115B)는 상기 연결용 트렌치 비아와 중첩되는 영역(133A)보다 큰 폭을 갖도록 형성된 형태로 예시되어 있으나, 이에 한정되지 않는다. 예를 들어, 보강 비아(115A,115B)는 상기 연결용 트렌치 비아와 중첩되는 영역(133A)의 폭보다 작거나 일부만 겹쳐지도록 형성될 수도 있다.
보강 비아는 지지 부재와의 접합강도를 높일 수 있도록 다른 변형된 구조를 취하여, 지지부재와 제1 차폐 금속층의 밀착력을 더 크게 보강할 수도 있다. 이러한 실시예는 도 12a 및 도 12b에 예시되어 있다.
도 12a 및 도 12b는 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 단면도이며, 도 9에 대응되는 반도체 패키지 단면으로 이해될 수 있다.
우선, 도 12a에 도시된 반도체 패키지(100C)는 상기 보강 비아는 상기 지지 부재의 두께 방향을 따른 단면으로 볼 때에 사다리꼴 형상의 보강 비아(115')를 포함한다. 상기 사다리꼴 형상의 보강 비아(115')는 지지 부재(110)의 내부에 위치한 폭이 제1 차폐 금속층(112)과 접하는 부분의 폭보다 크게 형성되므로, 상기 보강 비아(115')는 지지 부재(110)에 더욱 견고하게 접합될 수 있다. 따라서, 커버인 제2 차폐 금속층(132)이 위로 들어올리지는 응력이 커지더라도, 제1 차폐 금속층(112)을 상기 지지 부재(110)의 표면에 강하게 밀착시킬 수 있다.
도 12b에 도시된 반도체 패키지(100D)는 상기 지지부재(110) 내에 위치한 금속 패턴(115b)와 그 연결되는 비아(115a)를 갖는 보강 비아(115")를 포함한다. 금속 패턴(115b)은 지지 부재(110)의 내부에 위치하며 상대적으로 넓은 면적을 가지므로, 상기 보강 비아(115")는 지지 부재(110)에 더욱 견고하게 접합될 수 있다.
상기 지지 부재(110)에 재배선층(142,143)에 연결된 배선 구조(회로 패턴 및/또는 비아)를 채용하는 경우에, 보강 비아(115")의 금속 패턴(115b)은 배선 구조의 일부인 금속 패턴일 수 있다. 예를 들어, 이러한 금속 패턴(115b)은 접지 패턴으로 제공될 수 있다.
도 13 및 도 14는 각각 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 단면도 및 평면도이다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 반도체 패키지(100E)는, 이중 구조의 보강 비아(125)를 갖는 점을 제외하고, 도 11a에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 11a에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 보강 비아(125)는 관통홀(110H)로부터 서로 다른 간격을 갖는 제1 및 제2 비아(125a,125b)를 갖는다. 상기 제1 및 제2 비아(125a,125b)는 각각 단일한 트렌치 구조를 갖는 것으로 예시하였으나, 상기 제1 및 제2 비아(125a,125b) 중 적어도 하나는 비아의 배열(도 10 참조)이나 복수의 트렌치(도 12b 참조)로 형성될 수도 있다. 상기 제1 및 제2 비아(125a,125b)는 상기 연결용 트렌치 비아와 중첩되는 영역(133A)과 일부 영역만 중첩되도록 배열될 수 있다. 다른 실시예에서는 상기 제1 및 제2 비아(125a,125b)는 중첩되지 않아도, 상기 제1 및 제2 비아(125a,125b)는 중첩되는 영역(133A)의 양측에 배치함으로써도, 충분히 제1 차폐 금속층(112)과 지지 부재(110)의 밀착강도를 향상시킬 수 있다. 본 실시예에 따른 보강 비아(125)는 이중 구조로 제공되므로, 밀착강도를 더욱 크게 향상시킬 수 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이며, 도 16은 도 11의 반도체 패키지를 Ⅱ-Ⅱ' 선으로 절단하여 본 평면도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 반도체 패키지(200)는, 서로 반대에 위치한 제1 및 제2 면을 가지며 제1 관통홀(110HA) 및 제2 관통홀(110HB,110HC)을 갖는 지지 부재(110)와, 상기 지지 부재(110)의 제2 면에 배치되며 재배선층(142,143)을 갖는 연결 부재(140)와, 상기 제1 관통홀(110HA)에 배치되며 상기 재배선층(142,143)에 연결되는 접속 패드(120P)를 갖는 반도체 칩(120)과, 상기 제2 관통홀(110HB)에 배치되며 상기 재배선층(142,143)에 연결된 수동 부품(125)과, 상기 반도체 칩(120)과 상기 수동 부품(125)을 봉합하며, 상기 지지 부재(110)의 제2 면을 덮는 봉합재(130)를 포함한다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(200)는 상기 지지 부재(110)의 표면에 배치된 제1 차폐 금속층(112)과, 상기 봉합재(130)의 상면에 배치된 제2 차폐 금속층(132)을 포함한다. 상기 반도체 패키지(100)는 외부로부터 상기 제2 차폐 금속층(132)을 보호하기 위한 보호층(180)이 배치될 수 있다.
상기 제1 차폐 금속층(112)은 서로 다른 제1 및 제2 관통홀(110HA,110HB)에 배치된 반도체 칩(120)과 수동 부품(125) 간에 전자기적 간섭을 차폐시킬 수 있다.
상기 제1 차폐 금속층(112)은 상기 지지 부재(110)의 제1 및 제2 면에 각각 배치된 제1 및 제2 금속층(112a,112b)과, 상기 제1 및 제2 금속층(112a,112b)과 연결된 제3 금속층(112c)을 포함한다. 본 실시예와 같이, 상기 제3 금속층(112c)은 수동 부품(125)이 위치하는 제2 관통홀(110HB)의 내부 측벽에 배치될 수 있다. 물론, 상기 제3 금속층(112c)은 상기 제1 관통홀(110HA)의 내부 측벽에도 형성될 수 있으나, 제2 관통홀(110HB)의 내부 측벽에 형성되어도 부품 간의 충분한 차폐효과를 기대할 수 있다.
상기 봉합재(130) 상에 배치된 제2 차폐 금속층(132)은 상기 봉합재(130)를 관통하는 연결용 트렌치 비아(133)를 통하여 상기 제1 차폐 금속층(112)과 연결될 수 있다. 상기 연결용 트렌치 비아(133)는 제1 관통홀(110HA) 및 제2 관통홀(110HB)을 연속적으로 둘러싸는 트렌치 구조로 형성될 수 있다. 상기 연결용 트렌치 비아(133)에 의해 제1 및 제2 차폐 금속층(112,132)은 하나의 차폐 구조로 제공될 수 있다.
본 실시예에 따른 반도체 패키지(200)는, 지지 부재(110)에서 연결용 트렌치 비아(133)와 중첩되는 영역에 제1 차폐 금속층(112)에 연결되는 보강 비아(215)를 더 포함한다. 보강 비아(215)는 제1 차폐 금속층(112)과 접속되어 상기 지지 부재(110)의 내부에 연장된 금속 구조를 포함하며, 실질적으로 제1 차폐 금속층(112)과 지지 부재(110)의 접촉면적을 증가시킬 수 있다. 따라서, 봉합재(130)의 열팽창시 연결용 트렌치 비아(133)에 집중되는 응력이 제1 차폐 금속층(112)과 지지 부재(110)의 계면을 분리시키는 것을 효과적으로 방지할 수 있다.
본 실시예에 채용된 보강 비아(215)는 각 형성 영역에 따라, 반도체 칩(120)이 위치한 제1 관통홀(110HA) 주위에 위치한 제1 보강 비아(215a)와, 지지 부재(110)의 외곽 모서리에 인접한 영역에 따라 배치된 제2 보강 비아(215b)와, 제1 및 제2 보강 비아(215a,215b) 사이를 연결하는 지지 부재(110)의 부분에 위치한 제3 보강 비아(215c)로 구분될 수 있다.
보강 비아(215)는 차폐 수단이 아니라, 열응력으로부터 차폐 구조물(특히, 제1 및 제2 차폐 구조물)을 안정적으로 유지하기 위한 구조이므로, 기구적인 안정성을 고려하여 배치될 수 있다. 이러한 측면에서, 보강 비아(215)는 상기 지지 부재에서 상기 연결용 트렌치 비아(133)와 중첩되는 모든 영역에 제공될 필요는 없으며, 일부 영역에 한하여 제공될 수 있다. 예를 들어, 패키지(200)의 외곽에 해당되는 제2 보강 비아(125b)만을 제공하여도 차폐 구조의 박리를 효과적으로 방지할 수 있다.
연결 부재(140)는 절연 부재(141)와, 상기 절연 부재(141)에 형성된 재배선 패턴(142)과 재배선 비아(143)를 포함하는 재배선층을 구비할 수 있다. 본 실시예에 채용된 재배선층(142,143)은 3층 구조로 예시되어 있으나, 이에 한정되지 않는다. 상기 연결 부재(140)는 모서리에 인접한 영역에 상기 연결 부재를 둘러싸도록 배치된 차폐용 비아(143S)을 포함한다. 본 실시예에 채용된 차폐용 비아(143S) 상기 제1 차폐용 금속층(112)에 연결되며, 각 층의 재배선 비아(143)에 대응되는 비아가 중첩된 비아 스택 구조를 가질 수 있다.
본 실시예에 채용된 연결 부재(140)는 반도체 칩(120)의 활성면에 위치한 방열 구조(HD)를 포함할 수 있다. 방열구조(HD)는 재배선층의 형성과정에서 함께 형성된 비아스택(143H)에 연결될 수 있다. 이러한 방열구조(HD)는 전기연결 구조체(170)를 통하여 메인보드에 연결되어 반도체 칩(120)으로부터 발생하는 열을 효과적으로 방출시킬 수 있다.
상기 제1 관통홀(110HA)에 배치된 반도체 칩(120)(즉, 접속 패드)과 상기 제2 관통홀(110HB)에 배치된 수동 부품(125)(즉, 접속 단자)은 연결 부재(140)의 재배선층(142,143)에 연결될 수 있다. 연결 부재(140)의 하면에 패시베이션층(150)이 배치되고, 패시베이션층(150)의 개구에 재배선층(142)과 전기적으로 연결된 언더범프 금속층(160)이 배치될 수 있다. 전기연결 구조체(170)는 언더범프 금속층(160)을 통하여 재배선층(142)과 전기적으로 연결될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (14)

  1. 서로 반대에 위치한 제1 및 제2 면을 가지며, 관통홀을 갖는 지지 부재;
    상기 관통홀의 내부 측벽과 상기 지지 부재의 제1 및 제2 면에 배치된 제1 차폐 금속층;
    상기 지지 부재의 제1 면에 배치되며, 재배선층을 갖는 연결 부재;
    상기 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩;
    상기 관통홀에 위치한 상기 반도체 칩을 봉합하며, 상기 지지 부재의 제2 면을 덮는 봉합재;
    상기 봉합재 상에 배치되며, 상기 봉합재를 관통하는 연결용 트렌치 비아에 의해 상기 제1 차폐 금속층과 연결되는 제2 차폐 금속층; 및
    상기 지지 부재에서 상기 연결용 트렌치 비아와 중첩되는 영역에 배치되며, 상기 제1 차폐 금속층과 연결되는 보강 비아를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 보강 비아는 상기 연결용 트렌치 비아와 중첩되는 영역을 따라 배열되는 복수의 비아를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 보강 비아는 상기 연결용 트렌치 비아와 중첩되는 영역을 따라 연장되는 하나의 트렌치 구조를 갖는 반도체 패키지.
  4. 제3항에 있어서,
    상기 보강 비아는 상기 연결용 트렌치 비아와 중첩되는 영역을 따라 일정한 간격으로 이격되도록 배열되는 복수의 트렌치 구조를 갖는 반도체 패키지.
  5. 제1항에 있어서,
    상기 보강 비아는 상기 지지 부재의 두께 방향을 따른 단면으로 볼 때에 사다리꼴 형상을 갖는 반도체 패키지.
  6. 제1항에 있어서,
    상기 보강 비아는 상기 지지 부재 내에 위치한 금속 패턴에 연결되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 연결용 트렌치 비아는 상기 관통홀을 둘러싸도록 배치되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 연결 부재에서 모서리에 인접한 영역에 상기 연결 부재를 둘러싸도록 배치되며, 상기 제1 차폐용 금속층에 연결되는 차폐용 비아를 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 차폐용 비아는 상기 재배선층과 동일한 물질로 형성되는 반도체 패키지.
  10. 제1항에 있어서,
    상기 연결 부재 중 상기 반도체 칩에 대응되는 영역에 배치되는 방열 수단을 더 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 보강 비아는 각각 상기 연결용 트렌치 비아와 중첩되는 영역과 인접한 영역에 위치하며 상기 관통홀을 둘러싸는 제1 및 제2 트랜치 비아를 포함하는 반도체 패키지.
  12. 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 및 제2 관통홀을 갖는 지지 부재;
    적어도 상기 제2 관통홀의 내부 측벽과 상기 지지 부재의 제1 및 제2 면에 배치된 제1 차폐 금속층;
    상기 지지 부재의 제1 면에 배치되며, 재배선층을 갖는 연결 부재;
    상기 제1 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩;
    상기 제2 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 단자를 갖는 적어도 하나의 수동 부품;
    상기 반도체 칩과 상기 적어도 하나의 수동 부품을 봉합하며, 상기 지지 부재의 제2 면을 덮는 봉합재;
    상기 봉합재 상에 배치되는 제2 차폐 금속층;
    상기 봉합재를 관통하여 상기 제1 및 제2 차폐 금속층을 연결하고, 상기 제1 및 제2 관통홀을 둘러싸도록 배치된 연결용 트렌치 비아; 및
    상기 지지 부재에서 상기 연결용 트렌치 비아와 중첩되는 영역 중 적어도 일부에 배치되며, 상기 제1 차폐 금속층과 연결되는 보강 비아를 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 연결용 트렌치 비아는 상기 지지 부재의 외곽 모서리에 인접한 영역을 따라 배치되는 부분을 가지며, 상기 보강 비아는 상기 지지 부재의 외곽 모서리에 인접한 영역을 따라 배치되는 부분을 가지는 반도체 패키지.
  14. 제12항에 있어서,
    상기 연결 부재에서 모서리에 인접한 영역에 상기 연결 부재를 둘러싸도록 배치되며, 상기 제1 차폐용 금속층에 연결되는 비아 스택 구조를 갖는 차폐용 비아를 더 포함하는 반도체 패키지.
KR1020180051379A 2018-05-03 2018-05-03 반도체 패키지 KR102063470B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180051379A KR102063470B1 (ko) 2018-05-03 2018-05-03 반도체 패키지
TW107137421A TWI705551B (zh) 2018-05-03 2018-10-23 半導體封裝
US16/171,126 US10504855B2 (en) 2018-05-03 2018-10-25 Semiconductor package
CN201811581373.7A CN110444539B (zh) 2018-05-03 2018-12-24 半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180051379A KR102063470B1 (ko) 2018-05-03 2018-05-03 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20190127155A true KR20190127155A (ko) 2019-11-13
KR102063470B1 KR102063470B1 (ko) 2020-01-09

Family

ID=68384174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180051379A KR102063470B1 (ko) 2018-05-03 2018-05-03 반도체 패키지

Country Status (4)

Country Link
US (1) US10504855B2 (ko)
KR (1) KR102063470B1 (ko)
CN (1) CN110444539B (ko)
TW (1) TWI705551B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102570902B1 (ko) * 2018-11-23 2023-08-25 삼성전자주식회사 반도체 패키지
TWI720839B (zh) * 2020-03-09 2021-03-01 南茂科技股份有限公司 晶片封裝結構及其製造方法
KR20220027535A (ko) 2020-08-27 2022-03-08 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN112018055B (zh) * 2020-11-02 2021-01-05 甬矽电子(宁波)股份有限公司 电磁屏蔽散热封装结构及其制备方法
CN114513893A (zh) * 2020-11-16 2022-05-17 华为技术有限公司 一种加强结构及电子设备

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09266268A (ja) * 1996-03-28 1997-10-07 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置のパッケージ
US5953594A (en) * 1997-03-20 1999-09-14 International Business Machines Corporation Method of making a circuitized substrate for chip carrier structure
US6221694B1 (en) * 1999-06-29 2001-04-24 International Business Machines Corporation Method of making a circuitized substrate with an aperture
JP5188816B2 (ja) 2005-12-16 2013-04-24 イビデン株式会社 多層プリント配線板およびその製造方法
DE102006007381A1 (de) * 2006-02-15 2007-08-23 Infineon Technologies Ag Halbleiterbauelement für einen Ultraweitband-Standard in der Ultrahochfrequenz-Kommunikation und Verfahren zur Herstellung desselben
TWI334747B (en) * 2006-12-22 2010-12-11 Unimicron Technology Corp Circuit board structure having embedded electronic components
KR20090096809A (ko) * 2008-03-10 2009-09-15 대덕전자 주식회사 반도체 부품 내장형 인쇄회로기판 제조 방법
US20100019374A1 (en) * 2008-07-25 2010-01-28 Stmicroelectronics, Inc. Ball grid array package
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
CN102024749A (zh) * 2009-09-17 2011-04-20 中芯国际集成电路制造(上海)有限公司 一种过孔的形成方法
US20120032337A1 (en) * 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
WO2013071197A2 (en) * 2011-11-09 2013-05-16 Sanmina Corporation Printed circuit boards with embedded electro-optical passive element for higher bandwidth transmission
US9082780B2 (en) * 2012-03-23 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
US8813012B2 (en) * 2012-07-16 2014-08-19 Synopsys, Inc. Self-aligned via interconnect using relaxed patterning exposure
US20140048326A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Multi-cavity wiring board for semiconductor assembly with internal electromagnetic shielding
TW201415600A (zh) * 2012-10-02 2014-04-16 Bridge Semiconductor Corp 具有內嵌元件、內建定位件、及電磁屏障之線路板
US8736033B1 (en) 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure
US10079160B1 (en) * 2013-06-21 2018-09-18 Hrl Laboratories, Llc Surface mount package for semiconductor devices with embedded heat spreaders
JP2015076465A (ja) * 2013-10-08 2015-04-20 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
JP6352644B2 (ja) * 2014-02-12 2018-07-04 新光電気工業株式会社 配線基板及び半導体パッケージの製造方法
US10971476B2 (en) * 2014-02-18 2021-04-06 Qualcomm Incorporated Bottom package with metal post interconnections
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
US9449908B2 (en) * 2014-07-30 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package system and method
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR101933408B1 (ko) * 2015-11-10 2018-12-28 삼성전기 주식회사 전자부품 패키지 및 이를 포함하는 전자기기
KR20170079381A (ko) 2015-12-30 2017-07-10 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
KR102522322B1 (ko) 2016-03-24 2023-04-19 삼성전자주식회사 반도체 패키지
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR20170121666A (ko) 2016-04-25 2017-11-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10229865B2 (en) * 2016-06-23 2019-03-12 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10170410B2 (en) * 2016-08-18 2019-01-01 Samsung Electro-Mechanics Co., Ltd. Semiconductor package with core substrate having a through hole
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
US10529698B2 (en) * 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
CN107680912A (zh) * 2017-10-13 2018-02-09 中芯长电半导体（江阴）有限公司 Emi防护的芯片封装结构及封装方法

Also Published As

Publication number Publication date
TW201947733A (zh) 2019-12-16
US20190341354A1 (en) 2019-11-07
TWI705551B (zh) 2020-09-21
CN110444539A (zh) 2019-11-12
CN110444539B (zh) 2024-03-19
US10504855B2 (en) 2019-12-10
KR102063470B1 (ko) 2020-01-09

Similar Documents

Publication Publication Date Title
JP6694931B2 (ja) 半導体パッケージ
KR102086364B1 (ko) 반도체 패키지
KR101872644B1 (ko) 팬-아웃 반도체 장치
KR102041661B1 (ko) 팬-아웃 반도체 패키지
JP6738401B2 (ja) ファン−アウト半導体パッケージ
KR102063470B1 (ko) 반도체 패키지
KR102059815B1 (ko) 안테나 기판 및 이를 포함하는 안테나 모듈
KR102039711B1 (ko) 팬-아웃 부품 패키지
KR101942727B1 (ko) 팬-아웃 반도체 패키지
KR102029100B1 (ko) 팬-아웃 반도체 패키지
KR101994748B1 (ko) 팬-아웃 반도체 패키지
KR102073294B1 (ko) 팬-아웃 반도체 패키지
KR102055593B1 (ko) 팬-아웃 반도체 패키지
KR102653213B1 (ko) 반도체 패키지
KR20200024502A (ko) 팬-아웃 반도체 패키지
KR20200067658A (ko) 반도체 패키지
KR20200042663A (ko) 반도체 패키지
KR101982061B1 (ko) 반도체 패키지
KR102061851B1 (ko) 팬-아웃 반도체 패키지
KR20200009623A (ko) 팬-아웃 반도체 패키지
KR101982045B1 (ko) 팬-아웃 반도체 패키지
KR20190075647A (ko) 팬-아웃 반도체 패키지
KR20200055474A (ko) 팬-아웃 반도체 패키지
KR102586888B1 (ko) 반도체 패키지
KR102653212B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant