TWI699857B - 半導體封裝 - Google Patents

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李斗煥
崔朱伶
韓成
金炳鎬
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Abstract

一種半導體封裝包括：半導體晶片，包括鈍化膜及保護膜，所述鈍化膜配置於主動面上且具有暴露出連接墊的至少一部分的第一開口，所述保護膜配置於鈍化膜上、填充第一開口的至少一部分、且具有暴露出第一開口中的連接墊的至少一部分的第二開口；包封體，覆蓋半導體晶片的至少一部分；以及連接結構，包括：絕緣層，具有連接至第二開口以暴露出連接墊的至少一部分的通孔孔洞；重佈線層；以及連接通孔，在填充通孔孔洞及第二開口中的每一者的至少一部分的同時將連接墊連接至重佈線層。所述第二開口與所述通孔孔洞相連接以具有台階部分。

Description

半導體封裝
本揭露是有關於一種半導體封裝，舉例而言是有關於一種扇出型半導體封裝。
[相關申請案的交叉參考]
本申請案主張2018年9月13日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0109782號的優先權的權益，所述韓國申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片相關技術發展中的近期重大趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實現在包括多個引腳的同時具有緊湊尺寸的半導體封裝。被建議來滿足以上所述技術需求的封裝技術的一種類型是扇出型封裝。此種扇出型封裝具有緊湊尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實現多個引腳。
另一方面，在半導體晶片的情形中，使用鋁(Al)或銅(Cu)作為連接墊的材料。在此種情形中，在製造封裝的製程中，半導體晶片的連接墊可能被暴露至空氣、水分、化學溶液等，此 可導致侵蝕及損害。
本揭露的一種態樣提供一種新穎的半導體封裝結構，所述半導體封裝結構用於顯著減小對半導體晶片的連接墊的侵蝕及損害，並改善連接通孔的可靠性且減小抗蝕劑分佈(resist distribution)。
根據本揭露的態樣，在封裝半導體晶片之前的晶片狀態中，在具有暴露出半導體晶片的連接墊的開口的鈍化膜上形成保護膜。此外，當在封裝半導體晶片的操作中在絕緣層中形成通孔孔洞時，在保護膜中形成底切(undercut)。
根據本揭露的態樣，一種半導體封裝包括：半導體晶片，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面，且包括鈍化膜及保護膜，所述鈍化膜配置於所述主動面上且具有暴露出所述連接墊的至少一部分的第一開口，所述保護膜配置於所述鈍化膜上、填充所述第一開口的至少一部分、且具有暴露出所述第一開口中的所述連接墊的至少一部分的第二開口；包封體，覆蓋所述半導體晶片的至少一部分；以及連接結構，包括：絕緣層，配置於所述保護膜上，且具有連接至所述第二開口以暴露出所述連接墊的至少一部分的通孔孔洞；重佈線層，配置於所述絕緣層上；以及連接通孔，在填充所述通孔孔洞及所述第二開口中的每一者的至少一部分的同時將所述連接墊連接至所述重佈線層。所述第二開口與所述通孔孔洞相連接以具有台階部 分。
根據本揭露的態樣，一種半導體封裝包括：半導體晶片，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；包封體，覆蓋所述半導體晶片的至少一部分；以及連接結構，包括：絕緣層，配置於所述半導體晶片上；重佈線層，配置於所述絕緣層上；以及連接通孔，將所述連接墊連接至所述重佈線層。所述連接通孔具有一部分，所述部分具有小於所述連接通孔的與所述連接墊接觸的最上部分的寬度、以及所述連接通孔的與所述重佈線層接觸的最下部分的寬度的寬度。
100A:半導體封裝/封裝
100B、100C:半導體封裝
110:框架
110H:貫穿孔
111:絕緣層
111a:第一絕緣層/絕緣層
111b:第二絕緣層/絕緣層
111c:第三絕緣層/絕緣層
112a:第一配線層/配線層
112b:第二配線層/配線層
112c:第三配線層/配線層
112d:第四配線層/配線層
113a:第一配線通孔/配線通孔
113b:第二配線通孔/配線通孔
113c:第三配線通孔/配線通孔
120:半導體晶片
121:本體
122:連接墊
123:鈍化膜
123h:第一開口
124:保護膜
124h:第二開口
130:包封體
130h:第四開口
140:連接結構
141a:第一絕緣層
141b:第二絕緣層
142a:第一重佈線層
142b:第二重佈線層
143:連接通孔
143a:第一連接通孔
143b:第二連接通孔
143h:通孔孔洞
150:鈍化層
150h:第三開口
160:凸塊下金屬
170:電性連接金屬
1000:電子裝置
1010:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機
1060:天線
1070:顯示器
1080:電池
1090:訊號線
1100:智慧型電話
1101:本體
1110:印刷電路板
1120:電子組件
1121:半導體封裝
1130:相機模組
2100:扇出型半導體封裝
2120:半導體晶片
2121:本體
2122:連接墊
2130:包封體
2140:連接結構
2141:絕緣層
2142:配線層
2143:通孔
2150:鈍化層
2160:凸塊下金屬
2170:焊球
2200:扇入型半導體封裝
2220:半導體晶片
2221:本體
2222:連接墊
2223:鈍化層
2240:連接結構
2241:絕緣層
2242:配線圖案
2243:通孔
2243h:通孔孔洞
2250:鈍化層
2251:開口
2260:凸塊下金屬
2270:焊球
2280:底部填充樹脂
2290:模製材料
2301、2302:印刷電路板
2500:主板
I-I’:剖線
α1、α2:傾角
根據以下結合附圖的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在附圖中：圖1為示意性地示出電子裝置系統的實例的方塊圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出半導體封裝的實例的剖面示意圖。
圖10為沿圖9的半導體封裝的剖線I-I’所截取的平面示意圖。
圖11為示出製造圖9的半導體封裝的製程的一部分的示意性製程圖。
圖12示出扇出型半導體封裝的另一實例。
圖13示出扇出型半導體封裝的另一實例。
在下文中，將參照附圖將本揭露的實施例說明如下。
然而，本揭露可以許多不同的形式舉例說明，並且不應該被解釋為限於在此闡述的具體實施例。更確切而言，提供該些實施例是為了讓本揭露內容透徹且完整，並向熟習此項技術者充分傳達本揭露的範圍。
在本說明書全文中，應理解，當稱一元件(例如，層、區域或晶圓(基板))位於另一元件「上」、「連接至」或「耦合至」另一元件時，所述元件可直接位於所述另一元件「上」、直接「連接至」或直接「耦合至」所述另一元件或其間可存在其他居中的元件。反之，當稱一元件「直接位於」另一元件「上」、「直接連接至」或「直接耦合至」另一元件時，則其間不可存在其他居中的元件或層。在全文中，相同的編號指稱相同的元件。本文中所使用的用語「及/或」包括相關列出項目的其中一項或多項的任意 組合及所有組合。
將顯而易見，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種構件、組件、區域、層及/或區段，然而任意此類構件、組件、區域、層及/或區段不應受限於該些用語。該些用語僅用於區分各個構件、組件、區域、層或區段。因此，在不背離例示性實施例的教示內容的條件下，以下所論述的第一構件、第一組件、第一區域、第一層或第一區段可被稱為第二構件、第二組件、第二區域、第二層或第二區段。
在本文中，為便於說明，可使用例如「在......之上」、「上方的」、「在......之下」及「下方的」等空間相對用語來闡述圖式中所示的一個元件相對於另外一個或多個元件的關係。將理解的是，除了在圖式中所描繪的定向外，空間相對用語還意圖涵蓋裝置在使用或操作中的不同定向。舉例而言，若翻轉圖式中的裝置，則描述為在其他元件「之上」或「上方」的元件此時將被定向為在其他元件或特徵「之下」或「下方」。因此，用語「在......之上」可依據圖式中的特定方向而包含上方及下方兩種定向。所述裝置可以其他方式定向(旋轉90度或其他定向)，而本文中所用的空間相對描述語可相應地進行解釋。
本文所用術語僅用於闡述特定實施例，且本揭露不以此為限。除非上下文另外明確指出，否則如在本文中所使用的單數形式「一(a及an)」及「所述(the)」意圖也包括複數形式。還將理解的是用語「包括(comprises及/或comprising)」當用於本 說明書中時，具體說明所陳述的特徵、整數、步驟、操作、構件、元件及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、構件、元件及/或其群組的存在或加入。
在下文中，將參照示出本揭露的實施例的示意圖描述本揭露的實施例。在圖式中，舉例而言，由於製造技術及/或容差，可估算所示形狀的各種修改。因此，本揭露的實施例不應被解釋為僅限於本文所示的特定形狀的區域，而是例如包括製造中導致的形狀變化。以下實施例亦可單獨構成、以組合構成或以部分組合構成。
下述本揭露的內容可具有各式配置，且其中僅提出所需配置，但本揭露不以此為限。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖 形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，且可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽®、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中 未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機((digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為能夠處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上文所述的各種電子裝置1000中用於各種目的。舉例而言，例如主板等印刷電路板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至印刷電路板1110。另外，可物理連接或電性連接至印刷電路板1110的其他組件或可不物理連接或不電性連接至印刷電路板1110的其他組件(例如相機模組1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，例如半導體封裝1121，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然 而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A、圖3B及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220 包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等金屬性材料；以及鈍化層2223，其例如是氧化物層或氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少一些部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：利用例如感光成像介電(photoimageable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露出連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電 話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型電子組件封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由印刷電路板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於印刷電路板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的印刷電路板2302中， 半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於印刷電路板2302中的狀態下，由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入於印刷電路板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接結構2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬2160。可在凸塊下金屬2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122等的積體電路(IC)。連接結構2140可包括絕緣層2141、形成於絕緣層2141上的配線層2142以及將連接墊2122與配線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構進 行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的印刷電路板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可 在其厚度小於使用印刷電路板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更緊湊的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如印刷電路板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下，將參照圖式闡述一種新穎的半導體封裝結構，所述半導體封裝結構能夠顯著減小對半導體晶片的連接墊的侵蝕及損害。
圖9為示出半導體封裝的實例的剖面示意圖。
圖10為沿圖9的半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖9，根據實例的半導體封裝100A可包括：半導體晶片120，具有上面配置有連接墊122的主動面以及與所述主動面相對的非主動面，且包括鈍化膜123及保護膜124，鈍化膜123配置於所述主動面上且具有暴露出連接墊122的至少一部分的第 一開口123h，保護膜124配置於鈍化膜123上、填充第一開口123h的至少一部分、且具有暴露出第一開口123h中的連接墊122的至少一部分的第二開口124h；包封體130，覆蓋半導體晶片120的至少一部分；以及連接結構140，包括：第一絕緣層141a，配置於保護膜124上，且具有連接至第二開口124h並暴露出連接墊122的至少一部分的通孔孔洞143h；第一重佈線層142a，配置於第一絕緣層141a上；以及第一連接通孔143a，填充通孔孔洞143h及第二開口124h中的每一者的至少一部分，並將連接墊122連接至第一重佈線層142a。在此種情形中，第二開口124h與通孔孔洞143h相連接以具有台階部分。舉例而言，向保護膜124提供預定底切，因此第二開口124h的壁表面朝向第一開口123h的壁表面凹陷。凹陷區域配置於第一絕緣層141a與連接墊122之間，且第一連接通孔143a可填充凹陷區域的至少一部分。
同時，在半導體晶片120的情形中，連接墊122的材料通常為鋁(Al)或銅(Cu)。在此種情形中，在用於製造封裝100A的製程中，若不採取行動，則半導體晶片120的連接墊122可被暴露至空氣、水分、化學溶液等。因此，可發生導致侵蝕及損害的問題。詳細而言，當不採取任何行動而將第一連接通孔143a直接形成於半導體晶片120上時，在塗敷常常含有感光成像介電(PID)材料的第一絕緣層141a之前，藉由化學處理移除連接墊122的表面上的有機及氧化層。在此種情形中，連接墊122可能因化學處理而受損。此外，在通孔孔洞143h的形成製程中，連接墊 122亦會因PID顯影劑而受損。上述損害可使得發生對連接墊122的侵蝕，且可能使連接墊122的表面粗糙度變為粗糙。因此，使得用於形成第一連接通孔143a的晶種層為不平整的，故在此後執行封裝製程時可能導致對連接墊122的侵蝕。
另一方面，以與根據實例的半導體封裝100A類似的方式，當在具有第一開口123h的鈍化膜123上形成具有第二開口124h的保護膜124時(其中第二開口124h的寬度小於第一開口123h的寬度)，連接墊122的由第一開口123h暴露出的區域的除由第二開口124h暴露出的區域之外的區域可被保護膜124覆蓋。就此而言，在製造封裝100A的製程中，可顯著減少將連接墊122暴露至空氣、水分或化學溶液等，因此可顯著減小侵蝕及損害。此處，寬度表示在例如圖9等剖視圖中的寬度。當對應的開口呈錐形形狀時，所述寬度表示最寬寬度。
詳言之，保護膜124可充當障壁層，所述障壁層阻擋在形成連接結構140的第一絕緣層141a的製程中可能發生的對連接墊122的氧化及侵蝕。此後，在於第一絕緣層141a中形成通孔孔洞143h之後，僅選擇性地移除在通孔孔洞143h的區域中的保護膜124以將通孔孔洞143h連接至第二開口124h。因此，輕易地提供經由第一連接通孔143a的電性連接通路。換言之，儘管以與先前技術類似的方式引入了第一絕緣層141a(例如，PID等)用於形成第一重佈線層142a，但可顯著減小經由保護膜124對連接墊122的氧化及侵蝕。在此種情形中，第一絕緣層141a可藉由保護 膜124與連接墊122物理間隔開，且第一絕緣層141a可填充第一開口123h中的第一連接通孔143a與保護膜124之間的空間的至少一部分。
詳細而言，第二開口124h與通孔孔洞143h相連接以具有台階部分。舉例而言，保護膜124與第一絕緣層141a可包含不同的材料。在於第一絕緣層141a中形成通孔孔洞143h且然後選擇性地移除通孔孔洞143h的區域中的保護膜124的過程中，可在保護膜124的第二開口124h的形成區域中提供預定底切。換言之，在第二開口124h與通孔孔洞143h的連接點中，第二開口124h的寬度可寬於通孔孔洞143h的寬度。因此，第二開口124h的壁表面朝向第一開口123h的壁表面凹陷，所述凹陷區域配置於第一絕緣層141a與連接墊122之間，且第一連接通孔143a可填充所述凹陷區域的至少一部分。因此，第一連接通孔143a可具有一部分：所述部分具有小於第一連接通孔143a的與連接墊122接觸的最上部分的寬度、以及第一連接通孔143a的與第一重佈線層142a接觸的最下部分的寬度的寬度。在此種情形中，第一連接通孔143a的接觸面積被加寬，且亦提供因台階部分產生的錨定效應(anchor effect)。就此而言，可改善連接至連接墊122的第一連接通孔143a的可靠性，且亦可減小抗蝕劑分佈。
另一方面，第二開口124h可呈錐形形狀以相對於保護膜124與第一絕緣層141a之間的介面(平行於連接墊122的下表面)具有預定傾角α1，且通孔孔洞143h亦可呈錐形形狀以相對於 保護膜124與第一絕緣層141a之間的介面(平行於連接墊122的下表面)具有預定傾角α2。在此種情形中，第二開口124h與通孔孔洞143h可在相反的方向上呈錐形。換言之，第二開口124h的寬度越接近連接墊122越寬，且通孔孔洞143h的寬度越接近連接墊122越窄。在此種情形中，第一連接通孔143a可包括填充第二開口124h的第一部分以及填充通孔孔洞143h的第二部分。第一連接通孔143a的第一部分與第二部分可在相反的方向上呈錐形。如上所述，當第二開口124h與通孔孔洞143h在相反的方向上呈錐形時，可進一步顯著增大上述因台階部分產生的錨定效應，且可進一步加寬接觸面積。因此，可進一步改善第一連接通孔143a的可靠性，且可顯著減小抗蝕劑分佈。
同時，在封裝半導體晶片120之前，較佳地在晶片狀態中於具有暴露出半導體晶片120的連接墊122的第一開口123h的鈍化膜123上形成保護膜124。在此種情形中，保護膜124如上所述形成於鈍化膜123上，且保護膜124亦配置於半導體晶片120的主動面內部的區域中。此外，包封體130不僅可覆蓋鈍化膜123的側表面，而且可覆蓋保護膜124的側表面。此外，包封體130可填充保護膜124與連接結構140的第一絕緣層141a之間的一部分。如上所述，由於保護膜124是在晶片狀態(例如，晶圓狀態)中形成的，因此在封裝之前僅選擇良好的產品，故可增大良率。此外，無需對例如包封體130或框架110等其他組件形成保護膜124，因此可簡化製程且可降低成本。此外，可更有效地顯著減少 對連接墊122的污染。
以下將更詳細說明根據例示性實施例的半導體封裝100A中所包括的個別的組件。
框架110作為額外的組件可視絕緣層111的特定材料而改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。框架110可具有穿過絕緣層111的貫穿孔110H。在貫穿孔110H中，配置有半導體晶片120，且可視需要一起配置被動組件(圖中未示出)。貫穿孔110H可具有壁表面環繞半導體晶片120的形式，但並非僅限於此。
絕緣層111的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料，例如覆銅層壓基板(copper clad laminate，CCL)、無包覆的覆銅層壓基板(unclad copper clad laminate，CCL Unclad)或預浸體等，但並非僅限於此。若有必要，則絕緣層111的材料可為玻璃、陶瓷等。絕緣層111的下表面與半導體晶片120的保護膜124的最下表面共面。就此而言，乃因保護膜124是在晶片狀態中形成的。
同時，儘管圖式中未示出，但若有必要，則出於電磁屏蔽或散熱目的，可在框架110的貫穿孔110H的壁表面上配置金屬層(圖中未示出)，且所述金屬層(圖中未示出)可環繞半導體晶 片120。
半導體晶片120可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。在此情況下，舉例而言，所述積體電路可為應用處理器晶片，例如中央處理器(例如中央處理單元(CPU))、圖形處理器(例如圖形處理單元(GPU))、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。此處，所述積體電路可為電源管理積體電路(Power Management IC，PMIC)、記憶體晶片(例如，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、或類比至數位轉換器)或邏輯晶片(例如，應用專用積體電路(ASIC))。
半導體晶片120可為處於裸露狀態下的積體電路，其中未設置單獨的凸塊或配線層。然而，半導體晶片並非僅限於此，且若有必要，則半導體晶片可為封裝型積體電路。積體電路可基於主動晶圓而設置。在此情形下，半導體晶片120的本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁(Al)或銅(Cu)等金屬性材料，對此並無限制。在本體121上形成具有暴露出連接墊122的至少一部分的第一開口123h的鈍化膜123，且鈍化膜123可為氧化物膜或氮化物膜。儘管將鈍化膜123示出為具有與連接墊122的厚度類似的厚度，但其並非僅限於此。 作為另一選擇，鈍化膜123可具有較連接墊122的厚度薄的厚度。可在鈍化膜123上形成保護膜124，保護膜124填充第一開口123h中的至少一部分且具有暴露出第一開口123h中的連接墊122的至少一部分的第二開口124h，且保護膜124亦可為與鈍化膜123相同或不同的氧化物膜或氮化物膜。詳言之，保護膜124可由例如SiO2、SiN、TiO2、ZnO、Al2O3、其他聚合物等具有絕緣性質的薄膜形成，且保護膜124的厚度可較鈍化膜123的厚度薄，例如約1奈米至約500奈米。可在其他所需的位置中(例如，在本體121、連接墊122及鈍化膜123之間的空間中)進一步配置例如SiO等絕緣膜(圖中未示出)。同時，在半導體晶片120中，上面配置有連接墊122的一側為主動面，且相對的一側為非主動面。
包封體130可覆蓋半導體晶片120的至少一部分。在設置有框架110時，包封體130可覆蓋框架110的至少一部分。此外，包封體130可填充貫穿孔110H的至少一部分。包封體130可包含絕緣材料。所述絕緣材料可為含有無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或在熱固性樹脂或熱塑性樹脂中含有例如無機填料等強化材料的樹脂，詳細而言味之素構成膜(Ajinomoto Build-up Film，ABF)、FR-4樹脂、雙馬來醯亞胺三嗪(bismaleimide triazine，BT)樹脂、樹脂等。此外，可使用例如EMC等模製材料，抑或可視需要使用感光性材料，亦即感光成像包封體(photo imageable encapsulant，PIE)。視需要，可使用將例如熱固性樹脂或熱塑性樹 脂等絕緣樹脂浸入於例如無機填料及/或玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料。
同時，在封裝半導體晶片120之前，較佳地在晶片狀態中於具有暴露出半導體晶片120的連接墊122的第一開口123h的鈍化膜123上形成保護膜124。在此種情形中，保護膜124如上所述形成於鈍化膜123上，且保護膜124亦配置於半導體晶片120的主動面內部的區域中。此外，包封體130不僅可覆蓋鈍化膜123的側表面，而且可覆蓋保護膜124的側表面。此外，包封體130可填充保護膜124與連接結構140的第一絕緣層141a之間的一部分。如上所述，由於保護膜124是在晶片狀態(例如，晶圓狀態)中形成的，因此在封裝之前僅選擇良好的產品，故可增大良率。此外，無需對例如包封體130或框架110等其他組件形成保護膜124，因此可簡化製程且可降低成本。此外，可更有效地顯著減少對連接墊122的污染。
連接結構140可將半導體晶片120的連接墊122重佈線。具有各種功能的數十至數千個半導體晶片120的連接墊122可藉由連接結構140進行重佈線，且取決於功能，可經由電性連接金屬170與外部進行物理連接或電性連接。連接結構140包括：第一絕緣層141a，配置於半導體晶片120的主動面上且具有連接至第二開口124h並暴露出第二開口124h中的連接墊122的至少一部分的通孔孔洞143h；第一重佈線層142a，配置於第一絕緣層141a上；第一連接通孔143a，填充通孔孔洞143h及第二開口124h 中的每一者的至少一部分，並將連接墊122電性連接至第一重佈線層142a；第二絕緣層141b，配置於第一絕緣層141a上且覆蓋第一重佈線層142a的至少一部分；第二重佈線層142b，配置於第二絕緣層141b上；以及第二連接通孔143b，穿過第二絕緣層141b並將第一重佈線層142a電性連接至第二重佈線層142b。以上所述者的數量可多於或少於圖式中所示者。
第一絕緣層141a及第二絕緣層141b的材料可為絕緣材料。在此種情形中，所述絕緣材料可為感光成像介電(PID)材料。在此種情形中，可藉由光通孔(photovia)引入精細的間距，因此可有效地對半導體晶片120的數十至數百萬個連接墊122進行重佈線。第一絕緣層141a及第二絕緣層141b可具有彼此分隔開的邊界。第一絕緣層141a可藉由保護膜124與連接墊122物理間隔開。第一絕緣層141a可填充第一開口123h中的第一連接通孔143a與保護膜124之間的空間的至少一部分。
第一重佈線層142a及第二重佈線層142b可對半導體晶片120的連接墊122進行重佈線以電性連接至電性連接金屬170。第一重佈線層142a及第二重佈線層142b的材料可為金屬性材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142亦可視其設計而執行各種功能。舉例而言，重佈線層可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各 種訊號，例如資料訊號等。另外，重佈線層可包括通孔接墊、電性連接金屬接墊等。
第一連接通孔143a可將半導體晶片120的連接墊122電性連接至形成於不同層中的第一重佈線層142a，且第二連接通孔143b可將第一重佈線層142a電性連接至形成於不同層中的第二重佈線層142b。當半導體晶片120為裸露晶粒時，第一連接通孔143a可與連接墊122物理接觸。連接通孔143的材料亦可為金屬性材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一連接通孔143a及第二連接通孔143b中的每一者可為其中通孔孔洞被完全填充以金屬性材料的填充型連接通孔或其中沿通孔孔洞的壁表面鍍覆金屬性材料的共形型連接通孔。此外，可對其應用錐形形狀。
同時，利用鍍覆製程同時形成第一重佈線層142a及第一連接通孔143a。在此種情形中，可包括晶種層以及形成於晶種層上的鍍覆層。詳言之，可利用濺鍍於連接墊的被暴露出的表面、通孔孔洞的壁表面、以及第一絕緣層的表面上形成非常薄的晶種層，且可包括鈦(Ti)層或鈦(Ti)/銅(Cu)構成的雙層。鍍覆層利用電鍍形成於晶種層上，藉此填充通孔孔洞143h及第二開口124h。利用鍍覆製程以類似的方式同時形成第二重佈線層142b及第二連接通孔143b。在此種情形中，可包括晶種層以及鍍覆層。
鈍化層150作為額外的組件可保護連接結構140不受外部物理或化學損害。鈍化層150可包括絕緣樹脂及無機填料，但 可不包括玻璃纖維。舉例而言，鈍化層150可為ABF，但並非僅限於此。鈍化層150可具有暴露出第二重佈線層142b的至少一部分的第三開口150h。
凸塊下金屬160作為額外的組件可改善電性連接金屬170的連接可靠性，以改善半導體封裝100A的板級可靠性。凸塊下金屬160的數量可為數十至數百萬個。凸塊下金屬160中的每一者可經由穿過鈍化層150的第三開口150h而連接至第二重佈線層142b。凸塊下金屬160可利用金屬藉由任何已知的金屬化方法形成，但並非僅限於此。
電性連接金屬170將半導體封裝100A物理及/或電性連接至外部電源。舉例而言，半導體封裝100A可藉由電性連接金屬170安裝於電子裝置的主板上。電性連接金屬170可由低熔點金屬(例如，錫(Sn)或包含錫(Sn)的合金)形成。更詳細而言，電性連接金屬可由焊料等形成。然而，此僅為實例，且電性連接金屬的材料並不特別以此為限。電性連接金屬170中的每一者可為接腳、球、引腳等。電性連接金屬170可形成為多層結構或單層結構。當電性連接金屬包括多個層時，電性連接金屬包括銅柱及焊料。當電性連接金屬包括單個層時，電性連接金屬包括錫-銀焊料或銅。然而，電性連接金屬僅為實例，且本揭露並非僅限於此。電性連接金屬170的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接金屬170可根據連接墊122的數量而設置為 數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接金屬170中的至少一者可配置在扇出區域中。所述扇出區域是指除配置有半導體晶片120的區域之外的區域。舉例而言，根據例示性實施例的半導體封裝100A可為扇出型半導體封裝。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等，扇出型封裝可被製造為具有較小的厚度，並可具有價格競爭力。
圖11為示出製造圖9的半導體封裝的製程的一部分的示意性製程圖。
參照圖11，首先在晶片狀態(例如，晶圓狀態)中，在鈍化膜123上形成覆蓋鈍化膜123及連接墊122的保護膜124。保護膜124被形成為完全覆蓋連接墊122的已被暴露出的表面、以及鈍化膜123的第一開口123h的壁表面。然後，在保護膜124上形成第一絕緣層141a。在此種情形中，由於連接墊122被保護膜124覆蓋，因此可顯著減少在形成第一絕緣層141a及通孔孔洞143h的製程中發生的污染問題。在形成第一絕緣層141a之後，利用微影法形成通孔孔洞143h。然後，利用蝕刻自通孔孔洞143h的區域選擇性地移除保護膜124，藉此形成暴露出連接墊122的第二開口124h。在此種情形中，藉由形成底切，使得第二開口124h 的壁表面能夠朝向第一開口123h的壁表面凹陷。然後，利用濺鍍形成晶種層，同時，利用例如半加成製程(Semi Additive Process，SAP)或改良半加成製程(Modified Semi Additive Process，MSAP)等鍍覆製程形成填充通孔孔洞143h及第二開口124h的第一連接通孔143a、以及配置於第一絕緣層141a上的第一重佈線層142a。第一連接通孔143a可包括填充第二開口124h的第一部分、以及填充通孔孔洞143h的第二部分。第一連接通孔143a的第一部分與第二部分可在相反的方向上呈錐形。然後，形成第二絕緣層141b。如以上藉由一系列製程所述，在晶片狀態中，首先藉由保護膜124保護連接墊122，且然後形成連接結構140。因此，可有效地解決連接墊122的污染問題。此外，當形成保護膜124的第二開口124h時，形成凹陷空間。因此，凹陷空間被填充以第一連接通孔143a，藉此改善可靠性並減小抗蝕劑分佈。
圖12示意性地示出半導體封裝的另一實例。
參照圖12，根據另一實例的半導體封裝100B可具有框架110，框架110具有與根據上述實例的半導體封裝100A的框架的形狀不同的形狀。詳言之，框架110可包括電性連接至連接墊122的多個配線層112a、112b及112c。換言之，除絕緣層111a及111b之外，框架110還可包括配線層112a、112b及112c以及配線通孔113a及113b，且可因此發揮連接結構的作用。在此種情形中，配線層112a、112b及112c以及配線通孔113a及113b可發揮電性連接構件的作用。
更詳細而言，框架110可包括：第一絕緣層111a，與連接結構140接觸；第一配線層112a，與連接結構140接觸且嵌入於第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的一側上，所述一側與第一絕緣層111a的其中嵌入有第一配線層112a的一側相對；第二絕緣層111b，配置於第一絕緣層111a的一側上且覆蓋第二配線層112b的至少一部分，所述一側與第一絕緣層111a的其中嵌入有第一配線層112a的一側相對；以及第三配線層112c，配置於第二絕緣層111b的一側上，所述一側與第二絕緣層111b的其中嵌入有第二配線層112b的一側相對。分別而言，第一配線層112a及第二配線層112b可藉由穿過第一絕緣層111a的第一配線通孔113a電性連接至彼此，且第二配線層112b及第三配線層112c可藉由穿過第二絕緣層111b的第二配線通孔113b電性連接至彼此。第一配線層112a、第二配線層112b以及第三配線層112c可經由連接結構140的第一重佈線層142a及第二重佈線層142b電性連接至連接墊122。
第一絕緣層111a及第二絕緣層111b中的每一者的材料不受特別限制。舉例而言，可使用絕緣材料作為第一絕緣層及第二絕緣層中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或將熱固性樹脂或熱塑性樹脂與無機填料一起混合的樹脂，例如味之素構成膜(ABF)等。或者，所述絕緣材料可為其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃 布，或玻璃纖維布)等核心材料中的材料，例如預浸體。第一絕緣層111a的下表面與半導體晶片120的保護膜124的最下表面共面。就此而言，乃因保護膜124是在晶片狀態中形成的。
第一配線層112a、第二配線層112b以及第三配線層112c可提供封裝與第一配線通孔113a及第二配線通孔113b的上部/下部電性連接通路，且可用於對連接墊122進行重佈線。第一配線層112a、第二配線層112b以及第三配線層112c的材料可為金屬性材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、112b及112c可視對應層的設計而執行各種功能。舉例而言，配線層可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，配線層可包括通孔接墊、焊線接墊(wire pad)、電性連接金屬接墊等。第一配線層112a、第二配線層112b以及第三配線層112c可利用已知的鍍覆製程形成，且各自可由晶種層及鍍覆層形成。第一配線層112a、第二配線層112b以及第三配線層112c中的每一者的厚度可較第一重佈線層142a及第二重佈線層142b中的每一者的厚度厚。第一配線層112a可向第一絕緣層111a的內側凹陷。如上所述，當第一配線層112a向第一絕緣層111a的內側凹陷且在第一絕緣層111a的下表面與第一配線層112a的下表面之間設置有台階時，可防止第一配線層112a由於第一包封體130的形成材料滲出而受到污 染。
第一配線通孔113a及第二配線通孔113b可將在不同層上形成的第一配線層112a、第二配線層112b以及第三配線層112c電性連接至彼此，從而在框架110中形成電性通路。第一配線通孔113a及第二配線通孔113b的材料可為金屬性材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一配線通孔113a及第二配線通孔113b中的每一者可為被填充以金屬性材料的填充型通孔，抑或可為其中沿通孔孔洞的壁表面形成金屬性材料的共形型通孔。此外，可對其應用錐形形狀。第一配線通孔113a及第二配線通孔113b亦可利用已知的鍍覆製程形成，且各自可由晶種層及鍍覆層形成。
當形成用於第一配線通孔113a的孔洞時，第一配線層112a的一些接墊可充當終止元件。就此而言，在製程中此可為有利的，因為第一配線通孔113a具有其中上表面的寬度大於下表面的寬度的錐形形狀。在此情況下，第一配線通孔113a可與第二配線層112b的接墊圖案整合。當形成用於第二配線通孔113b的孔洞時，第二配線層112b的一些接墊可充當終止元件。就此而言，在製程中此可為有利的，因為第二配線通孔113b具有其中上表面的寬度大於下表面的寬度的錐形形狀。在此情況下，第二配線通孔113b可與第三配線層112c的接墊圖案整合。
包封體130可具有暴露出框架110的第三配線層112c的至少一部分的第四開口130h，且可在第三配線層112c的由第四 開口130h暴露出的表面上形成例如鎳(Ni)/金(Au)等表面處理層(圖中未示出)。其他內容與以上參照圖9至圖11所述內容重覆，因此對其不再予以贅述。
圖13示意性地示出半導體封裝的另一實例。參照圖13，根據另一實例的半導體封裝100C亦可具有框架110，框架110具有與根據上述實例的半導體封裝100A的框架的形狀不同的形狀。詳言之，框架110可包括電性連接至連接墊122的多個配線層112a、112b、112c及112d。換言之，除絕緣層111a、111b及111c之外，框架110還可包括配線層112a、112b、112c及112d以及配線通孔113a、113b及113c，且可因此發揮連接結構的作用。在此種情形中，配線層112a、112b、112c及112d以及配線通孔113a、113b及113c可發揮電性連接構件的作用。
更詳細而言，框架110包括：第一絕緣層111a；第一配線層112a，配置於第一絕緣層111a的下表面上；第二配線層112b，配置於第一絕緣層111a的上表面上；第二絕緣層111b，配置於第一絕緣層111a的下表面上且覆蓋第一配線層112a的至少一部分；第三配線層112c，配置於第二絕緣層111b的下表面上；第三絕緣層111c，配置於第一絕緣層111a的上表面上且覆蓋第二配線層112b的至少一部分；第四配線層112d，配置於第三絕緣層111c的上表面上；第一配線通孔113a，穿過第一絕緣層111a並將第一配線層112a電性連接至第二配線層112b；第二配線通孔113b，穿過第二絕緣層111b並將第一配線層112a電性連接至第三配線 層112c；以及第三配線通孔113c，穿過第三絕緣層111c並將第二配線層112b電性連接至第四配線層112d。由於框架110可包括數量更大的配線層112a、112b、112c及112d，因此連接結構140可被進一步簡化。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。類似地，穿過第一絕緣層111a的第一配線通孔113a的直徑可大於分別穿過第二絕緣層111b及第三絕緣層111c的第二配線通孔113b及第三配線通孔113c的直徑。第一配線通孔113a可具有沙漏形狀或圓柱形狀，而第二配線通孔113b及第三配線通孔113c可具有方向彼此相反的錐形形狀。第一配線層112a、第二配線層112b、第三配線層112c以及第四配線層112d中的每一者的厚度可較第一重佈線層142a及第二重佈線層142b中的每一者的厚度厚。第三配線層112c的下表面與半導體晶片120的保護膜124的最下表面共面。就此而言，乃因保護膜124是在晶片狀態中形成的。包括第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d以及第一配線通孔113a、第二配線通孔113b及第三配線通孔113c、以及第四開口130h等的材料或作用的其他內容與以上參照圖9至圖12所述內容重覆，因此對其不再予以贅述。
如上所述，根據例示性實施例，可提供一種新穎的半導 體封裝結構，所述半導體封裝結構能夠顯著減小對半導體晶片的連接墊的侵蝕及損害，並改善連接通孔的可靠性且減小抗蝕劑分佈。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100A：半導體封裝 110：框架 110H：貫穿孔 111：絕緣層 120：半導體晶片 121：本體 122：連接墊 123：鈍化膜 123h：第一開口 124：保護膜 124h：第二開口 130：包封體 140：連接結構 141a：第一絕緣層 141b：第二絕緣層 142a：第一重佈線層 142b：第二重佈線層 143：連接通孔 143a：第一連接通孔 143b：第二連接通孔 143h：通孔孔洞 150：鈍化層 150h：第三開口 160：凸塊下金屬 170：電性連接金屬 I-I’：剖線 α1、α2：傾角

Claims (19)

  1. 一種半導體封裝，包括：半導體晶片，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面，且包括鈍化膜及保護膜，所述鈍化膜配置於所述主動面上且具有暴露出所述連接墊的至少一部分的第一開口，所述保護膜配置於所述鈍化膜上、填充所述第一開口的至少一部分、且具有暴露出所述第一開口中的所述連接墊的至少一部分的第二開口；包封體，覆蓋所述半導體晶片的至少一部分；以及連接結構，包括：絕緣層，配置於所述保護膜上，且具有連接至所述第二開口以暴露出所述連接墊的至少一部分的通孔孔洞；重佈線層，配置於所述絕緣層上；以及連接通孔，在填充所述通孔孔洞及所述第二開口中的每一者的至少一部分的同時將所述連接墊連接至所述重佈線層，其中所述第二開口與所述通孔孔洞相連接以具有台階部分，其中，在所述第二開口與所述通孔孔洞的連接點中，所述第二開口的寬度大於所述通孔孔洞的寬度，其中所述第二開口與所述通孔孔洞在相反的方向上呈錐形。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第二開口的壁表面朝向所述第一開口的壁表面凹陷，凹陷區域配置於所述絕緣層與所述連接墊之間，且所述連接通孔填充所述凹陷區域的至少一部分。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述保護膜與所述絕緣層包含不同的材料。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述連接墊的由所述第一開口暴露出的區域的除由所述第二開口暴露出的區域之外的區域被所述保護膜覆蓋。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述絕緣層與所述連接墊物理間隔開。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述鈍化膜及所述保護膜配置於所述主動面內部的區域中。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述包封體覆蓋所述鈍化膜及所述保護膜中的每一者的側表面。
  8. 如申請專利範圍第6項所述的半導體封裝，其中所述包封體填充所述保護膜與所述絕緣層之間的一部分。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述保護膜具有較所述鈍化膜的厚度薄的厚度。
  10. 如申請專利範圍第1項所述的半導體封裝，更包括：具有貫穿孔的框架，其中所述半導體晶片配置於所述貫穿孔中，所述包封體覆蓋所述框架的至少一部分，且所述包封體填充所述貫穿孔的至少一部分。
  11. 如申請專利範圍第10項所述的半導體封裝，其中所述框架包括：第一絕緣層，與所述連接結構接觸；第一配線層，與 所述連接結構接觸並嵌入所述第一絕緣層中；第二配線層，配置於所述第一絕緣層的一側上，所述第一絕緣層的所述一側與所述第一絕緣層的其中嵌入有所述第一配線層的一側相對；第二絕緣層，覆蓋所述第二配線層並配置於所述第一絕緣層上；以及第三配線層，配置於所述第二絕緣層上，所述第一配線層至所述第三配線層電性連接至所述連接墊，且所述第一絕緣層的下表面與所述保護膜的最下表面共面。
  12. 如申請專利範圍第10項所述的半導體封裝，其中所述框架包括第一絕緣層；第一配線層，配置於所述第一絕緣層的下表面上；第二配線層，配置於所述第一絕緣層的上表面上；第二絕緣層，配置於所述第一絕緣層的所述下表面上且覆蓋所述第一配線層；第三配線層，配置於所述第二絕緣層的下表面上；第三絕緣層，配置於所述第一絕緣層的所述上表面上且覆蓋所述第二配線層；以及第四配線層，配置於所述第三絕緣層的上表面上，所述第一配線層至所述第四配線層電性連接至所述連接墊，且所述第三配線層的下表面與所述保護膜的最下表面共面。
  13. 如申請專利範圍第1項所述的半導體封裝，其中所述半導體封裝是扇出型半導體封裝。
  14. 一種半導體封裝，包括：半導體晶片，具有上面配置有連接墊的主動面以及與所述主 動面相對的非主動面；包封體，覆蓋所述半導體晶片的至少一部分；以及連接結構，包括：絕緣層，配置於所述半導體晶片上；重佈線層，配置於所述絕緣層上；以及連接通孔，將所述連接墊連接至所述重佈線層，其中所述連接通孔具有一部分，所述部分具有小於所述連接通孔的與所述連接墊接觸的最上部分的寬度、以及所述連接通孔的與所述重佈線層接觸的最下部分的寬度的寬度，以及其中所述連接通孔的所述最下部分與所述部分在一方向上呈錐形，且所述連接通孔的所述最上部分在與所述一方向相反的方向上呈錐形。
  15. 如申請專利範圍第14項所述的半導體封裝，其中所述絕緣層與所述連接墊物理間隔開。
  16. 如申請專利範圍第14項所述的半導體封裝，更包括：保護膜，配置於所述連接墊與所述絕緣層之間且暴露出所述連接墊的一部分；以及鈍化膜，配置於所述連接墊與所述保護膜之間且暴露出所述連接墊的一部分，其中所述連接墊的被所述鈍化膜暴露出的所述部分具有較所述連接墊的被所述保護膜暴露出的所述部分大的寬度。
  17. 如申請專利範圍第16項所述的半導體封裝，其中所述包封體填充所述保護膜與所述絕緣層之間的一部分。
  18. 如申請專利範圍第16項所述的半導體封裝，其中所述保護膜與所述絕緣層包含不同的材料。
  19. 一種半導體封裝，包括：半導體晶片，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面，且包括鈍化膜及保護膜，所述鈍化膜配置於所述主動面上且具有暴露出所述連接墊的至少一部分的第一開口，所述保護膜配置於所述鈍化膜上、填充所述第一開口的至少一部分、且具有暴露出所述第一開口中的所述連接墊的至少一部分的第二開口；包封體，覆蓋所述半導體晶片的至少一部分；以及連接結構，包括：絕緣層，配置於所述保護膜上，且具有連接至所述第二開口以暴露出所述連接墊的至少一部分的通孔孔洞；重佈線層，配置於所述絕緣層上；以及連接通孔，在填充所述通孔孔洞及所述第二開口中的每一者的至少一部分的同時將所述連接墊連接至所述重佈線層，其中所述第二開口與所述通孔孔洞相連接以具有台階部分，其中，在所述第二開口與所述通孔孔洞的連接點中，所述第二開口的寬度大於所述通孔孔洞的寬度，其中所述第二開口的寬度越接近所述連接墊越寬，且所述通孔孔洞的寬度越接近所述連接墊越窄。
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