TW201926622A - 扇出型半導體封裝 - Google Patents

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Abstract

一種扇出型半導體封裝包括：連接構件，包括絕緣層、重佈線層及多個導電通孔，所述多個導電通孔貫穿所述絕緣層且連接至所述重佈線層；以及半導體晶片及被動晶片，設置於所述連接構件上且電性連接至所述重佈線層。所述多個導電通孔中連接至所述被動元件的導電通孔具有多重通孔形狀，所述多重通孔形狀中包括多個子通孔，每一子通孔的寬度沿厚度方向減小，且所述多個子通孔的端部彼此整合。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種其中電性連接結構可在設置有半導體晶片的區之外延伸的扇出型半導體封裝。 [相關申請案的交叉參考]
本申請案主張於2017年12月6日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0166708號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的大小。因此，在封裝技術的領域中，隨著對小型半導體晶片等的需求快速增加，已經需要實施在包括多個引腳的同時具有緊湊大小的半導體封裝。
為滿足上述技術要求所建議的一種半導體封裝技術是扇出型半導體封裝。此種扇出型封裝藉由將連接端子朝設置有半導體晶片的區之外進行重佈線而具有緊湊的大小且可讓多個引腳實施。
此種半導體封裝可以多晶片封裝的形式實施，在多晶片封裝中，一次對多個半導體晶片、被動元件等進行封裝，且因此在半導體晶片、被動元件等之間需要穩定的電性連接結構。
本揭露的態樣可提供一種具有穩定的電性連接結構的扇出型半導體封裝。
根據本揭露的態樣，一種扇出型半導體封裝可包括：連接構件，包括絕緣層、重佈線層及多個導電通孔，所述多個導電通孔貫穿所述絕緣層且連接至所述重佈線層；以及半導體晶片及被動晶片，設置於所述連接構件上且電性連接至所述重佈線層。所述多個導電通孔中連接至所述被動元件的導電通孔可具有包括多個通孔的多重通孔形狀，每一子通孔的寬度沿厚度方向減小，且所述多個子通孔各自的第一端部彼此整合。
所述被動元件可連接至所述多個子通孔的與所述第一端部相對的第二端部。
所述多個子通孔的連接至所述被動元件的所述第二端部可彼此分離。
所述絕緣層可填充所述多個子通孔的所述第二端部之間的空間。
所述多個子通孔的所述第一端部可與所述重佈線層整合。
所述重佈線層的與所述多個子通孔相對的區可具有凸出形狀。
所述重佈線層的具有所述凸出形狀的所述區可為與所述多個子通孔中的一者對應的區。
所述多個子通孔中的每一者可具有其中下表面與上表面具有圓形形狀的準圓錐形狀。
所述多個導電通孔中不連接至所述被動元件的導電通孔中的一或多者可具有所述多重通孔形狀。
所述扇出型半導體封裝可更包括核心構件，所述核心構件設置於所述連接構件上且具有貫穿孔。
所述半導體晶片及所述被動元件可設置於所述貫穿孔中。
所述貫穿孔可包括在其中設置所述半導體晶片的第一貫穿孔及在其中設置所述被動元件的第二貫穿孔。
所述核心構件可具有貫穿配線結構。
所述核心構件可包括第一絕緣層、第一配線層及第二配線層，所述第一配線層接觸所述連接構件且嵌置於所述第一絕緣層中，所述第二配線層設置於所述第一絕緣層的與所述第一絕緣層的其中嵌置有所述第一配線層的一個表面相對的另一表面上。所述第一配線層及所述第二配線層可電性連接至所述半導體晶片。
所述核心構件可更包括第二絕緣層及第三配線層，所述第二絕緣層設置於所述第一絕緣層上且覆蓋所述第二配線層，所述第三配線層設置於所述第二絕緣層上。所述第三配線層可電性連接至所述半導體晶片。
所述核心構件可包括第一絕緣層、第一配線層及第二配線層、第二絕緣層、以及第三配線層，所述第一配線層及所述第二配線層分別設置於所述第一絕緣層的相對表面上，所述第二絕緣層設置於所述第一絕緣層上且覆蓋所述第一配線層，所述第三配線層設置於所述第二絕緣層上。所述第一配線層至所述第三配線層可電性連接至所述半導體晶片。
所述核心構件可更包括第三絕緣層及第四配線層，所述第三絕緣層設置於所述第一絕緣層上且覆蓋所述第二配線層，所述第四配線層設置於所述第三絕緣層上。所述第四配線層可電性連接至所述半導體晶片。
所述多個子通孔可直接接觸所述被動晶片的端子。
根據本揭露的態樣，一種封裝可包括：連接構件，包括絕緣層、重佈線層及多個導電通孔，所述多個導電通孔貫穿所述絕緣層且連接至所述重佈線層；以及被動組件或半導體晶片，設置於所述連接構件上且電性連接至所述重佈線層。所述多個導電通孔中的一者可具有包括多個子通孔的多重通孔形狀。上面設置有所述多個子通孔的所述重佈線層的導電圖案可具有與所述多個子通孔相對的多個凸出結構。
所述多個子通孔中的相鄰的子通孔的側表面可彼此接觸。
以下，將參照附圖闡述本揭露中的各示例性實施例。在所述附圖中，為清晰起見，可將各組件的形狀、大小等誇大或風格化。電子裝置
圖1是示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括實體連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-firing ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動（passive）組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起相互組合。
取決於電子裝置1000的類型而定，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是取決於電子裝置1000等的類型等亦可包括用於各種目的之其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（personal computer，PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2是示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可實體地連接至或電性地連接至母板1110。另外，可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件（例如照相機1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置未必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身可能無法用作成品的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片可能無法單獨使用，而是可被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，需要進行半導體封裝，乃因於電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差。詳細而言，半導體晶片的連接墊的大小及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中使用的主板的組件安裝接墊的大小及主板的各組件安裝接墊之間的間隔顯著地大於半導體晶片的連接墊的大小及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
利用封裝技術製造的半導體封裝可取決於半導體封裝的結構及目的而被劃分成扇入型半導體封裝或扇出型半導體封裝。
以下將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等鈍化層2223，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222是顯著小的，因此難以將積體電路（IC）安裝於中間階層的印刷電路板（printed circuit board，PCB）上以及電子裝置的主板上等。
因此，連接構件2240可取決於半導體晶片2220的大小而形成於半導體晶片2220上以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photo imagable dielectric，PID）樹脂等的絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222開口的通孔孔洞2243h；且接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251、及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如，輸入/輸出（input/output，I/O）端子）皆設置於半導體晶片內部的封裝形式，並且可具有優異的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊大小的同時實作快速訊號轉移。
然而，由於所有的輸入/輸出端子皆需要設置於扇入型半導體封裝中的半導體晶片內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊大小的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於即使在其中藉由重佈線製程增大了半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是示出其中扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可被覆蓋以模製材料2290等。作為另一選擇，扇入型半導體封裝2200可嵌置於單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200嵌置於中介基板2302中的狀態下藉由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上且接著藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌置於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型半導體封裝
圖7是示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可受到包封體2130的保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而被重佈線至半導體晶片2120之外。在此種情形中，可在連接構件2104上進一步形成鈍化層2202，且可在鈍化層2202的開口中進一步形成凸塊下金屬層2106。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，所述扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件被重佈線及設置至所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要設置於所述半導體晶片內。因此，當半導體晶片的大小減小時，需要減小球的大小及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由如上所述的形成於所述半導體晶片上的連接構件而被重佈線並安置至所述半導體晶片之外的形式。因此，即使在半導體晶片的大小減小的情形中，仍可不加修改地在扇出型半導體封裝中使用標準化球佈局，進而使得所述扇出型半導體封裝無需使用單獨的中介基板便可安裝於電子裝置的主板上，如以下所闡述。
圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖8，可藉由焊球2170或類似者而將扇出型半導體封裝2100安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的大小之外的扇出區，進而使得可不加修改地在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100無需使用單獨的中介基板等便可安裝於電子裝置的主板2500上。
如上所述，由於所述扇出型半導體封裝無需使用單獨的中介基板便可安裝於電子裝置的主板上，因此所述扇出型半導體封裝可被實作有較使用中介基板的扇入型半導體封裝的厚度小的厚度。因此，所述扇出型半導體封裝可被微型化及薄化。另外，所述扇出型半導體封裝具有優異的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，所述扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）型的形式更為緊湊的形式，且可解決因出現翹曲（warpage）現象而產生的問題。
同時，所述扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，且與例如中介基板或類似者等印刷電路板（PCB）在概念方面不同，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且所述印刷電路板中嵌置有扇入型半導體封裝。
以下將參照圖式闡述根據本揭露中的示例性實施例的一種扇出型半導體封裝。
圖9是示出扇出型半導體封裝的實例的示意性剖視圖。圖10A示出可用於圖9的扇出型半導體封裝中的導電通孔的實例，且圖10B示出傳統實例。圖11是沿圖9的扇出型半導體封裝的線I-I'截取的示意性平面圖。圖12至圖15示出根據經修改實例的扇出型半導體封裝。
參照圖式，根據本揭露中的示例性實施例的扇出型半導體封裝100A可包括具有貫穿孔110H的核心構件110、半導體晶片120、被動元件124、包封體130及連接構件140，且包含於連接構件140中的導電通孔143a、導電通孔143b及導電通孔143c中連接至被動元件124的導電通孔144可具有其中整合有多個通孔的多重通孔形狀。根據本示例性實施例，可使用此種多重通孔形狀來穩定地確保被動元件124與導電通孔144之間的電性連接結構。除上述組件之外，扇出型半導體封裝100A亦可包括鈍化層150、凸塊下金屬層160、電性連接結構170等。
核心構件110可取決於某些材料而提高扇出型半導體封裝100A的剛性，且用於確保包封體130的厚度的均勻性。當如同在下文將闡述的示例性實施例中一樣在核心構件110中形成貫穿配線（through-wiring）或類似者時，扇出型半導體封裝100A可用作疊層封裝（POP）型封裝。根據本示例性實施例，核心構件110可具有貫穿孔110H，且半導體晶片120及被動元件124可設置於貫穿孔110H中。在此種情形中，半導體晶片120的側表面及被動元件124的側表面可被核心構件110環繞。然而，此種形式僅為實例，且可進行各種修改而具有其他形式，並且核心構件110可取決於此種形式而執行另一功能。若需要則可省略核心構件110，但當扇出型半導體封裝100A包括核心構件110時，在確保板級可靠性（board level reliability）方面可能是更為有利的。另外，儘管本示例性實施例示出其中半導體晶片120及被動元件124二者設置於一個貫穿孔110H中的形式，然而，半導體晶片120及被動元件124中的每一者亦可設置於不同的貫穿孔中。換言之，如同在圖12的經修改實例中一樣，核心構件110可包括在其中設置半導體晶片120的第一空腔111H及在其中設置被動元件124的第二空腔112H。
核心構件110可包括絕緣層111。可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合或者與無機填料一起浸入於例如玻璃纖維（或玻璃纖維、玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build-up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。此種核心構件110可用作支撐構件。
半導體晶片120可為被設置成將數百個至數百萬個數量的元件或更多元件整合於單個晶片中的積體電路（IC）。在此種情形中，所述積體電路可例如為處理器晶片（更具體而言，應用處理器（application processor，AP）），例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、現場可程式化閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路（application-specific IC，ASIC）等；或記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體）、非揮發性記憶體（例如，唯讀記憶體）、快閃記憶體等。另外，上述元件亦可彼此組合且可進行設置。
半導體晶片120可基於主動晶圓而形成。在此種情形中，本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。可在本體121上形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁（Al）等導電材料。可在本體121上形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或者由氧化物層與氮化物層構成的雙層。連接墊122的下表面可經由鈍化層123具有相對於包封體130的下表面的台階。因此，可在某種程度上防止包封體130洩漏至連接墊122的下表面中的現象。亦可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。半導體晶片120可為裸晶粒，若需要，則可在半導體晶片120的主動面上進一步形成重佈線層（圖中未示出），且凸塊（圖中未示出）等可連接至連接墊122。儘管本示例性實施例闡述其中使用一個半導體晶片120的實例，然而亦可使用二或更多個半導體晶片。
被動元件124可為電容器、電感器、電阻器等，且若需要，則亦可使用相同種類或其他種類的多個被動元件。被動元件124可包括多個端子124a及124b，且此類端子124a及124b可穩定地連接至多重通孔形狀的導電通孔144。
包封體130可保護核心構件110、半導體晶片120等。包封體130的包封形式無特別限制，但可為其中包封體130環繞核心構件110的至少部分、半導體晶片120的至少部分等的形式。舉例而言，包封體130可覆蓋核心構件110及半導體晶片120的非主動面，且填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接構件150之間的空間的至少部分。包封體130可填充貫穿孔110H以因而用作黏合劑並取決於某些材料而減少半導體晶片120的屈曲。
包封體130的材料無特別限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合或者與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。作為另一選擇，亦可使用感光成像介電樹脂作為所述絕緣材料。
連接構件140可對半導體晶片120的連接墊122進行重佈線。具有各種功能的半導體晶片120的數十至數百個連接墊122可藉由連接構件140而進行重佈線，且可取決於所述功能而經由電性連接結構170實體地連接至或電性地連接至外部。為此，連接構件140可包括重佈線層142a、重佈線層142b及重佈線層142c。作為實例，連接構件140可包括：第一絕緣層141a，設置於核心構件110及半導體晶片120的主動面上；第一重佈線層142a，設置於第一絕緣層141a上；第一通孔143a，將第一絕緣層141a與半導體晶片120的連接墊122彼此連接；第二絕緣層141b，設置於第一絕緣層141a上；第二重佈線層142b，設置於第二絕緣層141b上；第二通孔143b，貫穿第二絕緣層141b且將第一重佈線層142a與第二重佈線層142b彼此連接；第三絕緣層141c，設置於第二絕緣層141b上；第三重佈線層142c，設置於第三絕緣層141c上；以及第三通孔143c，貫穿第三絕緣層141c且將第二重佈線層142b與第三重佈線層142c彼此連接。第一重佈線層142a、第二重佈線層142b及第三重佈線層142c可電性連接至半導體晶片120的連接墊122。然而，若需要，則重佈線層142a、142b及142c、絕緣層141a、141b及141c、以及通孔143a、143b及143c的數目可改變。
包含於絕緣層141a、絕緣層141b及絕緣層141c中的絕緣材料亦可為例如感光性絕緣材料。當絕緣層141a、絕緣層141b及絕緣層141c具有感光性質時，絕緣層141a、絕緣層141b及絕緣層141c可被形成為具有較小的厚度，且可更易於達成通孔層143a、143b及143c的精細節距。絕緣層141a、絕緣層141b及絕緣層141c可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a、絕緣層141b及絕緣層141c為多層時，若需要，則絕緣層141a、絕緣層141b及絕緣層141c的材料可彼此相同且亦可彼此不同。當絕緣層141a、絕緣層141b及絕緣層141c為多層時，絕緣層141a、141b及141c可取決於製程而彼此整合於一起，以使得絕緣層141a、141b及141c之間的邊界亦可不明顯。可形成較圖式中所示的絕緣層的數目更多的數目的絕緣層。
重佈線層142a、重佈線層142b及重佈線層142c可用以對連接墊122進行實質上重佈線。重佈線層142a、重佈線層142b及重佈線層142c中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。重佈線層142a、重佈線層142b及重佈線層142c可取決於其對應層的設計而執行各種功能。舉例而言，重佈線層142a、重佈線層142b及重佈線層142c可包括接地圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a、重佈線層142b及重佈線層142c可包括通孔接墊圖案、連接端子接墊圖案等。
通孔143a、通孔143b及通孔143c可將在不同層上形成的重佈線層142a、142b及142c、連接墊122等彼此電性連接，進而在扇出型半導體封裝100A中形成電性路徑。通孔143a、通孔143b及通孔143c中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。通孔143a、通孔143b及通孔143c中的每一者可被導電材料完全填充，或導電材料亦可沿通孔中的每一者的壁形成。另外，通孔143a、通孔143b及通孔143c中的每一者可具有相關技術中已知的所有形狀，例如錐形形狀、圓柱形狀等。
根據本示例性實施例，導電通孔143a、導電通孔143b及導電通孔143c中連接至被動元件124的導電通孔144可具有多重通孔形狀，所述多重通孔形狀具有多個子通孔V。每一子通孔V的寬度可沿扇出型半導體封裝100A的厚度方向（在圖式中自連接構件140朝向被動元件124的垂直方向）逐漸減小。亦即，每一子通孔V所具有的上部部分的寬度可小於每一子通孔V的下部部分的寬度。因此，所述多個子通孔V的上部部分可彼此間隔開。所述多個子通孔V的下部部分可彼此整合或可彼此接觸。因此，相鄰的子通孔V的側表面可彼此接觸。另外，在具有此種多重通孔形狀的導電通孔144的情形中，在所述多個子通孔V中具有相對窄的寬度的區（圖式中的上部部分）可連接至被動元件124。在一實例中，所述多個子通孔V的上部部分可直接接觸被動元件124的端子124a/124b中的相應者。此外，包含於多重通孔形狀的導電通孔144中的所述多個子通孔V在其中所述多個子通孔V連接至被動元件124的區中可彼此分離，且其中所述多個子通孔V彼此分離的區可被例如絕緣層141a等絕緣材料填充。
由於被動元件具有相對小的大小，因此包含於被動元件124中的端子124a及124b的大小亦可為小的。因此，不易於達成穩定的電性連接結構。當通孔的大小（即，例如寬度等橫向尺寸）減小時，通孔的長寬比（厚度對寬度的比率）可增大。在此種情形中，為了形成結構與導電通孔132a、導電通孔142b或導電通孔143c的結構相似的通孔，在形成通孔期間，構成通孔的材料自通孔的壁表面區可生長得比自上表面（即，通孔與端子124a及端子124b中的相應者之間的接觸表面）快。因此，當通孔的自壁表面區生長的部分彼此合併而使通孔的自上表面生長的另一部分停止生長時，很可能會出現空隙。另外，當通孔的與導電通孔132a、導電通孔142b或導電通孔143c的大小相似的大小（即，寬度）增大以進行穩定連接時，如在圖10B中的通孔44中一樣欲被鍍覆的體積增大，因而使得微坑出現的可能性增大。
根據本示例性實施例，連接至被動元件124的通孔124可具有其中所述多個子通孔V彼此部分地交疊的多重通孔形狀。通孔124的所述多個子通孔V的此種交疊結構可利用例如在絕緣層（例如絕緣層141a）中形成孔洞的曝光製程期間的光的干涉現象來獲得。因此，如圖10A所示，所述多個子通孔V中的每一者可具有包括圓形形狀的下表面及上表面的準圓錐形狀，且所述多個子通孔V可整合於第一區中，且可在寬度較第一區的寬度窄的第二區中彼此分離。同時，當利用曝光製程來形成通孔124於其中形成的開口時，通孔124的寬度於光所照射的方向上可相對較寬，且通孔124的寬度於相反的方向上可相對較窄。然而，本文中的上表面及下表面是相對於圖式所示的形式而言的，且參照可取決於設置扇出型半導體封裝100A的方法而改變。
由於通孔144的體積可因使用所述多個子通孔V的分離的結構而相較於傳統結構44減小，因此可降低微坑的發生率。其中一個原因是因為鍍覆加速劑的凝結因通孔144的體積減小而積極地發生。參照圖10A，與所述多個子通孔V的下表面對應的區可進行整合，且經整合的區可與重佈線層142a整合。另外，與經整合的區整合的區中重佈線層142a的面對所述多個子通孔V的區（圖式中的下表面）可具有凸出形狀，且在此種情形中，具有凸出形狀的區可為與所述多個子通孔V中的每一者對應的區。如此一來，具有多重結構的通孔144可具有沿生長方向形成的突出部，且由於通孔144的壁表面中的生長速度與其餘區中的生長速度的失配減少，因此空隙的形成可顯著減少。
因此，在本示例性實施例中所使用的多重結構的通孔144具有其中空隙及微坑減少的結構，因而使得通孔144可提供穩定的電性連接結構且可有效地用於與具有相對小的大小的被動元件124進行連接。
應理解，使用具有多重通孔結構的通孔144連接至被動元件124的端子124a及端子124b僅為實例。具有多重通孔結構的通孔144可根據設計具體細節而用於連接其他電極接墊/端子，例如半導體晶片120的連接墊122。
鈍化層150可保護連接構件140不受外部物理衝擊或化學衝擊。鈍化層150可具有開口151，開口151暴露出連接構件140的重佈線層142c的至少部分。形成於鈍化層150中的開口151的數目可為數十至數千個。鈍化層150的材料無特別限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此種情形中，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中熱固性樹脂或熱塑性樹脂與無機填料混合或與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。作為另一選擇，亦可使用阻焊劑。
凸塊下金屬層160可提高電性連接結構170的連接可靠性以提高扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151被暴露出的連接構件140的重佈線層142a、重佈線層142b及重佈線層142c。凸塊下金屬層160可藉由已知的金屬化方法使用已知的導電金屬（例如，金屬）而形成於鈍化層150的開口151中，但並非僅限於此。
電性連接結構170可將扇出型半導體封裝100A實體地或電性地連接至外部。舉例而言，扇出型半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由導電材料（例如，焊料等）形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非僅限於此。電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可被形成為多層式結構或單層結構。當電性連接結構170被形成為多層式結構時，電性連接結構170可包含銅（Cu）柱及焊料。當電性連接結構170被形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。
電性連接結構170的數目、間距、設置形式等無特別限制，且可由熟習此項技術者取決於設計特定細節而充分地進行修改。舉例而言，電性連接結構170可根據連接墊122的數目而被設置成數十至數千的數量，或者可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋凸塊下金屬層160的延伸至鈍化層150的一表面上的側表面，且連接可靠性可更優異。
電性連接結構170中的至少一者可設置於扇出區中。所述扇出區是指除設置有半導體晶片120的區之外的區。所述扇出型封裝可具有較扇入型封裝的可靠性高的可靠性，所述扇出型封裝可實施多個輸入/輸出端子，且可易於執行三維內連線（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，儘管圖式中未示出，然而若需要，則可在貫穿孔110H的壁上形成金屬薄膜，以散除熱量或阻擋電磁波。另外，若需要，則可在貫穿孔110H中設置執行彼此相同或彼此不同的功能的多個半導體晶片120。另外，若需要，則可在貫穿孔110H中設置例如電感器、電容器等單獨的被動組件。另外，若需要，則可在鈍化層150的表面上設置包括電感器、電容器等的表面安裝技術（surface mounted technology，SMT）組件。
將闡述圖13至圖15所示的扇出型半導體封裝的經修改實例。首先，在圖13的經修改實例的情形中，上述多重結構的通孔144亦可適用於非被動元件124的其他組件的連接。換言之，導電通孔143a、143b及143c中那些未連接至被動元件124中的至少一部分144可具有上述多重通孔形狀。藉由利用其中的多重結構的通孔144，連接構件140可具有穩定的電性連接結構。
在根據圖14的示例性實施例的扇出型半導體封裝100B中，用於執行層間電性傳導的多個導電通孔裝設於核心構件110中。詳細而言，核心構件110可包括：第一絕緣層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌置於第一絕緣層111a中；第二配線層112b，設置於第一絕緣層111a的與第一絕緣層111a的嵌置有第一配線層112a的一個表面相對的另一表面上；第二絕緣層111b，設置於第一絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，設置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c可電性連接至連接墊122。第一配線層112a及第二配線層112b與第二配線層112b及第三配線層112c可經由分別貫穿第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b彼此電性連接。
當第一配線層112a嵌置於第一絕緣層111a中時，可顯著減少因第一配線層112a的厚度而產生的台階，且連接構件140的絕緣距離可因此變為恆定的。亦即，自連接構件140的第一重佈線層142a至第一絕緣層111a的下表面的距離與自連接構件140的第一重佈線層142a至半導體晶片120的連接墊122的距離的差可小於第一配線層112a的厚度。因此，連接構件140的高密度配線設計可為容易的。
如圖14所示，核心構件110的第一配線層112a的下表面可設置於高於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一重佈線層142a與核心構件110的第一配線層112a之間的距離可大於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於第一配線層112a可凹陷於絕緣層111中。如上所述，當第一配線層112a凹陷於第一絕緣層111a中進而使得在第一絕緣層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止其中包封體130的材料滲漏出而污染第一配線層112a的現象。核心構件110的第二配線層112b可設置於半導體晶片120的主動面與非主動面之間。核心構件110可被形成有與半導體晶片120的厚度對應的厚度。因此，在核心構件110中形成的第二配線層112b可設置於半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、配線層112b及配線層112c的厚度可大於連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的厚度。由於核心構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此配線層112a、配線層112b及配線層112c可取決於核心構件110的規格而被形成為較大的大小。另一方面，連接構件140的重佈線層142a、重佈線層142b及重佈線層142c可被形成為較配線層112a、配線層112b及配線層112c的大小相對小的大小以達成薄度。
絕緣層111a及絕緣層111b中的每一者的材料無特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合或者與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。作為另一選擇，亦可使用感光成像介電樹脂作為所述絕緣材料。
配線層112a、配線層112b及配線層112c可用於對半導體晶片120的連接墊122進行重佈線。配線層112a、配線層112b及配線層112c中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。配線層112a、配線層112b及配線層112c可取決於其對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b及配線層112c可包括接地圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b及配線層112c可包括通孔接墊、導線接墊、連接端子接墊等。
通孔113a及通孔113b可將在不同層上形成的配線層112a、配線層112b及配線層112c彼此電性連接，進而在核心構件110中形成電性路徑。通孔113a及通孔113b中的每一者的材料可為導電材料。通孔113a及通孔113b中的每一者可被導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。另外，通孔113a及通孔113b中的每一者可具有在相關技術中已知的所有形狀，例如錐形形狀、圓柱形形狀等。當形成第一通孔113a的孔洞時，第一配線層112a的接墊中的一些接墊可用作終止件（stopper），且因此在第一通孔113a中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀在製程中可為有利的。在此種情形中，第一通孔113a可與第二配線層112b的接墊圖案整合。另外，當形成第二通孔113b的孔洞時，第二配線層112b的接墊中的一些接墊可用作終止件，且因此在第二通孔113b中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀在製程中可為有利的。在此種情形中，第二通孔113b可與第三配線層112c的接墊圖案整合。
將闡述圖15所示的根據另一經修改實例的扇出型半導體封裝100C。在根據另一經修改實例的扇出型半導體封裝100C中，核心構件110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別設置於第一絕緣層111a的相對表面上；第二絕緣層111b，設置於第一絕緣層111a上且覆蓋第一配線層112a；第三配線層112c，設置於第二絕緣層111b上；第三絕緣層111c，設置於第一絕緣層111a上且覆蓋第二配線層112b；以及第四配線層112d，設置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122。由於核心構件110可包括較大數目的配線層112a、112b、112c及112d，因此可進一步簡化連接構件140。因此，可抑制在形成連接構件140的製程中出現的缺陷所導致的良率下降。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c彼此電性連接。
第一絕緣層111a可具有較第二絕緣層111b的厚度及第三絕緣層111c的厚度大的厚度。第一絕緣層111a可為相對厚的以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的配線層112c及112d。第一絕緣層111a可包含與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含核心材料、填料及絕緣樹脂的預浸體，而第二絕緣層111b及第三絕緣層111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a可具有較分別貫穿第二絕緣層111b及第三絕緣層111c的第二通孔113b的直徑及第三通孔113c的直徑大的直徑。
核心構件110的第三配線層112c的下表面可設置於低於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一重佈線層142a與核心構件110的第三配線層112c之間的距離可小於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於第三配線層112c可以突出的形式設置於第二絕緣層111b上，因而接觸連接構件140。核心構件110的第一配線層112a及第二配線層112b可設置於半導體晶片120的主動面與非主動面之間。核心構件110可被形成有與半導體晶片120的厚度對應的厚度。因此，在核心構件110中形成的第一配線層112a及第二配線層112b可設置於半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的厚度。由於核心構件110可具有與半導體晶片120的厚度相等或較半導體晶片120厚度大的厚度，因此配線層112a、配線層112b、配線層112c及配線層112d亦可被形成為較大的大小。另一方面，連接構件140的重佈線層142a、重佈線層142b及重佈線層142c可被形成為相對小的大小以達成薄度。
參照圖9至圖13所闡述的內容可適用於除了關於圖14及圖15的示例性實施例所闡述的組件外的其他組件，且由於對其他組件的詳細說明實質上相同於在扇出型半導體封裝100A等中所述的詳細說明，因此將省略所述詳細說明。
本文中，下側、下部部分、下表面等用於指代相對於圖式的橫截面朝向扇出型半導體封裝的安裝表面的方向，而上側、上部部分、上表面等用於指代與所述方向相反的方向。然而，該些方向是出於方便闡釋來界定的，且申請專利範圍並非特別受限於上述所界定的方向。
在說明中組件與另一組件的「連接（connection）」的意義包括經由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接（electrically connected）」意為包括實體連接及實體斷開（disconnection）的概念。應理解，當以「第一（first）」及「第二（second）」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
使用本文中所使用的用語僅是為了闡述示例性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
如上所述，根據本揭露中的示例性實施例，包含於扇出型半導體封裝中的導電通孔可與被動元件等形成穩定的電性連接結構。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
44‧‧‧通孔
100‧‧‧半導體封裝
100A、100B、100C、2100‧‧‧扇出型半導體封裝
110‧‧‧核心構件
110H‧‧‧貫穿孔
111、111a、111b、111c、141a、141b、141c、2141、2241‧‧‧絕緣層
111H‧‧‧第一空腔
112a、112b、112c、112d‧‧‧配線層
112H‧‧‧第二空腔
113a、113b、113c、143a、143b、143c、144、2143、2243‧‧‧通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧鈍化層
124‧‧‧被動元件
124a、124b‧‧‧端子
130、2130‧‧‧包封體
140、2140、2240‧‧‧連接構件
142a、142b、142c、2142‧‧‧重佈線層
151、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件/組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧母板
1120‧‧‧電子組件
2100‧‧‧扇出型半導體封裝
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I'‧‧‧線
V‧‧‧子通孔
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本揭露的以上及其他態樣、特徵及其他優點，在附圖中： 圖1是示出電子裝置系統的實例的示意性方塊圖。 圖2是示出電子裝置的實例的示意性立體圖。 圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6是示出其中扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7是示出扇出型半導體封裝的示意性剖視圖。 圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9是示出扇出型半導體封裝的實例的示意性剖視圖。 圖10A示出可用於圖9所示扇出型半導體封裝中的導電通孔的實例，且圖10B示出傳統實例。 圖11是沿圖9所示扇出型半導體封裝的線I-I'截取的示意性平面圖。 圖12至圖15示出根據經修改實例的扇出型半導體封裝。

Claims (20)

  1. 一種扇出型半導體封裝，包括： 連接構件，包括絕緣層、重佈線層及多個導電通孔，所述多個導電通孔貫穿所述絕緣層且連接至所述重佈線層；以及 半導體晶片及被動晶片，設置於所述連接構件上且電性連接至所述重佈線層， 其中所述多個導電通孔中連接至所述被動元件的導電通孔具有多重通孔形狀，所述多重通孔形狀包括多個子通孔， 所述子通孔中的每一者的寬度沿厚度方向減小，且 所述多個子通孔的第一端部彼此整合。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述被動元件連接至所述多個子通孔的與所述第一端部相對的第二端部。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述多個子通孔的連接至所述被動元件的所述第二端部彼此分離。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述絕緣層填充所述多個子通孔的所述第二端部之間的空間。
  5. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述多個子通孔的所述第一端部與所述重佈線層整合。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述重佈線層的與所述多個子通孔相對的區具有凸出形狀。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述重佈線層的具有所述凸出形狀的所述區是與所述多個子通孔中的一者對應的區。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個子通孔中的每一者具有其中下表面與上表面具有圓形形狀的準圓錐形狀。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個導電通孔中不連接至所述被動元件導電通孔中的一或多者具有所述多重通孔形狀。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括核心構件，所述核心構件設置於所述連接構件上且具有貫穿孔。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述半導體晶片及所述被動元件設置於所述貫穿孔中。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述貫穿孔包括在其中設置所述半導體晶片的第一貫穿孔及在其中設置所述被動元件的第二貫穿孔。
  13. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述核心構件具有貫穿配線結構。
  14. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一配線層及第二配線層，所述第一配線層接觸所述連接構件且嵌置於所述第一絕緣層中，所述第二配線層設置於所述第一絕緣層的與所述第一絕緣層的其中嵌置有所述第一配線層的一個表面相對的另一表面上，且 所述第一配線層及所述第二配線層電性連接至所述半導體晶片。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述核心構件更包括第二絕緣層及第三配線層，所述第二絕緣層設置於所述第一絕緣層上且覆蓋所述第二配線層，所述第三配線層設置於所述第二絕緣層上，且 所述第三配線層電性連接至所述半導體晶片。
  16. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一配線層、第二配線層、第二絕緣層、以及第三配線層，所述第一配線層及所述第二配線層分別設置於所述第一絕緣層的相對表面上，所述第二絕緣層設置於所述第一絕緣層上且覆蓋所述第一配線層，所述第三配線層設置於所述第二絕緣層上，且 所述第一配線層、所述第二配線層及所述第三配線層電性連接至所述半導體晶片。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述核心構件更包括第三絕緣層及第四配線層，所述第三絕緣層設置於所述第一絕緣層上且覆蓋所述第二配線層，所述第四配線層設置於所述第三絕緣層上，且 所述第四配線層電性連接至所述半導體晶片。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個子通孔直接接觸所述被動晶片的端子。
  19. 一種封裝，包括： 連接構件，包括絕緣層、重佈線層及多個導電通孔，所述多個導電通孔貫穿所述絕緣層且連接至所述重佈線層；以及 被動組件或半導體晶片，設置於所述連接構件上且電性連接至所述重佈線層， 其中所述多個導電通孔中的一者具有多重通孔形狀，所述多重通孔形狀包括多個子通孔，且 上面設置有所述多個子通孔的所述重佈線層的導電圖案具有與所述多個子通孔相對的多個凸出形狀結構。
  20. 如申請專利範圍第19項所述的封裝，其中所述多個子通孔中的相鄰的子通孔的側表面彼此接觸。
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