TWI677060B - 扇出型半導體封裝 - Google Patents

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TWI677060B
TWI677060B TW107114615A TW107114615A TWI677060B TW I677060 B TWI677060 B TW I677060B TW 107114615 A TW107114615 A TW 107114615A TW 107114615 A TW107114615 A TW 107114615A TW I677060 B TWI677060 B TW I677060B
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semiconductor package
insulating
disposed
insulation
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朴昌華
Chang Hwa Park
柳嘉映
Ga Young Yoo
金相我
Sang Ah Kim
崔宥琳
Yu Lim Choi
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南韓商三星電機股份有限公司
Samsung Electro-Mechanics Co., Ltd.
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Abstract

一種半導體封裝包括：半導體晶片，具有主動面及與主動面相對的非主動面，主動面上配置有連接墊；包封體，包封半導體晶片的至少部分；以及連接構件，包括第一絕緣層、第一重佈線層、第一通孔及第一絕緣膜，第一絕緣層配置於半導體晶片的主動面上，第一重佈線層配置於第一絕緣層上，第一通孔貫穿第一絕緣層且將連接墊與第一重佈線層彼此電性連接，第一絕緣膜覆蓋第一絕緣層及第一重佈線層。第一絕緣膜包含矽系化合物。

Description

扇出型半導體封裝
本申請案主張2017年8月28日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0108774號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種電性連接結構可朝配置有半導體晶片的區之外延伸的扇出型半導體封裝。
半導體封裝就其形狀而言已不斷需要薄化及減輕重量，且就其功能而言需要實作成需要複雜化及多功能性的系統級封裝(system in package，SiP)形式。根據此種發展趨勢，一種扇出型晶圓級封裝(fan-out wafer level package，FOWLP)近來已被突顯出，且已嘗試藉由對扇出型晶圓級封裝應用若干種技術來滿足半導體封裝的要求。具體而言，隨著第五代(5G)行動通訊及物聯網(Internet of things，IoT)的商用化的臨近，需要對激增的資料進行處理且在射頻區中在各半導體之間或在各裝置之間執行通訊。為此，在例如半導體、半導體封裝、主板等所有板中，需要實作相較於現有情形而言具有更精密的節距、更優異的訊號 傳輸特性及更高的可靠性的電路。
與此同時，隨著現有電路的線寬度及電路節距逐漸變得越來越精密，因此需要使絕緣材料及金屬電路的表面為平滑的，且實質上不具有表面粗糙度。然而，在此種情形中，因表面粗糙度而引起的物理耦合力幾乎不存在，因而使得各個層之間或絕緣材料與金屬電路之間的緊密黏附力減小從而造成例如脫層等缺陷。另外，扇出型晶圓級封裝(FOWLP)中所主要使用的感光成像介電質(photoimagable dielectric，PID)需要在促進主要用作金屬電路的銅電路氧化的製程中在高溫下進行熱處理，從而導致感光成像介電質與銅電路之間的緊密黏附力減小。
本揭露的態樣可提供一種扇出型半導體封裝，其中在用於對半導體晶片的連接墊進行重佈線的連接構件中，絕緣材料與金屬電路之間的緊密黏附力可得到提高，耐熱特性可為高，且金屬的擴散可得到抑制。
根據本揭露的態樣，可提供一種扇出型半導體封裝，其中在用於對半導體晶片的連接墊進行重佈線的連接構件中，使用矽系化合物在絕緣材料與金屬電路之間的界面上形成薄絕緣膜。
根據本揭露的態樣，一種半導體封裝可包括：半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，包封所述半導體晶片的至少部分；以及連接構件，包括第一絕緣層、第一重佈線層、第一通孔及第一絕 緣膜，所述第一絕緣層配置於所述半導體晶片的所述主動面上，所述第一重佈線層配置於所述第一絕緣層上，所述第一通孔貫穿所述第一絕緣層且將所述連接墊與所述第一重佈線層彼此電性連接，所述第一絕緣膜覆蓋所述第一絕緣層及所述第一重佈線層。所述第一絕緣膜可包含矽系化合物。
100‧‧‧半導體封裝
100A、100B、100C、2100‧‧‧扇出型半導體封裝
110‧‧‧核心構件
110H‧‧‧貫穿孔
111‧‧‧介電層
111a‧‧‧第一介電層
111b‧‧‧第二介電層
111c‧‧‧第三介電層
112a‧‧‧第一配線層
112b‧‧‧第二配線層
112c‧‧‧第三配線層
112d‧‧‧第四配線層
113a、143a‧‧‧第一通孔
113b、143b‧‧‧第二通孔
113c‧‧‧第三通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧鈍化層
130、2130‧‧‧包封體
140、2140、2240‧‧‧連接構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
141c‧‧‧第三絕緣層
142、2142‧‧‧重佈線層
142-1‧‧‧晶種層
142-1a‧‧‧第一晶種層
142-2‧‧‧鍍覆層
142-2a‧‧‧第一鍍覆層
142a‧‧‧第一重佈線層
142b‧‧‧第二重佈線層
142b-1、143b-1‧‧‧第二晶種層
142b-2、143b-2‧‧‧第二鍍覆層
142c‧‧‧第三重佈線層
144ah、151、2251‧‧‧開口
143bh‧‧‧第二通孔孔洞
143c‧‧‧第三通孔
144‧‧‧絕緣膜
144-1、144-2‧‧‧層
144a‧‧‧第一絕緣膜
144b‧‧‧第二絕緣膜
144c‧‧‧第三絕緣膜
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
210‧‧‧乾膜
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧母板
1120‧‧‧電子組件
2141、2241‧‧‧絕緣層
2143、2243‧‧‧通孔
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I'‧‧‧線
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在附圖中：圖1為示出電子裝置系統的實例的示意性方塊圖。
圖2為示出電子裝置的實例的示意性立體圖。
圖3A及圖3B為示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。
圖5為示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6為示出其中扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖7為示出扇出型半導體封裝的示意性剖視圖。
圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
圖9為示出扇出型半導體封裝的實例的示意性剖視圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'截取的示意性平 面圖。
圖11為示出製造圖9的扇出型半導體封裝的連接構件的製程的示意圖。
圖12A及圖12B為示出圖9的扇出型半導體封裝的連接構件的絕緣膜的各種形式的示意性剖視圖。
圖13為示出扇出型半導體封裝的另一實例的示意性剖視圖。
圖14為示出扇出型半導體封裝的另一實例的示意性剖視圖。
以下，將參照附圖闡述本揭露中的各例示性實施例。在附圖中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部部分、下表面等用於指代相對於所述圖式的橫截面朝向扇出型半導體封裝的安裝表面的方向，而上側、上部部分、上表面等用於指代與所述方向相反的方向。然而，定義這些方向是為了方便闡釋，且本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接(disconnection)。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍 的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access+，HSPA+)、高速下行封包存取+(high speed downlink packet access+，HSDPA+)、高速上行封包存取+(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存 取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪 示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，這些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3及圖4，半導體晶片2220可為例如處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及例如氧化物膜、氮化物膜等鈍化層2223，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型 半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有相對緊密的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊密尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於即使在藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖6為示出扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固 定焊球2270等，且半導體晶片2220的外側面可用模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層 2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的一種形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可原樣地用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可原樣地在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)型更緊密的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，如上所述，扇出型半導體封裝意指用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的一種封裝技術，且其與例如中介基板等印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且印刷電路板中嵌入有扇入型半導體封裝。
以下將參照圖式闡述一種扇出型半導體封裝，其中在用於對半導體晶片的連接墊進行重佈線的連接構件中，絕緣材料與金屬電路之間的緊密黏附力可得到提高，耐熱特性可為高，且金屬的擴散可得到抑制。
圖9為示出扇出型半導體封裝的實例的示意性剖視圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'截取的示意性平面圖。
參照圖9及圖10，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：核心構件110，具有貫穿孔110H；半導體晶片120，配置於核心構件110的貫穿孔110H中，且具有上面配置有連接墊122的主動面以及與所述主動面相對的非主動面；包封體130，包封核心構件110及半導體晶片120的至少部分；連接構件140，配置於核心構件110上及半導體晶片120的主動面上；鈍化層150，配置於連接構件140上；凸塊下金屬層160，配置於鈍化層150的開口151中；以及電性連接結構170，配置於鈍化層150上並連接至凸塊下金屬層160。
連接構件140可包括：第一絕緣層141a，配置於核心構件110上以及半導體晶片120的主動面上；第一重佈線層142a，配置於第一絕緣層141a上；第一通孔143a，將第一絕緣層141a與半導體晶片120的連接墊122彼此電性連接；第一絕緣膜144a，覆蓋第一絕緣層141a及第一重佈線層142a；第二絕緣層141b，配置於絕緣膜144a上；第二重佈線層142b，配置於第二絕緣層141b上；第二通孔143b，貫穿第二絕緣層141b，且將第一重佈線層142a與第二重佈線層142b彼此電性連接；第二絕緣膜144b，覆蓋第二絕緣層141b及第二重佈線層142b；第三絕緣層141c，配置於第二絕緣膜144b上；第三重佈線層142c，配置於第三絕緣層141c上；第三通孔143c，貫穿第三絕緣層141c，且將第二重佈線層142b與第三重佈線層142c彼此電性連接；以及第三絕緣膜144c，覆蓋第三絕緣層141c及第三重佈線層142c。
連接構件140的第一絕緣膜144a可存在於第一絕緣層141a與第二絕緣層141b之間的界面以及第一重佈線層142a與第二絕緣層141b之間的界面上，連接構件140的第二絕緣膜144b可存在於第二絕緣層141b與第三絕緣層141c之間的界面以及第二重佈線層142b與第三絕緣層141c之間的界面上，且連接構件140的第三絕緣膜144c可存在於第三絕緣層141c與鈍化層150之間的界面以及第三重佈線層142c與鈍化層150之間的界面上。第一絕緣膜144a、第二絕緣膜144b及第三絕緣膜144c中的每一者可包含矽系化合物。連接構件140可包括更大數目的絕緣層、重佈線層、通孔及絕緣膜，或包括更少數目的絕緣層、重佈線層、通孔及絕緣膜。
與此同時，如上所述，在所述半導體封裝中，隨著現有電路的線寬度及電路節距逐漸變得越來越精密，因此需要使絕緣材料及金屬電路的表面為平滑的，且實質上不具有表面粗糙度。然而，在此種情形中，因表面粗糙度而引起的物理耦合力幾乎不存在，因而使得各個層之間或絕緣材料與金屬電路之間的緊密黏附力減小從而造成例如脫層等缺陷。另外，主要用作絕緣材料的感光成像介電質(PID)需要在促進主要用作金屬電路的銅電路氧化的製程中在高溫下進行熱處理，從而導致感光成像介電質與銅電路之間的緊密黏附力減小。
作為在表面粗糙度幾乎不存在的狀態下提高絕緣材料與金屬電路之間的緊密黏附力的方法，可慮及一種使用矽烷系耦 合劑的有機塗層將其中存在矽(Si)基的部分耦合至銅電路且將其中存在例如胺基等官能基的部分耦合至絕緣層的環氧樹脂以增大兩個層之間的接合力的方法。然而，矽烷系耦合劑的有機塗層易受熱的影響，且因此在製程中可能會出現各種相關問題。作為另一選擇，可慮及一種在銅電路上另外形成具有高緊密黏附力的異質金屬膜、金屬氧化物膜等以增大緊密黏附力的方法。然而，在此種情形中，可能形成金屬間化合物(intermetallic compound，IMC)，從而導致例如訊號損耗劣化等特性劣化問題。
另一方面，在如上所述的根據例示性實施例的扇出型半導體封裝100A中，可在作為絕緣材料的絕緣層與作為金屬電路的重佈線層之間形成包含矽系化合物(更具體而言氧化矽、氮化矽及/或氮氧化矽)的薄絕緣膜。在此種情形中，即使在表面粗糙度幾乎不存在的狀態下，亦可確保絕緣材料與金屬電路之間的緊密黏附力。具體而言，此種絕緣膜可確保高的熱穩定性，且可在堆疊絕緣材料的製程以及高溫可靠性評價中抑制銅的擴散及氧化物膜的生長以確保可靠性。另外，此種絕緣膜不形成金屬間化合物，因而使得例如訊號損耗劣化等特性劣化問題為少的。亦即，由於銅電路及絕緣材料的表面不被蝕刻，因此可在不具有表面粗糙度的表面上確保高的緊密黏附力，此可有利於射頻訊號的傳輸。另外，絕緣層可藉由絕緣膜來彼此分開，以防止污染物或雜質移動。
以下將更詳細地闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
核心構件110可端視某些材料而改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。當配線層、通孔等形成於核心構件110中時，扇出型半導體封裝100A可用作疊層封裝(POP)型封裝。核心構件110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中，使得半導體晶片120與核心構件110間隔開預定距離。半導體晶片120的側表面可被核心構件110環繞。然而，此種形式僅為實例，並可進行各種修改以具有其他形式，且核心構件110可端視此種形式而執行另一功能。若必要，則可省略核心構件110，但讓扇出型半導體封裝100A包括核心構件110可更有利於確保本揭露中所預期的板級可靠性。
核心構件110可包括介電層111。可使用絕緣材料作為介電層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將無機填料及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料浸入熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。當使用例如包含玻璃纖維的預浸體等具有高剛性的材料作為介電層的材料時，核心構件110可用作對扇出型半導體封裝100A的翹曲進行控制的支撐構件。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。在此種情形中，舉例而言， 所述積體電路可為處理器晶片(更具體而言，應用處理器(AP))，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體等。另外，上述元件亦可彼此組合而配置。
半導體晶片120可以主動晶圓為基礎而形成。在此種情形中，本體121的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁(Al)等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲透入連接墊122的下表面的現象。亦可在其他需要的位置上進一步配置絕緣層(圖中未示出)等。半導體晶片120可為裸晶粒(bare die)，若必要則可進一步在半導體晶片120的主動面上形成重佈線層(圖中未示出)，並可將凸塊(圖中未示出)等連接至連接墊122。
包封體130可保護核心構件110、半導體晶片120等。包封體130的包封形式不受特別限制，但可為包封體130環繞核心構件110、半導體晶片120等的至少部分的形式。舉例而言，包封體130可覆蓋核心構件110以及半導體晶片120的非主動面，且可填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接構件140之間的至少一部分空間。同時，包封體130可填充貫穿孔110H，藉以充當黏合劑，並端視某些材料而減少半導體晶片120的彎曲(buckling)情況。
包封體130的材料不受特別限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將無機填料及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料浸入熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用感光成像介電樹脂作為絕緣材料。
連接構件140可對半導體晶片120的連接墊122進行重佈線。半導體晶片120的數十至數百個具有各種功能的連接墊122可藉由連接構件140進行重佈線，且可端視功能而藉由電性連接結構170與外部進行物理連接或電性連接。
連接構件140可包括：第一絕緣層141a，配置於核心構 件110上以及半導體晶片120的主動面上；第一重佈線層142a，配置於第一絕緣層141a上；第一通孔143a，將第一絕緣層141a與半導體晶片120的連接墊122彼此電性連接；第一絕緣膜144a，覆蓋第一絕緣層141a及第一重佈線層142a；第二絕緣層141b，配置於絕緣膜144a上；第二重佈線層142b，配置於第二絕緣層141b上；第二通孔143b，貫穿第二絕緣層141b，且將第一重佈線層142a與第二重佈線層142b彼此電性連接；第二絕緣膜144b，覆蓋第二絕緣層141b及第二重佈線層142b；第三絕緣層141c，配置於第二絕緣膜144b上；第三重佈線層142c，配置於第三絕緣層141c上；第三通孔143c，貫穿第三絕緣層141c，且將第二重佈線層142b與第三重佈線層142c彼此電性連接；以及第三絕緣膜144c，覆蓋第三絕緣層141c及第三重佈線層142c。
連接構件140的第一絕緣膜144a可存在於第一絕緣層141a與第二絕緣層141b之間的界面以及第一重佈線層142a與第二絕緣層141b之間的界面上，連接構件140的第二絕緣膜144b可存在於第二絕緣層141b與第三絕緣層141c之間的界面以及第二重佈線層142b與第三絕緣層141c之間的界面上，且連接構件140的第三絕緣膜144c可存在於第三絕緣層141c與鈍化層150之間的界面以及第三重佈線層142c與鈍化層150之間的界面上。第一絕緣膜144a、第二絕緣膜144b及第三絕緣膜144c中的每一者可包含矽系化合物。連接構件140可包括更大數目的絕緣層、重佈線層、通孔及絕緣膜，或包括更少數目的絕緣層、重佈線層、 通孔及絕緣膜。
在如上所述的根據例示性實施例的扇出型半導體封裝100A中，可在作為絕緣材料的絕緣層與作為金屬電路的重佈線層之間形成包含矽系化合物的薄絕緣膜。在此種情形中，即使在表面粗糙度幾乎不存在的狀態下，亦可確保絕緣材料與金屬電路之間的緊密黏附力。具體而言，此種絕緣膜相較於矽烷系有機塗層而言可確保高的熱穩定性，且可在堆疊絕緣材料的製程以及高溫可靠性評價中抑制銅的擴散及氧化物膜的生長以確保可靠性。另外，此種絕緣膜不形成金屬間化合物，因而使得例如訊號損耗劣化等特性劣化問題為少的。亦即，由於銅電路及絕緣材料的表面不被蝕刻，因此可在不具有表面粗糙度的表面上確保高的緊密黏附力，此可有利於射頻訊號的傳輸。另外，絕緣層可藉由絕緣膜來彼此分開，以防止污染物或雜質移動。
絕緣層141a、141b及141c中的每一者的材料可為絕緣材料。在此種情形中，除上述絕緣材料之外，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為所述絕緣材料。亦即，絕緣層141a、141b及141c可為感光性絕緣層。當絕緣層141a、141b及141c具有感光性質時，絕緣層141a、141b及141c可被形成為具有較小的厚度，且可更容易達成通孔143a、143b及143c的精密節距。絕緣層141a、141b及141c可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a、141b及141c為多層時，絕緣層141a、141b及141c的材料可為彼此相同，若必要則亦可 為彼此不同。絕緣層的數目可多於圖式中所示的數目。除各絕緣層141a、141b及141c、重佈線層142a、142b及142c以及絕緣膜144a、144b及144c以外的各圖案之間的絕緣厚度可為近似1微米至10微米。
重佈線層142a、142b及142c可用於對連接墊122實質上進行重佈線。重佈線層142a、142b及142c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142a、142b及142c可端視對應層的設計而執行各種功能。舉例而言，重佈線層142a、142b及142c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，重佈線層142a、142b及142c可包括通孔接墊圖案、電性連接結構接墊圖案等。重佈線層142a、142b及142c中的每一者可具有約0.5微米至15微米的厚度。
通孔143a、143b及143c可將形成於不同層上的重佈線層142a、142b及142c、連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。通孔143a、143b及143c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143a、143b及143c中的每一者可用導電材料完全填充，或者導電材料亦可沿著通孔孔洞中的每一者的壁形成。另外，通孔 143a、143b及143c中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀、圓柱形形狀等。
絕緣膜144a、144b及144c可提高絕緣層141a、141b及141c、鈍化層150以及重佈線層142a、142b及142c之間的緊密黏附力，且防止污染物及雜質在各個層之間移動。絕緣膜144a、144b及144c中的每一者可包含例如矽系無機化合物等矽系化合物。詳言之，絕緣膜144a、144b及144c中的每一者可包含氧化矽(例如SiO2)、氮化矽(例如SiNx)及氮氧化矽(例如SiOxNy、SiOxNyHz等)中的至少一種。絕緣膜144a、144b及144c中的每一者可由一或多種絕緣無機化合物構成，所述一或多種絕緣無機化合物例如為包括以下中的至少一種的一或多種矽系無機化合物：氧化矽(例如SiO2)、氮化矽(例如SiNx)及氮氧化矽(例如SiOxNy、SiOxNyHz等)。絕緣膜144a、144b及144c中的每一者可具有約0.01微米至0.5微米(更佳地約0.01微米至0.2微米)的厚度。在此厚度範圍內，絕緣膜144a、144b及144c可確保足夠的緊密黏附力且顯著減少副效應。絕緣膜144a、144b及144c中的每一者可包括多個層，所述多個層中的每一者的厚度可為約5奈米至100奈米，且絕緣膜144a、144b及144c中的每一者的最終厚度可為約0.01微米至0.5微米，更佳為約0.01微米至0.2微米，如上所述。
鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有暴露出連接構件140的重佈線層142c 的至少部分的開口151。在鈍化層150中形成的開口151之數目可為數十至數千個。鈍化層150的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將無機填料及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料浸入熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用阻焊劑(solder resist)。
凸塊下金屬層160可提高電性連接結構170的連接可靠性，以提高扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151而被暴露出的連接構件150的重佈線層142c。可藉由任何習知金屬化方法，使用任何習知導電金屬(例如金屬)在鈍化層150的開口151中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可將扇出型半導體封裝100A外部物理連接或電性連接。舉例而言，扇出型半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非特別受限於此。電性連接結構170中的每一者可為接腳(land)、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形 成為多層結構時，電性連接結構170可包含銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構170並非僅限於此。
電性連接結構170的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊122的數目而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可更加優異。
電性連接結構170中的至少一者可配置在扇出區中。所述扇出區是指配置有半導體晶片120的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
與此同時，儘管圖式中未示出，然而若有必要，則可在貫穿孔110H的壁上形成金屬薄膜以散熱或阻擋電磁波。另外，若有必要，則在貫穿孔110H中可配置執行相同功能或不同功能的多個半導體晶片120。另外，若有必要，則在貫穿孔110H中可配置 單獨的被動組件，例如電感器、電容器等。另外，若有必要，則在鈍化層150的表面上可配置被動組件，例如包括電感器、電容器等的表面安裝技術(surface mounting technology，SMT)組件。
圖11為示出製造圖9的扇出型半導體封裝的連接構件的製程的示意圖。
參照圖11，可首先在第一絕緣層141a上形成第一晶種層142-1a。第一晶種層142-1a可藉由利用濺鍍等的鍍覆製程來形成。第一晶種層142-1a可為包含Ti、Cu、TiO2、Ta、TaO2等的一個層或多個層，但並非僅限於此。然後，可使用乾膜等藉由任何習知的鍍覆方法在第一晶種層142-1a上形成第一鍍覆層142-2a，且可藉由蝕刻方法將第一晶種層142-1a的除圖案以外的部分移除。結果，可形成第一重佈線層142a。然後，可使用例如矽系無機化合物等上述矽系化合物在第一絕緣層141a及第一重佈線層142a上形成覆蓋第一絕緣層141a及第一重佈線層142a的第一絕緣膜144a。第一絕緣膜144a可藉由電漿沈積方法而形成。電漿沈積方法可為電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)、感應耦合電漿(inductively coupled plasma，ICP)方法、濺鍍、蒸鍍等。然後，可藉由任何習知的層疊方法在第一絕緣層144a上形成第二絕緣層141b。然後，可藉由微影方法等在第二絕緣層141b中形成第二通孔孔洞143bh。然後，可藉由乾式蝕刻方法或濕式蝕刻方法來移除被第二通孔孔洞143bh暴露出的第一絕緣膜144a，以形成開口144ah從而暴露出 第一重佈線層142a。第一絕緣膜144a可在被蝕刻之後利用含有鐵離子的清潔劑經受表面清潔製程，或者可在電漿處理時被蝕刻同時經受表面清潔製程。
然後，可在第二絕緣層141b、第一重佈線層142a及第二通孔孔洞143bh上形成第二晶種層142b-1及143b-1。第二晶種層142b-1及143b-1可藉由利用濺鍍等的鍍覆製程來形成。第二晶種層142b-1及143b-1中的每一者可為包含Ti、Cu、TiO2、Ta、TaO2等的一個層或多個層，但並非僅限於此。然後，可使用乾膜210等藉由任何習知的鍍覆方法在第二晶種層142b-1及143b-1上形成第二鍍覆層142b-2及143b-2，且可藉由蝕刻製程移除第二晶種層142b-1的除圖案以外的部分。結果，可形成第二重佈線層142b及第二通孔143b。然後，可使用例如矽系無機化合物等矽系化合物在第二絕緣層141b及第二重佈線層142b上形成覆蓋第二絕緣層141b及第二重佈線層142b的第二絕緣膜144b。第二絕緣膜144b可藉由電漿沈積方法而形成。電漿沈積方法可為電漿增強型化學氣相沈積、感應耦合電漿方法、濺鍍、蒸鍍等。後續製程為對上述製程進行重複的製程，且因此省略其詳細說明。
圖12A及圖12B為示出圖9的扇出型半導體封裝的連接構件的絕緣膜的各種形式的示意性剖視圖。
參照圖12A及圖12B，如上所述，重佈線層142中的每一者可包括晶種層142-1及鍍覆層142-2。在此種情形中，絕緣膜144可如圖12A所示包括一個層144-1，或者如圖12B所示包括多 個層144-1及144-2。層144-1及144-2中的每一者可包含例如矽系無機化合物等矽系化合物。舉例而言，層144-1及144-2中的每一者可包含氧化矽(例如SiO2)、氮化矽(例如SiNx)及氮氧化矽(例如SiOxNy、SiOxNyHz等)中的至少一種，如上所述。層144-1及144-2中的每一者的厚度如上所述可為約5奈米至100奈米，且絕緣膜的最終厚度可具有約0.01微米至0.5微米，更佳為約0.01微米至0.2微米。
圖13為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖13，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100B中，核心構件110可包括：第一介電層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌入於第一介電層111a中；第二配線層112b，配置於第一介電層111a的與第一介電層111a的嵌入有第一配線層112a的一個表面相對的另一表面上；第二介電層111b，配置於第一介電層111a上且覆蓋第二配線層112b；以及第三配線層112c，配置於第二介電層111b上。第一配線層112a、第二配線層112b及第三配線層112c可電性連接至連接墊122。第一配線層112a及第二配線層112b以及第二配線層112b及第三配線層112c可經由分別貫穿第一介電層111a及第二介電層111b的第一通孔113a及第二通孔113b彼此電性連接。
當第一配線層112a嵌入於第一介電層111a中時，因第 一配線層112a的厚度而產生的台階可顯著地減小，且連接構件140的絕緣距離可因而成為固定的。亦即，自連接構件140的第一重佈線層142a至第一介電層111a的下表面的距離與自連接構件140的第一重佈線層142a至半導體晶片122的連接墊122的距離之間的差值可小於第一配線層112a的厚度。因此，可容易達成連接構件140的高密度配線設計。
核心構件110的第一配線層112a的下表面可配置在高於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一重佈線層142a與核心構件110的第一配線層112a之間的距離可大於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於第一配線層112a可凹陷於第一介電層111a中。如上所述，當第一配線層112a凹陷於第一介電層111a中進而使得第一介電層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一配線層112a的現象。核心構件110的第二配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。核心構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於核心構件110中的第二配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、112b及112c的厚度可大於連接構件140的重佈線層142a、142b及142c的厚度。由於核心構件110的厚度可等於或大於半導體晶片120的厚度，因此配 線層112a、112b及112c可端視核心構件110的規格而被形成為具有大的尺寸。另一方面，連接構件140的重佈線層142a、142b、142c可被形成為具有相較於配線層112a、112b及112c的尺寸而言相對較小的尺寸以達成薄度。
介電層111a及111b中的每一者的材料不受特別限制。舉例而言，可使用絕緣材料作為介電層111a及111b中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將無機填料及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料浸入熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用感光成像介電樹脂作為絕緣材料。
配線層112a、112b及112c可用於對半導體晶片120的連接墊122進行重佈線。配線層112a、112b及112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、112b及112c可視對應層的設計而執行各種功能。舉例而言，配線層112a、112b及112c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，配線層112a、112b及112c可包括通孔接 墊、焊線接墊(wire pad)、電性連接結構接墊等。
通孔113a及113b可將形成於不同層上的配線層112a、112b及112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及113b中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。另外，通孔113a及113b中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀、圓柱形形狀等。當第一通孔113a的孔洞形成時，第一配線層112a的一些接墊可充當終止元件(stopper)，因此，可有利於第一通孔113a中的每一者具有上表面寬度大於下表面寬度的錐形形狀的製程。在此種情形中，第一通孔113a可與第二配線層112b的接墊圖案整合於一起。另外，當第二通孔113b的孔洞形成時，第二配線層112b的一些接墊可充當終止元件，因此，可有利於第二通孔113b中的每一者具有上表面寬度大於下表面寬度的錐形形狀的製程。在此種情形中，第二通孔113b可與第三配線層112c的接墊圖案整合於一起。
其他配置(例如，參照圖9至圖12闡述的內容)可適用於根據另一例示性實施例的半導體封裝100B，且因此省略其與上述重疊的詳細說明。
圖14為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖14，在根據本揭露中的另一例示性實施例的扇出 型半導體封裝100C中，核心構件110可包括：第一介電層111a；第一配線層112a及第二配線層112b，分別配置於第一介電層111a的相對表面上；第二介電層111b，配置於第一介電層111a上且覆蓋第一配線層112a；第三配線層112c，配置於第二介電層111b上；第三介電層111c，配置於第一介電層111a上且覆蓋第二配線層112b；以及第四配線層112d，配置於第三介電層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122。由於核心構件110可包括大量的配線層112a、112b、112c及112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。與此同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一介電層111a、第二介電層111b及第三介電層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一介電層111a的厚度可大於第二介電層111b及第三介電層111c的厚度。第一介電層111a基本上可為相對厚的以維持剛性，且第二介電層111b及第三介電層111c可被引入以形成數目較多的配線層112c及112d。第一介電層111a所包含的絕緣材料可不同於第二介電層111b及第三介電層111c的絕緣材料。舉例而言，第一介電層111a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二介電層111b及第三介電層111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一介電層111a 的材料以及第二介電層111b及第三介電層111c的材料並非僅限於此。相似地，貫穿第一介電層111a的第一通孔113a的直徑可大於分別貫穿第二介電層111b與第三介電層111c的第二通孔113b與第三通孔113c的直徑。
核心構件110的第三配線層112c的下表面可配置在低於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一重佈線層142a與核心構件110的第三配線層112c之間的距離可小於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於，第三配線層112c可在第二介電層111b上被配置成突出形式，因而會接觸連接構件140。核心構件110的第一配線層112a及第二配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。由於核心構件110可被形成為具有與半導體晶片120的厚度對應的厚度，因此形成於核心構件110中的第一配線層112a及第二配線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142a、142b及142c的厚度。由於核心構件110的厚度可等於或大於半導體晶片120的厚度，因此配線層112a、112b、112c及112d亦可被形成為具有大的尺寸。另一方面，連接構件140的重佈線層142a、142b及142c可被形成為具有相對小的尺寸以達成薄度。
其他配置(例如，參照圖9至圖12闡述的內容)可適用於根據另一例示性實施例的半導體封裝100C，且因此省略其與上述重疊的詳細說明。
如上所述，根據本揭露中的例示性實施例，可提供一種扇出型半導體封裝，其中在用於對半導體晶片的連接墊進行重佈線的連接構件中，絕緣材料與金屬電路之間的緊密黏附力可得到提高，耐熱特性可為高，且金屬的擴散可得到抑制。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (20)

  1. 一種半導體封裝，包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊，且所述半導體晶片包括第一鈍化層，所述第一鈍化層配置於所述主動面上且暴露出所述連接墊的至少部分；包封體，包封所述半導體晶片的至少部分；以及連接構件，包括第一絕緣層、第一重佈線層、第一通孔及第一絕緣膜，所述第一絕緣層配置於所述半導體晶片的所述主動面上，所述第一重佈線層配置於所述第一絕緣層上，所述第一通孔貫穿所述第一絕緣層且將所述連接墊與所述第一重佈線層彼此電性連接，所述第一絕緣膜覆蓋所述第一絕緣層及所述第一重佈線層，其中所述第一絕緣膜包括矽系化合物，所述第一鈍化層與所述第一絕緣膜彼此間隔開，且所述第一絕緣層配置於所述第一鈍化層與所述第一絕緣膜之間的至少部分上。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述矽系化合物包括矽系無機化合物。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述矽系無機化合物包括氧化矽、氮化矽或氮氧化矽。
  4. 如申請專利範圍第2項所述的半導體封裝，其中所述矽系無機化合物包括選自由SiO2、SiOxNy、SiNx及SiOxNyHz組成的群組中的至少一種。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣膜包括多層結構。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣層包含感光成像介電質(PID)。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述第一重佈線層包含銅(Cu)。
  8. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件更包括第二絕緣層、第二重佈線層、第二通孔及第二絕緣膜，所述第二絕緣層配置於所述第一絕緣膜上，所述第二重佈線層配置於所述第二絕緣層上，所述第二通孔貫穿所述第二絕緣層且將所述第一重佈線層與所述第二重佈線層彼此電性連接，所述第二絕緣膜覆蓋所述第二絕緣層及所述第二重佈線層，且所述第一絕緣膜配置於所述第一絕緣層與所述第二絕緣層之間的界面以及所述第一重佈線層與所述第二絕緣層之間的界面上。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述第一絕緣膜不存在於所述第一重佈線層的與所述第二通孔接觸的表面上。
  10. 如申請專利範圍第8項所述的半導體封裝，其中所述連接構件更包括：第三絕緣層、第三重佈線層、第三通孔及第三絕緣膜，所述第三絕緣層配置於所述第二絕緣膜上，所述第三重佈線層配置於所述第三絕緣層上，所述第三通孔貫穿所述第三絕緣層且將所述第二重佈線層與所述第三重佈線層彼此電性連接，所述第三絕緣膜覆蓋所述第三絕緣層及所述第三重佈線層，所述第二絕緣膜配置於所述第二絕緣層與所述第三絕緣層之間的界面以及所述第二重佈線層與所述第三絕緣層之間的界面上，且所述半導體封裝更包括第二鈍化層，所述第二鈍化層配置於所述第三絕緣膜上且具有暴露出所述第三重佈線層的部分的開口。
  11. 如申請專利範圍第10項所述的半導體封裝，其中所述第二鈍化層的所述開口中的一或多者配置於扇出區中。
  12. 如申請專利範圍第8項所述的半導體封裝，其中所述第一絕緣膜的厚度小於所述第一絕緣層的厚度及所述第二絕緣層的厚度。
  13. 如申請專利範圍第1項所述的半導體封裝，更包括具有貫穿孔的核心構件，其中所述半導體晶片配置於所述核心構件的所述貫穿孔中。
  14. 如申請專利範圍第13項所述的半導體封裝，其中所述核心構件包括第一介電層、第一配線層及第二配線層，所述第一配線層接觸所述連接構件且嵌入於所述第一介電層中，所述第二配線層配置於所述第一介電層的與所述第一介電層的其中嵌入有所述第一配線層的一個表面相對的另一表面上，且所述第一配線層及所述第二配線層電性連接至所述連接墊。
  15. 如申請專利範圍第14項所述的半導體封裝，其中所述核心構件更包括第二介電層及第三配線層，所述第二介電層配置於所述第一介電層上且覆蓋所述第二配線層，所述第三配線層配置於所述第二介電層上，且所述第三配線層電性連接至所述連接墊。
  16. 如申請專利範圍第13項所述的半導體封裝，其中所述核心構件包括第一介電層以及分別配置於所述第一介電層的相對表面上的第一配線層及第二配線層，且所述第一配線層及所述第二配線層電性連接至所述連接墊。
  17. 如申請專利範圍第16項所述的半導體封裝，其中所述核心構件更包括第二介電層及第三配線層，所述第二介電層配置於所述第一介電層上且覆蓋所述第一配線層，所述第三配線層配置於所述第二介電層上，且所述第三配線層電性連接至所述連接墊。
  18. 如申請專利範圍第17項所述的半導體封裝，其中所述核心構件更包括第三介電層及第四配線層，所述第三介電層配置於所述第一介電層上且覆蓋所述第二配線層，所述第四配線層配置於所述第三介電層上，且所述第四配線層電性連接至所述連接墊。
  19. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣膜由絕緣無機化合物構成。
  20. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣膜具有0.01微米至0.2微米的厚度。
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