TW201917837A - 半導體封裝 - Google Patents

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Abstract

一種半導體封裝包括：半導體晶片，具有連接墊；連接構件，具有上面配置有所述半導體晶片的第一表面及與所述第一表面相對的第二表面，且包括絕緣構件及形成於所述絕緣構件上且電性連接至所述連接墊的重佈線層；包封體，配置於所述連接構件的所述第一表面上且包封所述半導體晶片；以及障壁層，配置於所述連接構件的所述第二表面上且包括含有氟的有機層。

Description

半導體封裝
本揭露是有關於一種半導體封裝。 [相關申請案的交叉參照]
本申請案主張2017年10月19日在韓國智慧財產局中提出申請的韓國專利申請案第10-2017-0136062號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
半導體封裝被不斷要求在形狀方面進行薄化及輕化，且被要求以在功能方面需要複雜性及多功能性的系統級封裝（system in package，SiP）形式實施。隨著此種發展趨勢，近來盛行一種扇出型晶圓級封裝（fan-out wafer level package，FOWLP），且已進行藉由對FOWLP施加若干種技術來嘗試滿足半導體封裝的要求。
出於使半導體封裝薄且輕的目的，亟需減小傳送電性訊號的電路圖案的厚度與覆蓋電路圖案的絕緣層的厚度此二者。隨著絕緣層的厚度的減小，與例如緊密黏合（close adhesion）、耐化學性（chemical resistance）、耐熱性（heat resistance）、透濕性（moisture permeability）等的此種特徵相關的可靠性已更加難以得到滿足。
本揭露的態樣可提供可藉由改善絕緣構件的水蒸氣滲透性及透氣性來解決造成可靠性降低（例如電路圖案的腐蝕）之成因的一種半導體封裝。
根據本揭露的態樣，可提供將新的障壁層引入至用於重佈線結構的絕緣構件的表面上以改善半導體封裝之可靠性的一種半導體封裝。
根據本揭露的態樣，一種半導體封裝可包括：半導體晶片，具有連接墊；連接構件，具有上面配置有所述半導體晶片的第一表面及與所述第一表面相對的第二表面，且包括絕緣構件及配置於所述絕緣構件中且電性連接至所述連接墊的重佈線層；包封體，配置於所述連接構件的所述第一表面上且包封所述半導體晶片；以及障壁層，配置於所述連接構件的所述第二表面上且包括含有氟的有機層。
根據本揭露的另一態樣，一種半導體封裝可包括：半導體晶片，具有連接墊；連接構件，具有上面配置有所述半導體晶片的第一表面及與所述第一表面相對的第二表面，且包括絕緣構件、配置於所述絕緣構件中且電性連接至所述連接墊的重佈線層、及連接至所述重佈線層且在所述第二表面上提供連接區的凸塊下冶金（underbump metallurgy，UBM）層；包封體，配置於所述連接構件的所述第一表面上且包封所述半導體晶片；電性連接結構，配置於所述連接構件的所述第二表面上且連接至所述凸塊下冶金層的所述連接區；以及多層障壁，具有配置於所述連接構件的所述第二表面上的有機層及配置於所述有機層上的無機層。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不特別受上述所定義的方向限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」的概念包括物理連接及物理斷接。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為示出電子裝置系統的一實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如中央處理單元（central processing unit，CPU））、圖形處理器（例如圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起與彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未示出）、視訊編解碼器（未示出）、功率放大器（未示出）、羅盤（未示出）、加速度計（未示出）、陀螺儀（未示出）、揚聲器（未示出）、大容量儲存單元（例如硬碟驅動機）（未示出）、光碟（compact disk，CD）驅動機（未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（未示出）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身不能充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片不被單獨使用，而是於電子裝置等中封裝並以封裝狀態使用。
由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖，且圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可能為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳送並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中的所有輸入/輸出端子皆需要配置於半導體晶片內部，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量輸入/輸出端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖，且圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301再次重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造製程中，可在於半導體晶片2120外側形成包封體2130之後形成連接構件2140。在此種情形中，自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及所述重佈線層執行連接構件2140的製程，且因此通孔2143的寬度可隨著其變得半導體晶片而變小（參見放大區）。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝在電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更緊湊的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照所附圖式詳細闡述藉由在絕緣構件的表面上形成能夠減少水蒸氣及氣體的滲透的障壁層來改善高溫/高濕可靠性的一種半導體晶片。
圖9為示出根據本揭露中的例示性實施例的半導體封裝的側剖面圖，且圖10A及圖10B分別為示出圖9中所示半導體封裝的平面圖及仰視圖。
參照圖9及圖10A，根據本例示性實施例的半導體封裝100A可包括：核心構件110，具有空腔110H；連接構件140，具有上面配置有核心構件110的第一表面及與所述第一表面相對的第二表面，且包括重佈線層145；半導體晶片120，配置於核心構件110的空腔110H中且具有連接至重佈線層145的連接墊122；以及包封體130，包封核心構件110及半導體晶片120。
如圖9中所示，在連接構件140的第二表面上可配置有電性連接結構170。連接構件100可包括凸塊下冶金（UBM）層160，凸塊下冶金層160將電性連接結構170與重佈線層145彼此連接。
可在連接構件140的第二表面上配置障壁層180。障壁層180可配置於絕緣構件141的最外表面上，且可有效地防止水蒸氣及氣體（例如氧氣）向內部滲透。
本例示性實施例中所使用的障壁層180可具有多層障壁結構，所述多層障壁結構包括有機層181及配置於有機層181上的無機層185。
有機層181可由含有氟的有機材料形成。無機層185自身可不僅用於防止水蒸氣及氧氣的滲透，而且可用於在例如迴焊製程（reflow process）等高溫環境中保護有機層181。
舉例而言，含有氟的有機層181可包括選自由CF4 、C4 F8 及氟烷基矽烷組成的群組中的至少一者。可用作有機層181的材料的氟烷基矽烷可包括具有一或多個氟原子及約1個至約12個碳原子的氟烷基矽烷，但並非僅限於此。舉例而言，有機層181可包括滿足R-Si-Fx Cy OH的有機材料。此處，由R表示的官能基可包括烷基、氟烷基、丙烯酸基、甲基丙烯酸基、乙烯基、環氧基、胺基、及苯胺基，但並非僅限於此。在另一實例中，有機層181可包括苝（perylene）。
舉例而言，無機層185可包括選自由氧化矽、氮化矽、及氮氧化矽組成的群組中的至少一者。無機層185可藉由化學氣相沈積（chemical vapor deposition，CVD）、濺鍍（sputtering）、或蒸鍍（evaporation）來形成。
本例示性實施例中所使用的障壁層180的透氧性可為0.01立方厘米/平方米/天（cc/m2 /day）或低於0.01立方厘米/平方米/天，較佳地為0.001立方厘米/平方米/天或低於0.001立方厘米/平方米/天。此處，透氧性可為在35℃的溫度下及在0%的相對濕度下使用可自馬肯公司（MOCON Company）購得的OX-TRAN 2/20所量測的值。
本例示性實施例中所使用的障壁層180的水蒸氣滲透性可為0.1克/平方米/天（g/m2 /day）或低於0.1克/平方米/天，較佳地為0.01克/平方米/天或低於0.01克/平方米/天。此處，水蒸氣滲透性可為使用可自馬肯公司購得的PERMATRAN-W3/31在37.8°C的溫度下及在100%的相對濕度下量測48小時的值。
有機層181的厚度t1可在自0.01微米（μm）至0.5微米的範圍內，且無機層182的厚度t2可在自0.01微米至0.5微米的範圍內。亦即，障壁層180的整個厚度可在自0.02微米至2微米的範圍內。在實例中，有機層的厚度t1可大於無機層的厚度t2。
如圖9及圖10B中所示，障壁層180可配置於連接構件140的第二表面上除電性連接結構170之外的區中。障壁層180可形成於與連接構件140的第二表面的除電性連接結構170之外的區域的50%相等或大於所述區域的50%的區域之上，以預期達到充分的效果。
在本例示性實施例中，連接構件140可具有三層式重佈線結構，所述三層式重佈線結構包括：第一配線層，具有第一配線圖案142a及第一通孔143a；第二配線層，具有第二配線圖案142b及第二通孔143b；以及第三配線層，具有第三配線圖案142c及第三通孔143c。
詳言之，連接構件140可包括：第一絕緣層141a，配置於核心構件110及半導體晶片120的第一表面上；第一配線圖案142a，配置於第一絕緣層141a上；第一通孔143a，將第一絕緣層141a與半導體晶片122的連接墊122彼此連接；第二絕緣層141b，配置於第一絕緣層141a上且覆蓋第一配線圖案142a；第二配線圖案142b，配置於第二絕緣層141b上；第二通孔143b，貫穿第二絕緣層141b且將第一配線圖案142a與第二配線圖案142b彼此連接；第三絕緣層141c，配置於第二絕緣層141b上且覆蓋第二配線圖案142b；第三配線圖案142c，配置於第三絕緣層141c上；以及第三通孔143c，貫穿第三絕緣層141c且將第二配線圖案142b與第三配線圖案142c彼此電性連接。
在下文中，將更詳細闡述根據本例示性實施例的半導體封裝100A中所包括的各個組件。
核心構件110可維持半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。重佈線層145（諸如配線圖案及通孔）可被引入至核心構件110上。在此種情形中，半導體封裝100A可用作疊層封裝（POP）型扇出型封裝（參見圖11及圖13）。半導體晶片120可配置於空腔110H中，使得半導體晶片120與核心構件110的側壁以預定距離隔開。半導體晶片120的側表面可被核心構件110環繞。然而，此種形式僅為實例，並可經各式修改以具有其他形式，而核心構件110可依此種形式執行另一功能。在一些例示性實施例中，核心構件110可被省略。
核心構件110可包括絕緣層。絕緣層的材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素增層膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。當具有高剛性的材料（例如包括玻璃纖維等的預浸體）被用作為絕緣層的材料時，核心構件110可用作為用於控制半導體封裝100A的翹曲的支撐構件。
半導體晶片120可為設置為將數百至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路（IC）。在此種情形中，舉例而言，所述積體電路可為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（比如中央處理單元）、圖形處理器（比如圖形處理單元）、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路（ASIC）等，或可為記憶體晶片，例如揮發性記憶體（比如動態隨機存取記憶體）、非揮發性記憶體（比如唯讀記憶體）、快閃記憶體等。另外，上述元件亦可彼此組合而配置。
半導體晶片120可以主動晶圓為基礎而形成。在此種情形中，半導體晶片121的本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁（Al）等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可相對於包封體130的下表面具有台階。因此，在一定程度上可防止包封體130滲入連接墊122的下表面的現象。亦可在其他需要的位置上進一步配置絕緣層（未示出）等。半導體晶片120可為裸露晶粒（bare die），可進一步在半導體晶片120的第一表面（上面形成有連接墊122的表面）上形成重佈線層（未示出），並可將凸塊（未示出）等連接至連接墊122。
可提供包封體130以保護核心構件110及例如半導體晶片120等電子組件。包封體130的包封形式不受特別限制，但可為包封體130環繞核心構件110、半導體晶片120等的至少部分的形式。舉例而言，包封體130可覆蓋核心構件110以及半導體晶片120的上表面，且可填充空腔110H的壁與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接構件140之間的空間的至少一部分。同時，包封體130可填充空腔110H，藉以充當黏合劑，並視特定材料而定減少半導體晶片120的彎曲（buckling）情況。
舉例而言，以下材料可用作為包封體130的材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂及熱塑性樹脂與無機填料一起浸入例如玻璃纖維等的核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。在一些例示性實施例中，亦可使用感光成像介電樹脂作為包封體130的材料。
連接構件140可對半導體晶片120的連接墊122進行重佈線。具有各種功能的半導體晶片120的數十至數百個連接墊122可藉由連接構件140進行重佈線，且可視功能而定藉由電性連接結構170與外部進行物理連接或電性連接。
連接構件140可配置於核心構件110及半導體晶片120的第一表面上，且除根據本例示性實施例的三層式配線結構以外，可具有另一多層重佈線結構，且在一些例示性實施例中，重佈線結構可包括單層（即，一配線圖案+一通孔）。
連接構件140中所使用的絕緣構件141可包括第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d。除以上所述的絕緣材料以外，第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d亦可由例如感光成像介電樹脂等的感光性絕緣材料形成。當第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d具有感光性質時，第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d中的每一者可被形成為具有較小的厚度，且可更容易達成第一通孔143a、第二通孔143b、及第三通孔143c中的每一者的精密間距。然而，隨著第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d中的每一者的厚度的減小，水蒸氣滲透性及/或透氧性可能相對地增大。因此，在可由例如銅等金屬形成的重佈線層145中可能出現例如離子遷移（ion migration）或產生氧化物膜等問題。為防止此種問題，本例示性實施例中所使用的障壁層180可減少因滲透通過絕緣構件的氧氣、水蒸氣等而造成的不良影響。
第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d可為包括絕緣樹脂及無機填料的感光性絕緣層。舉例而言，以絕緣材料計，所述絕緣層中的每一者中的無機填料的含量可為10重量%（wt%）或小於10重量%。當第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d為多層時，第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d的材料可為彼此相同，且亦可為彼此不同。第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d可取決於所使用的製程彼此整合，進而使得各絕緣層之間的邊界可為不明顯。
在除第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c以外的圖案之間，第一絕緣層141a、第二絕緣層141b、第三絕緣層141c、及第四絕緣層141d中的每一者的厚度可為大約1微米至10微米。
第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c可用於與第一通孔143a、第二通孔143b、及第三通孔143c一起對連接墊122進行重佈線。第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c可視對應層的設計而定執行各種功能。舉例而言，第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c可包括通孔接墊圖案、電性連接結構接墊圖案等。第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c中的每一者可具有約0.5微米至15微米的厚度。
第一通孔143a、第二通孔143b、及第三通孔143c可用於以垂直方向將形成於不同層上的第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c、連接墊122等彼此連接。第一通孔143a、第二通孔143b、及第三通孔143c中的每一者可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一通孔143a、第二通孔143b、及第三通孔143c中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。另外，第一通孔143a、第二通孔143b、及第三通孔143c中的每一者可具有在相關技術中習知的任何形狀，諸如錐形、圓柱形等。
在本例示性實施例中，可省略用於保護連接構件140免受外部物理性或化學性損傷等的鈍化層，且障壁層180可被引入至第四絕緣層141d的表面（其為上面形成有凸塊下冶金層160的最外層）上，但本例示性實施例並非僅限於此。
凸塊下冶金層160可改善電性連接結構170的連接可靠性，以改善半導體封裝100A的板級可靠性。凸塊下冶金層160可連接至經由第四絕緣層141d的開口h而暴露出的連接構件140的重佈線層145。可藉由任何習知金屬化方法，使用任何習知導電材料（例如金屬）在開口h中形成凸塊下冶金層160，但並非僅限於此。
電性連接結構170可在外部物理連接或電性連接半導體封裝100A。舉例而言，半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由導電材料形成，例如焊料等。然而，此僅為實例，且電性連接結構170中的每一者的材料並不特別受限於此。電性連接結構170中的每一者可為接腳、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。電性連接結構170的數量、間隔、配置形式等不受特別限制，但可由熟習此項技術者視設計細節而定充分修改。舉例而言，電性連接結構170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一者可配置於扇出區中。扇出區指代半導體晶片120所配置的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維內連（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等，扇出型封裝可被製造成具有較小的厚度。
同時，儘管圖式中未示出，必要時，空腔110H的壁上可形成金屬薄膜以散熱或阻擋電磁波。在一些例示性實施例中，必要時，空腔110H中可配置執行彼此相同或彼此不同的功能的多個半導體晶片120。在一些例示性實施例中，空腔110H中可配置單獨的被動組件，例如電感器、電容器等。在一些例示性實施例中，鈍化層150的表面上可配置被動組件，例如包括電感器、電容器等的表面安裝技術（surface mounting technology，SMT）組件。
圖11為示出根據本揭露中的另一例示性實施例的半導體封裝的側剖面圖。
參照圖11，可理解，除半導體封裝100B包括具有配線結構的核心構件110且障壁層作為單個層而一直形成至電性連接結構的表面之外，根據本例示性實施例的半導體封裝100B具有與圖9中所示結構相似的結構。除非明確地進行相反的闡述，否則可參照對圖9中所示半導體封裝100A的相同組件或相似組件的說明來理解根據本例示性實施例的組件。
在本例示性實施例中，核心構件110可包括：第一介電層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌入第一介電層111a中；第二配線層112b，配置於第一介電層111a的另一表面上，所述另一表面與有第一配線層112a嵌入的第一介電層111a的一個表面相對；第二介電層111b，配置於第一介電層111a上且覆蓋第二配線層112b；以及第三配線層112c，配置於第二介電層111b上。第一配線層112a、第二配線層112b、及第三配線層112c可電性連接至連接墊122。分別而言，第一配線層112a與第二配線層112b可經由貫穿第一介電層111a的第一通孔113a而彼此電性連接，而第二配線層112b與第三配線層112c可經由貫穿第二介電層111b的第二通孔113b而彼此電性連接。
當如在本例示性實施例中第一配線層112a嵌入第一介電層111a中時，因第一配線層112a的厚度而產生的台階可顯著地減小，且連接構件140的絕緣距離可因此成為恆定。亦即，自連接構件140的第一配線圖案142a至第一介電層111a的下表面的距離以及自連接構件140的第一配線圖案142a至半導體晶片120的連接墊122的距離，此兩者之間的差值可小於第一配線層112a的厚度。因此，可容易達成連接構件140的高密度配線設計。
核心構件110的第一配線層112a的下表面所配置的水平高度可高於半導體晶片120的連接墊122的下表面。另外，連接構件140的第一配線圖案142a與核心構件110的第一配線層112a之間的距離可大於連接構件140的第一配線圖案142a與半導體晶片120的連接墊122之間的距離。原因在於第一配線層112a可凹陷於第一介電層111a中。
如上所述，當第一配線層112a凹陷於第一介電層111a中，進而使得第一介電層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一配線層112a的現象。核心構件110的第二配線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。核心構件110可以對應於半導體晶片120的厚度的厚度形成。因此，核心構件110中所形成的第二配線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。
核心構件110的第一配線層112a、第二配線層112b、及第三配線層112c的厚度可大於連接構件140的配線圖案142a、配線圖案142b、及配線圖案142c的厚度。由於核心構件110的厚度可等於或大於半導體晶片120的厚度，因此配線層112a、配線層112b、及配線層112c可視核心構件110的規格而定形成為具有大尺寸。另一方面，考量薄度（thinness），連接構件140的第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c的尺寸可形成為相對上小於第一配線層112a、第二配線層112b、及第三配線層112c的尺寸。
第一介電層111a及第二介電層111b中的每一者的材料並無特別限制，但可為例如以下材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂及熱塑性樹脂與無機填料一起浸入例如玻璃纖維等的核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。在一些例示性實施例中，亦可使用感光成像介電樹脂作為第一介電層111a及第二介電層111b中的每一者的材料。
第一配線層112a、第二配線層112b、及第三配線層112c可用於對半導體晶片120的連接墊122進行重佈線。舉例而言，第一配線層112a、第二配線層112b、及第三配線層112c可包括銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一配線層112a、第二配線層112b、及第三配線層112c可視對應層的設計而定執行各種功能。舉例而言，第一配線層112a、第二配線層112b、及第三配線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，第一配線層112a、第二配線層112b、及第三配線層112c可包括通孔接墊、配線接墊、電性連接結構接墊等。
第一通孔113a及第二通孔113b可將形成於不同層上的第一配線層112a、第二配線層112b、及第三配線層112c彼此電性連接，從而在核心構件110中形成電性通路（electrical path）。第一通孔113a及第二通孔113b中的每一者的材料可為導電材料。
第一通孔113a及第二通孔113b中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。另外，第一通孔113a及第二通孔113b中的每一者可具有在相關技術中習知的任何形狀，諸如錐形、圓柱形等。當第一通孔113a的孔洞形成時，第一配線層112a的一些接墊可充當終止元件。讓第一通孔113a中的每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在此種情形中，第一通孔113a可與第二配線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二配線層112b的一些接墊可充當終止元件，且因此，讓第二通孔113b中的每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在此種情形中，第二通孔113b可與第三配線層112c的接墊圖案整合。
本例示性實施例中所使用的障壁層181可具有與上述例示性實施例不同的單層結構，且當障壁層181具有單層結構時，障壁層181可為含有氟的有機障壁層181。
舉例而言，含有氟的有機障壁層181可包括選自由CF4 、C4 F8 及氟烷基矽烷組成的群組中的至少一者。可用作有機障壁層181的材料的氟烷基矽烷可包括具有一或多個氟原子及約1個至約12個碳原子的氟烷基矽烷，但並非僅限於此。在另一實例中，有機障壁層181可包括苝。
與上述例示性實施例不同，有機障壁層181可形成於連接構件的第二表面上以覆蓋電性連接結構170的表面。可在形成電性連接結構170之後執行形成有機障壁層181的製程。
在本例示性實施例中，儘管有機障壁層181是由絕緣材料形成，然而有機障壁層181的配置於電性連接結構170上的部分可藉由控制有機障壁層181的厚度而在迴焊製程中熱分解。
圖12A及圖12B為闡述在主板上安裝圖11中所示半導體封裝的製程的剖面圖。
首先，如圖12A中所示，可在電子裝置的主板250上安裝根據本例示性實施例的半導體封裝100B以使電性連接結構170連接至電路圖案220。電路圖案220可包括分別安置於板本體（board body）210的上表面及下表面上的第一圖案220a及第二圖案220b、以及將第一圖案220a與第二圖案220b彼此連接的導電通孔220c。有機障壁層181可形成於連接構件140的下表面上，且延伸至配置於電路圖案220上的電性連接結構170的表面。
接著，如圖12B中所示，可執行迴焊製程。在迴焊製程中，可將電性連接結構170熔化且貼附至第一圖案220a，且在此種熔化製程中，存在於電性連接結構170的表面上的有機障壁層181可進行熱分解及移除。另一方面，有機障壁層181可仍保持於連接構件140的下表面上以有效地防止氧氣及/或水蒸氣滲透入連接構件140。
可以0.2微米或小於0.2微米的厚度形成本例示性實施例中所使用的有機障壁層181，以便於有效地移除存在於電性連接結構170的表面上的有機障壁層181且不產生因殘留物而造成的影響。同時，可以0.02微米或大於0.02微米的厚度形成保持於連接構件140的下表面上的有機障壁層181，以維持對氧氣及/或水蒸氣的耐受性（resistance）。
圖13為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。
參照圖13，可理解，除使用具有配線結構的核心構件110且在連接構件140的下表面上形成有鈍化層150之外，根據本例示性實施例的半導體封裝100C具有與圖9中所示結構相似的結構。除非明確地進行相反的闡述，否則可參照對圖9中所示半導體封裝100A的相同組件或相似組件的說明來理解根據本例示性實施例的組件。
在根據本例示性實施例的半導體封裝100C中，核心構件110可包括：第一介電層111a；第一配線層112a及第二配線層112b，分別配置於第一介電層111a的相對表面上；第二介電層111b，配置於第一介電層111a上且覆蓋第一配線層112a；第三配線層112c，配置於第二介電層111b上；第三介電層111c，配置於第一介電層111a上且覆蓋第二配線層112b；以及第四配線層112d，配置於第三介電層111c上。第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d可電性連接至連接墊122。
由於核心構件110可包括大量的配線層112a、配線層112b、配線層112c、及配線層112d，因此連接構件140可被進一步簡化。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d可經由分別貫穿第一介電層111a、第二介電層111b、及第三介電層111c的第一通孔113a、第三通孔113b、及第三通孔113c而彼此電性連接。
第一介電層111a具有的厚度可大於第二介電層111b的厚度及第三介電層111c的厚度。第一介電層111a基本上可為相對較厚以維持剛性，且第二介電層111b及第三介電層111c可被引入以形成數量較多的配線層112c及配線層112d。第一介電層111a可包括不同於第二介電層111b的絕緣材料及第三介電層111c的絕緣材料的絕緣材料。舉例而言，第一介電層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二介電層111b及第三介電層111c可為包括填料及絕緣樹脂的味之素增層膜或感光成像介電膜。然而，第一介電層111a的材料、第二介電層111b的材料及第三介電層111c的材料並非僅限於此。相似地，貫穿第一介電層111a的第一通孔113a具有的直徑可大於貫穿第二介電層111b的第二通孔113b的直徑以及貫穿第三介電層111c的第三通孔113c的直徑。
核心構件110的第三配線層112c的下表面可配置於低於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一配線圖案142a與核心構件110的第三配線層112c之間的距離可小於連接構件140的第一配線圖案142a與半導體晶片120的連接墊122之間的距離。
原因在於，第三配線層112c可以突出形式配置於第二介電層111b上，從而接觸連接構件140。核心構件110的第一配線層112a及第二配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。由於核心構件110的厚度可以對應於半導體晶片120的厚度形成，因此形成於核心構件110中的第一配線層112a及第二配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d的厚度可大於連接構件140的第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c的厚度。由於核心構件110具有的厚度可等於或大於半導體晶片120的厚度，因此亦可形成具有較大尺寸的第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d。另一方面，考量薄度，可形成尺寸相對較小的連接構件140的第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c。
本例示性實施例中所使用的連接構件140’可更包括配置於絕緣構件141’的下表面上且有凸塊下冶金層160局部嵌入的鈍化層150。
鈍化層150可保護半導體晶片免受外部物理性或化學性損傷。鈍化層150可具有開口h，開口h暴露出連接構件140’的第一配線圖案142a、第二配線圖案142b、及第三配線圖案142c的至少部分。在鈍化層150中形成的開口h之數量可為數十至數千個。舉例而言，鈍化層150可包括預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪、及阻焊劑（solder resist）中的至少一者。
本例示性實施例中所使用的障壁層180可具有與圖9中所示障壁層相似的多層結構，且障壁層180可配置於鈍化層150上。
障壁層180可具有多層障壁結構，所述多層障壁結構包括有機層181及配置於有機層181上的無機層185。有機層181可由含有氟的有機材料形成。舉例而言，含有氟的有機層181可包括選自由CF4 、C4 F8 及氟烷基矽烷組成的群組中的至少一者。舉例而言，無機層185可包括選自由氧化矽、氮化矽、及氮氧化矽組成的群組中的至少一者。本例示性實施例中所使用的障壁層180的透氧性可為0.01立方厘米/平方米/天或低於0.01立方厘米/平方米/天，較佳地為0.001立方厘米/平方米/天或低於0.001立方厘米/平方米/天，且本例示性實施例中所使用的障壁層180的水蒸氣滲透性可為0.1克/平方米/天或低於0.1克/平方米/天，較佳地為0.01克/平方米/天或低於0.01克/平方米/天。
有機層181的厚度t1可在0.01微米至0.5微米的範圍內，且無機層182的厚度t2可在0.01微米至0.5微米的範圍內。亦即，障壁層180的整個厚度可在0.02微米至2微米的範圍內。在實例中，有機層的厚度t1可大於無機層的厚度t2。
凸塊下冶金層160可連接至經由鈍化層150的開口h而暴露出的連接構件140’的第三配線圖案143c。可藉由任何習知金屬化方法，使用任何習知導電金屬（例如金屬）在鈍化層150的開口h中形成凸塊下冶金層160，但並非僅限於此。
如上所述，根據本揭露中的例示性實施例，可提供藉由將含有氟的有機障壁層或有機/無機障壁層引入至絕緣構件的表面上從而可解決氧氣或氣體的滲透所造成的可靠性降低問題且可在高溫/高濕環境中維持優異可靠性的一種半導體封裝。
儘管以上已示出及闡述例示性實施例，然而對於熟習此項技術者而言應顯而易見，在不背離如由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出潤飾及變動。
100、100A、100B、100C‧‧‧半導體封裝
110‧‧‧核心構件
110H‧‧‧空腔
111‧‧‧絕緣層
111a‧‧‧第一介電層
111b‧‧‧第二介電層
111c‧‧‧第三介電層
112a‧‧‧配線層/第一配線層
112b‧‧‧配線層/第二配線層
112c‧‧‧配線層/第三配線層
112d‧‧‧配線層/第四配線層
113a、143a‧‧‧第一通孔
113b、143b‧‧‧第二通孔
113c、143c‧‧‧第三通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧鈍化層
130、2130、2290‧‧‧包封體
140、140’、2140、2240‧‧‧連接構件
141、141’‧‧‧絕緣構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
141c‧‧‧第三絕緣層
141d‧‧‧第四絕緣層
142a‧‧‧配線圖案/第一配線圖案
142b‧‧‧配線圖案/第二配線圖案
142c‧‧‧配線圖案/第三配線圖案
145、2142‧‧‧重佈線層
160‧‧‧凸塊下冶金（UBM）層
170‧‧‧電性連接結構
180‧‧‧障壁層
181‧‧‧有機層/障壁層/有機障壁層
185‧‧‧無機層
210‧‧‧板本體
220‧‧‧電路圖案
220a‧‧‧第一圖案
220b‧‧‧第二圖案
220c‧‧‧導電通孔
250、1010、2500‧‧‧主板
1000‧‧‧電子裝置
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧母板
1120‧‧‧電子組件
2100‧‧‧扇出型半導體封裝
2141、2241‧‧‧絕緣層
2143、2243‧‧‧通孔
2160、2260‧‧‧凸塊下金屬層
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251、h‧‧‧開口
2280‧‧‧底部填充樹脂
2301、2302‧‧‧中介基板
I-I’‧‧‧線
t0、t1、t2‧‧‧厚度
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及優點，在附圖中： 圖1為示出電子裝置系統的一實例的方塊示意圖。 圖2為示出電子裝置的一實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於中介基板（interposer substrate）上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出根據本揭露中的例示性實施例的半導體封裝的側剖面圖。 圖10A及圖10B分別為示出圖9中所示半導體封裝的平面圖及仰視圖。 圖11為示出根據本揭露中的另一例示性實施例的半導體封裝的側剖面圖。 圖12A及圖12B為闡述安裝圖11中所示半導體封裝的製程的剖面圖。 圖13為示出根據本揭露中的另一例示性實施例的半導體封裝的側剖面圖。

Claims (20)

  1. 一種半導體封裝，包括： 半導體晶片，具有連接墊； 連接構件，具有上面配置有所述半導體晶片的第一表面及與所述第一表面相對的第二表面，且包括絕緣構件及形成於所述絕緣構件中以電性連接至所述連接墊的重佈線層； 包封體，配置於所述連接構件的所述第一表面上且包封所述半導體晶片；以及 障壁層，配置於所述連接構件的所述第二表面上且包括含有氟的有機層。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述有機層包括選自由CF4 、C4 F8 及氟烷基矽烷組成的群組中的至少一者。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述障壁層更包括配置於所述有機層上的無機層。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述無機層包括選自由氧化矽、氮化矽、及氮氧化矽組成的群組中的至少一者。
  5. 如申請專利範圍第3項所述的半導體封裝，其中所述有機層的厚度在自0.01微米至0.5微米的範圍內，且 所述無機層的厚度在自0.01微米至0.5微米的範圍內。
  6. 如申請專利範圍第3項所述的半導體封裝，其中所述有機層的厚度大於所述無機層的厚度。
  7. 如申請專利範圍第1項所述的半導體封裝，更包括配置於所述連接構件的所述第二表面上的電性連接結構， 其中所述連接構件包括凸塊下冶金（UBM）層，所述凸塊下冶金層將所述電性連接結構與所述重佈線層彼此連接。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述障壁層配置於所述連接構件的所述第二表面上除所述電性連接結構之外的區中。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述障壁層的厚度在自0.02微米至1微米的範圍內。
  10. 如申請專利範圍第7項所述的半導體封裝，其中所述障壁層覆蓋所述電性連接結構的表面。
  11. 如申請專利範圍第10項所述的半導體封裝，其中所述障壁層的厚度在自0.02微米至0.2微米的範圍內。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述絕緣構件是由感光性有機材料形成。
  13. 如申請專利範圍第1項所述的半導體封裝，更包括配置於所述連接構件的所述第一表面上且具有空腔的核心構件，所述半導體晶片容置於所述空腔中。
  14. 如申請專利範圍第13項所述的半導體封裝，其中所述核心構件具有將所述核心構件的上表面與所述核心構件的下表面彼此連接且電性連接至所述重佈線層的配線結構。
  15. 如申請專利範圍第1項所述的半導體封裝，其中所述有機層更包括苝。
  16. 一種半導體封裝，包括： 半導體晶片，具有連接墊； 連接構件，具有上面配置有所述半導體晶片的第一表面及與所述第一表面相對的第二表面，且包括絕緣構件、配置於所述絕緣構件中以電性連接至所述連接墊的重佈線層、及電性連接至所述重佈線層且在所述第二表面上提供連接區的凸塊下冶金層； 包封體，配置於所述連接構件的所述第一表面上且包封所述半導體晶片； 電性連接結構，配置於所述連接構件的所述第二表面上且連接至所述凸塊下冶金層的所述連接區；以及 多層障壁，具有配置於所述連接構件的所述第二表面上的有機層及配置於所述有機層上的無機層。
  17. 如申請專利範圍第16項所述的半導體封裝，其中所述有機層是含有氟的有機層，且 所述無機層包括選自由氧化矽、氮化矽、及氮氧化矽組成的群組中的至少一者。
  18. 如申請專利範圍第16項所述的半導體封裝，其中所述多層障壁的透氧性為0.01立方厘米/平方米/天或低於0.01立方厘米/平方米/天。
  19. 如申請專利範圍第16項所述的半導體封裝，其中所述多層障壁的水蒸氣滲透性為0.1克/平方米/天或低於0.1克/平方米/天。
  20. 如申請專利範圍第17項所述的半導體封裝，其中所述有機層包括滿足R-Si-Fx Cy OH的有機材料，其中R是烷基、氟烷基、丙烯酸基、甲基丙烯酸基、乙烯基、環氧基、胺基、或苯胺基。
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