TW201911981A - 半導體封裝的連接系統 - Google Patents

半導體封裝的連接系統 Download PDF

Info

Publication number
TW201911981A
TW201911981A TW107115772A TW107115772A TW201911981A TW 201911981 A TW201911981 A TW 201911981A TW 107115772 A TW107115772 A TW 107115772A TW 107115772 A TW107115772 A TW 107115772A TW 201911981 A TW201911981 A TW 201911981A
Authority
TW
Taiwan
Prior art keywords
semiconductor package
layer
wiring layer
disposed
connection
Prior art date
Application number
TW107115772A
Other languages
English (en)
Other versions
TWI689229B (zh
Inventor
李潤泰
金漢
金亨俊
Original Assignee
南韓商三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電機股份有限公司 filed Critical 南韓商三星電機股份有限公司
Publication of TW201911981A publication Critical patent/TW201911981A/zh
Application granted granted Critical
Publication of TWI689229B publication Critical patent/TWI689229B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種半導體封裝的連接系統，包括：印刷電路板；第一半導體封裝，配置於所述印刷電路板的第一表面上並經由第一電性連接結構連接至所述印刷電路板；第二半導體封裝，配置於所述印刷電路板的第二表面上並經由第二電性連接結構連接至所述印刷電路板；以及第三半導體封裝，配置於所述第一半導體封裝上並經由第三電性連接結構連接至所述第一半導體封裝。所述第一半導體封裝包括應用處理器(AP)，所述第二半導體封裝包括記憶體，且所述第三半導體封裝包括電源管理積體電路(PMIC)。

Description

半導體封裝的連接系統
本揭露是關於一種半導體封裝的連接系統，且更具體而言，是關於一種其中多個半導體封裝使用印刷電路板而彼此連接的系統。
近來，隨著智慧型裝置的發展，智慧型裝置的相應組件的規格已增加。具體而言，作為智慧型裝置的核心積體電路（integrated circuit，IC）的應用處理器（application processor，AP）的規格已快速發展。為了滿足該些高規格，近來已以疊層封裝（package-on-package，POP）方式使用應用處理器封裝及記憶體封裝。
同時，近來，應用處理器封裝的尺寸已減小，且記憶體的輸入/輸出（I/O）數量已增加。因此，連接至記憶體封裝的所有球可能不僅配置於應用處理器封裝的扇出區域中。因此，可在記憶體封裝與應用處理器封裝之間配置中介層以將記憶體封裝與應用處理器封裝彼此連接，或可在應用處理器封裝的頂表面上形成單獨的背側重佈線層以將應用處理器封裝連接至記憶體封裝。
此外，在印刷電路板上與上述的應用處理器封裝及記憶體封裝分離地配置電源管理積體電路（power management IC，PMIC）以管理電源。
本揭露的一個態樣可提供一種半導體封裝的連接系統，其中應用處理器（AP）與記憶體可經由短的通路彼此連接而無需使用單獨的中介層或背側重佈線層，且在最佳設計情況下，可以配置電源管理積體電路（PMIC）。
根據本揭露的一個態樣，可提供一種半導體封裝的連接系統，其中藉由將電源管理積體電路封裝配置於應用處理器封裝上而以疊層封裝（POP）形式堆疊電源管理積體電路封裝及應用處理器封裝，將以POP形式堆疊的電源管理積體電路封裝及應用處理器封裝安裝於印刷電路板的一個表面上，並將記憶體封裝安裝於印刷電路板的另一個表面上。
根據本揭露的一種態樣，一種半導體封裝的連接系統可包括：印刷電路板；第一半導體封裝，配置於所述印刷電路板的第一表面上並經由第一電性連接結構連接至所述印刷電路板；第二半導體封裝，配置於所述印刷電路板的第二表面上並經由第二電性連接結構連接至所述印刷電路板；以及第三半導體封裝，配置於所述第一半導體封裝上並經由第三電性連接結構連接至所述第一半導體封裝。所述第一半導體封裝可包括應用處理器，所述第二半導體封裝可包括記憶體，且所述第三半導體封裝可包括電源管理積體電路。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或風格化各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指代相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的一個方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不受上述定義之方向特定限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為繪示電子裝置系統的一實例的示意方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））或快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）或應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器或多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）或數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而亦可為處理資料的任何其他電子裝置。
圖2為繪示電子裝置的一實例的示意立體圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可被封裝且以封裝狀態在電子裝置等中使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為繪示扇入型半導體封裝在封裝前及封裝後狀態的示意剖面圖。
圖4為繪示扇入型半導體封裝的封裝製程的示意剖面圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）或砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222在尺寸上可能是顯著地小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成開通連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造。詳言之，已開發出諸多安裝於智慧型電話中的元件而得以實現快速的訊號傳送並同時具有相對緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子都需要配置於扇入型半導體封裝的半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為繪示扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意剖面圖。
圖6為繪示扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意剖面圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為繪示扇出型半導體封裝的示意剖面圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置的一種形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為繪示扇出型半導體封裝安裝於電子裝置的主板上之情形的示意剖面圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成其厚度小於使用中介基板的扇入型半導體封裝的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（POP）類型更緊湊的形式，且可解決因翹曲（warpage）現象出現的問題。
同時，扇出型半導體封裝意指如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且扇出型半導體封裝是與例如中介基板等印刷電路板（PCB）的概念不同的概念，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且印刷電路板中嵌入有扇入型半導體封裝。半導體封裝的連接系統
圖9為繪示根據本揭露例示性實施例的半導體封裝的連接系統的示意剖面圖。
參照圖9，根據本揭露中的例示性實施例的半導體封裝的連接系統500可包括：印刷電路板300；第一半導體封裝100，配置於印刷電路板300的第一表面上；第二半導體封裝200，配置於印刷電路板300的第二表面上；第三半導體封裝400，配置於第一半導體封裝100上；以及被動組件350，配置於印刷電路板300的第二表面上。第一半導體封裝100可包括應用處理器（AP）120。第二半導體封裝200可包括記憶體220。第三半導體封裝400可包括電源管理積體電路（PMIC）420。第一半導體封裝100可經由第一電性連接結構170電性連接至印刷電路板300。第二半導體封裝200可經由第二電性連接結構270電性連接至印刷電路板300。第三半導體封裝400可經由第三電性連接結構470電性連接至第一半導體封裝100。
第一半導體封裝100及第三半導體封裝400可以疊層封裝（POP）形式堆疊。第一半導體封裝100及第三半導體封裝400可經由例如焊球等第三電性連接結構470而彼此電性連接。舉例而言，PMIC 420的輸出功率可經由第三半導體封裝400的重佈線層進行重佈線，經由第三電性連接結構470連接至第一半導體封裝100的重佈線層，並接著轉移至AP 120的功率輸入/輸出（I/O）。此外，包括記憶體220的第二半導體封裝200可配置於與印刷電路板300的其上配置有第一半導體封裝100的第一表面相對的第二表面上，且可經由印刷電路板300的電路及通孔而電性連接至第一半導體封裝100，使得記憶體220與AP 120可在所述兩者之間發送並接收訊號。PMIC 420的輸出功率亦可經由印刷電路板300連接至記憶體220。第一半導體封裝100、第二半導體封裝200以及第三半導體封裝300亦可經由印刷電路板300電性連接至被動組件350。
在具有此種結構的半導體封裝的連接系統500中，記憶體220一般具有大量的輸入/輸出，但包括記憶體220的第二半導體封裝200經由印刷電路板300連接至第一半導體封裝100，半導體封裝的連接系統500因此可不受記憶體220的輸入/輸出的數量的影響。此外，亦不需要單獨的背側重佈線層或中介基板，使得半導體封裝的連接系統500在成本、良率等方面具有大的效果。因此，可使半導體封裝的連接系統500薄化，且亦可簡化半導體封裝的連接系統500的訊號通路。此外，由於AP 120與PMIC 420是以POP形式配置，因此可顯著縮減電力通路，且由於產生大量熱的AP 120與PMIC 420是以POP形式配置，因此AP 120產生的熱及PMIC 420產生的熱可經由配置於第三半導體封裝400上的散熱構件等的設計而同時有效地耗散，其中第三半導體封裝400包括尤其產生大量熱的PMIC 420。
同時，如下所述，第一半導體封裝100可以晶片級封裝（chip scale package，CSP）方式、面板級封裝（panel level package，PLP）方式或晶圓級封裝（wafer level package，WLP）方式等進行設計，第二半導體封裝200亦可以CSP方式、WLP方式或PLP方式等進行設計，且第三半導體封裝400亦可以CSP方式、PLP方式或WLP方式等進行設計。然而，第一半導體封裝100、第二半導體封裝200以及第三半導體封裝400並不以此為限。
此外，被動組件350可分別為多層陶瓷電容器（multilayer ceramic capacitors，MLCCs）、低電感晶片電容器（low inductance chip capacitors，LICCs）、電感器、珠粒或各種已知的濾波器等。被動組件350的數量不受特定限制，且可多於圖中所示者或少於圖中所示者。
此外，印刷電路板300可為電子裝置的主板，且在某些情形中亦可為電子裝置的子板。印刷電路板300可包括多個積層（build-up layers）、多個線路層以及用於電性連接的多個層的通孔，且所述多個層的通孔可為堆疊型通孔，以便顯著減小第一半導體封裝100及第二半導體封裝200的電性通路，但並不以此為限。在一些情形中，可在印刷電路板上配置核心基板。除上述組件以外，亦可將其他組件、模組、封裝等進一步安裝於印刷電路板300上。
圖10A至圖10D為繪示圖9所示半導體封裝的連接系統的第一半導體封裝的各種實例的示意剖面圖。
參照圖10A，根據實例的第一半導體封裝100A可包括：AP 120，具有其上面配置有連接墊120P的主動面以及與所述主動面相對的非主動面；包封體130，包封AP 120的至少部分；連接構件140，配置於AP 120的主動面上且包括電性連接至AP 120的連接墊120P的重佈線層142a及142b；鈍化層150a及150b，配置於連接構件140的相對表面上；凸塊下金屬層160，配置於鈍化層150a的開口中並電性連接至連接構件140的重佈線層142b；電性連接結構170，經由凸塊下金屬層160電性連接至連接構件140的重佈線層142b；開口131，貫穿包封體130；以及電性連接結構185，配置於開口131中。電性連接結構185可由以下將闡述的包括PMIC 420的半導體封裝400（400A至400E）的電性連接結構470替代。被動組件125可嵌入連接構件140中。AP 120可藉由表面安裝技術（surface mount technology，SMT）經由凸塊120B安裝於連接構件140上。
AP 120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。在此種情形中，AP的本體的基材（base material）可為矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊120P可將AP 120電性連接至其他組件。各個連接墊120P的材料可為例如鋁（Al）等導電材料。在本體上可形成暴露出連接墊120P的鈍化層，且鈍化層可為氧化物膜或氮化物膜等或氧化物層與氮化物層所構成的雙層。可在其他所需位置中的每一者上進一步配置絕緣層等，且若有必要，則亦可形成絕緣層及重佈線層。用於將AP 120安裝於連接構件140上的凸塊120B可配置於連接墊120P上。凸塊120B可由一般焊接材料形成，但並不以此為限。AP 120的非主動面可自包封體130暴露出。
包封體130可保護AP 120。包封體130的包封形式不受特定限制，且可為其中包封體130環繞AP 120的至少部分的形式。舉例而言，包封體130可覆蓋AP 120的側表面，並覆蓋AP 120的主動面的至少部分。包封體130可包含絕緣材料。絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4或雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。此外，亦可使用例如環氧模製化合物（epoxy molding compound，EMC）等已知的模製材料。或者，亦可使用可對其執行光微影製程的PID樹脂作為所述絕緣材料。或者，亦可使用其中將熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於無機填料中及/或例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料作為絕緣材料，以便控制翹曲或保持剛性。開口131可形成於包封體130中，且用於POP堆疊的電性連接結構185可配置於開口131中。電性連接結構185可由以下將闡述的電性連接結構470替代。
連接構件140可對AP 120的連接墊120P進行重佈線。數十至數百個具有各種功能的連接墊120P可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170物理連接或電性連接至外部。連接構件140可包括：第一絕緣層141a、形成於第一絕緣層141a的相對表面上的第一重佈線層142a、貫穿第一絕緣層141a並將形成於第一絕緣層141a的相對表面上的第一重佈線層142a電性連接至彼此的第一通孔143a、形成於第一絕緣層141a的相對表面上並且覆蓋形成於第一絕緣層141a的相對表面上的第一重佈線層142b的第二絕緣層141b、配置於形成於第一絕緣層141a的相對表面上的第二絕緣層141b上的第二重佈線層142b以及貫穿形成於第一絕緣層141a的相對表面上的第二絕緣層141b並且將形成於第一絕緣層141a的相對表面上的第一重佈線層142b電性連接至配置於第二絕緣層141b上的第二重佈線層142b的第二通孔143b。亦即，連接構件140可具有包括核心層的中介基板形式，但並不以此為限。連接構件140可包括較大數量的層。
可使用絕緣材料作為絕緣層141a及141b中每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（ABF）、FR-4或雙馬來醯亞胺三嗪（BT）等。或者，亦可使用PID樹脂作為所述絕緣材料。作為非限制性實例，第一絕緣層141a可包括預浸體，且第二絕緣層141b可包括ABF或PID。第一絕緣層141a可用作核心層且因此具有大於第二絕緣層141b的厚度。
重佈線層142a及142b可用以對連接墊120P實質上進行重佈線，且可將連接墊120P彼此電性連接。重佈線層142a及重佈線層142b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142a及重佈線層142b可視對應層的設計而執行各種功能。舉例而言，重佈線層142a及重佈線層142b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a及重佈線層142b可包括通孔接墊、電性連接結構接墊等。
通孔143a及通孔143b可將形成於不同層上的重佈線層142a、重佈線層142b及凸塊120B等彼此電性連接，從而在第一半導體封裝100A中形成電性通路。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為通孔143a及通孔143b中每一者的材料。通孔143a及通孔143b中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔的壁面形成。另外，通孔143a及通孔143b中每一者可具有在相關技術中已知的任意形狀，例如錐形、沙漏形、圓柱形等。作為非限制性實例，第一通孔143a可具有沙漏形，且第二通孔143b可具有錐形。第一通孔143a可具有直徑大於第二通孔143b的直徑。
被動組件125可嵌入連接構件140中。被動組件125可經由連接構件140中的第二通孔143b電性連接至第二重佈線層142b。被動組件125可為嵌式電容器或電感器，但並不以此為限。被動組件125亦可經由重佈線層142a及142b以及通孔143a及143b等電性連接至AP 120的連接墊120P。
鈍化層150a及鈍化層150b可保護連接構件140免受外部物理性或化學性損傷。鈍化層150a及鈍化層150b可具有開口暴露連接構件140的重佈線層142b的至少部分。在鈍化層150a及鈍化層150b中形成的開口之數量可為數十至數千個。鈍化層150a及鈍化層150b可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層150a及鈍化層150b可由ABF形成，但不以此為限。亦即，鈍化層150a及鈍化層150b可為一般阻焊層。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，以改善第一半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至被鈍化層150b的開口所暴露的連接構件140的重佈線層142b。可藉由任何已知金屬化方法使用任何已知導電材料（例如金屬），以在鈍化層150b的開口中形成凸塊下金屬層160，但不以此為限。
電性連接結構170可被配置成物理連接或電性連接第一半導體封裝100A至外部。舉例而言，第一半導體封裝100A可經由電性連接結構170安裝於印刷電路板300上。電性連接結構170中的每一者可由例如焊料等導電材料形成。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並不以此為限。電性連接結構170中的每一者可為接腳（land）、球或引腳（pin）等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，電性連接結構170並不以此為限。
電性連接結構170的數量、間隔、配置形式等不受特定限制，並可由熟習此項技術者根據設計詳情而進行充分修改。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中至少一者可配置在扇出區域中。扇出區域意指除其中配置有AP 120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝或接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
電性連接結構185可被配置成將第一半導體封裝100A電性連接至第三半導體封裝400：以下將闡述的400A至400G。電性連接結構185中的每一者可由例如焊料等導電材料形成。然而，此僅為舉例說明，且電性連接結構185中的每一者的材料並不以此為限。電性連接結構185中的每一者可為接腳、球或引腳等。電性連接結構185可形成為多層結構或單層結構。當電性連接結構185形成為多層結構時，電性連接結構185可包含銅（Cu）柱及焊料。當電性連接結構185形成為單層結構時，電性連接結構185可包含錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，且電性連接結構185並不以此為限。電性連接結構185可由以下將闡述的電性連接結構470替代。
參照圖10B，根據另一實例的第一半導體封裝100B可包括：核心構件110，具有貫穿孔110H；AP 120，配置於核心構件110的貫穿孔中且具有上面配置有連接墊120P的主動面以及與所述主動面相對的非主動面；包封體130，包封核心構件110及AP 120中的每一者的至少部分；連接構件140，配置於核心構件110上及AP 120的主動面上且包括絕緣層141、重佈線層142以及通孔143；鈍化層150，配置於連接構件140上；凸塊下金屬層160，形成於鈍化層150的開口中並電性連接至重佈線層142；電性連接結構170，在凸塊下金屬層160上電性連接至凸塊下金屬層160。被動組件125可配置於鈍化層150上。
核心構件110可包括對AP 120的連接墊120P進行重佈線的佈線層112a及佈線層112b，以因此減小連接構件140的層數。必要時，核心構件110可視特定材料而改善第一半導體封裝100B的剛性，且可用於確保包封體130的厚度均勻性。第一半導體封裝100B可藉由核心構件110用作疊層封裝（POP）型封裝。核心構件110可具有貫穿孔110H。AP 120可配置於貫穿孔110H中，以與核心構件110以預定距離彼此間隔。AP 120的側表面可被核心構件110環繞。然而，此形式僅為一舉例說明，並可進行各式修改以具有其他形式，且核心構件110可依此形式而執行另外的功能。
核心構件110可包括：絕緣層111、配置於絕緣層111的下表面上的第一佈線層112a、配置於絕緣層111的上表面上的第二佈線層112b以及貫穿絕緣層111並將第一佈線層112a與第二佈線層112b彼此連接的通孔113。核心構件110的佈線層112a及佈線層112b的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110的厚度可類似於或大於AP 120等的厚度，因此視核心構件110的規格而定，可藉由基板製程將佈線層112a及佈線層112b形成為具有大的尺寸。另一方面，考量薄度，可藉由半導體製程將連接構件140的重佈線層142形成為具有小的尺寸。
絕緣層111的材料不受特定限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用PID樹脂作為所述絕緣材料。
佈線層112a及佈線層112b可用以對AP 120的連接墊120P進行重佈線。此外，當第一半導體封裝100B用在疊層封裝（POP）等中時，佈線層112a及佈線層112b可用作連接圖案。佈線層112a及佈線層112b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。佈線層112a及佈線層112b可視對應層的設計而執行各種功能。舉例而言，佈線層112a及佈線層112b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，佈線層112a及佈線層112b可包括通孔接墊、焊線接墊（wire pad）、連接端子接墊等。
通孔113可將形成於不同層上的佈線層112a及佈線層112b彼此電性連接，從而在核心構件110中形成電性通路。通孔113中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔113中的每一者可以導電材料完全填充，或者導電材料可沿著各個通孔孔洞的壁面形成。此外，通孔113中的每一者可具有任何習知的形狀，例如沙漏形、圓柱形等。
連接構件140可對AP 120的連接墊120P進行重佈線。AP 120的數十至數百個具有各種功能的連接墊120P可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170物理連接或電性連接至外部。連接構件140可包括絕緣層141、配置在絕緣層141上的重佈線層142以及貫穿絕緣層141並連接至重佈線層142的通孔143。連接構件140可由單層形成，或可由數量比圖式中所示的層數還多的多個層形成。
絕緣層141中的每一者的材料可為絕緣材料。在此情形中，亦可使用例如PID樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性質時，絕緣層141可以較小的厚度形成，且可更容易地達成通孔143的精細間距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於對連接墊120P實質上進行重佈線。重佈線層142中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子接墊等。
通孔143可將形成於不同層上的重佈線層142及連接墊120P等彼此電性連接，從而在第一半導體封裝100A中形成電性通路。通孔143中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔143中的每一者可以導電材料完全填充，或者導電材料亦可沿著各個通孔的壁面形成。另外，通孔143中每一者可具有在相關技術中已知的任意形狀，例如錐形。
被動組件125可配置於鈍化層150上。被動組件125可電性連接至連接構件140的重佈線層142。被動組件125可為表面安裝型電容器或電感器，但並不以此為限。被動組件125亦可經由重佈線層142以及通孔143等電性連接至AP 120的連接墊120P。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖10C，在根據另一實例的第一半導體封裝100C中，核心構件110可包括：與連接構件140接觸的第一絕緣層111a、與連接構件140接觸且嵌入第一絕緣層111a中的第一佈線層112a、配置於與第一絕緣層111a的其中嵌置有第一佈線層112a的一個表面相對的第一絕緣層111a的另一表面上的第二佈線層112b、配置於第一絕緣層111a上並覆蓋第二佈線層112b的第二絕緣層111b以及配置於第二絕緣層111b上的第三佈線層112c。第一佈線層112a、第二佈線層112b及第三佈線層112c可電性連接至連接墊120P。來說，第一佈線層112a與第二佈線層112b以及第二佈線層112b與第三佈線層112c可分別經由貫穿第一絕緣層111a的第一通孔113a以及貫穿第二絕緣層111b的第二通孔113b彼此電性連接。
當第一佈線層112a嵌入第一絕緣層111a中時，因第一佈線層112a的厚度而產生的台階可顯著地減小，且連接構件140的絕緣距離可因而成為固定的。亦即，自連接構件140的重佈線層142至第一絕緣層111a的下表面的距離以及自連接構件140的重佈線層142至AP 120的連接墊120P的距離，這兩者之間的差值可小於第一佈線層112a的厚度。因此，可容易達成連接構件140的高密度佈線設計。
核心構件110的第一佈線層112a的下表面可配置在高於AP 120的連接墊120的下表面的水平高度上。另外，連接構件140的重佈線層142與核心構件110的第一佈線層112a之間的距離可大於連接構件140的重佈線層142與AP 120的連接墊120P之間的距離。原因在於第一佈線層112a可凹陷於第一絕緣層111a中。如上所述，當第一佈線層112a凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面與第一佈線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一佈線層112a的現象。核心構件110的第二佈線層112b可配置在AP 120的主動面與非主動面之間的水平高度上。核心構件110可以與AP 120的厚度對應的厚度而形成。因此，形成於核心構件110中的第二佈線層112b可配置在AP 120的主動面與非主動面之間的水平高度上。
核心構件110的佈線層112a、佈線層112b及佈線層112c的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110的厚度可等於或大於AP 120的厚度，因此視核心構件110的規格而定，可將佈線層112a、佈線層112b及佈線層112c形成為具有大的尺寸。另一方面，考量薄度（thinness），連接構件140的重佈線層142可形成為相對小於佈線層112a、佈線層112b及佈線層112c尺寸的尺寸。
當第一通孔113a的孔洞形成時，第一佈線層112a的一些接墊可作為終止元件（stopper），因此可有利於製程，讓第一通孔113a中每一者具有上表面寬度大於下表面寬度的錐形。在此種情形中，第一通孔113a可與第二佈線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二佈線層112b的一些接墊可作為終止元件，因此可有利於製程，讓第二通孔113b中每一者具有上表面寬度大於下表面寬度的錐形。在此種情形中，第二通孔113b可與第三佈線層112c的接墊圖案整合。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖10D，在根據另一實例的第一半導體封裝100D中，核心構件110可包括：第一絕緣層111a、分別配置於第一絕緣層111a的相對表面上的第一佈線層112a及第二佈線層112b、配置於第一絕緣層111a上且覆蓋第一佈線層112a的第二絕緣層111b、配置於第二絕緣層111b上的第三佈線層112c、配置於第一絕緣層111a上且覆蓋第二佈線層112b的第三絕緣層111c以及配置於第三絕緣層111c上的第四佈線層112d。第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可電性連接至連接墊120 P。由於核心構件110可包括大量的佈線層112a、佈線層112b、佈線層112c及佈線層112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的佈線層112c及佈線層112d。第一絕緣層111a包含的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含填料及絕緣樹脂的ABF或PID膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於分別貫穿第二絕緣層111b以及貫穿第三絕緣層111c的第二通孔113b與第三通孔113c的直徑。
核心構件110的第三佈線層112c的下表面可配置在低於AP 120的連接墊120P的下表面的水平高度上。另外，連接構件140的重佈線層142與核心構件110的第三佈線層112c之間的距離可小於連接構件140的重佈線層142與AP 120的連接墊120P之間的距離。原因在於第三佈線層112c可以突出形式配置於第二絕緣層111b上，同時可於AP 120的連接墊120P上進一步形成薄的鈍化層。核心構件110的第一佈線層112a及第二佈線層112b可配置在AP 120的主動面與非主動面之間的水平高度上。由於核心構件110可以對應於AP 120的厚度而形成，因此形成於核心構件110中的第一佈線層112a及第二佈線層112b可配置在AP 120的主動面與非主動面之間的水平高度上。
核心構件110的佈線層112a、佈線層112b、佈線層112c及佈線層112d的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110的厚度可等於或大於AP 120的厚度，因此亦可將佈線層112a、佈線層112b、佈線層112c及佈線層112d形成為具有大的尺寸。另一方面，考量薄度，可以相對較小的尺寸形成連接構件140的重佈線層142。其他配置形式與上述內容重疊，因此省略其詳細描述。
圖11A至圖11F為繪示圖9所示半導體封裝的連接系統的第二半導體封裝的各種實例的示意剖面圖。
參照圖11A，在根據實例的第二半導體封裝200A中，多個記憶體221及222可堆疊於連接構件240上並可以包封體230進行包封。亦即，第二半導體封裝200A可包括：連接構件240，包括重佈線層242；第一記憶體221，配置於連接構件240上並經由接合線221W電性連接至重佈線層242；第二記憶體222，配置於第一記憶體221上並經由接合線222W電性連接至重佈線層242；包封體230，包封第一記憶體221及第二記憶體222中的每一者的至少部分；鈍化層250，配置於連接構件240上；凸塊下金屬層260，形成於鈍化層250的開口中並電性連接至重佈線層242；以及電性連接結構270，經由凸塊下金屬層260電性連接至重佈線層242。連接構件240可以中介層形式進行製造，但並不以此為限。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖11B，根據另一實例的第二半導體封裝200B可包括：核心構件210，具有貫穿孔210H；第一記憶體221，配置於貫穿孔210H中且具有上面配置有第一連接墊221P的主動面以及與所述主動面相對的非主動面；第二記憶體222，配置於第一記憶體221上在貫穿孔210H中，且具有上面配置有第二連接墊222P的主動面以及與所述主動面相對的非主動面；包封體230，包封核心構件210以及第一記憶體221及第二記憶體222的至少部分；以及連接構件240，配置於核心構件210上以及第一記憶體221及第二記憶體222的主動面上。第二半導體封裝200B可更包括：鈍化層250，配置於連接構件240上；凸塊下金屬層260，形成於鈍化層250的開口中並電性連接至連接構件240的重佈線層242；以及電性連接結構270，經由凸塊下金屬層260電性連接至連接構件240的重佈線層242。
連接構件240可包括電性連接至第一連接墊221P及第二連接墊222P的重佈線層242。第二記憶體222的主動面可附接至第一記憶體221的非主動面，且第二記憶體222可被配置於第一記憶體221上成與第一記憶體221錯置（mismatched），使得第二連接墊222P被暴露出。片語「被配置成錯置」或「被配置成偏置」是指第一記憶體221的側表面與第二記憶體222的側表面不彼此重合。連接構件240的重佈線層242可分別經由第一通孔243a及第二通孔243b連接至第一連接墊221P及第二連接墊222P。第二通孔243b可高於第一通孔243a。
同時，近來已開發出一種在多階段堆疊多個記憶體晶片以增大記憶體的容量的技術。舉例而言，可提供以下技術：在兩階段（或三階段）堆疊多個記憶體晶片，將經堆疊的記憶體晶片安裝於中介基板上，且然後利用模製材料對安裝於中介基板上的經堆疊的記憶體晶片進行模製，以因此以封裝形式使用所述記憶體晶片。在此種情形中，經堆疊的記憶體晶片藉由接合線電性連接至中介基板。然而，在此種結構中，因中介基板的顯著的厚度而在厚度方面存在限制。此外，當中介基板是基於矽製造而成時，可產生顯著的成本。另外，當沒有單獨包括用於固定經堆疊的記憶體晶片的強化材料時，可因翹曲而在可靠性方面發生問題。此外，由於經堆疊的記憶體晶片是經由接合線電性連接至中介基板，使得輸入/輸出（I/O）被重佈線，訊號通路被顯著延長，因此可頻繁產生訊號損失。
另一方面，在根據另一實施例的第二記憶體封裝200B中，可引入核心構件210，且可在核心構件210的貫穿孔210H中配置多個經堆疊的記憶體221及222。此外，可形成包括重佈線層242的連接構件240，而不引入中介基板。具體而言，所述多個經堆疊的記憶體221及222可經由具有不同高度的多階通孔243a及243b而非經由接合線來連接至連接構件240的重佈線層242。因此，可顯著減小連接構件240的厚度，且亦可顯著減小背側包封厚度或經堆疊的晶片的厚度。此外，可顯著減小自經堆疊的記憶體221及222至電性連接結構270的訊號通路以減少訊號損失，藉此改善訊號電特性。此外，翹曲可藉由核心構件210而得以控制，且因此可改善可靠性。
經堆疊的第一記憶體221及第二記憶體222可配置於核心構件210的貫穿孔210H中。核心構件210可視特定材料而改善第二半導體封裝200B的剛性，且可用於確保包封體230的厚度均勻性。經堆疊的第一記憶體221及第二記憶體222的側表面可被連接構件210環繞。然而，此形式僅為一舉例說明，並可進行各式修改以具有其他形式，且核心構件210可依此形式而執行另外的功能。
核心構件210的材料不受特定限制。舉例而言，可使用絕緣材料作為核心構件210的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用PID樹脂作為所述絕緣材料。
記憶體221及222可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。所述IC可為記憶體，例如揮發性記憶體（例如，DRAM）、非揮發性記憶體（例如，ROM）或快閃記憶體等，但並不以此為限。記憶體221及記憶體222的主動面指記憶體221及記憶體222的上面配置有連接墊221P及222P的表面，且其非主動面指與所述主動面相對的表面。記憶體221及記憶體222可以主動晶圓為基礎而形成。在此種情形中，記憶體221及記憶體222中的每一者的本體的基材可為矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊221P及連接墊222P可將記憶體221及記憶體222電性連接至其他組件。連接墊221P及222P中的每一者的材料可為例如鋁（Al）等導電材料。若有必要，則可在每一本體上形成暴露出連接墊221P及連接墊222P的鈍化層，且所述鈍化層可為氧化物膜或氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在需要的位置上進一步配置絕緣層等。
記憶體221及記憶體222可經由具有不同高度的通孔243a及243b而連接至連接構件240的重佈線層242。在此種情形中，第一通孔243a可不貫穿包封體230，而第二通孔243b可貫穿包封體230。亦即，第一通孔243a可不與包封體230接觸，而第二通孔243b可與包封體230接觸。第二記憶體222的主動面可包括：第一側部分，面對第一記憶體221的非主動面；中心部分，面對第一記憶體221的非主動面；以及第二側部分，以第二記憶體222的所述主動面的所述中心部分與所述第一側部分對稱，並至少部分地位於第一記憶體221的非主動面之外。在此種情形中，第二連接墊222P可配置於第二記憶體222的主動面的第二側部分上。亦即，記憶體221及222可以台階形式配置成彼此偏置，且第二連接墊222P可配置於第二記憶體222的主動面的第二側部分上，以使得可應用具有不同高度的多階通孔243a及243b。
記憶體221及記憶體222可經由黏合構件280而彼此附接。黏合構件280不受特定限制，且黏合構件280可為可將記憶體221及記憶體222附接至彼此的材料，例如任何已知的膠帶或黏著劑等。在一些情形中，亦可省略黏合構件280。同時，記憶體221及記憶體222的配置並不以圖示中所示的形式為限。亦即，記憶體221及記憶體222亦可以與在平面圖中所示形式不同的形式進行配置，只要記憶體221及記憶體222可被配置成彼此偏置且可應用多階通孔243a及243b即可。
包封體230可保護記憶體221及記憶體222。包封體230的包封形式不受特定限制，且可為其中包封體230環繞記憶體221及記憶體222的至少部分的形式。舉例而言，包封體230可覆蓋記憶體221及記憶體222的非主動面及側表面，並覆蓋記憶體221及記憶體222的主動面的至少部分。此外，包封體230可覆蓋核心構件210，並填充貫穿孔210H的至少部分。包封體230可包含絕緣材料。所述絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如ABF、FR-4或BT等。此外，亦可使用例如EMC等已知的模製材料。或者，亦可使用可對其進行光微影製程的PID樹脂作為所述絕緣材料。或者，亦可使用其中將熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於無機填料中及/或例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料作為絕緣材料，以便控制翹曲或保持剛性。
連接構件240可對記憶體221及記憶體222的連接墊221P及222P進行重佈線。此外，連接構件140可將連接墊221P及連接墊222P電性連接至彼此。數十至數百個具有各種功能的連接墊221P及222P可藉由連接構件240進行重佈線，且可視功能而定，藉由電性連接結構270物理連接或電性連接至外部。連接構件240可包括絕緣層241、配置於絕緣層241上的重佈線層242以及貫穿絕緣層241並連接至重佈線層242的通孔243a及243b。連接構件240可由單層形成，或可由數量比圖式中所示的層數還多的多個層形成。
絕緣層241中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層241可為感光性絕緣層。當絕緣層241具有感光性質時，絕緣層241可以較小的厚度形成，且可更容易地達成通孔243的精細間距。絕緣層241可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層241為多層時，絕緣層241的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層241為多層時，絕緣層241可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層242可用以對連接墊221P及連接墊222P實質上進行重佈線，且可將連接墊221P及連接墊222P彼此電性連接。重佈線層242中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層242可視對應層的設計而執行各種功能。舉例而言，重佈線層242可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層242可包括通孔接墊、電性連接結構接墊等。
通孔243a及通孔243b可將形成於不同層上的重佈線層242以及連接墊221P及連接墊222P等彼此電性連接，從而在第二半導體封裝200B中形成電性通路。通孔243a及通孔243b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔243a及通孔243b中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔的壁面形成。另外，通孔243a及通孔243b中每一者可具有在相關技術中已知的任意形狀，例如錐形、圓柱形等。
鈍化層250可保護連接構件240免受外部物理性或化學性損傷。鈍化層250可具有開口，以暴露連接構件240的重佈線層242的至少部分。在鈍化層250中形成的開口之數量可為數十至數千個。鈍化層250可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層250可由ABF形成，但不以此為限。
凸塊下金屬層260可改善電性連接結構270的連接可靠性，藉以改善第二半導體封裝200B的板級可靠性。凸塊下金屬層260可連接至被鈍化層250的開口所暴露的連接構件240的重佈線層242。可藉由任何已知金屬化方法，使用任何已知導電材料（例如金屬）以在鈍化層250的開口中形成凸塊下金屬層260，但不以此為限。
電性連接結構270可被配置成物理連接或電性連接第二半導體封裝200B至外部。舉例而言，第二半導體封裝200B可藉由電性連接結構270安裝於印刷電路板300上。電性連接結構270中的每一者可由例如焊料等導電材料形成。然而，此僅為舉例說明，且電性連接結構270中的每一者的材料並不以此為限。電性連接結構270中的每一者可為接腳、球或引腳等。電性連接結構270可形成為多層結構或單層結構。當電性連接結構270形成為多層結構時，電性連接結構270可包含銅（Cu）柱及焊料。當電性連接結構270形成為單層結構時，電性連接結構270可包含錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，且電性連接結構270並不以此為限。
電性連接結構270的數量、間隔、配置形式等不受特定限制，並可由熟習此項技術者根據設計詳情而進行充分修改。舉例而言，電性連接結構270可根據連接墊221P及222P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構270中至少一者可配置在扇出區域中。扇出區域意指除其中配置有記憶體221及記憶體222的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（BGA）封裝、接腳柵陣列（LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖11C，在根據另一實例的第二半導體封裝200C中，核心構件210可包括：與連接構件240接觸的第一絕緣層211a、與連接構件240接觸且嵌入第一絕緣層211a中的第一佈線層212a、配置於與第一絕緣層211a的其中嵌置有第一佈線層212a的一個表面相對的第一絕緣層211a的另一表面上的第二佈線層212b、配置於第一絕緣層211a上並覆蓋第二佈線層212b的第二絕緣層211b以及配置於第二絕緣層211b上的第三佈線層212c。第一佈線層212a、第二佈線層212b及第三佈線層212c可電性連接至連接墊221P及222P。第一佈線層212a與第二佈線層212b以及第二佈線層212b及第三佈線層212c可分別經由貫穿第一絕緣層211a與貫穿第二絕緣層211b的第一通孔213a以及第二通孔213b彼此電性連接。
當第一佈線層212a嵌入第一絕緣層211a中時，因第一佈線層212a的厚度而產生的台階可顯著地減小，且連接構件240的絕緣距離可因而成為固定的。亦即，自連接構件240的重佈線層242至第一絕緣層211a的下表面的距離以及自連接構件240的重佈線層242至記憶體221的連接墊221P的距離，這兩者之間的差值可小於第一佈線層212a的厚度。因此，可容易達成連接構件240的高密度佈線設計。
核心構件210的第一佈線層212a的下表面可配置在高於記憶體221的連接墊221P的下表面的水平高度上。另外，連接構件240的重佈線層242與核心構件210的第一佈線層212a之間的距離可大於連接構件240的重佈線層242與記憶體221的連接墊221P之間的距離。原因在於第一佈線層212a可凹陷於第一絕緣層211a中。如上所述，當第一佈線層212a凹陷於第一絕緣層211a中，進而使得第一絕緣層211a的下表面與第一佈線層212a的下表面之間具有台階時，可防止包封體230的材料滲入而污染第一佈線層212a的現象。
核心構件210的佈線層212a、佈線層212b及佈線層212c的厚度可大於連接構件240的重佈線層242的厚度。由於核心構件210的厚度可等於或大於記憶體221及記憶體222的厚度，因此視核心構件210的規格而定，可將佈線層212a、佈線層212b及佈線層212c形成為具有較大的尺寸。另一方面，考量薄度，連接構件240的重佈線層242可形成為相對小於佈線層212a、佈線層212b及佈線層212c尺寸的尺寸。
絕緣層211a及絕緣層211b中每一者的材料並不受特定限制。舉例而言，可使用絕緣材料作為絕緣層211a及絕緣層211b中每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用PID樹脂作為所述絕緣材料。
佈線層212a、佈線層212b及佈線層212c可用以對記憶體221及記憶體222的連接墊221P及連接墊222P進行重佈線。佈線層212a、佈線層212b及佈線層212c中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。佈線層212a、佈線層212b及佈線層212c可視對應層的設計而執行各種功能。舉例而言，佈線層212a、佈線層212b及佈線層212c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，佈線層212a、佈線層212b及佈線層212c可包括通孔接墊、焊線接墊、電性連接結構接墊等。
通孔213a及通孔213b可將形成於不同層上的佈線層212a、佈線層212b及佈線層212c彼此電性連接，從而在核心構件210中形成電性通路。通孔213a及通孔213b中每一者的材料可為導電材料。通孔213a及通孔213b中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔孔洞的壁面形成。另外，通孔213a及通孔213b中每一者可具有在相關技術中已知的任意形狀，例如錐形、圓柱形等。當第一通孔213a的孔洞形成時，第一佈線層212a的一些接墊可作為終止元件（stopper），因此可有利於製程，讓第一通孔213a中每一者具有上表面寬度大於下表面寬度的錐形。在此種情形中，第一通孔213a可與第二佈線層212b的接墊圖案整合。另外，當第二通孔213b的孔洞形成時，第二佈線層212b的一些接墊可作為終止元件，因此可有利於製程，讓第二通孔213b中每一者具有上表面寬度大於下表面寬度的錐形。在此種情形中，第二通孔213b可與第三佈線層212c的接墊圖案整合。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖11D，在根據另一實例的第二半導體封裝200D中，核心構件210可包括：第一絕緣層211a、分別配置於第一絕緣層211a的相對表面上的第一佈線層212a及第二佈線層212b、配置於第一絕緣層211a上且覆蓋第一佈線層212a的第二絕緣層211b、配置於第二絕緣層211b上的第三佈線層212c、配置於第一絕緣層211a上且覆蓋第二佈線層212b的第三絕緣層211c以及配置於第三絕緣層211c上的第四佈線層212d。第一佈線層212a、第二佈線層212b、第三佈線層212c及第四佈線層212d可電性連接至連接墊221P及222P。由於核心構件210可包括大量的佈線層212a、佈線層212b、佈線層212c及佈線層212d，因此可進一步簡化連接構件240。因此，因形成連接構件240的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一佈線層212a、第二佈線層212b、第三佈線層212c及第四佈線層212d可經由分別貫穿第一絕緣層211a、第二絕緣層211b及第三絕緣層211c的第一通孔213a、第二通孔213b及第三通孔213c而彼此電性連接。
第一絕緣層211a的厚度可大於第二絕緣層211b及第三絕緣層211c的厚度。第一絕緣層211a基本上可為相對較厚以維持剛性，且第二絕緣層211b及第三絕緣層211c可被引入以形成數量較多的佈線層212c及佈線層212d。第一絕緣層211a包含的絕緣材料可不同於第二絕緣層211b及第三絕緣層211c的絕緣材料。舉例而言，第一絕緣層211a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層211b及第三絕緣層211c可為包含填料及絕緣樹脂的ABF或PID膜。然而，第一絕緣層211a的材料以及第二絕緣層211b及第三絕緣層211c的材料並不以此為限。類似地，貫穿第一絕緣層211a的第一通孔213a的直徑可大於分別貫穿第二絕緣層211b與第三絕緣層211c的第二通孔213b以及第三通孔213c的直徑。
核心構件210的第三佈線層212c的下表面可配置在低於記憶體222的連接墊221P的下表面的水平高度上。另外，連接構件240的重佈線層242與核心構件210的第三佈線層212c之間的距離可大於連接構件240的重佈線層242與記憶體221及記憶體222的連接墊221P及連接墊222P之間的距離。原因在於第三佈線層212c可以突出形式配置於第二絕緣層211b上，同時可於記憶體221的連接墊221P上進一步形成薄的鈍化層。
核心構件210的佈線層212a、佈線層212b、佈線層212c及佈線層212d的厚度可大於連接構件240的重佈線層242的厚度。由於核心構件210的厚度可等於或大於記憶體221及記憶體222的厚度，因此可將佈線層212a、佈線層212b、佈線層212c及佈線層212d形成為具有大的尺寸。另一方面，考量薄度，可以相對較小的尺寸形成連接構件240的重佈線層242。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖11E，除第二記憶體222的水平剖面面積大於第一記憶體221的水平剖面面積以外，根據另一實例的第二半導體封裝200E可與圖11B中所示的第二半導體封裝200B實質上相同。亦即，第二記憶體222的主動面可寬於第一記憶體221的非主動面。在此種情形中，第二記憶體222的主動面可包括：第一側部分，至少部分地位於第一記憶體221的非主動面之外；中心部分，面對第一記憶體221的非主動面；以及第二側部分，以所述中心部分與所述第一側部分對稱，並至少部分地位於第一記憶體221的非主動面之外，並且第二連接墊222P可配置於第二記憶體222的主動面的第一側部分與第二側部分兩者上。亦即，記憶體221及222可以其具有不同水平剖面面積的形式配置成彼此偏置，且第二連接墊222P可配置於第二記憶體222的主動面的第一側部分及第二側部分上，使得可應用多階通孔243a及243b。其他配置形式與上述內容重疊，因此省略其詳細描述。同時，在圖11C及圖11D中所示的核心構件210亦可用於第二半導體封裝200E中。
參照圖11F，根據另一實例的第二半導體封裝200F可與在圖11B中所示的第二半導體封裝200B實質上相同，只是第二半導體封裝200F更包括第三記憶體223及第四記憶體224，第三記憶體223在貫穿孔210H中與第一記憶體221並排配置，且具有上面配置有第三連接墊223P的主動面及與所述主動面相對的非主動面，第四記憶體224在貫穿孔210H中配置於第三記憶體223上，且具有上面配置有第四連接墊224P的主動面及與所述主動面相對的非主動面。第四記憶體224的主動面可附接至第三記憶體223的非主動面，且第四記憶體224可於第三記憶體223上配置成以一種台階形式與第三記憶體223錯置，使得第四連接墊224P被暴露出。連接構件240的重佈線層242可分別經由第一通孔243a及第二通孔243b連接至第三連接墊223P及第四連接墊224P。如上所述，即使在其中記憶體221、記憶體222、記憶體223及記憶體224以兩階平行結構彼此連接的結構中，亦可應用多階通孔243a及243b。第一記憶體221與第二記憶體222以及第三記憶體223與第四記憶體224可分別經由第一黏合構件280a及第二黏合構件280b而彼此連接。其他配置形式與上述內容重疊，因此省略其詳細描述。同時，在圖11C及圖11D中所示的核心構件210亦可用於第二半導體封裝200F中。
圖12A至圖12E為繪示圖9所示半導體封裝的連接系統的第三半導體封裝的各種實例的示意剖面圖。
參照圖12A，根據實例的第三半導體封裝400A可包括：PMIC 420，具有上面配置有連接墊420P的主動面以及與所述主動面相對的非主動面；包封體430，包封PMIC 420的至少部分；連接構件440，配置於PMIC 420的所述主動面上且包括絕緣層441以及形成於絕緣層441上及絕緣層441中的重佈線層442以及通孔443；鈍化層450，配置於連接構件440上；凸塊下金屬層460，配置於鈍化層450的開口中並電性連接至連接構件440的重佈線層442；以及電性連接結構470，經由凸塊下金屬層460電性連接至連接構件440的重佈線層442。
PMIC 420可為將數百至數百萬個或更多數量的元件整合於單一晶片中的IC。在此種情形中，PMIC的本體的基材可為矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊420P可將PMIC 420電性連接至其他組件。各個連接墊420P的材料可為例如鋁（Al）等導電材料。在本體上可形成暴露出連接墊420P的鈍化層，且所述鈍化層可為氧化物膜或氮化物膜等或氧化物層與氮化物層所構成的雙層。可在每一其他所需位置上進一步配置絕緣層等，且若有必要，則亦可形成絕緣層及重佈線層。
包封體430可保護PMIC 420。包封體430的包封形式不受特定限制，且可為其中包封體430環繞PMIC 420的至少部分的形式。舉例而言，包封體430可覆蓋PMIC 420的非主動面及側表面，並覆蓋PMIC 420的主動面的至少部分。包封體430可包含絕緣材料。所述絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如ABF、FR-4或BT等。此外，亦可使用例如EMC等任何已知的模製材料。或者，亦可使用可對其進行光微影製程的PID樹脂作為所述絕緣材料。或者，亦可使用其中將熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於無機填料中及/或例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料作為絕緣材料，以便控制翹曲或保持剛性。
連接構件440可對PMIC 420的連接墊420P進行重佈線。數十至數百個具有各種功能的連接墊420P可藉由連接構件440進行重佈線，且可視功能而定，藉由電性連接結構470物理連接或電性連接至外部。連接構件440可包括絕緣層441、配置於絕緣層441上的重佈線層442以及貫穿絕緣層441並連接至重佈線層442的通孔443。連接構件440可由單層形成，或可由數量比圖式中所示的層數還多的多個層形成。
絕緣層441中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層441可為感光性絕緣層。當絕緣層441具有感光性質時，絕緣層441可以較小的厚度形成，且可更容易地達成通孔443的精細間距。絕緣層441可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層441為多層時，絕緣層441的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層441為多層時，絕緣層441可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層442可用以對連接墊420P實質上進行重佈線，且可將連接墊420P彼此電性連接。重佈線層442中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層442可視對應層的設計而執行各種功能。舉例而言，重佈線層442可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層442可包括通孔接墊、電性連接結構接墊等。
通孔443可將形成於不同層上的重佈線層442以及連接墊420P等彼此電性連接，從而在第三半導體封裝400A中形成電性通路。通孔443中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔443中的每一者可以導電材料完全填充，或者導電材料亦可沿著各個通孔的壁面形成。另外，通孔443中每一者可具有在相關技術中已知的任意形狀，例如錐形、圓柱形等。
若有必要，則可在連接構件440的連接至PMIC 420的主動面的區域上形成散熱構件440B。散熱構件440B可包括以極短距離密集形成的多層散熱通孔，但並不以此為限，且可包括金屬區塊等來代替散熱通孔。當散熱構件440B形成時，可更有效地耗散產生大量熱的PMIC 420所產生的熱，且第三半導體封裝400A可因此具有優異的散熱效果。
鈍化層450可保護連接構件440免受外部物理性或化學性損傷。鈍化層450可具有開口，以暴露連接構件440的重佈線層442的至少部分。在鈍化層450中形成的開口之數量可為數十至數千個。鈍化層450可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層450可由ABF形成，但不以此為限。
凸塊下金屬層460可改善電性連接結構470的連接可靠性，藉以改善第三半導體封裝400A的板級可靠性。凸塊下金屬層460可連接至被鈍化層450的開口所暴露的連接構件440的重佈線層442。可藉由任何已知金屬化方法，使用任何已知導電材料（例如金屬）以在鈍化層450的開口中形成凸塊下金屬層460，但不以此為限。
電性連接結構470可被另外配置成物理連接或電性連接第三半導體封裝400A至外部。舉例而言，第三半導體封裝400A可藉由電性連接結構470安裝於印刷電路板300上。電性連接結構470中的每一者可由例如焊料等導電材料形成。然而，此僅為舉例說明，且電性連接結構470中的每一者的材料並不以此為限。電性連接結構470中的每一者可為接腳、球或引腳等。電性連接結構470可形成為多層結構或單層結構。當電性連接結構470形成為多層結構時，電性連接結構470可包含銅（Cu）柱及焊料。當電性連接結構470形成為單層結構時，電性連接結構470可包含錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，電性連接結構470並不以此為限。
電性連接結構470的數量、間隔、配置形式等不受特定限制，並可由熟習此項技術者根據設計詳情而進行充分修改。舉例而言，電性連接結構470可根據連接墊420P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構470中至少一者可配置在扇出區域中。扇出區域意指除其中配置有PMIC 420的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（BGA）封裝、接腳柵陣列（LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖12B，根據另一實例的第三半導體封裝400B可更包括具有貫穿孔410H的核心構件410。可於核心構件410的貫穿孔410H中配置PMIC 420。核心構件410可視特定材料而改善第三半導體封裝400B的剛性，且可用於確保包封體430的厚度均勻性。PMIC 420的側表面可被核心構件410環繞。然而，此形式僅為一舉例說明，並可進行各式修改以具有其他形式，且核心構件410可依此形式而執行另外的功能。
核心構件410的材料不受特定限制。舉例而言，可使用絕緣材料作為核心構件410的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用PID樹脂作為所述絕緣材料。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖12C，根據另一實例的第三半導體封裝400C可更包括被動組件425，被動組件425與PMIC 420並排配置並且至少部分地被包封體430包封。被動組件425可經由連接構件440的重佈線層442電性連接至PMIC 420的連接墊420P。被動組件425可為嵌式或表面安裝型電容器或電感器，但並不以此為限。被動組件425的數量不受特定限制，且可視被動組件的種類及厚度進行改變。當被動組件425與PMIC 420一起配置時，可顯著減少配置於印刷電路板300：300A及300B上的離散被動組件的數量。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖12D，根據另一實例的第三半導體封裝400D可更包括具有貫穿孔410H的核心構件410。此外，第三半導體封裝400D可更包括被動組件425，在貫穿孔410H中與PMIC 420並排配置並且至少部分地被包封體430包封。其他配置形式與上述內容重疊，因此省略其詳細描述。
參照圖12E，根據另一實例的第三半導體封裝400E可更包括具有貫穿孔410H的核心構件410。此外，第三半導體封裝400E可更包括被動組件425，在貫穿孔410H中與PMIC 420並排配置並且至少部分地被包封體430包封。此處，核心構件410可包括對PMIC 420的連接墊420P進行重佈線的佈線層412a及412b，且可包括形成於佈線層412b上的凸塊下金屬層460及電性連接結構460。亦即，在根據另一實例的第三半導體封裝400E中，PMIC 420及被動組件425可關於第三半導體封裝400E以面朝上的形式進行配置，且可經由連接構件440及核心構件410電性連接至電性連接結構470。亦即，電性連接結構470可配置於與核心構件410的上面配置有連接構件440的一個表面相對的核心構件410的另一表面上，且可經由凸塊下金屬層460等電性連接至佈線層412b。藉由此種配置形式，可更有效地耗散PMIC 420的熱至外部自開放的空間。
核心構件410可包括：絕緣層411、配置於絕緣層411的下表面上的第一佈線層412a、配置於絕緣層411的上表面上的第二佈線層412b以及貫穿絕緣層411並將第一佈線層412a及第二佈線層412b彼此連接的通孔413。核心構件410的佈線層412a及佈線層412b的厚度可大於連接構件440的重佈線層442的厚度。由於核心構件410的厚度可類似於或大於PMIC 420等的厚度，因此視核心構件410的規格而定，可藉由基板製程將佈線層412a及佈線層412b形成為具有大的尺寸。另一方面，考量薄度，可經由半導體製程將連接構件440的重佈線層442形成為具有小的尺寸。
絕緣層411的材料不受特定限制。舉例而言，可使用絕緣材料作為絕緣層411的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用PID樹脂作為所述絕緣材料。
佈線層412a及佈線層412b可用於對PMIC 420的連接墊420P進行重佈線。此外，當在POP中使用第三半導體封裝400E時，可將佈線層412a及412b用作連接圖案。佈線層412a及佈線層412b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。佈線層412a及佈線層412b可視對應層的設計而執行各種功能。舉例而言，佈線層412a及佈線層412b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，佈線層412a及佈線層412b可包括通孔接墊、焊線接墊、連接端子接墊等。
通孔413可將形成於不同層上的佈線層412a及佈線層412b彼此電性連接，從而在核心構件410中形成電性通路。通孔413中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔413中的每一者可以導電材料完全填充，或者導電材料可沿著各個通孔孔洞的壁面形成。另外，通孔413中每一者可具有任意已知的形狀，例如沙漏形、圓柱形等。其他配置形式與上述內容重疊，因此省略其詳細描述。
圖13A及圖13B為繪示圖9所示半導體封裝的連接系統的印刷電路板的各種實例的示意剖面圖。
參照圖13A，根據實例的印刷電路板300A可具有無芯基板320的形式，無芯基板320的相對表面上分別形成有鈍化層330及鈍化層340。更詳細而言，印刷電路板300A可具有一種形式，其中鈍化層330及鈍化層340分別形成於無芯基板320的相對表面上，其中無芯基板320包括藉由堆疊多個積層而形成的絕緣層321、形成於所述相應積層上的多個線路層322以及貫穿所述相應的積層以將線路層322彼此連接的多個通孔層323。絕緣層321的積層中的每一者的材料可為任何已知的絕緣材料（例如，環氧樹脂或聚醯亞胺等）以及無機填料，且線路層322及通孔層323中的每一者的材料可為任何已知的導電材料，例如銅（Cu）等。鈍化層330及鈍化層340中的每一者的材料可為阻焊劑等。然而，積層、線路層322及通孔層323以及鈍化層330及鈍化層340的材料並不以此為限。若有必要，則可於印刷電路板300A中嵌入各種組件。
參照圖13B，根據另一實例的印刷電路板300B可具有以下核心基板的形式，其中積層構件320a及積層構件320b分別配置於核心構件310的相對表面上，且鈍化層330及鈍化層340分別配置於積層構件320a及積層構件320b上。核心構件310可包括：核心層311、分別形成於核心層311的相對表面上的線路層312以及貫穿核心層311的貫通佈線313。相應的積層構件320a及積層構件320b可分別包括：積層321a及積層321b、各自形成於積層321a及積層321b上的線路層322a及線路層322b以及各自貫穿積層321a及積層321b的通孔層323a及323b。亦可形成較大數量的層。核心層311可藉由敷銅層板（copper clad laminate，CCL）等引入，且可由預浸體等形成，但並不以此為限。其他配置形式與上述內容重疊，因此省略其詳細描述。
圖14至圖16為繪示依照本揭露各種佈局的各種實例的半導體封裝的連接系統的若干效果的示意剖面圖。
參照圖14，在根據實例的半導體封裝的連接系統500A中，將上述的第二半導體封裝200F的記憶體220相對於印刷電路板300A垂直配置於上述第一半導體封裝100B的AP 120的下方，並因此可顯著縮減訊號S的傳輸通路，且將上述的第三半導體封裝400B以POP形式配置於上述的第一半導體封裝100B的AP 120之上，且因此可最佳化電力P的傳輸通路。此外，在此種POP配置形式中，可利用已知的樹脂層610將屏蔽罩620附接至第三半導體封裝400B，且可將熱管630配置於屏蔽罩620上以同時有效地減少產生大量熱的AP 120及PMIC 420所產生的熱H。電力P的其他通路可穿過安裝於印刷電路板300A上的被動組件350。
參照圖15，在根據另一實例的半導體封裝的連接系統500B中，將上述的第二半導體封裝200F的記憶體220相對於印刷電路板300A配置於上述第一半導體封裝100B的AP 120的正下方，並因此可顯著減小訊號S的傳輸通路，且將上述的第三半導體封裝400D以POP形式配置於上述的第一半導體封裝100B的AP 120之上，且因此可最佳化電力P的傳輸通路。此外，在此種POP配置形式中，可利用已知的樹脂層610將屏蔽罩620附接至第三半導體封裝400B，且可將熱管630配置於屏蔽罩620上以同時有效地減少產生大量熱的AP 120及PMIC 420所產生的熱H。具體而言，第三半導體封裝400D包括穿過電力P的通路的被動組件425，且可顯著減少安裝於印刷電路板300A上的被動組件350的數量。
參照圖16，在根據另一實例的半導體封裝的連接系統500E中，將上述的第二半導體封裝200F的記憶體220相對於印刷電路板300A配置於上述第一半導體封裝100B的AP 120的正下方，並因此可顯著減小訊號S的傳輸通路，且將上述的第三半導體封裝400E以POP形式配置於上述的第一半導體封裝100B的AP 120之上，且因此可最佳化電力P的傳輸通路。此外，在此種POP配置形式中，可利用已知的樹脂層610將屏蔽罩620附接至第三半導體封裝400B，且可將熱管630配置於屏蔽罩620上以同時有效地減少產生大量熱的AP 120及PMIC 420所產生的熱。具體而言，在第三半導體封裝400E中，PMIC 420可以面朝上形式進行配置。因此，熱H可經由形成於連接構件440中的散熱構件440B更有效地轉移至熱管630。亦即，對PMIC 420等中產生的熱的散熱效果可為極優異的。
圖17為繪示不依照本揭露佈局的半導體封裝的連接系統的相關問題的示意剖面圖。
參照圖式，在並不依照本揭露佈局的半導體封裝的連接系統700中，記憶體封裝730可以POP形式配置於AP封裝710上，在記憶體封裝730與AP封裝710之間夾置有中介層720，且此POP結構可配置於印刷電路板740的一個表面上。此外，PMIC封裝750及被動組件760可配置於印刷電路板740的另一表面上。在此種結構中，AP與PMIC彼此遠離，故需要複雜的結構進行散熱，且增加了訊號S及電力P的傳輸通路。
如上所述，根據本揭露中的例示性實施例，可提供一種半導體封裝的連接系統，其中AP與記憶體可經由短的通路彼此連接而無需使用單獨的中介層或背側重佈線層，且最佳設計可以配置PMIC。
雖然本揭露已以例示性實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾。
100、100A、100B、100C、100D‧‧‧第一半導體封裝
110、210、410‧‧‧核心構件
110H、210H、410H‧‧‧貫穿孔
111、141、241、321、411、441、2141、2241‧‧‧絕緣層
111a、141a、211a‧‧‧第一絕緣層
111b、141b、211b‧‧‧第二絕緣層
111c、211c‧‧‧第三絕緣層
112a、212a、412a‧‧‧第一佈線層
112b、212b、412b‧‧‧第二佈線層
112c、212c‧‧‧第三佈線層
112d、212d‧‧‧第四佈線層
113、143、243、443、2143、2243‧‧‧通孔
113a、143a、213a、243a‧‧‧第一通孔
113b、143b、213b、243b‧‧‧第二通孔
113c、213c‧‧‧第三通孔
120‧‧‧應用處理器（AP）
120B‧‧‧凸塊
120P、420P、2122、2222‧‧‧連接墊
125、350、425、760‧‧‧被動組件
130、230、430、2130‧‧‧包封體
131、2251‧‧‧開口
140、240、440、2140、2240‧‧‧連接構件
142、242、442、2142‧‧‧重佈線層
142a‧‧‧第一重佈線層
142b‧‧‧第二重佈線層
150、150a、150b、250、330、340、450、2150、2223、2250‧‧‧鈍化層
160、260、460、2160、2260‧‧‧凸塊下金屬層
170‧‧‧第一電性連接結構/電性連接結構
185、200A、200B、200C、200D、200E、200F‧‧‧電性連接結構
200‧‧‧第二半導體封裝
220‧‧‧記憶體
221‧‧‧第一記憶體
221P‧‧‧第一連接墊
221W、222W‧‧‧接合線
222‧‧‧第二記憶體
222P‧‧‧第二連接墊
223‧‧‧第三記憶體
223P‧‧‧第三連接墊
224‧‧‧第四記憶體
224P‧‧‧第四連接墊
270‧‧‧第二電性連接結構/電性連接結構
280、310‧‧‧黏合構件
280a‧‧‧第一黏合構件
280b‧‧‧第二黏合構件
300、300A、300B‧‧‧印刷電路板
311‧‧‧核心層
312、322、322a、322b‧‧‧線路層
313‧‧‧貫通佈線
320‧‧‧無芯基板
320a、320b‧‧‧積層構件
321a、321b‧‧‧積層
323、323a、323b‧‧‧通孔層
400、400A、400B、400C、400D、400E‧‧‧第三半導體封裝
420‧‧‧電源管理積體電路（PMIC）
440B‧‧‧散熱構件
470‧‧‧第三電性連接結構
500、500A、500B、500E、700‧‧‧連接系統
610‧‧‧樹脂層
620‧‧‧屏蔽罩
630‧‧‧熱管
710‧‧‧AP封裝
720‧‧‧中介層
730‧‧‧記憶體封裝
740‧‧‧印刷電路板
750‧‧‧PMIC封裝
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
2100‧‧‧扇出型半導體封裝
2120、2220‧‧‧半導體晶片
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
H‧‧‧熱
P‧‧‧電力
S‧‧‧訊號
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下： 圖1為繪示電子裝置系統的實例的示意方塊圖； 圖2為繪示電子裝置的實例的示意立體圖； 圖3A及圖3B為繪示扇入型半導體封裝在被封裝前及被封裝後狀態的示意剖面圖； 圖4為繪示扇入型半導體封裝的封裝製程的示意剖面圖； 圖5為繪示扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意剖面圖； 圖6為繪示扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意剖面圖； 圖7為繪示扇出型半導體封裝的示意剖面圖； 圖8為繪示扇出型半導體封裝安裝於電子裝置的主板上之情形的示意剖面圖； 圖9為繪示根據本揭露例示性實施例的半導體封裝的連接系統的示意剖面圖； 圖10A至圖10D為繪示圖9所示半導體封裝的連接系統的第一半導體封裝的各種實例的示意剖面圖； 圖11A至圖11F為繪示圖9所示半導體封裝的連接系統的第二半導體封裝的各種實例的示意剖面圖； 圖12A至圖12E為繪示圖9所示半導體封裝的連接系統的第三半導體封裝的各種實例的示意剖面圖； 圖13A及圖13B為繪示圖9所示半導體封裝的連接系統的印刷電路板的各種實例的示意剖面圖； 圖14至圖16為繪示依照本揭露各種佈局的各種實例的半導體封裝的連接系統的若干效果的示意剖面圖；以及 圖17為繪示不依照本揭露佈局的半導體封裝的連接系統的相關問題的示意剖面圖。

Claims (19)

  1. 一種半導體封裝的連接系統，包括： 印刷電路板，具有第一表面及與所述第一表面相對的第二表面； 第一半導體封裝，配置於所述印刷電路板的所述第一表面上並經由第一電性連接結構連接至所述印刷電路板； 第二半導體封裝，配置於所述印刷電路板的所述第二表面上並經由第二電性連接結構連接至所述印刷電路板；以及 第三半導體封裝，配置於所述第一半導體封裝上並經由第三電性連接結構連接至所述第一半導體封裝， 其中所述第一半導體封裝包括應用處理器（AP）， 所述第二半導體封裝包括記憶體，且 所述第三半導體封裝包括電源管理積體電路（PMIC）。
  2. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第一半導體封裝及所述第二半導體封裝被配置成彼此面對，且所述印刷電路板夾置於所述第一半導體封裝與所述第二半導體封裝之間。
  3. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第一半導體封裝包括： 所述應用處理器，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面； 包封體，包封所述應用處理器的至少部分； 連接構件，配置於所述應用處理器的所述主動面上且包括電性連接所述應用處理器的所述連接墊的重佈線層；以及 所述第一電性連接結構，配置於與所述連接構件的上面配置有所述應用處理器的一個表面相對的所述連接構件的另一表面上，並將所述重佈線層電性連接至所述印刷電路板。
  4. 如申請專利範圍第3項所述的半導體封裝的連接系統，其中所述第一半導體封裝更包括貫穿所述包封體的開口，且 所述第三電性連接結構配置於所述包封體的所述開口中，且電性連接至所述連接構件的所述重佈線層。
  5. 如申請專利範圍第3項所述的半導體封裝的連接系統，其中所述第一半導體封裝更包括具有貫穿孔的核心構件， 所述應用處理器配置於所述貫穿孔中，且 所述核心構件包括電性連接至所述應用處理器的所述連接墊的佈線層。
  6. 如申請專利範圍第5項所述的半導體封裝的連接系統，其中所述核心構件包括：與所述連接構件接觸的第一絕緣層、與所述連接構件接觸且嵌入所述第一絕緣層中的第一佈線層、配置於與所述第一絕緣層的其中嵌置有所述第一佈線層的一個表面相對的所述第一絕緣層的另一表面上的第二佈線層以及貫穿所述第一絕緣層並將所述第一佈線層及所述第二佈線層彼此電性連接的第一通孔，且 所述第一佈線層及所述第二佈線層電性連接至所述應用處理器的所述連接墊。
  7. 如申請專利範圍第6項所述的半導體封裝的連接系統，其中所述核心構件更包括：配置於所述第一絕緣層上且覆蓋所述第二佈線層的第二絕緣層、配置於所述第二絕緣層上的第三佈線層以及貫穿所述第二絕緣層並將所述第二佈線層與所述第三佈線層彼此電性連接的第二通孔，且 所述第三佈線層電性連接至所述應用處理器的所述連接墊。
  8. 如申請專利範圍第5項所述的半導體封裝的連接系統，其中所述核心構件包括：第一絕緣層、分別配置於所述第一絕緣層的相對表面上的第一佈線層及第二佈線層、以及貫穿所述第一絕緣層並將所述第一佈線層與所述第二佈線層彼此電性連接的第一通孔，且 所述第一佈線層及所述第二佈線層電性連接至所述應用處理器的所述連接墊。
  9. 如申請專利範圍第8項所述的半導體封裝的連接系統，其中所述核心構件更包括： 第二絕緣層，配置於所述第一絕緣層上且覆蓋所述第一佈線層； 第三佈線層，配置於所述第二絕緣層上； 第二通孔，貫穿所述第二絕緣層並將所述第一佈線層與所述第三佈線層彼此電性連接； 第三絕緣層，配置於所述第一絕緣層上且覆蓋所述第二佈線層； 第四佈線層，配置於所述第三絕緣層上；以及 第三通孔，貫穿所述第三絕緣層並將所述第二佈線層與所述第四佈線層彼此電性連接，且 所述第三佈線層及所述第四佈線層電性連接至所述應用處理器的所述連接墊。
  10. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第二半導體封裝包括： 連接構件，包括重佈線層； 第一記憶體，配置於所述連接構件上且電性連接至所述重佈線層； 第二記憶體，配置於所述第一記憶體上且電性連接至所述重佈線層； 包封體，包封所述第一記憶體及所述第二記憶體的至少部分；以及 所述第二電性連接結構，配置於與所述連接構件的上面配置有所述第一記憶體的一個表面相對的所述連接構件的另一表面上，並將所述重佈線層電性連接至所述印刷電路板。
  11. 如申請專利範圍第10項所述的半導體封裝的連接系統，其中所述第一記憶體及所述第二記憶體藉由接合線連接至所述重佈線層。
  12. 如申請專利範圍第10項所述的半導體封裝的連接系統，其中所述第一記憶體及所述第二記憶體經由通孔連接至所述重佈線層。
  13. 如申請專利範圍第1項所述的半導體封裝的連接系統，其中所述第三半導體封裝包括： 所述電源管理積體電路，具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面； 包封體，包封所述電源管理積體電路的至少部分； 連接構件，配置於所述電源管理積體電路的所述主動面上且包括電性連接所述電源管理積體電路的所述連接墊的重佈線層；以及 所述第三電性連接結構。
  14. 如申請專利範圍第13項所述的半導體封裝的連接系統，其中所述第三半導體封裝更包括被動組件，所述被動組件與所述PMIC並排配置於所述連接構件的上面配置有所述電源管理積體電路的一個表面上，並至少部分地被所述包封體包封。
  15. 如申請專利範圍第13項所述的半導體封裝的連接系統，其中所述第三半導體封裝更包括具有貫穿孔的核心構件，且 所述PMIC配置於所述貫穿孔中。
  16. 如申請專利範圍第15項所述的半導體封裝的連接系統，其中所述核心構件包括：第一絕緣層、分別配置於所述第一絕緣層的相對表面上的第一佈線層及第二佈線層以及貫穿所述第一絕緣層並將所述第一佈線層與所述第二佈線層彼此電性連接的第一通孔，且 所述第一佈線層及所述第二佈線層電性連接至所述電源管理積體電路的所述連接墊。
  17. 如申請專利範圍第16項所述的半導體封裝的連接系統，其中所述第三電性連接結構配置於與所述核心構件的上面配置有所述連接構件的一個表面相對的所述核心構件的另一表面上，並電性連接至所述核心構件的所述第二佈線層。
  18. 如申請專利範圍第1項所述的半導體封裝的連接系統，更包括配置於所述印刷電路板的所述第二表面上的多個被動組件。
  19. 如申請專利範圍第1項所述的半導體封裝的連接系統，更包括配置於所述第三半導體封裝上的熱管。
TW107115772A 2017-08-04 2018-05-09 半導體封裝的連接系統 TWI689229B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR20170099222 2017-08-04
KR10-2017-0099222 2017-08-04
??10-2017-0099222 2017-08-04
KR10-2017-0125425 2017-09-27
??10-2017-0125425 2017-09-27
KR1020170125425A KR101942737B1 (ko) 2017-08-04 2017-09-27 반도체 패키지 연결 시스템

Publications (2)

Publication Number Publication Date
TW201911981A true TW201911981A (zh) 2019-03-16
TWI689229B TWI689229B (zh) 2020-03-21

Family

ID=65322965

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107115772A TWI689229B (zh) 2017-08-04 2018-05-09 半導體封裝的連接系統

Country Status (3)

Country Link
KR (1) KR101942737B1 (zh)
CN (1) CN109390314B (zh)
TW (1) TWI689229B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置
TWI809165B (zh) * 2019-05-21 2023-07-21 南韓商三星電機股份有限公司 電子組件模組

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102609138B1 (ko) * 2019-04-29 2023-12-05 삼성전기주식회사 인쇄회로기판 어셈블리
US11296062B2 (en) * 2019-06-25 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimension large system integration
US11508678B2 (en) * 2019-08-01 2022-11-22 Mediatek Inc. Semiconductor package structure including antenna
KR20210073904A (ko) * 2019-12-11 2021-06-21 삼성전기주식회사 기판 온 기판 구조 및 이를 포함하는 전자기기

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090033605A (ko) * 2007-10-01 2009-04-06 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
KR101362715B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
TWI490994B (zh) * 2012-09-03 2015-07-01 矽品精密工業股份有限公司 半導體封裝件中之連接結構
US9735134B2 (en) * 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US20170040266A1 (en) * 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
KR20160131170A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 팬-아웃 메모리 패키지를 포함하는 패키지 온 패키지 타입의 반도체 장치
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809165B (zh) * 2019-05-21 2023-07-21 南韓商三星電機股份有限公司 電子組件模組
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置

Also Published As

Publication number Publication date
CN109390314B (zh) 2022-03-08
CN109390314A (zh) 2019-02-26
KR101942737B1 (ko) 2019-01-29
TWI689229B (zh) 2020-03-21

Similar Documents

Publication Publication Date Title
TWI689055B (zh) 半導體封裝
TWI645526B (zh) 扇出型半導體裝置
TWI660486B (zh) 扇出型半導體封裝
TWI651818B (zh) 扇出型半導體封裝
TWI670817B (zh) 扇出型半導體封裝模組
US10923464B2 (en) Connection system of semiconductor packages using a printed circuit board
CN109390313B (zh) 半导体封装件的连接系统
TWI689229B (zh) 半導體封裝的連接系統
TWI699864B (zh) 天線模組
TWI695471B (zh) 扇出型半導體封裝模組
TW201810575A (zh) 扇出型半導體封裝模組
TW202023105A (zh) 天線模組
TWI670822B (zh) 扇出型半導體封裝
TWI707411B (zh) 半導體封裝的連接系統
TW201935651A (zh) 扇出型半導體封裝
TW201813031A (zh) 扇出型半導體封裝
TW202036798A (zh) 半導體封裝
TW201919200A (zh) 扇出型半導體封裝
TW201917850A (zh) 扇出型半導體封裝
TW201824471A (zh) 扇出型半導體封裝
TW201933566A (zh) 扇出型半導體封裝
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組
TW202005044A (zh) 電磁干擾屏蔽結構以及具有該結構的半導體封裝
TW201944560A (zh) 扇出型半導體封裝
TW201909371A (zh) 扇出型半導體封裝