TW201810575A - 扇出型半導體封裝模組 - Google Patents

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Abstract

本發明提供一種扇出型半導體封裝模組，包括扇出型半導體封裝，包括：第一互連構件，具有貫穿孔、半導體晶片，配置於貫穿孔中、包封體，包覆第一互連構件的至少部分及半導體晶片的至少部分、第二互連構件，配置於第一互連構件及半導體晶片上、第三互連構件，配置於包封體上、 第一連接端子，配置於第二互連構件上以及第二連接端子，配置於第三互連構件上；第一互連構件至第三互連構件分別包括電性連接至半導體晶片連接墊的重佈線層；以及安裝於扇出型半導體封裝上的組件封裝，且包括經由第一連接構件及多個安裝在佈線基板上的安裝組件連接至第二互連構件的佈線基板。

Description

扇出型半導體封裝模組
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在半導體晶片的配置區之外延伸的扇出(fan-out)型半導體封裝模組。
在行動裝置中有組件共同裝設於其中，例如記憶體、基頻積體電路（ICs）、射頻（radio frequency，RF）ICs（RFICs）、電力管理積體電路（power management integrated circuits，PMICs）、RF匹配組件（matching components）、電源端子分流組件（power terminal bypass component）以及類似者。然而，在單獨模組中實施此些組件的情況下，模組的厚度與尺寸可為顯著地大。
在一些模組中，為了解決此問題，於佈線基板的上表面及下表面上安裝組件，引入子佈線基板（sub-wiring substrate），且在子佈線基板上形成用以在主板上安裝電子裝置之接墊。然而，安裝於佈線基板下表面的IC在形式有所限制，且有可靠性方面的問題。
本揭露的一個樣態可提供一種微型扇出型半導體封裝模組，其具有提升的功能性及經改善的可靠性。
根據本揭露的一個樣態，可提供一種微型扇出型半導體封裝模組，佈線基板堆疊於扇出型半導體封裝上，佈線基板中有組件安裝，而扇出型半導體封裝中的半導體晶片以面朝上的形式（face-up form）配置。
根據本揭露的一個樣態，一種扇出型半導體封裝模組可包括：扇出型半導體封裝以及組件封裝，扇出型半導體封裝包括具有貫穿孔的第一互連構件、半導體晶片、包封體、第二互連構件、第一連接端子以及第二連接端子。半導體晶片配置於第一互連構件的貫穿孔中且具有主動面及與主動面相對的非主動面，且主動面上配置有連接墊，包封體包覆第一互連構件的至少部分及半導體晶片的非主動面的至少部分，第二互連構件配置於第一連接部件及半導體晶片的主動面上，第一連接端子配置於第二互連構件上，且第二連接端子配置於包封體上。第一互連構件及第二互連構件分別包括：電性連接至半導體晶片的連接墊的重佈線層，而組件封裝包括配置於第二互連構件且經由第一連接端子連接至第二互連構件的佈線基板以及配置於佈線基板上的至少一構件。
在下文中，將參照所附圖式闡述本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或省略各組件的形狀、尺寸以及類似者。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解的是，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。同樣地，第二元件亦可被稱作第一元件。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
在本文中，所附圖式中說明上部分、下部分、上側、下側、上表面、下表面等。舉例而言，第一互連構件可高於重佈線層的水平高度而配置。然而，本申請專利範圍不限於此。另外，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此情況下，垂直橫截面意指沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖視圖。另外，水平橫截面指代沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本發明。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。 電子裝置
圖1為說明電子裝置系統實例的方塊示意圖。
參考圖1，電子裝置1000中可容納主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040以及類似組件。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體或類似者；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器或類似者；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）或類似者。然而，晶片相關組件1020不限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不限於此，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）、其組合或類似者。然而，其他組件1040不限於此，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件不限於此，而是視電子裝置1000的類型或類似者亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦（laptop PC）、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件或類似者。然而，電子裝置1000不限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的示意立體圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理地連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件（例如：相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為（例如）晶片相關組件之間的應用程式處理器，但不限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。 半導體封裝
一般而言，可將多個不同的電路整合在半導體晶片中。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件安裝墊（component mounting pads）的尺寸及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以直接於主板上安裝半導體晶片，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態（bare state）下的積體電路（integrated circuit，IC），半導體晶片2220包括本體2221、連接墊2222以及保護層2223，本體2221包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；保護層2223例如是氧化物膜（oxide film）、氮化物膜（nitride film）或類似者，保護層2223形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222是顯著小的，因此難以將積體電路安裝於中間階層的印刷電路板（intermediate level printed circuit board；PCB）上以及電子裝置的主板或類似者上。
因此，互連構件2240可視其尺寸在半導體晶片2220上形成，以重新分佈連接墊2222。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔2243h；且接著形成佈線圖案2242及通孔2243。接著，可形成保護互連構件2240的保護層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、保護層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有所述半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有小尺寸的同時實施快速訊號傳送。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有相對較大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參考圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次重新分佈，且在扇入型半導體封裝2200安裝於中介基板2301上的狀態下，扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280或類似者來固定焊料球2270以及類似者，且半導體晶片2220的外部表面可被模製材料2290或類似者覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，由中介基板2302再次重新分佈，且扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。
如上文所描述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者，扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在互連構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、保護層（圖式中未繪示）等的積體電路。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由在半導體晶片上所形成的連接部件朝向半導體晶片之外重新分佈與配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距（pitch），進而使得無法在扇入型半導體封裝中使用標準化球佈局。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由在半導體晶片上所形成的互連構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參考圖式，扇出型半導體封裝2100可經由焊球2170或類似者安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括互連構件2140，互連構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的面積外的扇出區，進而使得標準化球佈局實際上可被使用在扇出型半導體封裝2100中。因此，扇出型半導體封裝2100可在不使用單獨的中介基板或類似者的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，可以比使用印刷電路板（PCB）的一般疊層類型半導體封裝（package-on-package；POP）類型更緊密（compact）的形式來實施扇出型半導體封裝模組，且所述扇出型半導體封裝可解決因翹曲現象（warpage phenomenon）出現所造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上文所述用於將半導體晶片安裝於電子裝置的主板或類似者上，且半導體晶片受到保護而免於外部衝擊，並與諸如中介基板或類似者的印刷電路板（PCB）在概念方面不同，PCB具有與扇出型半導體封裝不同的規格、目的及類似者，且嵌入具有扇入型半導體封裝中。 半導體封裝模組
圖9為說明扇出型半導體封裝模組的實例的剖視示意圖。
圖10為沿圖9所示扇出型半導體封裝模組的剖線I-I’截取的平面示意圖。
圖11為沿圖9所示扇出型半導體封裝模組的剖線I-I’截取的平面示意圖。
參照圖式，根據本發明例示性實施例的扇出型半導體封裝模組300A可包括扇出型半導體封裝100A及配置於扇出型半導體封裝100A上的組件封裝200A。扇出型半導體封裝100A可包括第一互連構件110、半導體晶片120、包封體130、第二互連構件140、第三互連構件150、第一連接端子160以及第二連接端子170，第一互連構件110具有貫穿孔110H，半導體晶片120配置於貫穿孔110H中且具有其上配置有連接墊122的主動面以及與主動面相對的非主動面，包封體130包覆第一互連構件110及半導體晶片120的非主動面的至少部分，第二互連構件140配置於第一互連構件110及半導體晶片120的主動面上，第三互連構件150配置於包封體130上，第一連接端子160配置於第二互連構件140上且連接至第二互連構件140，而第二連接端子170連接至第三互連構件150上且連接至第三互連構件150。組件封裝200A可包括佈線基板210、配置於佈線基板210上的多個組件220以及保護多個組件220的保護層230，佈線基板210配置於第二互連構件140之上方，且經由第一連接端子160連接至第二互連構件140。
在單獨模組中實施目前行動裝置中所使用的組件，例如記憶體、基頻（baseband）積體電路、射頻（radio frequency，RF）積體電路（RFICs）、電源管理積體電路（power management integrated circuits，PMICs）、RF匹配組件（matching components）、電源端子分流組件（power terminal bypass component）以及類似者，在此情況下，模組的厚度及尺寸為顯著地大。在一些模組中，為了解決此問題，在佈線基板的上表面及下表面上安裝組件，引入子佈線基板，並且在子佈線基板上形成用於在主板上安裝電子裝置的接墊。然而，安裝在佈線基板下表面的IC形式有所限制，且有可靠性的問題。因此，需要一種具有提升的功能性及經改善的可靠性之新穎微型模組。
根據例示性實施例的扇出型半導體封裝模組300A可具有引入扇出型半導體封裝100A的結構，在扇出型半導體封裝100A中安裝主要的半導體晶片120（main semiconductor chip）（例如：IC），組件封裝200A中可安裝有各種組件，且組件封裝200A堆疊於扇出型半導體封裝100A上。因此，可提供一種具有提升的功能性及經改善的可靠性之微型扇出型半導體封裝模組。在此情況下，半導體晶片120可以面朝上的形式來配置，且半導體晶片120經由第二互連構件140以及連接至第二互連構件140的第一連接端子160可電性連接至佈線基板210及組件封裝200A的組件220，以產生非常短的信號傳送路徑等。另外，在扇出型半導體封裝100A中，第一互連構件110內所形成的重佈線層112a及重佈線層112b以及類似者會被引入至半導體晶片120的周圍，以將電性連接至包封體130的第二連接端子170引入至低於包封體130處，使得扇出型半導體封裝模組300A可穩定地安裝於電子裝置的主板500上。
將在下文中進一步詳細闡述根據例示性實施例的扇出型半導體封裝模組中所包括的相應組件。
第一互連構件110可保持扇出型半導體封裝100A的剛性，且可用於確保包封體130厚度的均勻性。另外，第一互連構件110可提供配線區（routing region）可供形成重佈線層112a及重佈線層112b，藉此減少第二互連構件140的數量並解決在第二互連構件140形成的製程中出現的瑕疵。第一互連構件110可具有貫穿孔110H。貫穿孔110H中可配置半導體晶片120，使得貫穿孔110與第一互連構件110以預定距離彼此間隔。亦即，第一互連構件110可環繞半導體晶片120的側表面。然而，第一互連構件110的形式不限於此，且可經各種修改以具有其他形式。第一互連構件110可包括絕緣層111、重佈線層112a、重佈線層112b以及通孔113，重佈線層112a及重佈線層112b分別配置於絕緣層111的相對表面，通孔113貫穿絕緣層111並使分別配置於絕緣層111相對表面的重佈線層112a及重佈線層112b彼此電性連接。
可使用絕緣材料作為絕緣層111的材料。在此情況下，所述絕緣材料可為：熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：醯亞胺樹脂）、具有例如浸入於所述熱固性樹脂及所述熱塑性樹脂中的玻璃纖維及/或無機填料等加強材料的樹脂，例如預浸體、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）或類似者。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層112a及重佈線層112b可作為重佈線圖案，且重佈線層112a及重佈線層112b中每一者可為導電材料，例如：銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a及重佈線層112b可視對應之層的設計而具有各種不同功能。舉例而言，重佈線層112a及重佈線層112b可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a及重佈線層112b可包括通孔墊、連接端子接墊等。
通孔113可使形成於不同層上的重佈線層112a及重佈線層112b彼此電性連接，從而在第一互連構件110中形成電性通路（electrical path）。通孔113中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料。導電材料可完全填充通孔113中每一者，或者導電材料可沿各個通孔的孔壁形成，與圖式中所繪示的不同。另外，通孔113中每一者可具有任何習知的剖視形狀，例如錐形（tapered）、圓柱形（cylindrical）等。
半導體晶片120可為處於裸露狀態（bare state）下的積體電路，以在單一晶片中整合數百至數百萬個或更多元件的數量設置。舉例而言，所述積體電路可為應用處理器晶片，例如中央處理器（例如中央處理單元）、圖形處理器（例如圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但不限於此。
半導體晶片120可包括本體121、形成於本體121表面上的連接墊122以及形成於本體121上且覆蓋部分連接墊122的鈍化層123（passivation layer）。本體121例如可於主動晶圓的基底上形成。在此情況下，本體121的基材（basic material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）或類似者。連接墊122可電性連接半導體晶片120至其他組件，且連接墊122材料中每一者可為導電材料，例如鋁（Al）或類似者。可藉由第一互連構件110、第二互連構件140、第三互連構件150、佈線基板210以及類似者對連接墊122進行重新分佈。配置有連接墊122於其上的半導體晶片120的表面可為主動面，且半導體晶片120與主動面相對的表面可為非主動面。半導體晶片120可以面朝上的形式來配置作為一實例。亦即，有連接墊122配置於其上的主動面可在第一互連構件110配置的向上方向配置。鈍化層123可用於保護本體121免於外部衝擊，且鈍化層123可例如為一氧化矽（SiO）等所形成的氧化物膜、氮化矽（SiN）等所形成的氮化物膜或類似者，或為包括氧化物層及氮化物層的雙層。另外，由一氧化矽（SiO）等所形成的絕緣膜等（圖式中未繪示）可進一步配置於本體121與連接墊122之間或於本體121與鈍化層123之間。
包封體130可用於保護第一互連構件110及/或半導體晶片120。包封體130的包覆形式不受特別限制，但形式可為包封體130環繞第一互連構件110的至少部分及/或半導體晶片120的至少部分。舉例而言，包封體130可覆蓋第一互連構件110及半導體晶片120的下表面，且填滿貫穿孔110H壁面及半導體晶片120的側面之間的間隔。同時，包封體130可填充貫穿孔110H以作為黏合劑，且視其材料而減少半導體晶片120的彎曲（buckling）。
包封體130的材料不受特別限制，但可例如為絕緣材料。更詳細而言，包封體130的材料可例如為ABF或類似者，其包括無機填料及絕緣樹脂，但並不包括玻璃布。在以包括無機填料及絕緣樹脂但不含玻璃布的材料作為包封體130材料的情況下，可解決例如空隙或分層（delamination）的問題。同時，無機填料可為習知的無機填料，且絕緣樹脂可為習知的環氧樹脂或類似者。
第二互連構件140可用於實質地對半導體晶片120的連接墊122進行重新分佈。可藉由第二互連構件140主要對數十至數百個具有各種不同功能的連接墊122進行重新分佈。第二互連構件140可配置於第一互連構件110及半導體晶片120之上方。第二互連構件140可包括絕緣層141、重佈線層142以及通孔143，重佈線層142配置於絕緣層141上，通孔143貫穿絕緣層141並使各重佈線層142彼此連接。
可使用絕緣材料作為絕緣層141的材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為所述絕緣材料。在此情況下，絕緣層141可具有較小的厚度，且可更容易地達成通孔143的精細間距。必要時，當絕緣層141為多層時，絕緣層141的材料可彼此相同，亦可彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層141之間的邊界可為不明顯。
重佈線層142可用於實質地對連接墊122進行重新分佈。重佈線層142中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。視對應於重佈線層142的層的設計，重佈線層142可具有各種不同的功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔墊、連接端子接墊等。
通孔143可使在不同層上所形成的重佈線層142、連接墊122或類似者彼此電性連接，從而在扇出型半導體封裝100A中產生電性通路。通孔143中每一者的材料可例如為銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料。導電材料可完全填充在通孔143中，或者，導電材料亦可沿通孔中每一者的壁面形成。另外，通孔143中的每一者可具有任何習知的形狀，例如錐形、圓柱形等。
圖式中所繪示的情況中，第二互連構件140具有重佈線層142及通孔143，但第二互連構件140並不限於此。亦即，第二互連構件140可視其設計而包括大量的絕緣層，且因而包括大量的佈線層（distribution layer）與通孔。亦即，第二互連構件140亦可由多層形成。
第三互連構件150可用於重新分佈半導體晶片120的連接墊122並且提供用以在主板500上安裝扇出型半導體封裝模組300A的安裝接墊。第三互連構件150可包括絕緣層151及重佈線層152。第三互連構件150可經由通孔133貫穿包封體130以連接至第一互連構件110的重佈線層112b。
絕緣層151的材料沒有特定限制，但可為感光絕緣材料，例如感光成像介電（PID）樹脂。或者，亦可使用阻焊劑作為絕緣層151的材料。或者，含無機填料及絕緣樹脂但不含玻璃布的絕緣材料可作為絕緣層151的材料，例如ABF或類似者。必要時，當絕緣層151為多層時，絕緣層151的材料可彼此相同，且亦可彼此不同。當絕緣層151為多層時，絕緣層151可視製程而彼此整合，進而使得各絕緣層之間的邊界可為不明顯。
重佈線層152中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。視對應於重佈線層152的層的設計，重佈線層142可具有各種不同的功能。舉例而言，重佈線層152可包括接地圖案、電源圖案、訊號圖案等。另外，重佈線層152可包括通孔墊、連接端子接墊等。當絕緣層151為多層時，重佈線層152亦可為多層，且於不同層上所形成的重佈線層152可藉由貫穿絕緣層151的通孔或類似者而彼此電性連接。
第一連接端子160可用於使扇出型半導體封裝100A與組件封裝200A彼此連接。第二連接端子160可連接至被第三互連構件140中形成的開口所曝露的重佈線層142的部分。第一連接端子160可例如為焊球、銅心球（copper cored balls）、銅柱或類似者，但不限於此。第一連接端子160的尺寸可小於第二連接端子170的尺寸。
第二連接端子170可用於使扇出型半導體封裝模組300A連接至電子裝置的主板500或類似者。第二連接端子170可連接至被第三互連構件150中形成的開口所曝露的重佈線層152的部分。第二連接端子170中每一者可由例如焊料等導電材料而形成。然而，此僅為舉例說明，且第二連接端子170中每一者的材料不限於此。第二連接端子170可為接腳（land）、焊球、引腳或類似者。第二連接端子170可形成多層結構或單層結構。當第二連接端子170形成為多層結構時，第二連接端子170可包括銅（Cu）柱及焊料。當第二連接端子170形成單層結構時，連接端子170可包括錫-銀（tin-silver）焊料或銅（Cu）。然而，此僅為舉例說明，且第二連接端子170不限於此。
儘管圖式中未繪示，然而視需要，可在第一互連構件110的貫穿孔110H之內側壁上進一步配置金屬層。亦即，亦可有金屬層環繞半導體晶片120的側表面。半導體晶片120產生的熱可有效地經由金屬層向扇出型半導體封裝100A之上或之下散熱，且金屬層可有效阻擋電磁波。另外，必要時，在第一互連構件110的貫穿孔110H中可配置多個半導體晶片，且第一互連構件110的貫穿孔110H的數量可為多個且半導體晶片可分別配置於貫穿孔中。另外，例如電容器（condenser）、感應器等單獨的被動組件可與半導體晶片一起配置於貫穿孔110H中。
佈線基板210可為習知的印刷電路板（PCB），例如中介基板。佈線基板210可包括絕緣層211及在絕緣層211上所形成的重佈線層212。儘管圖式中未繪示，不同種類的重佈線層212可在絕緣層211中形成。
絕緣層211可包括絕緣材料。在此情況下，所述絕緣材料可為：熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：醯亞胺樹脂）、具有例如浸入於所述熱固性樹脂及所述熱塑性樹脂中的玻璃纖維及/或無機填料等加強材料的樹脂，例如預浸體、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層212可作為重佈線圖案。重佈線層212中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。視對應於重佈線層212的層的設計，重佈線層142可具有各種不同的功能。舉例而言，重佈線層212可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層212可包括通孔墊、連接端子接墊等。
組件220可為各種不同的電子組件。舉例而言，組件220可為各種不同的主動組件、被動組件或類似者。在一些情況中，晶片組件可配置為組件220，例如記憶體晶片以及類似者。亦即，並不特別限制組件220的特定種類。組件220的數量不受特別限制，且多個組件220可以不同形式配置。
保護層230（protection layer）可用於保護配置於佈線基板210上的組件220，且保護層230可為其中容納有組件220的習知金屬蓋（metal cover）或為覆蓋組件220的模製材料，與圖式中所繪示的不同。金屬蓋的材料或模製材料不受特別限制，但可為此技術領域中具有通常知識者所習知的材料。
圖12為圖9扇出型半導體封裝模組從a方向觀看的平面示意圖。
圖13為圖9扇出型半導體封裝模組從b方向觀看的平面示意圖。
圖14為圖9扇出型半導體封裝模組從c方向觀看的平面示意圖。
參照圖式，從佈線基板210的絕緣層211向外曝露的連接端子接墊212P及從第二互連構件140的絕緣層141向外曝露的連接端子接墊142P可藉由第一連接端子160彼此連接。因此，佈線基板210的連接端子接墊212P及第二互連構件140的連接端子接墊142P兩者的數量、位置、形式等可彼此對應。另外，從第三互連構件150的重佈線層152的絕緣層151向外曝露的連接端子接墊152P可連接至第二連接端子170。因此，第三互連構件150的連接端子接墊152P的數量、位置、形式等可對應於第二連接端子170的數量、位置、形式等。
同時，當對應於半導體晶片120的配置區域為扇入區，且環繞扇入區周圍的區域為扇出區時，佈線基板210的連接端子接墊212P及第二互連構件140的連接端子接墊142P可配置於扇入區與扇出區兩者中，以彼此連接多個輸入/輸出端子，但不限於此。另外，第三互連構件150的連接端子接墊152P可僅配置於扇出區中或是配置於扇入區與扇出區之間的邊界。因此，連接至第一連接端子160的第二互連構件140的連接端子接墊142P的數量可大於第三互連構件150的連接端子接墊152P的數量，但不限於此。同時，多種不同的單獨表面安裝技術（SMT）組件（圖式中未繪示）可以不同形式在沒有絕緣層151的連接端子接墊152P形成的扇入區中配置，但不限於此。
同時，第一連接端子160可具有凸塊狀而非球狀，且佈線基板210的連接端子接墊212P及第二互連構件140的連接端子接墊142P可因此形成凸塊墊（bump pad）的形狀而非球墊，且凸塊墊具有小於球墊的尺寸。在此情況下，可在不含接墊的區域中進行電源層（power plane）設計，使得電源完整性（power integrity，PI）可確保。
圖15為圖9中區域A的放大剖視示意圖。
參照圖式，連接墊122與第二連接端子170中至少一者可藉由貫穿（passing through）佈線基板210及第一互連構件110的電性通路P-1而彼此連接。舉例而言，半導體晶片120的連接墊122中至少一者可電性連接至第二連接端子170中至少一者，經由電性通路P-1按照順序或相反順序通過（traversing）第二互連構件140、第一連接端子160、佈線基板210、第一連接端子160、第二互連構件140以及第一互連構件110。連接至電性通路P-1的第二連接端子170可配置於扇入區R1中、配置於扇出區R2中或配置於扇入區R1或扇出區R2之間。在電路的數量為多個的情況下，所述的多個電路於扇入區R1及扇出區R2皆可配置。
在連接墊122及第二連接端子170經由上述電性通路P-1通過（traversing）佈線基板210及第一互連構件110而彼此連接的情況下，佈線基板210及第一互連構件110兩者皆可用於對連接墊122進行重新分佈，且可因而簡化第二互連構件140。因此，可解決出現在形成第二互連構件140製程中的問題，例如半導體晶片120的良率問題。舉例而言，連接至電性通路P-1的連接墊122可為電源連接墊（power connection pad）或接地連接墊（ground pad）。在此情況下，當設置電性通路P-1之佈線基板210的重佈線層212a及重佈線層212b等包括電源圖案或接地圖案時，可使用重佈線層212a及重佈線層212b以對電源連接墊或接地連接墊進行重新分佈。因此，可顯著地減少第二互連構件140中電源圖案或接地圖案的數量。是以，可簡化第二互連構件140，且剩餘區域可作為另一用途使用。
另外，由於連接墊122及第二連接端子170藉由蜿蜒（meandering）的電性通路P-1而彼此連接，經第二連接端子170轉移的應力可藉由電性通路P-1而抵銷（offset），使得連接至連接墊122的通孔143等的連接可靠性可被改善。另外，由於半導體晶片120以面朝上的方式配置，即使進行第二連接端子170的底部填充製程以改善半導體封裝模組300A安裝於電子裝置的主板上時的可靠性，包括於底部填充材料中的氯離子（Cl-）難以腐蝕半導體晶片120的連接墊122。
同時，第二互連構件140可包括多個絕緣層141a及絕緣層141b。多個絕緣層141a及絕緣層141b可包括相同的絕緣材料或不同的絕緣材料。可在上絕緣層141b中形成曝露至少部分圖案的開口以作為重佈線層142中的連接端子接墊，且可於開口中形成凸塊下金屬層145。佈線基板210可包括多個絕緣層211a、絕緣層211b以及絕緣層211c、多個重佈線層212a、重佈線層212b以及重佈線層212c以及多個通孔213a與通孔213b，且多個絕緣層211a、絕緣層211b以及絕緣層211c可包括相同絕緣材料或不同絕緣材料。可在下絕緣層211a中形成曝露至少部分圖案的開口以作為重佈線層212a中的連接端子接墊，且可在開口中形成凸塊下金屬層215。可在第三互連構件150中形成曝露至少部分圖案的開口以作為重佈線層152中的連接端子接墊，且可在開口中形成凸塊下金屬層155。
圖16為圖9中修改後之區域A的放大剖視示意圖。
參照圖式，可省略第三互連構件150。亦即，第二連接端子170可直接配置於第一互連構件110的重佈線層112b上，且第二連接端子170可利用形成於包封體130下表面的開口中的凸塊下金屬層135而連接至重佈線層112b。因此，連接墊122可經由電性通路P-2重新分佈至扇出區。必要時，底部填充樹脂401可形成於第二互連構件140及佈線基板210之間以環繞第一連接端子160。因此，可增加第一連接端子160的可靠性。其他組態可與上述有所重疊，因而省略其說明。
圖17為圖9中修改後之區域A的放大剖視示意圖。
參照所述圖式，第一互連構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c，第一絕緣層111a接觸第二互連構件140，第一重佈線層112a接觸第二互連構件140且嵌入第一絕緣層111a中，第二重佈線層112b配置於第一絕緣層111a的的另一表面上，且此另一表面與具有第一重佈線層112a嵌入的表面相對，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b，且第三重佈線層112c配置於第二絕緣層111b上。由於第一互連構件110可包括數量大的重佈線層112a、重佈線層112b及重佈線層112c，因此可進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的瑕疵而導致的良率下降。由於第一重佈線層112a嵌入第一絕緣層111a中，第二互連構件140的絕緣層141a的絕緣距離可為相對恆常。第一重佈線層112a可凹陷於絕緣層111中，進而使得在第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階。因此，可防止包封體130滲入至第一重佈線層112a的現象。第一重佈線層112a、第二重佈線層112b以及第三重佈線層112c可藉由第一通孔113a及第二通孔113b而彼此電性連接，且貫穿第一絕緣層111a及第二絕緣層111b。連接墊122中至少一者可經由通過第一互連構件110的電性通路P-3而重新分佈至扇入區及/或扇出區。
同時，第一互連構件110的第一重佈線層112a的上表面可低於半導體晶片120的連接墊122的上表面的水平高度而配置。另外，第二互連構件140的重佈線層142與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於第一絕緣層111a中。第一互連構件110的第二重佈線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。所形成的第一互連構件110的厚度可以與半導體晶片120的厚度對應。因此，形成於第一互連構件110中的第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
另外，第一互連構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110的厚度可與半導體晶片120的厚度相等或較半導體晶片120的厚度大，因此視第一互連構件110的規格，重佈線層112a、重佈線層112b及重佈線層112c可具有相對較大的尺寸。另一方面，形成於第二互連構件140的重佈線層142可具有相對較小的厚度。其他組態可與上述者有所重疊，因而省略其說明。
圖18為圖9中修改後之區域A的放大剖視示意圖。
參照圖式，第一互連構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c、第三絕緣層111c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第二絕緣層111b上且覆蓋第二重佈線層112b，而第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d可藉由第一通孔113a、第二通孔113b以及第三通孔113c而彼此電性連接，第一通孔113a、第二通孔113b以及第三通孔113c分別貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c。由於第一互連構件110可包括大量的重佈線層112a、112b、112c以及112d，可更簡化第二互連構件140，使得在形成第二互連構件140的製程中所產生的良率降低問題可以改善。連接墊122中至少一者可經由通過第一互連構件110的電性通路P-4而重新分佈至扇入區及/或扇出區。
同時，第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對厚以保持剛性，且可配置第二絕緣層111b及第三絕緣層111c以形成更大量的重佈線層112c及重佈線層112d。第一絕緣層111a包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可由例如玻璃布、無機填料及絕緣樹脂的預浸體形成，且第二絕緣層111b及第三絕緣層111c可由包括無機填料及絕緣樹脂的ABF或感光性絕緣膜而形成。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料不限於此。
另外，第一互連構件110的重佈線層112的上表面可高於半導體晶片120的連接墊122上表面的水平高度而配置。第二互連構件140的重佈線層142與第一互連構件110的第三重佈線層112c之間的距離可小於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二互連構件140。所形成的第一互連構件110可以具有與半導體晶片120的厚度相對應的厚度。因此，形成於第一互連構件110中的第一重佈線層112a及第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
第一互連構件110的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連組件110的厚度可與半導體晶片120的厚度相等或較半導體晶片120的厚度大，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可具有相對較大的尺寸。另一方面，可形成第二互連構件140的重佈線層142以具有相對較小的厚度。其他組態可與上述者有所重疊，因而省略其說明。
圖19為扇出型半導體封裝模組另一實例的剖視示意圖。
圖20為圖19中區域B的放大剖視示意圖。
參照圖式，根據本發明例示性實施例的扇出型半導體封裝模組300B可包括扇出型半導體封裝100B及配置於扇出型半導體封裝100B上的組件封裝200B。扇出型半導體封裝100B可包括具有貫穿孔110H的第一互連構件110B、半導體晶片120B、包封體130B、第二互連構件140B、第三互連構件150B、第一連接端子160B以及第二連接端 170B。半導體晶片120B配置於貫穿孔110H中且具有其上配置有連接墊122的主動面以及與主動面相對的非主動面，包封體130B包覆第一互連構件110B及半導體晶片120B的非主動面的至少部分，第二互連構件140B配置於第一互連構件110B及半導體晶片120B的主動面上，第三互連構件150B配置於包封體130B上，第一連接端子160B配置於第二互連構件140B上且連接至第二互連構件140B，而第二連接端 170B連接至第三互連構件150B且亦連接至第三互連構件150B。組件封裝200B可包括佈線基板210B、多個組件220B以及保護層230B。佈線基板210B配置於第二互連構件140B之上方且經由第一連接端子160B連接至第二互連構件140B，多個組件220B配置於佈線基板210B或嵌入佈線基板210B中，而保護層230B保護配置於佈線基板210B上的記憶體晶片221以及類似者。
根據本發明例示性實施例的扇出型半導體封裝模組300B可具有引入扇出型半導體封裝100B的結構，主要的半導體晶片120B（例如：IC）安裝於扇出型半導體封裝100B中，且可被安裝記憶體晶片221及類似者的組件封裝200B堆疊於扇出型半導體封裝100B上。因此，可以提供一種具有提升功能性及改善可靠性的微型扇出型半導體封裝模組。在此情況下，半導體晶片120B可以面朝上的形式配置，且半導體晶片120B經由第二互連構件140B及連接至第二互連構件140B的第一連接端子160B電性連接至組件封裝200B的佈線基板210B及組件220B，以產生非常短的信號傳送通路或類似者。另外，在扇出型半導體封裝100B中，第一互連構件110B內所形成的重佈線層112a、重佈線層112b、重佈線層112c以及類似者會被引入至半導體晶片120B的周圍，以將電性連接至包封體130B的第二連接端子170B引入至低於包封體130B處，使得扇出型半導體封裝模組300B可穩定地安裝於電子裝置的主板500上。
根據本發明例示性實施例的扇出型半導體封裝模組所包括的個別組件將在下文中更詳細說明，但將省略與以上所述重複的說明。
參照圖式，至少一個連接墊122及至少一個第二連接端子170B可藉由通過佈線基板210B及第一互連構件110B的電性路徑P-5而彼此連接。舉例而言，半導體晶片120B的連接墊122其中至少一者可經由電性通路P-5依通過第二互連構件140B、第一連接端子160B、佈線基板210B、第一連接端子160B、第二互連構件140B以及第一互連構件110B的順序或其相反順序電性連接至第二連接端子170B其中至少一者。在此情況下，電性通路P-5可連接至嵌入佈線基板210B中的被動組件222，例如嵌入式電容器（embedded capacitor）、嵌入式感應器（embedded power inductor）或類似者。如上所述，半導體晶片120B可經由電性通路P-5連接至經嵌入的被動組件222，所述電性通路短，有利於保持電源完整性（PI）特性。同時，半導體晶片120B不必只經由上述的電性通路P-5而電性連接至被動組件222，亦可經由另一通路而電性連接至被動組件222。另外，在前述被動組件222是嵌入佈線基板210B中且連接至半導體晶片120B的情況下，不須將個別的接腳側電容器（land side capacitor，LSC）低於扇出型半導體封裝100B配置，可因而降低第二連接端子170B的高度。另外，以面朝上形式配置的半導體晶片120B的記憶體信號可在短距離內經由佈線基板210B連接至記憶體晶片221，有利於記憶體的特性。
第二互連構件140B可包括多個絕緣層141a及絕緣層141b。多個絕緣層141a及絕緣層141b可包括相同的絕緣材料或不同的絕緣材料。可在上絕緣層141b中形成曝露至少部分圖案的開口以作為重佈線層142中的連接端子接墊，且可於開口中形成凸塊下金屬層145。佈線基板210B可包括第一絕緣層211A、第二絕緣層211B以及第三絕緣層211C。第一絕緣層211A具有嵌入被動組件222的空腔（cavity），第二絕緣層211B覆蓋第一絕緣層211A的一個表面，且第三絕緣層211C覆蓋第一絕緣層211A的另一個表面。另外，佈線基板210B可包括在第一絕緣層211A及第二絕緣層211B上形成的重佈線層212以及在第一絕緣層211A及第二絕緣層211B中形成的通孔213。第一絕緣層211A可為預浸體或類似者所形成的習知的核心層（core layer），第二絕緣層211B可為ABF或類似者所形成的習知的絕緣層，且第三絕緣層211C可為阻焊劑或類似者所形成的習知的感光成像介電（PID）膜。然而，第一絕緣層至第三絕緣層不限於此。佈線基板210B可包括連接至其他第一連接端子160B的凸塊下金屬層215。第二連接端子170B可經由第三互連構件150B而配置於扇入區及扇出區二者中，但不限於此。
儘管圖式中未繪示，可對根據本發明例示性實施例的扇出型半導體封裝模組300B進行各式修改，如上述根據例示性實施例的扇出型半導體封裝模組300A的經修改實例。
圖21為扇出型半導體封裝模組另一實例的剖視示意圖。
圖22為圖21中區域C的放大剖視示意圖。
參照圖式，根據本發明例示性實施例的扇出型半導體封裝模組300C可包括扇出型半導體封裝100C及配置於扇出型半導體封裝100C上的組件封裝200C。扇出型半導體封裝100C可包括具有貫穿孔110H的第一互連構件110C、半導體晶片120C、包封體130C、第二互連構件140C、第三互連構件150C、第一連接端子160C以及第二連接端子170C。半導體晶片120C配置於貫穿孔110H中且具有其上配置有連接墊122的主動面以及與主動面相對的非主動面，包封體130C包覆第一互連構件110C及半導體晶片120C的非主動面的至少部分，第二互連構件140C配置於第一互連構件110C上及半導體晶片120C的主動面上，第三互連構件150C配置於包封體130C上，第一連接端子160C配置於第二互連構件140C上且連接至第二互連構件140C，而第二連接端子170C連接至第三互連構件150C上且亦連接至第三互連構件150C。組件封裝200C可包括第一佈線基板210Ca、第二佈線基板210Cb、組件220C以及保護層230C。第一佈線基板210Ca配置於第二互連構件140C之上，且經由第一連接端子160C連接至第二互連構件140C，第二佈線基板210Cb配置於第一佈線基板210Ca之上，且經由第三連接端子180C連接至第一佈線基板210Ca，組件220C配置於第一佈線基板210Ca或第二佈線基板210Cb上，而保護層230C保護配置於佈線基板210Cb上的記憶體晶片221以及類似者。
根據本發明例示性實施例的扇出型半導體封裝模組300C可具有引入扇出型半導體封裝100C的結構，主要的半導體晶片120C（例如：IC）安裝於扇出型半導體封裝100C中，且多個組件封裝200Ca及組件封裝200Cb堆疊於扇出型半導體封裝100C上，組件封裝中可安裝記憶體晶片以及類似者。因此，可提供一種具有功能性提升及可靠性改善的微型扇出型半導體封裝模組。在此情況下，扇出型半導體封裝100C的半導體晶片120C可以面朝上形式配置，且半導體晶片120C經由第二互連構件140C以及連接至第二互連構件140C的第一連接端子160C可電性連接至組件封裝200C，以產生非常短的信號傳送路徑或類似者。另外，在扇出型半導體封裝100C中，第一互連構件110C內所形成的重佈線層112a、重佈線層112b、重佈線層112c以及類似者會被引入半導體晶片120C的周圍，且電性連接至包封體130C的第二連接端子170C引入至低於包封體130C處，使得扇出型半導體封裝模組300C可穩定地安裝於電子裝置的主板500。
根據本發明例示性實施例的扇出型半導體封裝模組所包括的個別組件將在下文中更詳細說明，但將省略與以上所述重複的說明。
參照圖式，連接墊122其中一者及第二連接端子170C可藉由通過第一佈線基板210Ca及第一互連構件110C的電性通路P-6彼此連接。舉例而言，半導體晶片120C的連接墊122中至少一者可經由電性通路P-6依通過第二互連構件140C、第一連接端子160C、佈線基板210C、第一連接端子160C、第二互連構件140C以及第一互連構件110C的順序或其相反順序電性連接至第二連接端子170C其中至少一者。在此情況下，電性通路P-6可使用底部填充樹脂218或類似者連接至配置於第一佈線基板210Ca上的被動組件223，例如表面安裝型態的電容器（surface mounted capacitor）、表面安裝型態的薄膜電感器（surface mounted thin film inductor）或類似者。如上所述，半導體晶片120C可經由相對較短的電性通路P-6連接至表面安裝型態的（surface mounted）被動組件223，此有利於保持電源完整性（PI）特性。同時，半導體晶片120C不必只藉由上述的電性通路P-6而電性連接至被動組件223，亦可藉由另一路徑電性連接至被動組件223。同時，在前述被動組件223是安裝於第一佈線基板210C且連接至半導體晶片120C的情況下，個別的接腳側電容器（LSC）不必低於扇出型半導體封裝100C而配置，且可因而降低第二連接端子170C的高度。另外，可以面朝上形式配置的半導體晶片120C的記憶體信號在短距離內經由佈線基板210C連接至記憶體晶片221，可利於記憶體的特性。
第二互連構件140C可包括多個絕緣層141a及絕緣層141b。多個絕緣層141a及絕緣層141b可包括相同的絕緣材料或不同的絕緣材料。可在上絕緣層141b中形成曝露至少部分圖案的開口以作為重佈線層142中的連接端子接墊，且可於開口中形成凸塊下金屬層145。第一佈線基板210Ca可包括第一絕緣層211A及第三絕緣層211C，其覆蓋第一絕緣層211A的二相對表面。另外，第一佈線基板210Ca可包括在第一絕緣層211A上所形成的重佈線層212以及在第一絕緣層211A中所形成的通孔213。第一絕緣層211A可為預浸體或類似者所形成的習知的核心層，且第三絕緣層211C可為阻焊材料（solder resist）或類似者所形成的習知的感光成像介電（PID）膜。然而，第一絕緣層及第三絕緣層不限於此。第一佈線基板210Ca可包括連接至其他第一連接端子160C的凸塊下金屬層215a。第二佈線基板210Cb可包括在多個絕緣層、多個形成在絕緣層上的重佈線層以及多個形成在絕緣層中的通孔。第二佈線基板210Cb可包括連接至第三連接端子180C的凸塊下金屬層。第三連接端子180C可為焊球、銅心球、銅柱或類似者，但不限於此。第二連接端子170C可經由第三互連構件150C而配置於扇入區及扇出區二者中，但不限於此。然而，第二連接端子170C並不限於此。
儘管圖式中未繪示，可對根據本發明例示性實施例的扇出型半導體封裝模組300C進行各式修改，如上述根據例示性實施例的扇出型半導體封裝模組300A的經修改實例。
如前述所言，根據本發明的例示性實施例，可提供一種具有提升功能性與改善可靠性的微型扇出型半導體封裝模組。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B、100C、2100‧‧‧扇出型半導體封裝
110、110C‧‧‧第一互連構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
113、113a、113b、113c、133、143、213、2143、2243‧‧‧通孔
120、2120、2220‧‧‧半導體晶片
120C‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123‧‧‧鈍化層
130、130C、2130‧‧‧包封體
140、140C‧‧‧第二互連構件
141、141a、141b、211、2141、2241‧‧‧絕緣層
142、152、212、2142‧‧‧重佈線層
145、155、215、215a‧‧‧凸塊下金屬層
150、150B、150C‧‧‧第三互連構件
151‧‧‧絕緣層
152P‧‧‧連接端子接墊
160、160B、160C‧‧‧第一連接端子
170、170B、170C‧‧‧第二連接端子
180、180B、180C‧‧‧第三連接端子
200A、200B、200C‧‧‧組件封裝
210、210B、210C‧‧‧佈線基板
210Ca‧‧‧第一佈線基板
210Cb‧‧‧第二佈線基板
211A‧‧‧第一絕緣層
211B‧‧‧第二絕緣層
211C‧‧‧第三絕緣層
218、2280‧‧‧底部填充樹脂
220、220B、220C‧‧‧組件
221‧‧‧記憶體晶片
222、223‧‧‧被動組件
230、230C、2150、2223、2250‧‧‧保護層
300A、300B、300C‧‧‧扇出型半導體封裝模組
500、1010、1110、2500‧‧‧主板
1000‧‧‧電子裝置
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
2140、2240‧‧‧互連構件
2251‧‧‧開口
2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧佈線圖案
2243h‧‧‧通孔
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
A‧‧‧區域
I-I'‧‧‧剖線
P-1、P-2、P-3、P-4、P-5、P-6‧‧‧電性通路
R1‧‧‧扇入區
R2‧‧‧扇出區
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他樣態、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖； 圖9為說明扇出型半導體封裝模組之實例的剖視示意圖； 圖10為沿圖9所示的扇出型半導體封裝模組的剖線I-I’截取的平面示意圖； 圖11為沿圖9所示的扇出型半導體封裝模組的剖線I-I’截取的平面示意圖； 圖12為圖9扇出型半導體封裝模組從a方向觀看的平面示意圖； 圖13為圖9扇出型半導體封裝模組從b方向觀看的平面示意圖； 圖14為圖9扇出型半導體封裝模組從c方向觀看的的平面示意圖； 圖15為圖9中區域A的放大剖視示意圖； 圖16為經圖9中修改後之區域A的放大剖視示意圖； 圖17為經圖9中修改後之區域A的放大剖視示意圖； 圖18為經圖9中修改後之區域A的放大剖視示意圖； 圖19為說明扇出型半導體封裝模組的另一實例的剖視示意圖； 圖20為圖19中區域B的放大剖視示意圖； 圖21為說明扇出型半導體封裝模組的另一實例的剖視示意圖；以及 圖22為圖21中區域C的放大剖視示意圖。

Claims (20)

  1. 一種扇出型半導體封裝模組，包括： 一種扇出型半導體封裝，包括第一互連構件、半導體晶片、包封體、第二互連構件、第一連接端子以及第二連接端子，所述第一互連構件具有貫穿孔，所述半導體晶片配置於所述第一互連構件的所述貫穿孔中且具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊，所述包封體包覆所述第一互連構件至少部分及所述半導體晶片的所述非主動面至少部分，所述第二互連構件配置於所述第一互連構件及所述半導體晶片的所述主動面上，所述第一連接端子配置於所述第二互連構件上，所述第二連接端子配置於所述包封體上，所述第一互連構件及所述第二互連構件分別包括與所述半導體晶片的所述連接墊電性連接的重佈線層；以及 組件封裝，包括配置於所述第二互連構件之上方且經由所述第一連接端子而連接至所述第二互連構件的佈線基板以及配置於所述佈線基板上且電性連接至所述佈線基板的至少一組件。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述連接墊中的至少一者及所述第二連接端子藉由通過所述佈線基板及所述第一互連構件的電性通路而彼此連接。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述電性通路通過所述半導體晶片的所述連接墊、所述第二互連構件、所述第一連接端子、所述佈線基板、所述第一互連構件以及所述第二連接端子。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述佈線基板具有嵌入於其中的被動組件，且 所述電性通路連接至所述被動組件。
  5. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述佈線基板包括連接至所述第一連接構件的第一佈線基板、配置於所述第一佈線基板上的第二佈線基板以及第三連接端子，所述第三連接端子配置於所述第一佈線基板及所述第二佈線基板之間且使所述第一佈線基板及所述第二佈線基板彼此連接， 安裝於所述第一佈線基板上的被動組件配置於所述第一佈線基板及所述第二佈線基板之間，且 所述電性通路連接至安裝於所述第一佈線基板上的所述被動組件。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述組件封裝包括電性連接至所述半導體晶片的記憶體晶片。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一連接端子被形成在所述第二互連構件及所述佈線基板之間的底部填充樹脂所環繞。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述扇出型半導體封裝更包括第三互連構件，配置於所述包封體上且具有所述第二連接端子連接至所述第三互連構件， 其中連接至所述第一連接端子的所述第二互連構件的第一連接端子接墊之數量大於連接至所述第二連接端子的所述第三互連構件的所述第二連接端子接墊之數量。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一互連構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第二互連構件接觸且嵌入所述第一絕緣層的第一表面中，所述第二重佈線層配置於與所述第一絕緣層的所述第一表面相對的所述第一絕緣層的第二表面上。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝模組，其中所述第一互連構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第二重佈線層，所述第三重佈線層則配置於所述第二絕緣層的上表面上。
  11. 如申請專利範圍第9項所述的扇出型半導體封裝模組，其中所述第二互連構件的所述重佈線層及所述第一重佈線層之間的距離大於所述第二互連構件的所述重佈線層及所述連接墊之間的距離。
  12. 如申請專利範圍第9項所述的扇出型半導體封裝模組，其中所述第一重佈線層的厚度大於所述第二互連構件的所述重佈線層的厚度。
  13. 如申請專利範圍第9項所述的扇出型半導體封裝模組，其中第一重佈線層的上表面低於所述連接墊的下表面的水平高度而配置。
  14. 如申請專利範圍第10項所述的扇出型半導體封裝模組，其中所述第二重佈線層配置於所述半導體晶片的所述主動面與所述非主動面之間的水平高度上。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一互連構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層與所述第二重佈線層配置於所述第一絕緣層的相對表面上，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層，所述第三重佈線層配置於所述第二絕緣層上。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝模組，其中所述第一互連構件更包括第三絕緣層以及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，且所述第四重佈線層配置於所述第三絕緣層上。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝模組，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝模組，其中所述第三重佈線層的厚度大於所述第二互連構件的所述重佈線層的厚度。
  19. 如申請專利範圍第15項所述的扇出型半導體封裝模組，其中所述第一重佈線層配置於所述半導體晶片的所述主動面與所述非主動面之間的水平高度上。
  20. 如申請專利範圍第15項所述的扇出型半導體封裝模組，其中所述第三重佈線層的上表面高於所述連接墊的上表面之水平高度而配置。
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