KR102655664B1 - 반도체 장치 및 이를 구비한 표시 장치 - Google Patents

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Abstract

반도체 장치는, 서로 마주보는 제1 면과 제2 면을 구비한 기판을 포함한 반도체 칩; 상기 기판을 관통하여 제공된 관통 홀; 상기 기판의 제1 면 상에 배치된 적어도 하나의 제1 도전성 패드; 상기 제1 도전성 패드 상부에 배치되어 대응하는 제1 도전성 패드와 전기적으로 연결된 적어도 하나의 제1 범프; 상기 기판의 제2 면 상에 배치된 적어도 하나의 제2 도전성 패드; 상기 제2 도전성 패드 상부에 배치되어 대응하는 제2 도전성 패드와 전기적으로 연결된 적어도 하나의 제2 범프; 및 상기 관통 홀 내에 매립되며, 상기 제1 범프와 상기 제2 범프를 전기적으로 연결하는 연결 전극을 포함할 수 있다.

Description

반도체 장치 및 이를 구비한 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 반도체 장치 및 이를 구비한 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치들은 영상을 표시하는 표시 패널을 포함한다.
표시 장치들은 영상을 표시하는 표시 패널과 이러한 표시 패널을 구동하기 위한 다양한 신호 또는 데이터를 생성하는 구동부를 포함한다. 이러한 구동부는 다양한 회로와 전자 소자들을 포함하여 표시 패널에 실장되어 외부의 인쇄 회로 기판과 전기적으로 연결될 수 있다.
한편, 인쇄 회로 기판에는 구동부를 제어하기 위한 신호를 생성하는 제어부와 상기 구동부에 전원을 공급하기 위한 전원 공급부, 메모리 등과 같은 다양한 전자 소자들이 필수적으로 실장되어 있다. 특히, 상술한 전자 소자들을 하나의 인쇄 회로 기판 내에 구현할 경우, 인쇄 회로 기판의 두께 및 사이즈가 증가하는 문제로 인해 제약이 발생할 수 있으며 인접한 전자 소자들의 간격 확보가 어려워 신뢰성 등에서도 문제가 발생할 수 있다.
본 발명은 인쇄 회로 기판 상의 일부 전자 소자들을 반도체 장치 상에 직접 실장하여 인쇄 회로 기판의 유효 면적을 확보하면서 이러한 인쇄 회로 기판의 재사용에 유리한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 서로 마주보는 제1 면과 제2 면을 구비한 기판을 포함한 반도체 칩; 상기 기판을 관통하여 제공된 관통 홀; 상기 기판의 제1 면 상에 배치된 적어도 하나의 제1 도전성 패드; 상기 제1 도전성 패드 상부에 배치되어 대응하는 제1 도전성 패드와 전기적으로 연결된 적어도 하나의 제1 범프; 상기 기판의 제2 면 상에 배치된 적어도 하나의 제2 도전성 패드; 상기 제2 도전성 패드 상부에 배치되어 대응하는 제2 도전성 패드와 전기적으로 연결된 적어도 하나의 제2 범프; 및 상기 관통 홀 내에 매립되며, 상기 제1 범프와 상기 제2 범프를 전기적으로 연결하는 연결 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 범프와 상기 제2 범프는 상이한 크기를 가질 수 있다. 여기서, 상기 제2 범프의 크기는 상기 제1 범프의 크기보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 장치는 상기 제2 범프 상에 배치된 적어도 하나의 수동 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 수동 소자는 바이패스 커패시터(bypass capacitor) 및 디커플링 커패시터(decoupling capacitor) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 범프들은 적어도 한 층 이상의 금속층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 장치는 상기 제1 범프와 상기 제1 도전성 패드 사이에 제공된 제1 도전성 매개층; 및 상기 제2 범프와 상기 제2 도전성 패드 사이에 제공된 제2 도전성 매개층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 구비한 기판; 입력 영상 데이터를 출력하는 송신 제어부, 상기 입력 영상 데이터를 데이터 전송 신호로 변환시키는 무선 데이터 발생부, 및 상기 데이터 전송 신호를 무선 데이터로써 무선 전송시키는 무선 송신 패드부를 포함하며, 상기 기판과 분리된 인쇄 회로 기판; 상기 기판의 비표시 영역에 배치되며, 상기 무선 송신 패드부와 커플링되고 상기 무선 데이터를 무선 수신하여 데이터 수신 신호를 출력하는 무선 수신 패드부 및 상기 데이터 수신 신호를 복원 영상 데이터로 변환시키는 무선 데이터 복원부를 포함한 무선 수신 어레이; 및 상기 기판의 비표시 영역에 배치되며 상기 복원 영상 데이터를 전압으로 변환하는 반도체 장치를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 장치는, 서로 마주보는 제1 면과 제2 면을 구비한 반도체 기판을 포함한 반도체 칩; 상기 반도체 기판을 관통하여 제공된 관통 홀; 상기 반도체 기판의 제1 면 상에 배치된 적어도 하나의 제1 도전성 패드; 상기 제1 도전성 패드 상부에 배치되어 대응하는 제1 도전성 패드와 전기적으로 연결된 적어도 하나의 제1 범프; 상기 반도체 기판의 제2 면 상에 배치된 적어도 하나의 제2 도전성 패드; 및 상기 제2 도전성 패드 상부에 배치되어 대응하는 제2 도전성 패드와 전기적으로 연결된 적어도 하나의 제2 범프를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 반도체 장치의 상기 관통 홀 내에 매립되며, 상기 제1 범프와 상기 제2 범프를 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 범프와 상기 제2 범프를 상이한 크기를 가질 수 있다. 여기서, 상기 제2 범프의 크기는 상기 제1 범프의 크기보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 반도체 장치의 상기 제2 범프 상에 배치된 적어도 하나의 수동 소자를 포함할 수 있다. 여기서, 상기 수동 소자는 바이패스 커패시터(bypass capacitor) 및 디커플링 커패시터(decoupling capacitor) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 범프들은 적어도 한 층 이상의 금속층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 반도체 장치 상에 제공되어 상기 제2 범프와 전기적으로 연결된 칩 온 필름을 더 포함할 수 있다. 여기서, 상기 칩 온 필름의 일면 상에 적어도 하나의 수동 소자가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 칩 온 필름의 일 측면은 상기 인쇄 회로 기판에 연결되고, 상기 반도체 장치와 상기 인쇄 회로 기판은 상기 칩 온 필름을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 반도체 장치 상에 제공되어 상기 제2 범프들과 전기적으로 연결되는 연성 인쇄 회로 기판을 더 포함할 수 있다. 여기서, 상기 연성 인쇄 회로 기판의 일면 상에 적어도 하나의 수동 소자와 적어도 하나의 능동 소자가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 서로 마주보는 하부 면과 상부 면을 포함할 수 있다. 여기서, 상기 반도체 장치는 상기 기판의 상부 면 상의 상기 비표시 영역에 제공될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 장치의 제1 면과 제2 면 각각에 복수의 범프들을 배치하여 인쇄 회로 기판 상의 전자 소자들의 일부를 반도체 장치 상에 직접 실장함으로써 인쇄 회로 기판의 유효 면적을 확보할 수 있는 반도체 장치 및 이를 구비한 표시 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 인쇄 회로 기판의 재사용에 유리한 표시 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 개략적인 사시도이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 3은 도 2의 EA1 영역의 확대 단면도이다.
도 4는 도 1에 도시된 무선 수신 어레이 및 무선 송신 어레이의 개략적인 블록도이다.
도 5는 도 2의 EA2 영역의 확대 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치와 수동 소자를 도시한 사시도이다.
도 7은 도 6의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 8a 내지 도 8h는 도 7의 반도체 장치의 제2 면 상에 제2 범프들을 형성하는 방법을 순차적으로 도시한 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 사시도이다.
도 10은 도 9의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 11은 도 9의 반도체 장치와 칩 온 필름을 개략적으로 도시한 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치에서 반도체 장치와 인쇄 회로 기판을 개략적으로 도시한 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 개략적인 사시도이며, 도 2는 도 1의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 다양한 형상으로 제공될 수 있으며, 예를 들어, 서로 평행한 두 쌍의 변들을 가지는 사각형의 판상으로 제공될 수 있다. 표시 장치(1)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위해, 표시 장치(1)가 한 쌍의 장 변과, 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내며, 단 변의 연장 방향을 제1 방향(DR1), 장 변의 연장 방향을 제2 방향(DR2)으로 나타내며, 제1 및 제2 방향(DR1, DR2)에 수직한 방향을 제3 방향(DR3)으로 나타내었다.
표시 장치(1)는 인쇄 회로 기판(100) 및 인쇄 회로 기판(100)과 두께 방향으로 중첩되는 표시 패널(200)을 포함할 수 있다.
본 발명의 일 실시예에서, 표시 패널(200)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시할 수 있으며 복수의 화소들(PXL)을 포함할 수 있다. 도 1에서는, 예시적으로 하나의 화소(PXL)만을 도시하였으며, 나머지 화소들(PXL)의 도시는 생략하였다.
비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)에는 화소들(PXL)을 구동하기 위한 배선, 구동 회로, 및 구동 소자가 배치될 수 있다. 비표시 영역(NDA)은, 예를 들어, 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 실시예에 따라, 비표시 영역(NDA)은 표시 장치(1)의 베젤을 정의할 수 있다.
표시 패널(200)은 게이트 라인들(GL1 ~ GLn), 데이터 라인들(DL1 ~ DLm), 및 화소들(PXL)을 포함한다. 게이트 라인들(GL1 ~ GLn)은 예를 들어 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 배열된다. 데이터 라인들(DL1 ~ DLm)은 게이트 라인들(GL1 ~ GLn)과 절연되게 교차한다. 예를 들어, 데이터 라인들(DL1 ~ DLm)은 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2)을 따라 배열될 수 있다. 제1 및 제2 방향(DR1, DR2)은 예를 들어, 서로 교차할 수 있다. 본 발명의 일 실시예에 있어서, 표시 패널(200)의 두께 방향은 제3 방향(DR3)과 평행할 수 있다.
화소들(PXL) 각각은 게이트 라인들(GL1 ~ GLn) 중 대응하는 게이트 라인, 데이터 라인들(DL1 ~ DLm) 중 대응하는 데이터 라인에 접속된다. 화소들(PXL)은 제1 및 제2 방향(DR1, DR2)을 따라 매트릭스 형태로 배열될 수 있다. 각 화소(PXL)는 레드, 그린, 블루와 같은 주요색(primary color) 중 어느 하나를 표현할 수 있는 복수의 서브 화소들(미도시)을 포함할 수 있다. 서브 화소들이 표현할 수 있는 컬러는 레드, 그린, 및 블루에 한정되지 않으며, 서브 화소들은 레드, 그린, 및 블루 컬러 이외에 화이트 또는 옐로우, 시안, 및 마젠타와 같은 2차 주요색(secondary primary color) 등 다양한 색을 표현할 수도 있다.
각 화소(PXL)는 단위 영상을 표시하는 소자이며, 표시 패널(200)에 구비된 화소들(PXL)의 개수에 따라 표시 패널(200)의 해상도가 결정될 수 있다.
표시 패널(200)은 제1 기판(201), 제1 기판(201) 상에 배치된 제2 기판(202)을 포함할 수 있다. 제2 기판(202)은 제1 기판(201)을 커버하여 외부로부터의 수분 및 산소의 유입을 차단하는 봉지 수단일 수 있다. 실시예에 따라, 제2 기판(202)은 제1 기판(201)과 실런트로 합착되는 봉지 기판으로 구성되거나 제1 기판(201) 상에 직접 형성되는 박막 봉지 필름일 수 있다.
또한, 표시 패널(200)은 제1 기판(201)에 배치된 무선 수신 어레이(205) 및 제1 기판(201)에 배치된 반도체 장치(300)를 포함할 수 있다. 무선 수신 어레이(205) 및 반도체 장치(300)는 표시 패널(200)의 비표시 영역(NDA)에 배치될 수 있다.
반도체 장치(300)는 표시 패널(200)의 표시 영역(DA)으로부터 제1 방향(DR1)으로 이격될 수 있다. 평면 상에서 볼 때, 반도체 장치(300)는 무선 수신 어레이(205) 및 표시 영역(DA) 사이에 배치될 수 있으나, 반도체 장치(300)의 위치가 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 반도체 장치(300)는, 예를 들어, 화소들(PXL)로 데이터 전압을 전달하는 데이터 드라이버 IC일 수 있다. 반도체 장치(300)는 표시 패널(200)에 직접 접촉하는 일 면(이하, '하부 면'이라 함) 및 제3 방향(DR3)을 따라 하부 면과 마주하여 상기 하부 면의 상부 측에 위치한 상부 면을 포함할 수 있다.
무선 수신 어레이(205)는 표시 패널(200)의 표시 영역(DA)으로부터 제1 방향(DR1)으로 이격되고, 제1 기판(201)의 일단을 따라 배치될 수 있다.
인쇄 회로 기판(100)은 베이스 회로 기판(101), 베이스 회로 기판(101)에 배치된 무선 송신 어레이(105), 및 베이스 회로 기판(101)의 일면 상에 배치된 회로 소자(120)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 회로 소자(120)는 집적 회로 칩으로 구현된 메모리, 마이크로 프로세서 등과 같은 능동 소자를 포함할 수 있다. 회로 소자(120)는 예를 들어, 표시 장치(1)의 메인 처리부를 포함할 수 있다. 메인 처리부는 표시 패널(200)의 전반적인 동작을 제어할 수 있다. 메인 처리부는 예를 들어, 표시 장치(1)의 외부에서 입력된 입력 영상 신호들(미도시)을 수신하고, 반도체 장치(300)의 인터페이스 사양 및 구동 모드에 맞도록 상기 입력 영상 신호들의 데이터 포맷을 변형하여 입력 영상 데이터를 생성한다.
무선 송신 어레이(105)는 예를 들어, 회로 소자(120)로부터 제1 방향(DR1)으로 이격되고, 베이스 회로 기판(101)의 일단을 따라 배치될 수 있다. 무선 송신 어레이(105)는 무선 수신 어레이(205)와 두께 방향(DR3)으로 중첩될 수 있다.
무선 송신 어레이(105)는 입력 영상 데이터를 수신 받고, 상기 입력 영상 데이터를 무선 데이터(Wd)로써 무선 수신 어레이(205)에 무선 전송시킬 수 있다.
무선 수신 어레이(205)는 무선 데이터(Wd)를 수신 받고, 복원 영상 데이터로 변환 시키고, 복원 영상 데이터를 반도체 장치(300)에 출력할 수 있다. 반도체 장치(300)는 무선 수신 어레이(205)로부터 수신한 복원 영상 데이터를 데이터 전압으로 변환하여, 대응하는 화소들(PXL)에 출력할 수 있다.
무선 송신 어레이(105)는 무선으로 전원을 무선 수신 어레이(205)에 전송할 수 있다.
본 발명의 일 실시예에 있어서, 무선 송신 어레이(105) 및 무선 수신 어레이(205)는 물리적으로 연결되지 않는다. 다시 말해, 무선 송신 어레이(105) 및 무선 수신 어레이(205)에는 직접적으로 전류가 흐르는 전류 패스가 형성되지 않는다.
인쇄 회로 기판(100)의 무선 송신 어레이(105)는 무선 데이터(Wd)로 영상 데이터 및 전원을 표시 패널(200)의 무선 수신 어레이(205)에 무선 전송시킬 수 있으므로, 인쇄 회로 기판(100)과 표시 패널(200)을 물리적으로 연결시키기 위한 일부 구성(일 예로, 연성 인쇄 회로 기판)이 생략될 수 있다. 이에 따라, 표시 장치(1)를 제조할 때, 연성 인쇄 회로 기판의 연결과 관련된 공정이 생략될 수 있으며, 표시 장치(1)의 제조 공정 시간이 효과적으로 감소될 수 있다.
또한, 인쇄 회로 기판(100) 및 표시 패널(200)은 물리적으로 연결되어 지 않으므로, 표시 장치(1)의 일부 구성을 재사용하기 위해 표시 장치(1)를 리워킹하는 때에, 인쇄 회로 기판(100)을 표시 패널(200)로부터 용이하게 분리할 수 있다. 이에 따라, 리워킹에 소요되는 시간이 감소되고, 리워킹시 인쇄 회로 기판(100)과 표시 패널(200)의 손상을 방지하며, 표시 장치(1)의 일부 구성의 재사용이 유리해질 수 있다.
한편, 본 발명의 일 실시예에 있어서, 반도체 장치(300)의 일면 상에는 적어도 하나 이상의 수동 소자(400)가 배치될 수 있다. 여기서, 반도체 장치(300)의 일면은 표시 패널(200)에 접촉하는 반도체 장치(300)의 하부 면과 마주하는 상부 면일 수 있다. 반도체 장치(300)의 일면은 표시 패널(200)과 접촉하지 않을 수 있다.
수동 소자(400)는 비교적 용량이 큰 커패시터, 인덕터, 저항 등을 포함하며, 예를 들어, 반도체 장치(300)가 복원 영상 데이터를 데이터 전압으로 변환할 때 필요한 바이 패스 커패시터(bypass capacitor) 및 디커플링 커패시터(decoupling capacitor) 등을 포함할 수 있다.
이러한 수동 소자(400)는 반도체 장치(300)의 일면 상에 본딩을 통해 배치될 수 있다. 구체적으로, 수동 소자(400)는 반도체 장치(300)의 일면 상의 복수의 제2 범프들(360) 상에 배치될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에서는 비교적 용량이 큰 수동 소자(400)의 일부를 인쇄 회로 기판(100)이 아닌 반도체 장치(300) 상에 직접 실장함으로써, 인쇄 회로 기판(100)의 공간적 제약을 최소화하여 회로 소자들(120)의 유효 실장 면적을 확보할 수 있다.
반도체 장치(300)의 제2 범프들(360)에 대한 상세한 설명은 도 5 내지 도 7을 통해 후술한다.
도 3은 도 2의 EA1 영역의 확대 단면도이다.
도 1 내지 도 3을 참조하면, 표시 패널(200)은 제1 기판(201) 및 제2 기판(202)을 포함할 수 있다.
제1 기판(201)은 기판(SUB), 화소 회로부(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다.
다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화 플라스틱(FRP, Fiber glass Reinforced Plastic) 등으로도 이루어질 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치된 버퍼층(BFL), 버퍼층(BFL) 상에 배치된 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 도 3에서는 예시적으로 발광 소자(OLED)를 구동하는 구동 트랜지스터(T)만을 도시하였으며, 상기 구동 트랜지스터(T)에 전기적으로 연결된 다른 트랜지스터의 도시는 생략하였다.
버퍼층(BFL)은 구동 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
구동 트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 소스 전극(ET1), 및 드레인 전극(ET2)을 포함할 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 소스 및 드레인 전극(ET1, ET2) 각각에 접촉되는 제1 영역 및 제2 영역을 포함할 수 있다. 제1 영역과 제2 영역 사이의 영역은 채널 영역일 수 있다. 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 및 제2 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다. 여기서, 게이트 절연층(GI)은 무기 재료를 포함하는 무기 절연막일 수 있다. 예를 들어, 게이트 절연층(GI)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있다.
소스 및 드레인 전극(ET1, ET2) 각각은 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
층간 절연층(ILD)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막일 수 있다.
화소 회로부(PCL)는 구동 트랜지스터(T) 상에 배치되어 상기 구동 트랜지스터(T)를 커버하는 보호층(PSV)을 포함할 수 있다. 보호층(PSV)은 무기 재료로 이루어진 무기 절연막 및 유기 재료로 이루어진 유기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 보호층(PSV)은 무기 절연막 및 상기 무기 절연막 상의 유기 절연막을 포함할 수 있다.
표시 소자층(DPL)은 보호층(PSV) 상에 제공된 발광 소자(OLED)를 포함할 수 있다. 발광 소자(OLED)는 제1 및 제2 전극(AE, CE)과, 두 전극(AE, CE) 사이에 제공된 발광층(EML)을 포함할 수 있다. 여기서, 제1 및 제2 전극(AE, CE) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들어, 제1 전극(AE)이 애노드 전극일 수 있으며 제2 전극(CE)이 캐소드 전극일 수 있다. 발광 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 제1 전극(AE)이 반사형 전극이고, 제2 전극(CE)이 투과형 전극일 수 있다. 본 발명의 일 실시예에서는, 발광 소자(OLED)가 전면 발광형 유기 발광 소자이며, 제1 전극(AE)이 애노드 전극인 경우를 예로서 설명한다.
제1 전극(AE)은 보호층(PSV)을 관통하는 컨택 홀을 통해 구동 트랜지스터(T)의 드레인 전극(ET2)에 전기적으로 연결될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시) 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 드레인 전극(ET2)에 전기적으로 연결될 수 있다.
표시 소자층(DPL)은 제1 전극(AE)의 일부, 예를 들면, 상기 제1 전극(AE)의 상면을 노출시키는 개구부(OP)를 구비한 화소 정의막(PDL)을 더 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다.
제1 전극(AE)의 노출된 표면 상에 발광층(EML)이 제공될 수 있다.
발광층(EML)은 저분자 물질 또는 고분자 물질을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 저분자 물질로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 포함할 수 있다. 고분자 물질로는 PEDOT, PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등을 포함할 수 있다.
발광층(EML)은 단일층으로 제공될 수 있으나, 다양한 기능층을 포함하는 다중층으로 제공될 수 있다. 발광층(EML)이 다중층으로 제공되는 경우, 홀 주입층(Hole Injection Layer), 홀 수송층(Hole Transport Layer), 발광층(Emission Layer), 전자 수송층(Electron Transport Layer), 전자 주입층(Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다.
물론, 발광층(EML)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 발광층(EML)의 적어도 일부는 복수 개의 제1 전극들(AE)에 걸쳐서 일체로 형성될 수 있으며, 복수 개의 제1 전극들(AE) 각각에 대응하도록 개별적으로 제공될 수도 있다. 발광층(EML)에서 생성되는 광의 색상은 레드, 그린, 블루, 및 화이트 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타, 시안, 및 옐로우 중 하나일 수도 있다.
발광층(EML) 상에 제2 전극(CE)이 제공될 수 있다. 제2 전극(CE)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CE)은 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 제2 전극(CE)은 발광층(EML)에서 방출된 광의 일부는 투과시키고, 상기 발광층(EML)에서 방출된 광의 나머지는 반사시킬 수 있다.
제2 기판(202)은 발광 소자(OLED) 상에 제공될 수 있다.
제2 기판(202)은 예를 들어, 발광 소자(OLED) 상에 직접 형성된 박막 봉지 필름일 수 있다. 제2 기판(202)이 박막 봉지 필름인 경우, 제2 기판(202)은 발광 소자(OLED)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 제2 기판(202)은 복수의 무기막 및 복수의 유기막을 포함하며 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다.
실시예에 따라, 제2 기판(202)은 제1 기판(201)과 별도로 형성되고, 실링 재료를 통해 제1 기판(201)과 결합하는 봉지 기판일 수 있다. 제2 기판(202)이 봉지 기판인 경우, 제2 기판(202)은 플라스틱 기판 및/또는 유리 기판을 포함할 수 있다.
도 4는 도 1에 도시된 무선 수신 어레이 및 무선 송신 어레이의 개략적인 블록도이다.
도 1 내지 도 4를 참조하면, 무선 수신 어레이(105)는 무선 송신 패드부(110), 무선 데이터 발생부(130), 무선 전원 발생부(150), 전송 판단부(170), 및 송신 제어부(190)를 포함할 수 있다.
송신 제어부(190)는 무선 데이터 발생부(130), 무선 전원 발생부(150), 및 전송 판단부(170)의 전반적인 동작을 제어할 수 있다. 송신 제어부(190)는 입력 영상 데이터(IDi)를 수신하고, 이를 무선 데이터 발생부(130)에 전달할 수 있다. 또한, 송신 제어부(190)는 입력 전원(Pi)을 출력할 수 있다. 송신 제어부(190)는 입력 전원(Pi)을 직접 생성하거나, 입력 전원(Pi)을 수신 받아 이를 무선 전원 발생부(150)에 전달할 수 있다.
무선 데이터 발생부(130)는 입력 영상 데이터(IDi)를 수신하고, 입력 영상 데이터(IDi)가 무선 송신 패드부(110)를 통해 무선 전송될 수 있도록, 입력 영상 데이터(IDi)를 데이터 전송 신호(WDi)로 변환시킨다.
무선 전원 발생부(150)는 입력 전원(Pi)을 수신하고, 입력 전원(Pi)이 무선 송신 패드부(110)를 통해 무선 전송될 수 있도록, 입력 전원(Pi)을 전송 전원(Ps)로 변환시킨다.
무선 송신 패드부(110)는 데이터 또는 전원을 전달하는 안테나로써의 기능을 수행할 수 있다. 무선 송신 패드부(110)는 데이터 전송 신호(WDi)를 수신하고, 데이터 전송 신호(WDi)를 무선 데이터(Wd)로써 무선 전송할 수 있다. 또한, 무선 송신 패드부(110)는 전송 전원(Ps)을 수신하고, 전원 전원(Ps)을 무선 전원(Wp)로써 무선 전송할 수 있다.
무선 송신 패드부(110)는 예를 들어, 데이터 또는 전원을 근거리에서 무선으로 전송하기 위해 패드 전류(Ip)를 형성하는 코일이나 패드 전압(Vp)을 형성하는 전극을 포함할 수 있다.
전송 판단부(170)는 무선 데이터(Wd) 및/또는 무선 전원(Wp)이 유효하게 전송되었는지 판단하고, 판단 결과를 송신 제어부(190)에 전달할 수 있다. 전송 판단부(170)는 무선 송신 패드부(110)에 흐르는 패드 전류(Ip) 또는 인가되는 패드 전압(Vp)을 센싱하고, 패드 전류(Ip) 또는 패드 전압(Vp)을 근거로 무선 데이터(Wd) 및/또는 무선 전원(Wp)이 유효하게 무선 전송되었는지 판단할 수 있다.
전송 판단부(170)가 무선 데이터(Wd)가 유효하게 전송되었다고 판단하지 않으면, 무선 송신 패드부(110)가 무선 데이터(Wd)를 다시 전송할 수 있도록, 전송 판단부(170)는 송신 제어부(190)에 재전송 신호(RTS)를 출력한다.
무선 수신 어레이(205)는 무선 수신 패드부(210), 무선 데이터 복원부(230), 무선 전원 복원부(250), 커플링 조절 회로(270), 및 수신 제어부(290)를 포함할 수 있다.
무선 수신 패드부(210)는 데이터 또는 전원을 수신하는 안테나로써의 기능을 수행할 수 있다. 무선 수신 패드부(210)가 무선 송신 패드부(110)와 자계, 전계, 및/또는 전자계를 통해 커플링됨으로써 전기적인 신호, 데이터 또는 전원이 무선으로 수신 및 전송되는 것을 의미할 수 있다.
무선 수신 패드부(210)는 무선 데이터(Wd) 및 무선 전원(Wp)을 무선 수신하고, 무선 데이터(Wd)에 응답하여 수신 전원(Pr)을 출력할 수 있다. 무선 수신 패드부(210)는 예를 들어, 데이터 또는 전원을 근거리에서 무선으로 수신하기 위해 무선 송신 패드부(110)와 대응되는 코일 또는 전극을 포함할 수 있다.
무선 데이터 복원부(230)는 데이터 수신 신호(Wdr)를 수신하고, 데이터 수신 신호(Wdr)로부터 복원 영상 데이터(IDrst)를 생성함으로써, 입력 영상 데이터(IDi)를 복원 시킨다. 복원 영상 데이터(IDrst)는 수신 제어부(290) 또는 반도체 장치(300)에서 처리할 수 있는 형태를 가질 수 있으며, 데이터 수신 신호(Wdr)에 대응되는 하이 로직 레벨 및 로우 로직 레벨을 가질 수 있다. 무선 데이터 복원부(230)는 복원 영상 데이터(IDrst)를 수신 제어부(290)에 출력할 수 있다.
무선 전원 복원부(250)는 수신 전원(Pr)을 수신하고, 수신 전원(Pr)으로부터 복원 전원(Prst)을 생성한다. 복원 전원(Prst)은 수신 제어부(290) 또는 반도체 장치(300)에서 사용할 수 있는 형태를 가지며, 직류 전원일 수 있다. 무선 전원 복원부(250)는 AC-DC 컨버터(미도시) 및 DC-DC 컨버터(미도시)를 포함할 수 있다.
커플링 조절 회로(270)는 무선 수신 패드부(210)의 공진 주파수를 제어할 수 있다.
수신 제어부(290)는 무선 데이터 복원부(230), 무선 전원 복원부(250), 및 커플링 조절 회로(270)의 전반적인 동작을 제어할 수 있다. 수신 제어부(290)는 복원 영상 데이터(IDrst) 및 복원 전원(Prst)를 수신하고, 이들을 반도체 장치(300)에 전달할 수 있다.
도 5는 도 2의 EA2 영역의 확대 단면도이다.
도 1 내지 도 5를 참조하면, 반도체 장치(300)는 본딩 공정을 통해 표시 패널(200)의 비표시 영역(NDA)에 실장될 수 있다.
표시 패널(200)의 비표시 영역(NDA)에는 복수의 접속 패드들(CPD)이 제공될 수 있다. 접속 패드들(CPD)은 알루미늄(Al)과 같은 도전성 물질로 구성될 수 있다. 접속 패드들(CPD)은 반도체 장치(300)와 전기적으로 연결되어 반도체 장치(300)로부터 공급된 각종 전원들 및/또는 신호들을 표시 패널(200)의 화소들(PXL)로 전달할 수 있다.
반도체 장치(300)는 반도체 칩(310)과, 반도체 칩(310)의 일면 상에 제공된 복수의 제1 범프들(330), 및 반도체 칩(310)의 타면 상에 제공된 복수의 제2 범프들(360)을 포함할 수 있다.
반도체 칩(310)은 전자 회로가 집적된 반도체 기판이 다이(die) 형태로 절단 가공된 형태일 수 있다. 또한, 반도체 칩(310)은 전자 회로가 집적된 반도체 다이(die)가 패키지 기판 상에 패키지되거나 다수의 반도체 다이가 관통 실리콘 비아(TSV: Through Silicon Via) 기술을 이용하여 형성된 관통 비아로 적층된 형태일 수 있다. 반도체 칩(310)은 DRAM이나, SRAM, FLASH, MRAM, RERAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 논리 집적 회로가 집적된 로직 칩일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 반도체 칩(310)은 표시 패널(200)의 화소들(PXL)에 데이터 신호를 전달하는 데이터 드라이버 집접 회로일 수 있다.
제1 범프들(330)은 반도체 칩(310)의 일면 상에 배치되며 인접한 하나의 제1 범프(330)와 일정 간격 이격될 수 있다. 제1 범프들(330)은 금속 범프일 수 있다. 도 5에서는, 반도체 칩(310)의 일면에 제1 범프들(330)이 규칙적으로 배열된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 범프들(330)의 크기(예컨대, 길이, 폭, 및 높이), 개수, 배열 구조 및/또는 인접한 제1 범프(330) 사이의 간격 등은 다양하게 변경 실시될 수 있다. 일 예로, 제1 범프들(330)은 반도체 칩(310)의 일면 상에서 지그재그로 배열될 수도 있다.
제1 범프들(330)은 표시 패널(200)의 접속 패드들(CPD)과 마주하도록 반도체 칩(310)의 일면 상에 배치되어 상기 접속 패드들(CPD)에 전기적으로 연결될 수 있다. 즉, 제1 범프들(330) 각각은 접속 패드들(CPD) 중 대응하는 하나의 접속 패드(CPD)와 마주보도록 반도체 칩(310)의 일면 상에 배치되어 상기 대응하는 하나의 접속 패드(CPD)와 전기적으로 연결될 수 있다. 제1 범프들(330)은 금(Au)과 같은 도전성 물질로 구성될 수 있다.
실시예에 따라, 접속 패드들(CPD)과 제1 범프들(330) 사이에는 접착층(ADL)이 제공될 수 있다. 접착층(ADL)은 비도전성 접착 물질을 포함할 수 있으며, 표시 패널(200)과 반도체 장치(300)의 본딩 시 접속 패드들(CPD)과 제1 범프들(330) 사이에서 표시 패널(200)과 반도체 장치(300)를 안정적으로 접합할 수 있다.
실시예에 따라, 접착층(ADL)은 접속 패드들(CPD)을 구성하는 도전성 물질과 제1 범프들(330)을 구성하는 도전성 물질을 혼합하여 구성된 도전성 접착 물질을 포함할 수도 있다. 이러한 경우, 접착층(ADL)은 반도체 장치(300)를 표시 패널(200)에 연결할 때 제1 범프들(330)과 접속 패드들(CPD)을 마찰시켜 이들의 표면을 용융시킨 후 굳혀서 얻어진 고상 접합층일 수 있다.
제2 범프들(360)은 제1 범프들(330)이 제공되지 않은 반도체 칩(310)의 타면 상에 배치되며, 인접한 하나의 제2 범프(360)와 일정 간격 이격될 수 있다. 실시예에 따라, 제2 범프들(360)은 금속 범프일 수 있으며, 제1 범프들(330)과 동일한 물질을 포함할 수 있으나, 이에 본 발명이 한정되지는 않는다. 실시예에 따라, 제2 범프들(360)은 솔더 범프일 수 있다.
도 5에서는, 제2 범프들(360)이 반도체 칩(310)의 타면에 규칙적으로 배열된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제2 범프들(360)의 크기, 개수, 배열 구조 및/또는 인접한 제2 범프(360) 사이의 간격 등은 다양하게 변경 실시될 수 있다.
본 발명의 일 실시예에 있어서, 제2 범프들(360)과 제1 범프들(330)은 서로 상이한 크기를 가질 수 있다. 일 예로, 제2 범프들(360)의 크기는 제1 범프들(330)의 크기보다 클 수 있다. 이는, 제2 범프들(360) 상에 상대적으로 용량이 큰 수동 소자(400)가 실장되도록 하기 때문이다. 제2 범프들(360) 상에 수동 소자(400)를 실장하는 방법은, 다양한 방식으로 이루어질 수 있으나, 일 예로 리플로우 솔더링 기술(reflow soldering), 플로우 솔더링 기술(flow soldering) 등이 적용될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제2 범프들(360)과 수동 소자(400)를 전기적으로 연결하는 다양한 방식이 적용될 수 있다.
제2 범프들(360) 중 일부는 반도체 칩(310)을 관통하는 관통 홀(미도시)을 통해 제1 범프들(330) 중 일부에 연결될 수 있다. 관통 홀은 복수의 층으로 이루어진 반도체 칩(310)을 실리콘 비아(Via)로 관통시켜 인접한 반도체 칩 또는 회로 소자들을 전기적으로 연결하는 실리콘 관통 비아(Through Silicon Via) 방식으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 범프들(330)은 반도체 장치(300)와 외부의 장치, 일 예로, 표시 패널(200) 사이에 전기적 연결부를 제공하도록 구성될 수 있다. 또한, 제2 범프들(360)은 반도체 장치(300)와 외부의 장치 일 예로, 수동 소자(400) 사이에 전기적 연결부를 제공하도록 구성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치와 수동 소자를 도시한 사시도이며, 도 7은 도 6의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 6 및 도 7에 있어서는, 편의를 위하여 반도체 칩을 구성하는 구성 요소들 중 일부 구성만을 개략적으로 도시하였다.
도 1 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300)는 반도체 칩(310), 반도체 칩(310)의 일면(310a, 이하 '하부 면'이라 함)에 배치된 복수의 제1 범프들(330), 반도체 칩(310)의 타면(310b, 이하 '상부 면'이라 함)에 배치된 복수의 제2 범프들(360)을 포함할 수 있다.
반도체 칩(310)은 반도체 기판(301), 반도체 기판(301)의 제1 면(301a) 상에 위치한 적어도 하나의 제1 도전성 패드(305), 제1 도전성 패드(305) 상의 적어도 일 영역에 배치된 제1 절연층(303), 제1 도전성 매개층(320)을 포함할 수 있다.
반도체 기판(301)은 예를 들어, 실리콘 재질의 반도체 기판일 수 있다. 반도체 기판(301)은 CMOS 공정 등의 반도체 제조 공정을 통해 반도체 칩(310)을 구현하기 위해 사용될 수 있다. 본 발명의 일 실시예에 있어서, 반도체 기판(301)이 이에 한정되지는 않으며, 반도체 기판(301)의 재질 및 형상 등은 변경될 수 있다. 실시예에 따라, 반도체 기판(301)에는, 도시되지 않은 다양한 회로소자들 및/또는 배선들이 배치되는 회로층이 내재될 수 있다.
실시예에 따라, 제1 도전성 매개층(320) 및 제1 범프(330)는 이에 대응하는 제1 도전성 패드(305)와 중첩되도록 제1 도전성 패드(305)의 일면(예컨대, 하부 면) 상에 배치될 수 있다. 실시예에 따라, 제1 도전성 매개층(320) 및 하나의 제1 범프(330)는 제1 절연층(303)에 의해 커버되지 않은 제1 도전성 패드(305)의 일 영역을 통해 상기 제1 도전성 패드(305)에 전기적으로 연결될 수 있다.
제1 도전성 패드(305)는 한 층 이상의 도전층, 일 예로 금속층을 포함할 수 있다. 한편, 제1 도전성 패드(305)의 재질이 반드시 금속에 한정되지는 않으며, 제1 도전성 패드(305)의 재질은 변경될 수 있다. 예를 들어, 제1 도전성 패드(305)는 금속, 이들의 합금, 도전성 고분자, 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 제1 도전성 패드(305)를 구성할 수 있는 금속으로는, 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 주석(Sn), 알루미늄(Al), 코발트(Co), 로듐(Rh), 이리듐(Ir), 철(Fe), 루테늄(Ru), 오스뮴(Os), 망간(Mn), 몰리브덴(Mo), 텅스텐(W), 니오브(Nb), 탄탈럼(Ta), 타이타늄(Ti), 비스머스(Bi), 안티몬(Sb), 납(Pb) 등을 들 수 있다. 실시예에 따라, 제1 도전성 패드(305)를 구성할 수 있는 도전성 고분자로는 폴리티오펜계, 폴리피롤계, 폴리아닐린계, 폴리아세틸렌계, 폴리페닐렌계 화합물 및 이들의 혼합물 등을 들 수 있다. 특히, 폴리티오펜계 중에서는 PEDOT/PSS 화합물을 사용할 수 있다. 실시예에 따라, 제1 도전성 패드(305)를 구성할 수 있는 도전성 금속 산화물로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide) 등을 들 수 있다. 또한, 전술한 도전성 물질 외에도 도전성을 제공할 수 있는 재료이면 제1 도전성 패드(305)를 구성하는 물질로 이용될 수 있다.
실시예에 따라, 제1 도전성 패드(305)가 형성되는 영역의 면적은 제1 도전성 매개층(320) 및 이에 대응하는 하나의 제1 범프(330)가 형성되는 영역의 면적보다 클 수 있으나, 이에 한정되지는 않는다. 다만, 제1 도전성 패드(305)는 제1 절연층(303), 제1 도전성 매개층(320) 및/또는 이에 대응하는 하나의 제1 범프(330)에 의해 덮이게 되고, 이에 따라 외부로 노출되지는 않을 수 있다.
제1 도전성 패드(305)의 일 영역의 상부에는 제1 절연층(303)이 제공될 수 있다. 제1 절연층(303)은 제1 도전성 패드(305)의 적어도 일 영역(일 예로, 본딩 영역 혹은 컨택 영역)을 노출하는 개구부를 가질 수 있다. 예를 들어, 제1 절연층(303)은 제1 도전성 패드(305)의 중앙부를 노출하면서 제1 도전성 패드(305)의 가장 자리 영역만을 덮도록 패터닝될 수 있다. 즉, 제1 절연층(303)은 제1 도전성 패드(305)가 배치된 반도체 기판(301)의 하부 면(301a) 상에 배치되되, 제1 도전성 패드(305)의 일 영역(일 예로, 중앙 영역)을 노출하는 개구부를 가질 수 있다. 이러한 제1 절연층(303)은 반도체 기판(301)의 제1 면(301a)을 보호하는 패시베이션막으로서 기능할 수 있다.
실시예에 따라, 제1 절연층(303)은 한 층 이상의 산화막 혹은 질화막을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 절연층(303)은 실리콘 질화막(SiNx) 및/또는 실리콘 산화막(SiOx)으로 구성될 수 있다.
제1 절연층(303)에 의해 노출된 제1 도전성 패드(305)의 하부에는 제1 도전성 매개층(320)이 제공될 수 있다. 실시예에 따라, 제1 도전성 매개층(320)은 한 층 이상의 금속층으로 구현될 수 있다. 예를 들어, 제1 도전성 매개층(320)은 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 주석(Sn), 알루미늄(Al), 코발트(Co), 로듐(Rh), 이리듐(Ir), 철(Fe), 루테늄(Ru), 오스뮴(Os), 망간(Mn), 몰리브덴(Mo), 텅스텐(W), 니오브(Nb), 탄탈럼(Ta), 타이타늄(Ti), 비스머스(Bi), 안티몬(Sb), 납(Pb) 및 이들의 합금 중 적어도 하나를 포함하는 한 층 이상의 금속층으로 구현될 수 있다. 이러한 제1 도전성 매개층(320)은 반도체 칩(310)의 씨드(seed) 층으로서 구비되어, 제1 도전성 패드(305)와 이에 대응하는 제1 범프(330)를 전기적으로 연결한다.
실시예에 따라, 제1 도전성 매개층(320)의 하부에는 이에 대응하는 제1 범프(330)가 제공될 수 있다. 실시예에 따라, 제1 범프(330)는 제1 도전성 매개층(320)과 함께, 제1 절연층(303)의 개구부에 의해 노출되는 제1 도전성 패드(305)의 일 영역 상부 및 상기 개구부 주변의 제1 절연층(303) 상부에 배치된다.
이러한 제1 범프(330)는 제1 절연층(303)의 프로파일을 따라 요철 구조의 표면을 가질 수 있다. 도 7에 도시된 바와 같이, 제1 범프(330)의 표면(일 예로, 제1 도전성 매개층(320)과 접촉되는 면)에는 제1 절연층(303)의 개구부에 대응하는 돌출부가 형성될 수 있다. 실시예에 따라, 돌출부의 깊이는 제1 절연층(303)의 높이(혹은, 두께)와 유사 또는 실질적으로 동일할 수 있다.
실시예에 따라, 제1 범프(330)는 한 층 이상의 금속층으로 구현될 수 있다. 예컨대, 제1 범프(330)는 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 주석(Sn), 알루미늄(Al), 코발트(Co), 로듐(Rh), 이리듐(Ir), 철(Fe), 루테늄(Ru), 오스뮴(Os), 망간(Mn), 몰리브덴(Mo), 텅스텐(W), 니오브(Nb), 탄탈럼(Ta), 타이타늄(Ti), 비스머스(Bi), 안티몬(Sb), 납(Pb) 및 이들의 합금 중 적어도 하나를 포함하는 한 층 이상의 금속층으로 구현될 수 있다. 이러한 제1 범프(330)는 표시 패널(200)의 접속 패드(CPD)에 연결되어, 반도체 장치(300)와 표시 패널(200)을 전기적으로 연결한다.
제1 범프(330)는 반도체 기판(301)의 제1 면(301a)에 배치된 적어도 한 행의 제1 입력 범프들 및 제1 출력 범프들을 포함할 수 있다. 제1 입력 범프들 및 제1 출력 범프들은 일정 간격 이상 이격되어 배열될 수 있다.
본 발명의 일 실시예에 있어서, 반도체 칩(310)은 반도체 기판(301)의 제2 면(301b) 상에 위치한 적어도 하나의 제2 도전성 패드(340), 제2 도전성 패드(340) 상의 적어도 일 영역에 배치된 제2 절연층(305), 제2 도전성 매개층(350)을 더 포함할 수 있다. 제2 도전성 매개층(350) 상에는 제2 범프(360)가 배치될 수 있다.
실시예에 따라, 제2 도전성 매개층(350) 및 제2 범프(360)는 이에 대응하는 제2 도전성 패드(340)와 중첩되도록 제2 도전성 패드(340)의 일면(예컨대, 상부 면) 상에 배치될 수 있다. 실시예에 따라, 제2 도전성 매개층(350) 및 제2 범프(360)는 제2 절연층(305)에 의해 커버되지 않은 제2 도전성 패드(340)의 일 영역을 통해 상기 제2 도전성 패드(340)에 전기적으로 연결될 수 있다.
제2 도전성 패드(340)는 한 층 이상의 도전층, 일 예로 금속층을 포함할 수 있다. 제2 도전성 패드(340)는 제1 도전성 패드(305)와 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 도전성 패드(340)가 형성되는 영역의 면적은 제2 도전성 매개층(350) 및 이에 대응하는 제2 범프(360)가 형성되는 영역의 면적보다 클 수 있으나, 이에 한정되지는 않는다. 다만, 제2 도전성 패드(340)는 제2 절연층(305), 제2 도전성 매개층(350) 및/또는 이에 대응하는 하나의 제2 범프(360)에 의해 덮이게 되고, 이에 따라 외부로 노출되지는 않을 수 있다.
본 발명의 일 실시예에 있어서, 제2 도전성 패드(340)의 크기는 제1 도전성 패드(305)의 크기보다 클 수 있다. 특히, 제2 도전성 패드(340)의 크기는 이에 대응하는 제2 범프(360)의 크기와 동일하거나 이보다 클 수 있다.
제2 도전성 패드(340)의 일 영역 상부에는 제2 절연층(305)이 제공될 수 있다. 제2 절연층(305)은 제2 도전성 패드(340)의 적어도 일 영역(일 예로, 본딩 영역 혹은 컨택 영역)을 노출하는 개구부를 가질 수 있다. 예를 들어, 제2 절연층(305)은 제2 도전성 패드(340)의 중앙부를 노출하면서 제2 도전성 패드(340)의 가장 자리 영역만을 덮도록 패터닝될 수 있다. 이러한 제2 절연층(305)은 반도체 기판(301)의 제2 면(301b)을 보호하는 패시베이션막으로서 기능할 수 있다.
실시예에 따른 제2 절연층(305)은 무기 재료를 포함하는 한 층 이상의 무기 절연 물질로 구성될 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연층(305)은 제1 절연층(303)과 동일한 물질을 포함할 수 있다.
제2 절연층(305)에 의해 노출된 제2 도전성 패드(340)의 상부에는 제2 도전성 매개층(350)이 제공될 수 있다. 제2 도전성 매개층(350)은 한 층 이상의 금속층으로 구현될 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전성 매개층(350)은 제1 도전성 매개층(320)과 동일한 물질을 포함할 수 있다.
제2 도전성 매개층(350)의 상부에는 이에 대응하는 제2 범프(360)가 제공될 수 있다. 실시예에 따라, 제2 범프(360)는 제2 도전성 매개층(350)과 함께, 제2 절연층(305)의 개구부에 의해 노출되는 제2 도전성 매개층(350)의 일 영역 상부 및 상기 개구부 주변의 제2 절연층(305) 상부에 배치된다.
이러한 제2 범프(360)는 제2 절연층(305)의 프로파일을 따라 요철 구조의 표면을 가질 수 있다. 도 7에 도시된 바와 같이, 제2 범프(360)의 표면(일 예로, 제2 도전성 매개층(350)과 접촉되는 면)에는 제2 절연층(305)의 개구부에 대응하는 돌출부가 형성될 수 있다. 실시예에 따라, 돌출부의 깊이는 제2 절연층(305)의 높이(혹은, 두께)와 유사 또는 실질적으로 동일할 수 있다. 제2 범프(360)는 반도체 기판(301)의 제2 면(301b)에 배치된 적어도 한 행의 제2 입력 범프들 및 제2 출력 범프들을 포함할 수 있다. 제2 입력 범프들 및 제2 출력 범프들은 일정 간격 이상 이격되어 배열될 수 있다.
본 발명의 일 실시예에 있어서, 상대적으로 용량이 큰 수동 소자(400)가 제2 범프(360) 상에 실장되기 때문에, 제2 범프(360)와 수동 소자(400)의 접촉 면적을 충분히 확보하기 위해서 제2 범프(360)의 크기가 제1 범프(330)의 크기보다 크게 설계되어야 한다. 제2 범프(360)의 크기는 수동 소자(400)의 크기와 유사 또는 실질적으로 동일할 수 있다.
수동 소자(400)는 제2 범프(360)와 마주하는 면 상에 배치되는 적어도 하나의 본딩 패드(미도시)들을 포함할 수 있다. 이러한 수동 소자(400)의 본딩 패드는 제2 범프(360)에 접촉하여 반도체 칩(310)과 수동 소자(400)를 전기적으로 연결할 수 있다. 본 발명의 일 실시예에 있어서, 제2 범프(360)는 솔더 범프일 수 있다.
또한, 본 발명의 일 실시예에 있어서, 반도체 칩(310)의 하부 면(310a)에 배치된 제1 범프(330)의 개수는 반도체 칩(310)의 상부 면(310b)에 배치된 제2 범프(360)의 개수와 상이할 수 있다. 반도체 칩(310)의 하부 면(310a)과 상부 면(310b)이 동일한 면적을 갖는 경우, 제1 범프(330)보다 크기가 큰 제2 범프(360)는 반도체 칩(310)의 하부 면(310a)에 배치되는 제1 범프(330)보다 적은 개수로 반도체 칩(310)의 상부 면(310b)에 배치될 수 있다.
한편, 본 발명의 일 실시예에 있어서, 반도체 칩(310)은 반도체 기판(301)을 관통하는 적어도 하나의 관통 홀(TH)을 포함할 수 있다. 이러한 관통 홀(TH) 내에는 도전성 물질로 매립된 연결 전극(380)이 제공될 수 있다. 또한, 관통 홀(TH)의 안쪽 면에는 연결 전극(380)과 반도체 기판(301)과의 직접적인 전기적 연결을 막기 위한 절연 피막(370)이 형성될 수 있다.
절연 피막(370)은 관통 홀(TH)의 안쪽 면을 완전히 덮어 연결 전극(380)과 반도체 기판(301) 사이에서 발생할 수 있는 원치 않는 단락을 방지할 수 있다. 절연 피막(370)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
본 발명의 일 실시예에 있어서, 관통 홀(TH)은 관통 실리콘 비아 패키지 방식을 이용하여 반도체 기판(301) 내에 형성될 수 있다. 연결 전극(380)은 도전성 물질로 형성되어 반도체 기판(301)의 제1 면(301a) 상의 적어도 하나의 제1 도전성 패드(305)와 반도체 기판(301)의 제2 면(301b) 상의 적어도 하나의 제2 도전성 패드(340) 사이에 배치되어 상기 제1 도전성 패드(305)와 상기 제2 도전성 패드(340)를 전기적으로 연결한다.
상술한 바와 같이, 제1 도전성 패드(305)와 제2 도전성 패드(340)는 관통 홀(TH) 내의 연결 전극(380)을 통해 전기적으로 연결되므로, 상기 제1 도전성 패드(305) 상에 배치된 제1 범프(330)와 상기 제2 도전성 패드(340) 상에 배치된 제2 범프(360)가 전기적으로 연결될 수 있다. 이에 따라, 제2 범프(360) 상에 배치 및/또는 실장된 수동 소자(400)는 제1 범프(330)와 전기적으로 연결되고, 무선 송신 패드부(190)로부터 상기 반도체 장치(300)로 수신된 무선 전원(Wp)의 일부 전원이 제1 범프(330), 연결 전극(380), 및 제2 범프(360)를 통해 수동 소자(400)로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 수동 소자(400)는 상대적으로 용량이 큰 커패시터, 인덕터, 저항 등을 포함하며, 예를 들어, 반도체 장치(300)가 복원 영상 데이터를 데이터 전압으로 변환할 때 필요한 바이 패스 커패시터(bypass capacitor) 및 디커플링 커패시터(decoupling capacitor) 등을 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에서는 상대적으로 용량이 큰 수동 소자(400)의 일부를 인쇄 회로 기판(100)이 아닌 반도체 칩(310)의 제2 범프(360) 상에 직접 배치 및/또는 실장함으로써, 인쇄 회로 기판(100)의 공간적 제약을 최소화하여 인쇄 회로 기판(100)에 실장되는 적어도 하나의 회로 소자(120)의 유효 실장 면적을 충분히 확보할 수 있다.
도 8a 내지 도 8h는 도 7의 반도체 장치의 제2 면 상에 제2 범프들을 형성하는 방법을 순차적으로 도시한 단면도들이다.
도 1 내지 도 8a를 참조하면, 반도체 기판(301)의 제1 면(301a)에 제1 도전성 패드(305), 제1 절연층(303), 제1 도전성 매개층(320), 및 적어도 하나의 제1 범프(330)를 형성한다.
본 발명의 일 실시예에 있어서, 반도체 기판(301)은 전자 회로 등이 집적된 웨이퍼 기판일 수 있으며, 반도체 기판(301)의 제1 면(301a)은 표시 패널(200)와 본딩 및/또는 접촉되는 면일 수 있다. 제1 범프(330)는 제1 도전성 매개층(320)을 통해 대응하는 제1 도전성 패드(305)에 전기적으로 연결될 수 있다.
도 1 내지 도 8b를 참조하면, 반도체 기판(301)을 관통하는 관통 홀(TH)을 형성한다. 관통 홀(TH)은 관통 실리콘 비아 패키지 방식을 이용하여 형성될 수 있다. 관통 실리콘 비아 패키지 방식은 반도체 기판(301)의 제2 면(301b)에서 수직으로 홀을 뚫어 반도체 기판(301)의 제1 면(301a)에 배치된 일부 구성과 제2 면(301b)에 배치되는 일부 구성을 전기적으로 연결하는 기술을 말한다. 본 발명의 일 실시예에 있어서, 관통 홀(TH)은 반도체 기판(301)의 제1 면(301a)에 배치된 제1 도전성 패드(305)의 일부를 외부로 노출할 수 있다.
도 1 내지 도 8c를 참조하면, 관통 홀(TH)의 안쪽 면에 절연성 물질로 이루어진 절연 피막(370)을 형성한다. 절연 피막(370)은 후술할 공정에 의해 형성될 연결 전극(380)과 반도체 기판(301)과의 직접적인 전기적 연결을 최소화하는 기능을 수행할 수 있다.
도 1 내지 도 8d를 참조하면, 관통 홀(TH) 내에 도전성 물질로 이루어진 연결 전극(380)을 형성한다. 여기서, 도전성 물질은 구리, 알루미늄, 텅스텐, 또는 유사한 물질을 포함할 수 있다. 실시예에 따라, 연결 전극(380)은 퇴적 프로세스에 의해 형성될 수 있다. 또한, 다른 실시예에 따라, 연결 전극(380)은 도금 프로세스(일 예로, 전기 도금 프로세스 또는 무전해 도금 프로세스)에 의해 형성될 수 있다. 연결 전극(380)은 관통 홀(TH)을 채우며 반도체 기판(301)의 제2 면(301b)과 동일한 평면을 갖는 일면을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 연결 전극(380)은 반도체 기판(301)의 제1 면(301a)까지 연장되어 외부로 노출된 제1 도전성 패드(305)와 물리적 및/또는 전기적으로 연결될 수 있다.
도 1 내지 도 8e를 참조하면, 반도체 기판(301)의 제2 면(301b) 상에 제2 도전성 패드(340)를 형성한다. 제2 도전성 패드(340)는 제1 도전성 패드(305)와 동일한 물질로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전성 패드(340)는 연결 전극(380)과 직접 접촉되어 제1 도전성 패드(305)와 전기적으로 연결될 수 있다.
도 1 내지 도 8f를 참조하면, 제2 도전성 패드(340) 상에 절연 물질층을 형성한 후, 마스크를 이용한 공정을 통해 상기 절연 물질층을 패터닝하여 제2 도전성 패드(340)의 일부를 외부로 노출하는 개구부를 포함한 제2 절연층(305)을 형성한다.
도 1 내지 도 8g를 참조하면, 제2 절연층(305) 상에 제2 도전성 매개층(350)을 형성한다. 제2 도전성 매개층(350)은 제2 절연층(305)의 개구부를 통해 제2 도전성 패드(310)와 물리적 및/또는 전기적으로 연결될 수 있다.
제2 도전성 매개층(350)은 제1 도전성 매개층(320)과 동일한 물질로 형성될 수 있다. 제2 도전성 매개층(350)은 반도체 칩(310)의 씨드(seed) 층이며, 제2 도전성 패드(340)와 후술할 공정에 의해 형성될 제2 범프(360) 사이를 더욱 안정적으로 연결하는 연결부로 기능할 수 있다.
도 1 내지 도 8h를 참조하면, 제2 도전성 매개층(350) 상에 제2 범프(360)를 형성한다. 실시예에 따라, 제2 범프(360)는 솔더 범프, 구리 범프, 니켈(Ni) 또는 금(Au)을 포함하는 금속 범프, 또는 이 물질들의 조합을 포함할 수 있다.
제2 범프(360)는 제2 도전성 매개층(350)과 직접 접촉하여 상기 제2 도전성 매개층(350)과 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제2 범프(360)는 제2 도전성 패드(340)와 전기적으로 연결될 수 있다. 또한, 제2 범프(360)는 관통 홀(TH) 내의 연결 전극(380)을 통해 제1 범프(330)와 전기적으로 연결될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 사시도이고, 도 10은 도 9의 Ⅲ ~ Ⅲ'선에 따른 단면도이며, 도 11은 도 9의 반도체 장치와 칩 온 필름을 개략적으로 도시한 평면도이다.
중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 9 내지 도 11을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(1')는 한 쌍의 장 변과, 한 쌍의 단 변을 갖는 직사각 형상으로 제공될 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위해 표시 장치(1')의 단 변의 연장 방향을 제1 방향(DR1), 장 변의 연장 방향을 제2 방향(DR2)으로 나타내며, 제1 및 제2 방향(DR1, DR2)에 수직한 방향을 제3 방향(DR3)으로 나타내었다.
표시 장치(1')는 인쇄 회로 기판(100), 인쇄 회로 기판(100)과 두께 방향(DR3)으로 중첩되는 표시 패널(200), 및 표시 패널(200)의 일측에 전기적으로 연결된 칩 온 필름(500)을 포함할 수 있다.
인쇄 회로 기판(100)은 베이스 회로 기판(101) 및 베이스 회로 기판(101)의 일면 상에 배치 및/또는 실장된 적어도 하나의 회로 소자(120)를 포함할 수 있다. 도면에 직접적으로 도시하지 않았으나, 인쇄 회로 기판(100)은 베이스 회로 기판(101)의 일면 상에 배치 및/또는 실장된 무선 송신 어레이(도 1의 105 참고)를 더 포함할 수 있다.
표시 패널(200)은 복수의 화소들(도 1의 PXL 참고)이 배치된 표시 영역(DA) 및 표시 영역(DA)의 적어도 일 측을 둘러싼 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(200)은 제1 기판(201) 및 제2 기판(202)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 표시 패널(200)은 제1 기판(201)의 비표시 영역(NDA)에 배치된 반도체 장치(300) 및 반도체 장치(300)에 연결된 칩 온 필름(500)을 포함할 수 있다. 도면에 직접적으로 도시하지 않았으나, 표시 패널(200)은 비표시 영역(NDA)에 배치 및/또는 실장된 무선 수신 어레이(도 1의 205 참고)를 더 포함할 수 있다.
표시 패널(200)의 비표시 영역(NDA)에는 적어도 하나의 접속 패드(CPD)가 배치 및/또는 실장될 수 있다. 접속 패드(CPD)는 반도체 장치(300)와 전기적으로 연결되어 반도체 장치(300)로부터 공급된 각종 전원들 및/또는 신호들을 화소들(PXL)로 전달할 수 있다.
반도체 장치(300)는 반도체 기판(도 7의 301 참고) 등을 포함한 반도체 칩(310)과, 반도체 칩(310)의 하부 면(310a)에 배치된 적어도 하나의 제1 범프(330), 및 반도체 칩(310)의 상부 면(310b)에 배치된 적어도 하나의 제2 범프(360)를 포함할 수 있다.
제1 범프(330)는 표시 패널(200)의 접속 패드(CPD)와 마주하도록 반도체 칩(310)의 하부 면(310a) 상에 배치되어 상기 접속 패드(CPD)에 전기적으로 연결될 수 있다. 실시예에 따라, 접속 패드(CPD)와 제1 범프(330) 사이에는 접착층(ADL)이 제공될 수 있다. 접착층(ADL)은 표시 패널(200)과 반도체 장치(300)의 본딩 시 접속 패드(CPD)와 제1 범프(330) 사이에서 표시 패널(200)과 반도체 장치(300)를 안정적으로 접합할 수 있다.
제2 범프(360)는 반도체 칩(310)의 상부 면(310b) 상에 배치되며 칩 온 필름(500)과 전기적으로 연결될 수 있다. 제2 범프(360)와 칩 온 필름(500)는 솔더링 공정을 통해 전기적으로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
칩 온 필름(500)은 제3 방향(DR3), 일 예로 두께 방향을 따라 서로 마주보는 일면(500a) 및 타면(500b)을 포함할 수 있다. 칩 온 필름(500)의 일면(500a)은 반도체 장치(300)와 마주보는 면으로, 단면 상에서 볼 때 칩 온 필름(500)의 하부 면일 수 있다. 칩 온 필름(500)의 타면(500b)은 단면 상에서 볼 때 칩 온 필름(500)의 상부 면일 수 있다.
칩 온 필름(500)의 타면(500b)에는 적어도 하나의 수동 소자(400) 및 적어도 하나의 능동 소자(410)가 배치될 수 있다.
수동 소자(400)는 제1 수동 소자(400a)와 제2 수동 소자(400b)를 포함할 수 있다. 실시예에 따라, 제1 및 제2 수동 소자(400a, 400b) 각각은 용량이 큰 수동 소자를 포함할 수 있으며, 예를 들어, 제1 수동 소자(400a)는 바이패스 커패시터(bypass capacitor)일 수 있고 제2 수동 소자(400b)는 디커플링 커패시터(decoupling capacitor)일 수 있다.
능동 소자(410)는 2개 이상의 회로 소자를 부품안에 집적해 놓은 집적 회로 형태의 전원 공급부일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, DRAM과 같은 메모리 집적 회로가 집적된 메모리 칩일 수도 있다.
칩 온 필름(500)의 일면(500a)에는 적어도 하나의 필름 패드(미도시)가 배치될 수 있다. 필름 패드는 반도체 장치(300)의 제2 범프(360)와 마주하도록 반도체 장치(300)의 일면 상에 배치되어 상기 제2 범프(360)에 전기적으로 연결될 수 있다. 여기서, 반도체 장치(300)의 일면은 반도체 칩(310)의 상부 면(310b)일 수 있다.
이러한 구성을 갖는 칩 온 필름(500)은 반도체 장치(300) 상부에 배치 및/또는 실장되어 반도체 장치(300)의 제2 범프(360)와 전기적으로 연결될 수 있다. 단면 상에서 볼 때, 칩 온 필름(500)은 반도체 장치(300) 상부에 배치될 수 있다. 또한, 칩 온 필름(500)은 인쇄 회로 기판(100)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 상대적으로 용량이 큰 일부 수동 소자(400) 및 일부 능동 소자(410)를 인쇄 회로 기판(100)이 아닌 칩 온 필름(500) 상에 직접 배치 및/또는 실장하고 이를 반도체 칩(310)의 제2 범프(360)와 전기적으로 연결함으로써, 인쇄 회로 기판(100)의 공간적 제약을 최소화할 수 있다. 이러한 경우, 인쇄 회로 기판(100) 상에 배치 및/또는 실장되는 회로 소자(120)의 유효 실장 면적이 충분히 확보될 수 있으며 이웃한 회로 소자와의 간격을 충분히 유지할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치에서 반도체 장치와 인쇄 회로 기판을 개략적으로 도시한 평면도이다.
도 12에 있어서, 본 발명의 또 다른 실시예에 따른 표시 장치는 반도체 장치의 제2 범프 상에 연성 인쇄 회로 기판이 직접 배치 및/또는 실장되어 상기 반도체 장치와 상기 연성 인쇄 회로 기판이 물리적 및/또는 전기적으로 연결되는 점을 제외하고는 상술한 일 실시예에 따른 표시 장치와 실질적으로 유사한 구성으로 이루어질 수 있다.
이에, 도 12에 따른 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 반도체 장치(300) 및 반도체 장치(300) 상에 배치 및/또는 실장되어 상기 반도체 장치(300)와 전기적으로 연결된 연성 인쇄 회로 기판(600)을 포함할 수 있다.
반도체 장치(300)는 반도체 칩(310) 및 반도체 칩(310)의 상부 면(310b)에 배치된 적어도 하나의 제2 범프(360)를 포함할 수 있다. 도면에 직접 도시하지 않았으나, 반도체 칩(310)의 상부 면(310b)과 마주보는 하부 면에는 적어도 하나의 제1 범프가 배치될 수 있다.
연성 인쇄 회로 기판(600)은 반도체 장치(300) 상에 배치 및/또는 실장되어, 반도체 장치(300)의 제2 범프(360)와 물리적 및/또는 전기적으로 연결될 수 있다. 이를 위해, 연성 인쇄 회로 기판(600)의 일면(600b)과 마주보는 타면에는 적어도 하나의 금속 배선(미도시) 및/또는 적어도 하나의 회로 소자(미도시)가 배치될 수 있다. 금속 배선 및 회로 소자는 반도체 장치(300)의 제2 범프(360)와 마주하도록 반도체 장치(300)의 일면 상에 배치되어 제2 범프(360)에 전기적으로 연결될 수 있다. 여기서, 반도체 장치(300)의 일면은 반도체 칩(310)의 상부 면(310b)일 수 있다.
본 발명의 일 실시예에 있어서, 연성 인쇄 회로 기판(600)의 타면은 반도체 장치(300)와 마주보는 면으로, 연성 인쇄 회로 기판(600)의 하부 면일 수 있고, 연성 인쇄 회로 기판(600)의 일면(600b)은 연성 인쇄 회로 기판(600)의 하부 면과 마주보는 상부 면일 수 있다.
연성 인쇄 회로 기판(600)의 일면(600b)에는 적어도 하나의 수동 소자(400) 및 적어도 하나의 능동 소자(410)가 배치될 수 있다.
수동 소자(400)는 제1 수동 소자(400a)와 제2 수동 소자(400b)를 포함할 수 있다. 실시예에 따라, 제1 및 제2 수동 소자(400a, 400b) 각각은 용량이 큰 수동 소자를 포함할 수 있으며, 예를 들어, 제1 수동 소자(400a)는 바이패스 커패시터(bypass capacitor)일 수 있고 제2 수동 소자(400b)는 디커플링 커패시터(decoupling capacitor)일 수 있다.
능동 소자(410)는 제1 내지 제3 능동 소자(410a, 410b, 410c)를 포함할 수 있다. 실시예에 따라, 제1 내지 제3 능동 소자(410a, 410b, 410c)는 2개 이상의 회로 소자를 부품안에 집적해 놓은 집적 회로 형태로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 능동 소자(410a)는 집적 회로 형태의 센서 회로일 수 있고, 제2 능동 소자(410b)는 집적 회로 형태의 전원 공급부일 수 있으며, 제3 능동 소자(410c)는 메모리 집적 회로가 집적된 메모리 칩일 수도 있다.
이러한 구성을 갖는 연성 인쇄 회로 기판(600)은 반도체 장치(300) 상부에 배치 및/또는 형성되어 반도체 장치(300)의 제2 범프(360)와 전기적으로 연결될 수 있다. 또한, 연성 인쇄 회로 기판(600)은 인쇄 회로 기판(도 1의 100)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 복수 개의 수동 소자들 중에서 상대적으로 용량이 큰 일부 수동 소자(400) 및 일부 능동 소자(410)를 인쇄 회로 기판(100)이 아닌 연성 인쇄 회로 기판(600) 상에 직접 실장하고 이를 반도체 칩(310)의 제2 범프(360)와 전기적으로 연결함으로써, 인쇄 회로 기판(100)의 공간적 제약을 최소화할 수 있다. 이러한 경우, 인쇄 회로 기판(100) 상에 배치 및/또는 실장되는 회로 소자(120)의 유효 실장 면적이 충분히 확보될 수 있으며 이웃한 회로 소자와의 간격을 충분히 유지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 인쇄 회로 기판 200: 표시 패널
300: 반도체 장치 305: 제1 도전성 패드
310: 반도체 칩 330: 제1 범프
340: 제2 도전성 패드 360: 제2 범프
400: 수동 소자 410: 능동 소자
500: 칩 온 필름 600: 연성 인쇄 회로 기판

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 비표시 영역에 배치되며, 무선 송신 패드부와 연결되고 무선 데이터를 무선 수신하여 데이터 수신 신호를 출력하는 무선 수신 패드부 및 상기 데이터 수신 신호를 복원 영상 데이터로 변환하는 무선 데이터 복원부를 포함하는 무선 수신 어레이; 및
    상기 기판의 비표시 영역에 배치되며 상기 복원 영상 데이터를 전압으로 변환하는 반도체 장치를 포함하고,
    상기 반도체 장치는,
    서로 마주보는 제1 면과 제2 면을 구비한 기판을 포함한 반도체 칩;
    상기 기판을 관통하여 제공된 관통 홀;
    상기 기판의 제1 면 상에 배치된 적어도 하나의 제1 도전성 패드;
    상기 제1 도전성 패드 상부에 배치되어 대응하는 제1 도전성 패드와 전기적으로 연결된 적어도 하나의 제1 범프;
    상기 기판의 제2 면 상에 배치된 적어도 하나의 제2 도전성 패드;
    상기 제2 도전성 패드 상부에 배치되어 대응하는 제2 도전성 패드와 전기적으로 연결된 적어도 하나의 제2 범프; 및
    상기 관통 홀 내에 매립되며, 상기 제1 범프와 상기 제2 범프를 전기적으로 연결하는 연결 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 범프와 상기 제2 범프는 상이한 크기를 갖는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 범프의 크기는 상기 제1 범프의 크기보다 큰 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 범프 상에 배치된 적어도 하나의 수동 소자를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 수동 소자는 바이패스 커패시터(bypass capacitor) 및 디커플링 커패시터(decoupling capacitor) 중 적어도 하나를 포함하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 및 제2 범프들은 적어도 한 층 이상의 금속층을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 범프와 상기 제1 도전성 패드 사이에 제공된 제1 도전성 매개층; 및
    상기 제2 범프와 상기 제2 도전성 패드 사이에 제공된 제2 도전성 매개층을 더 포함하는 표시 장치.
  8. 표시 영역 및 비표시 영역을 구비한 기판;
    입력 영상 데이터를 출력하는 송신 제어부, 상기 입력 영상 데이터를 데이터 전송 신호로 변환시키는 무선 데이터 발생부, 및 상기 데이터 전송 신호를 무선 데이터로써 무선 전송시키는 무선 송신 패드부를 포함하며, 상기 기판과 분리된 인쇄 회로 기판;
    상기 기판의 비표시 영역에 배치되며, 상기 무선 송신 패드부와 커플링되고 상기 무선 데이터를 무선 수신하여 데이터 수신 신호를 출력하는 무선 수신 패드부 및 상기 데이터 수신 신호를 복원 영상 데이터로 변환시키는 무선 데이터 복원부를 포함한 무선 수신 어레이; 및
    상기 기판의 비표시 영역에 배치되며 상기 복원 영상 데이터를 전압으로 변환시키는 반도체 장치를 포함하고,
    상기 반도체 장치는,
    서로 마주보는 제1 면과 제2 면을 구비한 반도체 기판을 포함한 반도체 칩;
    상기 반도체 기판을 관통하여 제공된 관통 홀;
    상기 반도체 기판의 제1 면 상에 배치된 적어도 하나의 제1 도전성 패드;
    상기 제1 도전성 패드 상부에 배치되어 대응하는 제1 도전성 패드와 전기적으로 연결된 적어도 하나의 제1 범프;
    상기 반도체 기판의 제2 면 상에 배치된 적어도 하나의 제2 도전성 패드; 및
    상기 제2 도전성 패드 상부에 배치되어 대응하는 제2 도전성 패드와 전기적으로 연결된 적어도 하나의 제2 범프를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 관통 홀 내에 매립되며, 상기 제1 범프와 상기 제2 범프를 전기적으로 연결하는 연결 전극을 더 포함한 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 범프와 상기 제2 범프는 상이한 크기를 갖는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 범프의 크기는 상기 제1 범프의 크기보다 큰 표시 장치.
  12. 제11 항에 있어서,
    상기 반도체 장치의 상기 제2 범프 상에 배치된 적어도 하나의 수동 소자를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 수동 소자는 바이패스 커패시터(bypass capacitor) 및 디커플링 커패시터(decoupling capacitor) 중 적어도 하나를 포함하는 표시 장치.
  14. 제8 항에 있어서,
    상기 제1 및 제2 범프들은 적어도 한 층 이상의 금속층을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 반도체 장치 상에 제공되어 상기 제2 범프와 전기적으로 연결된 칩 온 필름을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 칩 온 필름의 일면 상에 적어도 하나의 수동 소자가 배치되는 표시 장치.
  17. 제16 항에 있어서,
    상기 칩 온 필름의 일 측면은 상기 인쇄 회로 기판에 연결되고, 상기 반도체 장치와 상기 인쇄 회로 기판은 상기 칩 온 필름을 통해 전기적으로 연결되는 표시 장치.
  18. 제14 항에 있어서,
    상기 반도체 장치 상에 제공되어 상기 제2 범프들과 전기적으로 연결되는 연성 인쇄 회로 기판을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 연성 인쇄 회로 기판의 일면 상에 적어도 하나의 수동 소자와 적어도 하나의 능동 소자가 배치되는 표시 장치.
  20. 제8 항에 있어서,
    상기 기판은 서로 마주보는 하부 면과 상부 면을 포함하고,
    상기 반도체 장치는 상기 기판의 상부 면 상의 상기 비표시 영역에 제공되는 표시 장치.
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