KR102511049B1 - 터치 디스플레이 패널 - Google Patents

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Abstract

본 발명은 제조 비용을 저감하면서도 제품 수율 및 제품 신뢰성을 향상시킬 수 있는 터치 디스플레이 패널에 관한 것으로, 일 실시예에 따른 터치 디스플레이 패널은 복수의 픽셀이 배치된 액티브 영역과, 상기 액티브 영역과 인접한 베젤 영역을 포함하는 디스플레이부;상기 디스플레이부 상에 배치되고 상기 복수의 픽셀을 밀봉하는 봉지부; 상기 봉지부 상에 배치되고 상기 액티브 영역에 대응하는 복수의 터치 센서와, 상기 터치 센서를 덮는 터치 보호층을 포함하는 터치 센서부; 및 상기 터치 센서와 접속되고 상기 베젤 영역에 배치되는 터치 라우팅 라인; 상기 터치 센서부 상에 배치되고 상기 액티브 영역 및 베젤 영역의 비발광 영역에 배치되는 블랙 매트릭스를 포함하는 반사 방지부; 상기 픽셀들의 발광 영역과 오버랩하는 컬러 필터; 상기 터치 보호층 상에서 상기 블랙 매트릭스 및 상기 컬러 필터를 덮는 유기 보호층을 포함하고, 상기 유기 보호층의 측면과 상기 터치 보호층의 측면은 서로 일치한다.

Description

터치 디스플레이 패널{TOUCH DISPLAY PANEL}
본 발명은 제조 비용을 저감하면서도 제품 수율 및 제품 신뢰성을 향상시킬 수 있는 터치 디스플레이 패널에 관한 것이다.
디스플레이의 화면 상에서 사용자의 터치로 정보 입력이 가능한 터치 센서는 스마트 폰, 태블릿 등과 같은 휴대용 정보 기기뿐만 아니라 노트북, 모니터, 가전 제품 등의 다양한 디스플레이 장치에 적용된다.
터치 센서는 터치 패널 형태로 제작되어 디스플레이 패널 상에 터치 패널을 부착하는 방식이 일반적이었으나, 디스플레이 장치의 단순화와 제조 비용 저감을 위해 디스플레이 패널 내에 터치 센서를 내장하는 방식으로 발전하고 있다.
터치 센서를 내장한 디스플레이 패널은 제조 비용을 저감하면서도 제품 수율을 향상시킬 수 있고 제품 신뢰성을 향상시킬 수 있는 방안이 요구된다.
본 발명은 제조 비용을 저감하면서도 제품 수율 및 제품 신뢰성을 향상시킬 수 있는 터치 디스플레이 패널을 제공한다.
일 실시예에 따른 터치 디스플레이 패널은 복수의 픽셀이 배치된 액티브 영역과, 상기 액티브 영역과 인접한 베젤 영역을 포함하는 디스플레이부;상기 디스플레이부 상에 배치되고 상기 복수의 픽셀을 밀봉하는 봉지부; 상기 봉지부 상에 배치되고 상기 액티브 영역에 대응하는 복수의 터치 센서와, 상기 터치 센서를 덮는 터치 보호층을 포함하는 터치 센서부; 및 상기 터치 센서와 접속되고 상기 베젤 영역에 배치되는 터치 라우팅 라인; 상기 터치 센서부 상에 배치되고 상기 액티브 영역 및 베젤 영역의 비발광 영역에 배치되는 블랙 매트릭스를 포함하는 반사 방지부; 상기 픽셀들의 발광 영역과 오버랩하는 컬러 필터; 상기 터치 보호층 상에서 상기 블랙 매트릭스 및 상기 컬러 필터를 덮는 유기 보호층을 포함하고, 상기 유기 보호층의 측면과 상기 터치 보호층의 측면은 서로 일치한다.
일 실시예에 따른 터치 디스플레이 패널은 블랙 매트릭스를 포함하거나 컬러 필터 및 블랙 매트릭스를 포함하는 반사 방지부를 터치 센서부 상에 직접 배치함으로써 외부광 반사율을 저감하고 시인성을 향상시킬 수 있으므로 고가의 편광판이 불필요하여 제조 비용을 저감할 수 있다.
일 실시예에 따른 터치 디스플레이 패널은 반사 방지부를 형성하는 동안 벤딩 영역과 패드 영역이 노출되지 않게 터치 보호층으로 보호함으로써 반사 방지부 형성시 벤딩 영역 및 패드 영역에서의 터치 라우팅 라인의 단부 및 패드 단부가 현상액에 노출되어 손상되는 것을 방지할 수 있으므로 제품 수율 및 제품 신뢰성을 향상시킬 수 있다.
일 실시예에 따른 터치 디스플레이 패널은 반사 방지부를 마스크로 이용하여 벤딩 영역 및 패드 영역 상의 터치 보호층을 제거함으로써 벤딩 영역 및 패드 영역에서 터치 보호층을 제거하기 위한 마스크 공정이 불필요하므로 제조 비용을 저감할 수 있다.
도 1은 일 실시예에 따른 터치 디스플레이 장치의 평면도이다.
도 2는 일 실시예에 따른 터치 디스플레이 패널의 단면도이다.
도 3은 일 실시예에 따른 터치 디스플레이 패널에서 반사 방지부를 제외한 평면도이다.
도 4는 일 실시예에 따른 터치 전극을 확대한 평면도이다.
도 5는 도 3에 도시된 일 실시예에 따른 브릿지 전극 부분을 확대한 평면도이다.
도 6 및 도 7은 각 실시예에 따른 터치 디스플레이 패널에서 도 5에 도시된 일점 쇄선 II-II'를 따른 단면도들이다.
도 8은 일 실시예에 따른 터치 디스플레이 패널에서 도 3에 도시된 일점 쇄선 I-I'를 따른 단면도이다.
도 9는 도 8에 도시된 터치 디스플레이 패널의 터치 보호층이 에칭되기 이전의 단면도이다.
도 10 내지 도 12는 각 실시예에 따른 터치 디스플레이 패널의 단면도들이다.
도 13 및 도 14는 도 3에 도시된 터치 패스플레이 패널의 터치 라우팅 부분의 단면도들이다.
도 1은 일 실시예에 따른 디스플레이 장치의 평면도이고, 도 2는 일 실시예에 따른 터치 디스플레이 패널의 단면도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 디스플레이 장치는 터치 디스플레이 패널(10)과, 터치 디스플레이 패널(10)과 접속된 구동부(20, 30)를 포함하는 회로 필름(40)을 구비한다.
터치 디스플레이 패널(10)은 영상 표시 및 터치 센싱 기능을 갖는 액티브 영역(AA)과, 액티브 영역(AA)의 외측부에 위치하는 베젤 영역(BZ)을 포함한다. 액티브 영역(AA)은 표시 영역이나 픽셀 매트릭스 영역 또는 터치 센싱 영역으로 표현될 수 있다. 베젤 영역(BZ)은 비액티브 영역이나 비표시 영역 또는 터치 비센싱 영역으로 표현될 수 있다.
터치 디스플레이 패널(10)은 영상 표시 기능을 갖는 디스플레이부(DP); 디스플레이부(DP) 상에 발광 소자층(200)을 밀봉하도록 배치되는 봉지부(Encapsulation layer)(300); 봉지부(300) 상에 배치되고 터치 센싱 기능을 갖는 터치 센서부(400); 터치 센서부(400) 상에 배치되어 외부광 반사를 방지하는 기능을 갖는 반사 방지부(500)를 포함한다. 또한, 터치 디스플레이 패널(10)은 반사 방지부(500) 상에 부착되는 광학 필름(600), 광학 투명 접착제(Optical Clear Adhesive; OCA)(700), 커버 기판(800)을 더 포함할 수 있고, 보호 필름 등을 더 포함할 수 있다. 광학 필름(600)은 투과율 제어 필름 등을 포함할 수 있다.
디스플레이부(DP)는 복수의 TFT(Thin Film Transistor)를 포함하는 회로 소자층(100)과, 복수의 발광 소자를 포함하는 발광 소자층(200)이 적층된 구조를 갖는 픽셀 어레이를 통해 영상을 표시한다. 발광 소자는 픽셀별로 적색광, 녹색광, 청색광을 각각 방출하거나 백색광을 방출할 수 있다.
봉지부(300)는 회로 소자층(100) 상의 발광 소자층(200)을 밀봉하여 외부로부터의 수분 및 산소의 침투를 차단하고 파티클의 유입 및 유동을 차단하여 발광 소자층(200)을 보호한다.
터치 센서부(300)는 사용자의 터치에 의한 커패시턴스 변화량이 반영된 신호를 터치 구동부에 제공하는 커패시턴스 방식을 이용할 수 있다. 터치 센서부는 각 터치 전극의 커패시턴스 변화량이 반영된 신호를 터치 구동부(30)에 독립적으로 제공하는 셀프 커패시턴스(Self-Capacitance) 방식이나, 제1 및 제2 터치 전극 간의 커패시턴스 변화량이 반영된 신호를 터치 구동부(30)에 제공하는 뮤추얼 커패시턴스(Mutual Capacitance) 방식을 이용할 수 있다. 이하의 실시예들에서는 뮤추얼 커패시턴스 방식의 터치 센서부를 예로 들어 설명한다.
디스플레이부(DP)와 터치 센서부(400) 사이에 고두께의 봉지부(300)가 배치되므로 터치 센서부(400) 및 디스플레이부(DP) 간의 기생 커패시턴스는 저감되고 터치 센능 성능을 충분히 확보할 수 있다.
디스플레이 구동부(20) 및 터치 구동부(30)가 실장된 회로 필름(40)은 이방성 도전 필름을 통해 패널(10)의 패드 영역과 접속된다. 회로 필름(40)은 COF(Chip On Film), FPC(Flexible Printed Circuit), FFC(Flexible Flat Cable) 중 어느 하나일 수 있다.
디스플레이 구동부(20)는 패널(10)의 디스플레이부(DP)를 구동하는 데이터 구동부, 타이밍 컨트롤러, 감마 전압 생성부 등을 포함할 수 있다. 디스플레이부(DP)의 게이트 라인들을 구동하는 게이트 구동부는 패널(10)의 베젤 영역(BZ)에 내장될 수 있다. 한편, 디스플레이 구동부(20)는 패널(10)의 패드 영역 상에 실장될 수 있다.
터치 구동부(30)는 터치 센서부(400)를 구동하고 터치 센서부(400)로부터 출력되는 리드아웃 신호들을 이용하여 센싱 데이터를 생성하고 생성된 센싱 데이터를 터치 컨트롤러로 출력할 수 있다. 터치 컨트롤러는 센싱 데이터를 토대로 터치 영역과 터치 영역의 터치 좌표를 검출하여 호스트 시스템에 제공할 수 있다.
터치 센서부(400) 상에 배치되는 반사 방지부(500)은 픽셀의 발광 영역(EA)과 오버랩하며 적색광, 녹색광, 청색광을 픽셀별로 투과시키는 컬러 필터(CF)와, 비발광 영역(NA)과 오버랩하며 외부광을 흡수하는 블랙 매트릭스(BM)를 포함한다. 반사 방지부(500)은 광 파장의 선택 특성 및 외부광 흡수 특성을 갖음으로써 터치 센서부(400) 및 디스플레이부(DP)에 의한 외부광 반사율을 저감할 수 있다.
한편, 반사 방지부(500)은 컬러 필터(CF) 없이 외부광을 흡수하는 블랙 매트릭스(BM)만 포함하도록 구성되어 외부광 반사율을 저감할 수 있다.
반사 방지부(500)는 컬러 필터(CF) 및 블랙 매트릭스(BM)을 덮거나, 블랙 매트릭스(BM)를 덮는 유기 보호층을 더 포함할 수 있고, 평탄 표면을 제공하는 오버코트층을 더 포함할 수 있다.
터치 센서부(400)에서 터치 센서를 보호하는 터치 보호층은 그 위에 반사 방지부(500)가 형성되는 동안, 그 반사 방지부(500)와 비오버랩하는, 벤딩 영역 및 패드 영역과의 오버랩 상태를 유지할 수 있다. 이에 따라, 반사 방지부(500)가 현상액에 의해 패터닝 공정으로 형성될 때, 벤딩 영역 및 패드 영역에 위치하는 터치 라우팅 라인의 단부 및 패드 단부는 그 위의 터치 보호층에 의해 반사 방지부(500)의 현상액으로부터 보호될 수 있다.
그리고, 반사 방지부(500)를 통해 노출된 벤딩 영역 및 패드 영역의 터치 보호층은 그 반사 방지부(500)를 마스크로 이용한 드라이 에칭 방법에 의해 제거됨으로써 터치 보호층의 패터닝을 위한 마스크 공정이 불필요하여 제조 비용을 저감할 수 있다. 베젤 영역에서, 반사 방지부(500)의 오버랩 면적은 터치 보호층의 오버랩 면적과 동일한 면적을 갖는다.
도 3은 일 실시예에 따른 터치 디스플레이 패널의 평면도이고, 반사 방지부를 제외한 터치 센서부 및 디스플레이부를 부분적으로 나타낸 평면도이며, 도 1 및 도 2를 결부하여 설명하기로 한다.
디스플레이부(DP)의 액티브 영역(AA)에는 영상 표시를 위한 복수의 픽셀(P)과 복수의 신호 라인(SL)을 포함하는 픽셀 어레이가 배치된다. 복수의 픽셀(P)은 적색, 녹색, 청색 픽셀을 포함하고, 휘도 향상을 위한 백색 픽셀을 더 포함할 수 있다. 각 픽셀(P)은 게이트 라인(GL), 데이터 라인(DL), 전원 라인(PL)을 포함하는 복수의 신호 라인(SL)과 접속된다. 각 픽셀(P)은 발광 소자와, 발광 소자를 독립적으로 구동하는 픽셀 회로를 포함한다. 발광 소자는 유기 발광 다이오드(Organic Light Emitting Diode), 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode), 또는 무기 발광 다이오드(Inorganic Light Emitting Diode)가 적용될 수 있으며, 이하에서는 유기 발광 다이오드를 예로 들어 설명한다. 픽셀 회로는 구동 TFT, 스위칭 TFT를 적어도 포함하는 복수의 TFT와 스토리지 커패시터를 포함할 수 있다. 디스플레이부(DP)는 액티브 영역(AA)에 배치된 복수의 픽셀 회로를 포함하는 회로 소자층(100)과, 액티브 영역(AA)에 배치된 복수의 발광 소자를 포함하는 발광 소자층(200)이 적층된 구조를 갖는다.
디스플레이부(DP)의 베젤 영역(BZ: BZ1~BZ4)에 위치하는 회로 소자층(100)은 액티브 영역(AA)과 접속된 복수의 링크 라인(LK)과, 복수의 패드(D-PD, T-PD) 중 하부 패드를 포함하는 회로 소자층이 위치한다. 베젤 영역(BZ)의 링크 라인들(LK)은 액티브 영역(AA)의 신호 라인들(GL, DL, PL 등)과 각각 접속된 신호 라인 및 전원 공급 라인 등을 포함할 수 있다.
베젤 영역(BZ) 중 제4 베젤 영역(BZ4)에 마련된 패드 영역(PDA)에 링크 라인들(LK)과 디스플레이 구동부(20)의 접속을 위한 복수의 디스플레이 패드(D-PD)가 배치되고, 터치 센서부(400)와 접속되는 복수의 터치 패드(T-PD)가 더 배치된다. 디스플레이 패드(D-PD) 및 터치 패드(T-PD) 각각은 적어도 한 절연층의 컨택홀을 통해 접속되는 하부 패드 및 상부 패드를 포함한다. 각 패드(D-PD, T-PD)의 하부 패드는 디스플레이부(DP)의 회로 소자층(100)에 위치하는 적어도 어느 하나의 금속층과 동일 금속층으로 형성되고, 상부 패드는 터치 센서부(400)에 위치하는 적어도 어느 하나의 금속층과 동일 금속층으로 형성될 수 있다.
디스플레이부(DP)의 제1 및 제2 베젤 영역(BZ1, BZ2) 중 적어도 어느 하나의 베젤 영역에는 액티브 영역(AA)의 복수의 게이트 라인(GL)을 구동하는 게이트 구동부(GIP)가 배치될 수 있다. 복수의 TFT를 포함하는 게이트 구동부(GIP)는 액티브 영역(AA)의 TFT 어레이와 함께 회로 소자층에 형성될 수 있다. 게이트 구동부(GIP)는 제4 베젤 영역(BZ4)에 배치된 링크 라인(LK) 및 패드(D-PD)를 통해 디스플레이 구동부(20)로부터 제어 신호들 및 전원을 공급받을 수 있다.
패드 영역(PDA)을 포함하는 제4 베젤 영역(BZ4)은 구부리거나 접을 수 있는 벤딩 영역(BD)을 포함하고, 벤딩 영역(BD)은 벤딩 스트레스를 완화시키기 위하여 변형률 및 내충격성이 강한 유기 절연 물질로 구성되는 크랙 방지층(140)을 포함한다. 베젤 벤딩시, 크랙 방지층(140)은 그 아래의 배선들 및 절연층들에 인가되는 벤딩 스트레스를 완화시킴으로써 벤딩 영역(BD)에서의 크랙 불량 및 단선 불량을 방지할 수 있다.
디스플레이부(DP) 상에 배치되는 봉지부(300)는 액티브 영역(AA) 전체와 오버랩하고, 그 베젤 영역(BZ1~BZ4)으로 연장되어, 베젤 영역(BZ1~BZ4)에 배치된 댐부(150)와 오버랩하게 배치될 수 있다. 봉지부(300)는 디스플레이부(DP)의 발광 소자층을 밀봉하여 보호할 수 있다.
댐부(150)는 베젤 영역(BZ1~BZ4)에 배치되어 봉지부(300) 중 유기 봉지층의 흘러내림이나 무너짐을 방지할 수 있다. 예를 들면, 댐부(150)는 액티브 영역(AA)과 게이트 구동부(GIP)를 포함하는 영역을 둘러싸는 폐루프 형태의 복수의 댐(152, 154)을 포함할 수 있다. 댐부(150)는 벤딩 영역(BD)과 패드 영역(PDA)을 포함하는 베젤 영역(BZ4)에서 액티브 영역(AA)과 벤딩 영역(BD) 사이에 위치한다.
봉지부(300) 상의 터치 센서부(400)는 액티브 영역(AA)에 배치되어 커패시턴스 방식의 터치 센서들을 제공하는 복수의 터치 전극(TE1, TE2) 및 복수의 브릿지 전극(BE1, BE2)을 포함한다. 터치 센서부(400)는 베젤 영역(BZ1~BZ4)에 배치된 복수의 터치 라우팅 라인(RL1, RL2, RL3)을 포함한다. 터치 센서부(400)는 어느 하나의 베젤 영역(BZ4)에 마련된 패드 영역(PDA)에 복수의 터치 패드(T-PD) 및 복수의 디스플레이 패드(D-PD) 각각의 상부 패드를 포함한다.
터치 센서부(400)는 액티브 영역(AA)에 제1 방향(X축 방향, 가로 방향)으로 배열되면서 전기적으로 연결된 복수의 제1 터치 전극들(TE1)이 접속되어 구성된 복수의 제1 터치 전극 채널(TX1~TXn)과, 제2 방향(Y축 방향, 세로 방향)으로 배열된 복수의 제2 터치 전극들(TE2)이 접속되어 구성된 복수의 제2 터치 전극 채널(RX1~RXm)을 포함한다. 인접한 제1 및 제2 터치 전극(TE1, TE2)이 뮤추얼 커패시턴스(Mutual Capacitance) 방식의 각 터치 센서를 구성할 수 있다.
각 제1 터치 전극 채널(TXi, i=1, ..., n)에서 제1 방향(X)으로 배열된 제1 터치 전극들(TE1) 각각은 제1 브릿지 전극(BE1)을 통해 인접한 제1 터치 전극(TE1)과 접속된다. 각 제2 터치 전극 채널(RXi, i=1, ..., m)에서 제2 방향(Y)으로 배열된 제2 터치 전극들(TE2) 각각은 제2 브릿지 전극(BE2)을 통해 인접한 제2 터치 전극(TE2)과 접속된다. 제1 터치 전극(TE1)은 송신(Tx) 전극으로, 제2 터치 전극(TE2)는 수신(Rx) 전극으로 불릴 수 있다. 제1 터치 전극 채널(TX1~TXn)은 송신 채널로, 제2 터치 전극 채널(RX1~RXm)은 수신 채널 또는 리드아웃 채널로 불릴 수 있다. 제1 및 제2 터치 전극(TE1, TE2) 각각은 주로 마름모형으로 형성되나, 다른 다양한 다각형 형상으로 형성될 수 있다.
터치 센서부(400)의 베젤 영역(BZ1~BZ4)에 배치되는 복수의 터치 라우팅 라인(RL1, RL2, RL3)은 액티브 영역(AA)의 터치 전극 채널들(TX1~TXn, RX1~RXm)을 복수의 터치 패드(T-PD)와 채널별로 연결한다. 터치 라우팅 라인(RL1, RL2, RL3)은 베젤 영역(BZ1~BZ4)에서 댐부(150) 보다 내측에 위치할 수 있고, 제4 베젤 영역(BZ4)에서는 댐부(150)를 넘어 연장되어 터치 패드(T-PD)와 접속될 수 있다.
액티브 영역(AA)에 배치된 복수의 제1 터치 전극 채널(TX1~TXn)의 일측단은 복수 베젤 영역(BZ1, BZ4)에 배치된 복수의 제1 터치 라우팅 라인(RL1) 및 터치 패드(T-PD)를 통해 터치 구동부(30)와 접속될 수 있다.
액티브 영역(AA)에 배치된 복수의 제2 터치 전극 채널(RX1~RXm)의 양측단은 복수 베젤 영역(BZ2, BZ4, BZ4)에 배치된 복수의 제2 터치 라우팅 라인(RL2) 및 복수의 제3 터치 라우팅 라인(RL3)과 터치 패드(T-PD)를 통해 터치 구동부(30)와 접속될 수 있다. 리드아웃 채널로 이용될 수 있는 제2 터치 전극 채널(RX1~RXm)이 제1 터치 전극 채널(TX1~TXn) 보다 길기 때문에 각 제2 터치 전극 채널(RXi)의 양측단이 제2 및 제3 터치 라우팅 라인(RL2, RL3)을 통해 터치 구동부와 접속되어 RC 딜레이를 저감하고 터치 센싱 성능을 향상시킬 수 있다.
터치 구동부(30)는 복수의 제1 터치 전극 채널(TX1~TXn)을 구동하고, 복수의 제2 터치 전극 채널(RX1~RXm)로부터 출력되는 리드아웃 신호들을 공급받을 수 있고, 리드아웃 신호들을 이용하여 센싱 데이터를 생성할 수 있다. 예를 들면, 터치 구동부(30)는 인접한 2개 채널의 리드아웃 신호를 차동 증폭기를 통해 비교하여 터치 여부를 나타내는 터치 센싱 신호를 생성하고 터치 센싱 데이터로 디지털 변환하여 터치 컨트롤러로 출력할 수 있다.
도 4는 일 실시예에 따른 터치 전극을 확대한 평면도이며, 도 5는 도 4에 도시된 일 실시예에 따른 브릿지 전극을 포함하는 부분(50)을 확대한 평면도이다.
도 4 및 도 5를 참조하면, 제1 및 제2 터치 전극(TE1, TE2)에 각각 적용되는 터치 전극(TE)은 복수의 픽셀(P)을 포함하는 크기의 마름모 형상을 갖고, 각 픽셀(P)의 비발광 영역과 오버랩하는 메쉬 패턴 형상을 갖는다. 터치 전극(TE)은 마름도 형상 이외에도 사각형, 원형 등과 같은 다양한 형상 중 어느 하나를 가질 수 있다. 메쉬 패턴 형상의 터치 전극(TE)은 복수 픽셀(P)의 발광 영역(EA)을 각각 노출하는 복수의 개구부(OA)를 갖고, 복수의 개구부(OA)는 매트릭스 형태로 배치될 수 있다. 제1 및 제2 브릿지 전극(BE1, BE2)도 각 픽셀(P)의 비발광 영역과 오버랩하는 라인 패턴 또는 메쉬 패턴 형상을 갖는다. 이에 따라, 메쉬 패턴 형상의 터치 전극(TE1, TE2)과, 메쉬 패턴 또는 라인 패턴 형상의 브릿지 전극(BE1, BE2)은 픽셀(P)의 비발광 영역에만 배치되므로 픽셀의 개구율 및 투과율 저하를 방지할 수 있다.
제1 및 제2 터치 전극(TE1, TE2)은 동일한 센서 금속층으로 구성되고 서로 이격되어 배치된다. 제1 및 제2 브릿지 전극(BE1, BE2) 중, 어느 한 층의 브릿지 전극들은 터치 전극(TE1, TE2)과 동일한 센서 금속층으로 구성되고, 다른 층의 브릿지 전극들은 터치 전극(TE1, TE2)과 다른 브릿지 금속층으로 구성된다. 예를 들면, 인접한 제2 터치 전극(TE2)을 연결하는 제2 브릿지 전극(BE2)은 제2 터치 전극(TE2)과 일체화된 센서 금속층으로 구성되고 메쉬 패턴 형상을 갖을 수 있다. 인접한 제1 터치 전극(TE1)을 연결하는 제1 브릿지 전극(BE1)은 터치 절연층을 사이에 둔 브릿지 금속층으로 구성되고, 제1 터치 전극(TE1)의 일부와 오버랩하여 터치 절연층의 컨택홀(431)을 통해 제1 터치 전극(TE1)과 접속된다. 제1 브릿지 전극(BE1)은 터치 절연층을 사이에 두고 제2 브릿지 전극(BE2) 또는 제2 터치 전극(TE)과 부분적으로 오버랩하되 절연되는 라인 패턴이나 메쉬 패턴 형상을 갖을 수 있다.
각 터치 전극(TE)의 메쉬 패턴은 안쪽에서 그 메쉬 패턴이 단선되어 전기적으로 플로팅된 적어도 하나의 더미 패턴(DM)을 더 포함할 수 있고, 적어도 하나의 더미 패턴(DM)도 메쉬 패턴 형상을 갖을 수 있다. 플로팅된 더미 패턴(DM)은, 액티브 영역(AA)에서 봉지부가 개재된 터치 센서부와 디스플레이부 사이의 기생 커패시턴스를 더욱 감소시킴으로써 터치 센싱 성능을 향상시킬 수 있다. 예를 들면, 플로팅된 더미 패턴(DM)에 의해 터치 전극(TE)의 메쉬 패턴과 발광 소자층의 공통 전극 사이의 기생 커패시턴스를 감소시킬 수 있다.
복수의 픽셀(P)은 적색R), 녹색(G), 청색(B) 픽셀을 포함하고, 휘도 향상을 위해 백색(W) 픽셀을 더 포함할 수 있다. 각 픽셀(P)의 발광 영역(EA)은 터치 센서부의 상부에 배치되는 반사 방지부 중 R, G, B 컬러 필터와 각각 오버랩하고, 비발광 영역은 반사 방지부 중 블랙 매트릭스(BM)과 오버랩한다. 각 픽셀(P)의 발광 영역(EA)의 면적은 동일할 필요는 없다. 예를 들면, 각 픽셀(P)의 발광 영역(EA)은 청색(B)>적색(R)>녹색(G) 순서로 작을 수 있다.
각 픽셀(P)은 발광 영역(EA)에 배치되는 발광 소자(OLED)와, 그 발광 소자(OLED)를 독립적으로 구동하며 발광 영역(EA) 및 비발광 영역에 걸쳐 배치되는 픽셀 회로를 구비한다.
각 픽셀(P)의 발광 소자(OLED)는 적색광, 녹색광, 청색광을 각각 생성하거나, 복수의 픽셀(P)을 구성하는 복수의 발광 소자(OLED)가 공통적으로 백색광을 생성할 수 있다.
픽셀 회로는 구동 전압을 저장하는 스토리지 커패시터(Cst)와, 스토리지 커패시터(Cst)에 저장된 구동 전압에 따라 고전위 전원 라인(EVDD)으로부터 공급되는 전류량을 제어하여 발광 소자(OLED)로 제공하는 구동 TFT(DT)와, 게이트 라인(Gn)의 게이트 신호에 응답하여 데이터 라인(Dm)의 데이터 신호를 스토리지 커패시터(Cst)에 제공하는 스위칭 TFT(ST)를 적어도 포함한다. 이외에도 픽셀 회로는 구동 TFT(DT)의 3전극(게이트, 소스, 드레인)을 각각 초기화하거나, 문턱 전압 보상을 위해 구동 TFT(DT)를 다이오드 구조로 연결시키거나, 발광 소자(OLED)의 발광 시간을 제어하는 복수의 TFT로 구성된 제어 회로(CC)를 더 포함할 수 있다. 발광 소자(OLED)의 제1 전극(애노드)은 구동 TFT(DT)와 접속되고 제2 전극(캐소드)은 복수의 픽셀들이 공유하고 저전위 전원 전압(EVSS)이 공급되는 공통 전극과 접속될 수 있다. 픽셀 회로의 구성은 2T1C(2개 TFT, 1개 커패시터), 3T1C(3개 TFT, 1개 커패시터), 7T1C(7개 TFT, 1개 커패시터) 등과 같이 다양한 구성이 적용될 수 있다.
도 6 및 도 7 각각은 일 실시예에 따른 터치 디스플레이 패널에서 도 5에 도시된 일점 쇄선 II-II'를 따른 단면도이고, 도 8은 일 실시예에 따른 터치 디스플레이 패널에서 도 3에 도시된 일점 쇄선 I-I'를 따른 단면도이고, 도 9는 일 실시예에 따른 터치 디스플레이 패널에서 터치 보호층이 패터닝되기 이전의 단면도이다.
도 6 내지 도 8을 참조하면, 터치 디스플레이 패널은 복수의 TFT(120)를 포함하는 회로 소자층(100)과, 회로 소자층(100) 상에 배치된 복수의 발광 소자(210)를 포함하는 발광 소자층(200)과, 발광 소자층(200)을 밀봉하도록 회로 소자층(100) 상에 배치된 봉지부(300)와, 봉지부(300) 상에 배치된 복수의 터치 센서를 포함하는 터치 센서부(400), 터치 센서부(400) 상에 배치된 반사 방지부(500)를 포함한다.
회로 소자층(100)은 베이스 기판(110) 상에 배치된 복수의 TFT(120)를 포함하고, 복수의 TFT(120)는 액티브 영역(AA)의 각 픽셀에 포함되며, 베젤 영역(BZ)에 배치되는 게이트 구동부 등과 같은 구동 회로를 더 구성할 수 있다. 회로 소자층(100)은 복수의 TFT(120)와 접속된 복수의 신호 라인, 스토리지 커패시터 등을 더 포함하지만, 도 6 내지 도 8에서는 각 픽셀(P)에서 발광 소자(210)와 접속된 구동 TFT(120)를 대표적으로 나타낸다.
베이스 기판(110)은 플라스틱 기판 또는 유리 기판을 포함할 수 있다. 플라스틱 기판은 플렉서블 재질로 형성될 수 있다. 예를 들면, 베이스 기판(110)은 아크릴계 수지, 에폭시계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 중 적어도 어느 하나의 유기 절연 물질을 포함할 수 있다.
베이스 기판(110)과 복수의 TFT(120) 사이에는 버퍼층(112)이 배치될 수 있다. 버퍼층(112)은 베이스 기판(110)을 통해 TFT(120)의 반도체층(122)에 수소와 같은 불순물이 유입되는 것을 방지할 수 있다. 버퍼층(112)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다. 예를 들면, 버퍼층(112)은 실리콘 산화물(SiOx)이나 알루미늄 산화물(Al2O3)과 같은 산화물계 절연 물질을 포함할 수 있다. 한편, 베이스 기판(110)과 버퍼층(112) 사이에는 파티클 유입을 차단할 수 있는 배리어층이 더 배치될 수 있다. 버퍼층(112), 배리어층은 액티브 영역(AA) 및 베젤 영역(BZ)에 배치된다.
복수의 TFT(120)는 반도체층(122), 게이트 절연층(114), 게이트 전극(124), 층간 절연층(116), 제1 전극(126) 및 제2 전극(128)을 포함하고, 제1 전극(126) 및 제2 전극(128) 중 어느 하나는 소스 전극으로, 다른 하나는 드레인 전극일 수 있다.
TFT(120)의 게이트 전극(124), 제1 전극(126) 및 제2 전극(128)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 구리(Cu), 네오듐(Nd), 텅스텐(W) 중 어느 하나의 금속 물질 또는 적어도 2개의 합금을 포함하는 단일층 구조 또는 복수층 구조로 형성될 수 있다.
반도체층(122)은 비정질 반도체 물질, 다결정 반도체 물질 및 산화물 반도체 물질 중 어느 하나로 형성될 수 있다. 한편, 각 픽셀(P)에 속하는 복수의 TFT 중 구동 TFT(120)은 다결정 반도체층을 포함하고, 다른 TFT들은 산화물 반도체층을 포함할 수 있다.
게이트 절연층(114), 층간 절연층(116) 각각은 산화물계 및 질화물계 절연 물질 중 적어도 어느 하나를 포함하는 단일층 또는 복수층 구조로 형성될 수 있다. 게이트 절연층(114), 층간 절연층(116)은 액티브 영역(AA) 및 베젤 영역(BZ)에 배치될 수 있다.
게이트 전극(124)은 반도체층(122)을 덮는 게이트 절연층(114) 상에서 반도체층(122)과 오버랩하도록 배치된다. 게이트 전극(124)을 덮는 층간 절연층(116) 상에 형성된 제1 전극(126) 및 제2 전극(128)은 층간 절연층(116) 및 게이트 절연층(114)에 형성된 컨택홀들(125, 127)을 통해 반도체층(122)과 접속된다.
버퍼층(112)과 반도체층(122) 사이에는 반도체층(122)과 오버랩하여 반도체층(122)에 외부광이 입사되는 것을 차단하는 광 차폐층이 더 배치될 수 있다. 광 차폐층은 도전 물질로 형성되어 반도체층(122)과 상하부에서 오버랩하는 이중 게이트 전극 중 하부 게이트 전극의 역할을 더 할 수 있다.
회로 소자층(100)은 TFT(120)를 커버하면서 발광 소자층(200)에 평탄 표면을 제공하는 평탄화층(118)을 더 포함하고, 베젤 영역(BZ) 중 벤딩 영역(BD)에 배치되는 크랙 방지층(140)을 더 포함한다. 평탄화층(118)은 TFT(120)의 제2 전극(128)을 노출시키는 컨택홀(129)을 갖는다. 평탄화층(118) 및 크랙 방지층(140)은 유기 절연 물질로 형성될 수 있고, 그 유기 절연 물질은 상술한 유기 절연 물질들 중 어느 하나를 포함할 수 있다. 평탄화층(118)은 액티브 영역(AA)에 배치되고 액티브 영역(AA)과 인접한 베젤 영역(BZ)의 일부 영역까지 연장될 수 있다. 크랙 방지층(140)은 베젤 영역(BZ)에서 액티브 영역(AA)과 패드 영역(PDA) 사이의 벤딩 영역(BD)에 배치된다. 유기물의 크랙 방지층(140)은 베젤 벤딩시 벤딩 영역(BD)에 인가되는 벤딩 스트레스를 완화시킴으로써 벤딩 영역(BD)에서 크랙 불량이 발생하는 것을 방지할 수 있다.
평탄화층(118) 상에 발광 소자(210), 뱅크(250)를 포함하는 발광 소자층(200)이 형성된다. 발광 소자층(200)은 뱅크(250) 상에 배치되는 스페이서(260)를 더 포함할 수 있다. 발광 소자층(200)은 액티브 영역(AA) 영역에 배치되고, 베젤 영역(BZ)의 일부 영역까지 뱅크(250)가 연장될 수 있다.
발광 소자(210)는 TFT(120)와 접속된 제1 전극(220), 발광 스택(230, 230A), 제2 전극(240)을 포함한다. 제1 전극(220) 및 제2 전극(240) 중 어느 하나는 애노드 전극이고 다른 하나는 캐소드 전극일 수 있다. 제1 전극(220)은 각 픽셀(P)마다 독립적으로 분리 배치되고, 제2 전극(240)은 복수의 픽셀(P)에 공통으로 배치되고 뱅크(250) 및 스페이서의 표면을 따라 연결되는 공통 전극일 수 있다.
제1 전극(220)은 평탄화층(118) 상에 배치되고 그 평탄화층(118)을 관통하는 컨택홀(129)을 통해 TFT(120)의 제2 전극(128)과 접속된다. 제1 전극(220)은 반사율이 높은 복수의 도전층 구조로 형성될 수 있다. 예를 들면, 제1 전극(220)은 알루미늄(Al) 및 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), 또는 APC 및 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다. APC는 은(Ag), 팔라듐(Pd), 구리(Cu)의 합금이다.
제1 전극(220)이 형성된 평탄화층(118) 상에 제1 전극(220)을 노출하는 개구부를 갖고 제1 전극(220)의 단부를 덮는 뱅크(250)가 배치된다. 뱅크(250)의 개구부는 발광 영역으로 정의되고, 뱅크(250)가 배치되는 영역은 비발광 영역으로 정의될 수 있다. 발광 영역을 둘러싸는 뱅크(250)는 단일층 또는 이중층 구조로 형성될 수 있다. 뱅크(250) 상에는 뱅크(250)의 개구부 보다 넓은 개구부를 갖는 스페이서(260)가 더 배치될 수 있다. 스페이서(260)는 발광 스택(230) 중 발광층 형성시 증착 마스크를 지지할 수 있다. 뱅크(250) 및 스페이서(260)는 상술한 유기 절연 물질로 형성될 수 있다. 뱅크(250)는 차광 물질을 포함하여 인접한 픽셀간의 빛샘을 차단하고 외부광 반사를 저감할 수 있다.
발광 스택(230)은 정공 제어층, 발광층, 전자 제어층 순으로 또는 역순으로 적층되어 형성될 수 있다. 정공 제어층 및 전자 제어층은 복수의 픽셀(P)에 공통으로 형성되는 공통층이고, 발광층은 각 픽셀(P)의 발광 영역에 독립적으로 형성될 수 있다. 정공 제어층은 정공 주입층, 정공 수송층 중 적어도 정공 수송층을 포함할 수 있고, 전자 제어층은 전자 수송층, 전자 주입층 중 적어도 전자 수송층을 포함할 수 있다. 발광층은 적색광, 녹색광, 청색광 중 어느 하나를 생성할 수 있고 증착 마스크인 미세 금속 마스크(Fine Metal Mask; FMM)의 개구부를 통해 해당 픽셀(P)의 발광 영역에 형성될 수 있다. 제1 전극(220)과 오버랩하는 발광층(234)은 뱅크(250)의 단부와 오버랩하게 배치될 수 있다.
한편, 도 7에 도시된 발광 스택(230A)은 복수의 픽셀(P)에 공통으로 형성되어 백색광을 생성할 수 있다. 발광 스택(230A)은 청색광을 생성하는 제1 발광 스택과 황록색광 및 적색광을 생성하는 제2 발광 스택이 전하 생성층을 사이에 두고 적층된 2 스택 구조를 포함하여 백색광을 방출할 수 있다.
제2 전극(240)은 발광 스택(230, 230A) 상에 배치되고 뱅크(250) 및 스페이서(260) 상에도 배치되어 복수의 픽셀(P)에 공통으로 형성되는 공통 전극으로 불릴 수 있다. 제2 전극(240)은 광 투과율이 높은 도전 물질 또는 반투과 도전 물질로 형성될 수 있다. 예를 들면, 제2 전극(240)은 ITO 또는 IZO와 같은 투명 도전 물질로 형성될 수 있다. 제2 전극(240)은 마그네슘(Mg), 은(Ag) 또는 이들의 합금과 같은 반투과 금속 물질로 형성될 수 있다. 제2 전극(240) 상에는 캡핑층(Cappig layer)이 더 배치되어 발광 소자(210)의 광 공진 및 발광 효율을 높일 수 있다. 제2 전극(240)은 액티브 영역(AA)의 전체 영역에 배치되고 베젤 영역(BZ)으로 연장되어 그 베젤 영역(BZ)에서 다른 층에 배치되는 전원 공급 배선과 접속될 수 있다.
회로 소자층(100) 상에 발광 소자층(200)을 밀봉하는 봉지부(300)가 배치되어 발광 소자층(200)으로 수분이나 산소의 침투를 방지하고 파티클을 커버하여 유동을 방지할 수 있다. 봉지부(300)는 n개(n은 2이상의 정수)의 무기 봉지층(310, 330)과, n-1개의 유기 봉지층(320)이 교번 배치된 적층 구조를 갖을 수 있다. 무기 봉지층(310, 330)은 외부로부터 수분이나 산소 침투를 방지할 수 있다. 유기 봉지층(320)은 파티클을 커버하고 디스플레이 패널의 벤딩시 각 층들간의 응력을 완충시키는 역할을 할 수 있다. 봉지부(300)는 저두께의 무기 봉지층들(310, 330) 사이에 파티클을 충분히 덮을 정도의 고두께를 갖는 유기 봉지층(320)이 배치된 구조를 갖는다. 유기 봉지층(320)은 파티클 커버층(Particle Cover Layer; PCL)으로 불릴 수 있다.
봉지부(300)가 형성되기 이전에, 디스플레이부의 베젤 영역(BZ)에는 디스플레이부의 적어도 하나의 절연층과 동일 절연층으로 형성되는 댐부(150)가 더 배치된다. 댐부(150)는 잉크젯 공정시 액상 유기 봉지층(320)이 패널의 가장자리로 확산되는 것을 방지하고 베젤 영역(BZ4)의 벤딩 영역(BD) 및 패드 영역(PDA)으로 확산되는 것을 방지할 수 있다. 댐부(150)는 액티브 영역(AA)을 둘러싸도록 베젤 영역(BZ)에서 액티브 영역(AA)과 이격되어 배치되고, 봉지부(300)의 단부와 오버랩할 수 있다.
댐부(150)는 베젤 영역(BZ)에서 서로 이격된 복수의 댐(152, 154)을 포함할 수 있고, 복수의 댐(152, 154)은 동일 높이를 갖거나 서로 다른 높이를 갖을 수 있다. 예를 들면, 내측에 배치된 제1 댐(152)의 높이보다 외측에 배치된 제2 댐(154)의 높이가 높을 수 있다. 복수의 댐(152, 154)은 회로 소자층(100)의 절연층(112, 114, 116) 상에 배치되고, 회로 소자층(100) 중 베젤 영역(BZ)에 배치되는 전원 공급 배선과 오버랩할 수 있다. 복수의 댐(152, 154)은 평탄화층(118)과 뱅크(150) 및 스페이서(260) 중 적어도 하나와 동일한 절연층으로 형성되고, 이들의 단일층 또는 복수층의 적층 구조로 형성될 수 있다. 예를 들면, 제1 댐(152) 및 제2 댐(154) 각각은 평탄화층(118)과 동일층인 제1 절연층과, 뱅크(150)과 동일층인 제2 절연층의 적층 구조로 포함하고, 제2 댐(154)은 스페이서(260)과 동일층인 제3 절연층이 더 적층된 구조를 갖을 수 있다.
봉지부(300)는 상하부 무기 봉지층(310, 330) 사이에 유기 봉지층(320)이 배치된 적층 구조를 갖는다. 복수의 무기 봉지층(310, 330)은 액티브 영역(AA)에 배치되고 베젤 영역(BZ)으로 연장되어 댐부(150)를 덮도록 배치될 수 있다. 유기 봉지층(320)은 액티브 영역(AA) 영역에 배치되고 베젤 영역(BZ)으로 연장되어 댐부(150)와 오버랩하지 않거나 내측의 제1 댐(152)과 일부 오버랩할 수 있다. 무기 봉지층(310, 330)은 유기 봉지층(320)의 상면, 하면 및 측면을 모두 감싸는 구조로 형성되고, 유기 봉지층(320)과 오버랩하지 않는 댐부(150)의 일부와 그 외측에서 서로 접촉한다. 무기 봉지층(310, 330)의 끝단은 댐부(150)와 벤딩 영역(BD) 사이에 위치하여 벤딩 영역(BD)과 오버랩하지 않는다.
복수의 무기 봉지층(310, 330)은 저온 공정이 가능한 무기 절연 물질로 형성되고, 유기 봉지층(320)은 저온 공정이 가능한 유기 절연 물질로 형성된다. 무기 절연 물질은 실리콘 질화물, 실리콘 산화물, 실리콘 옥시질화물, 알루미늄 산화물 중 어느 하나를 포함할 수 있다. 유기 절연 물질은 상술한 유기 절연 물질들 중 어느 하나를 포함할 수 있다.
봉지부(300) 상에 배치되는 터치 센서부(400)는 터치 버퍼층(420), 브릿지 금속층, 터치 절연층(430), 센서 금속층, 터치 보호층(440)을 포함한다. 터치 버퍼층(420)은 생략될 수 있다. 봉지부(300)가 형성된 디스플레이부(DP) 상에 봉지부(300)를 덮는 터치 버퍼층(420)이 배치되고, 터치 버퍼층(420) 상에 브릿지 금속층이 배치된다. 터치 버퍼층(420)에 상에 브릿지 금속층을 덮는 터치 절연층(430)이 배치되고, 터치 절연층(430) 상에 센서 금속층이 배치되며, 터치 절연층(430) 상에 센서 금속층을 덮는 터치 보호층(440)이 배치된다.
터치 버퍼층(420), 터치 절연층(430), 터치 보호층(440)은 액티브 영역(AA) 및 베젤 영역(BZ)에 배치될 수 있고, 벤딩 영역(BD)에서는 제거되어 크랙 방지층(140)을 노출시킨다. 터치 버퍼층(420), 터치 절연층(430), 터치 보호층(440)은 베젤 영역(BZ)에서 봉지부(300)의 단부 측면 프로파일을 따라 배치되고 봉지부(300)를 덮는 구조로 연장된다. 터치 버퍼층(420)과 터치 절연층(430)은 저온 공정이 가능한 무기 절연 물질로 형성될 수 있다. 센서 금속층을 보호하는 터치 보호층(440)은 액티브 영역(AA)에서 그 위의 반사 방지부(500)에 평탄 표면을 제공하고 저온 공정이 가능한 아크릴계, 폴리이미드계, 실록산계 중 어느 하나인 광경화성 유기 절연 물질로 형성될 수 있다.
터치 센서부(400)의 브릿지 금속층 및 센서 금속층은 내식성 및 내산성이 강하고 전도성이 좋은 불투명 금속 재질로 단층 또는 복층 구조로 형성될 수 있다. 예를 들면, 터치 센서부(400)의 각 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 구리(Cu), 네오듐(Nd), 텅스텐(W) 및 이들의 합금을 적어도 하나 이상 포함하는 단층 또는 복층 구조로 형성될 수 있다. 터치 센서부(400)의 각 금속층은 Ti/Al/Ti, Mo/Al/Mo, MoTi/Cu/MoTi, 또는 Ti/Al/Mo와 같이 3개 금속층의 적층 구조로 형성될 수 있다.
터치 버퍼층(420)과 터치 절연층(430) 사이에 위치하는 브릿지 금속층은 액티브 영역(AA)에 배치되는 복수의 브릿지 전극(BE1)을 포함한다. 또한, 베젤 영역(BZ)에 배치되는 각 터치 라우팅 라인(RL)이 이중 배선 구조인 경우, 각 터치 라우팅 라인(RL) 중 하부 라우팅 라인(제2 라우팅 라인)(410)을 더 포함할 수 있으나, 이 하부 라우팅 라인(410)은 생략할 수 있다.
터치 절연층(430)과 터치 보호층(440) 사이에 위치하는 센서 금속층은 액티브 영역(AA)에 배치되는 터치 전극(TE1, TE2), 브릿지 전극(BE2)을 포함하고, 베젤 영역(BZ)에 배치되는 각 터치 라우팅 라인(RL) 중 상부 라우팅 라인(제1 라우팅 라인)(412)과, 베젤 영역(BZ)의 패드 영역(PDA)에 배치되는 터치 패드(T-PD) 중 상부 터치 패드(414)를 더 포함한다. 센서 금속층은 패드 영역(PDA)에 배치되는 디스플레이 패드(D-PD) 중 상부 디스플레이 패드를 더 포함할 수 있다.
제1 터치 전극(TE1)은 터치 절연층(430)에 형성된 컨택홀(431)을 통해 제1 브릿지 전극(BE1)과 접속된다. 제1 및 제2 터치 전극(TE1, TE2) 중 어느 하나와 접속된 상부 라우팅 라인(412)은 터치 절연층(430)에 형성된 컨택홀(432)을 통해 하부 라우팅 라인(410)과 접속된다. 각 터치 라우팅 라인(RL)은 상하부 라우팅 라인(410, 412)이 서로 오버랩하면서 복수의 컨택홀(432)을 통해 접속된 이중 배선 구조를 갖음으로써 라인 저항이 감소하여 터치 센싱 성능을 향상시킬 수 있다.
터치 라우팅 라인(RL)은 벤딩 영역(BD)에서 크랙 방지층(140)의 하부를 경유하는 터치 링크 라인(132)을 통해 터치 패드(T-PD)와 접속된다. 터치 링크 라인(132)은 터치 패드(T-PD) 중 하부 터치 패드(130)로부터 크랙 방지층(140)의 하부를 경유하여 점핑부(JP)까지 연장된다. 터치 라우팅 라인(RL)은 점핑부(JP)에서 컨택홀(433)을 통해 터치 링크 라인(132)과 접속된다. 베젤 영역(BZ)에서 상부 라우팅 라인(412)이 하부 라우팅 라인(410) 보다 더 연장되어 점핑부(JP)에서 터치 링크 라인(132)과 오버랩하면서 컨택홀(433)을 통해 접속된다. 점핑부(JP)의 컨택홀(433)은 터치 절연층(430) 및 터치 버퍼층(420)을 관통하며 크랙 방지층(140)의 제1 측면을 노출시킨다. 상부 라우팅 라인(412)은 컨택홀(433)에 의해 노출된 제1 측면을 포함하는 크랙 방지층(140)의 제1측 단부 상에 위치한다.
터치 패드(T-PD)는 터치 링크 라인(132)과 접속되는 하부 터치 패드(130)와, 컨택홀(434)을 통해 하부 터치 패드(130)와 오버랩하며 접속되는 상부 터치 패드(414)를 포함한다. 터치 패드(T-PD)의 컨택홀(434)은 터치 절연층(430) 및 터치 버퍼층(420)을 관통하여 크랙 방지층(140)의 제2 측면을 노출시킨다. 상부 터치 패드(414)는 컨택홀(434)에 의해 노출된 제2 측면을 포함하는 크랙 방지층(140)의 제2측 단부 상에 위치함과 아울러, 터치 절연층(430)의 단부 상에 위치한다.
하부 터치 패드(130) 및 터치 링크 라인(130)은 디스플레이부(DP)에 속하는 어느 한 금속층과 동일한 금속층으로, 예컨데 층간 절연층(116) 상에 위치하는 TFT(120)의 제1 및 제2 전극(126, 128)과 동일한 금속층으로 형성될 수 있다. 상부 터치 패드(414)는 터치 센서부(400)에 속하는 어느 한 금속층과 동일한 금속층으로, 예컨데 터치 절연층(430) 상의 센서 금속층과 동일한 금속층으로 형성될 수 있다. 컨택홀(434)은 터치 센서부(400)에 속하는 적어도 하나의 절연층을, 예컨데 터치 버퍼층(420) 및 터치 절연층(430)을 관통하여 형성될 수 있다.
디스플레이 패드(D-PD)도 터치 패드(T-PD)와 동일한 상하부 패드의 접속 구조와, 터치 보호층(440)의 단부 커버 영역(444)을 갖을 수 있다. 디스플레이 패드(D-PD)는 디스플레이 링크 라인과 접속되는 하부 디스플레이 패드, 터치 절연층(430) 및 터치 버퍼층(420)을 관통하는 컨택홀을 통해 하부 디스플레이 패드와 접속된 상부 디스플레이 패드를 포함하고, 상부 디스플레이 패드의 단부는 상부 터치 패드(414)의 단부와 동일하게 크랙 방지층(140)의 제2측 단부 상에 위치함과 아울러 터치 절연층(430)의 단부 상에 위치할 수 있다.
터치 보호층(440)이 제공하는 평탄면 상에 반사 방지부(500)이 배치된다. 반사 방지부(500)은 각 픽셀의 발광 영역과 오버랩하는 R, G, B 컬러 필터(CF)와, 각 픽셀의 비발광 영역 및 터치 센서부(400)의 터치 전극(TE, BE)과 오버랩하는 블랙 매트릭스(BM)를 포함한다. R, G, B 컬러 필터(CF) 각각은 해당색 광의 파장을 선택적으로 투과시키는 파장 선택 특성을 갖고, 블랙 매트릭스(BM)는 외부광을 흡수하므로 반사 방지부(500)는 터치 센서부(400)의 전극(TE, BE)에 의한 외부광 반사를 저감할 수 있다.
반사 방지부(500)는 터치 보호층(440) 상에 컬러 필터(CF) 및 블랙 매트릭스(BM)를 덮는 유기 보호층(510)을 더 포함할 수 있다. 유기 보호층(510)은 저온 유기 절연 물질을 포함할 수 있다. 유기 보호층(510)은 반사 방지부(500)를 마스크로 이용한 터치 보호층(440)의 드라이 에칭 공정시 컬러 필터(CF) 및 블랙 매트릭스(BM)을 보호한다. 터치 보호층(440)은 반사 방지부(500) 중 유기 보호층(510)을 마스크로 이용한 드라이 에칭 공정을 통해 벤딩 영역(BD) 및 패드 영역(PDA)에서 제거될 수 있다. 베젤 영역(BZ)에서, 유기 보호층(510)의 오버랩 면적은 터치 보호층(440)의 오버랩 면적과 동일한 면적을 갖는다.
반사 방지부(500)는 액티브 영역(AA)에 배치되고 베젤 영역(BZ)으로 연장되어 그 아래의 터치 보호층(440)과 오버랩하지만, 베젤 영역(BZ) 중 벤딩 영역(BD) 및 패드 영역(PDA)에는 배치되지 않는다. 터치 보호층(440)은 반사 방지부(500) 중 유기 보호층(510)을 마스크로 이용한 드라이 에칭 공정에 의해 벤딩 영역(BD) 및 패드 영역(PDA)에서 제거된다. 반사 방지부(500)과 터치 보호층(440)은 벤딩 영역(BD)과 인접한 점핑부(JP)에서 동일한 측면 에지를 갖는다. 반사 방지부(500)과 베젤 영역(BZ)의 오버랩 면적은, 터치 보호층(440)과 베젤 영역(BZ)의 오버랩 면적과 동일하다. 반사 방지부(500)과 베젤 영역(BZ)의 비오버랩 면적은, 터치 보호층(440)과 베젤 영역(BZ)의 비오버랩 면적과 동일하다.
도 9를 참조하면, 터치 센서부(400)에서 액티브 영역(AA) 및 베젤 영역(BZ) 전체에 터치 보호층(440)이 배치되고, 그 터치 보호층(440) 상에 반사 방지부(500)이 패터닝 공정을 통해 벤딩 영역(BD) 및 패드 영역(PDA)을 제외한 나머지 영역에 형성된다. 그 다음, 반사 방지부(500) 중 유기 보호층(510)을 마스크로 이용한 드라이 에칭 공정을 통해 벤딩 영역(BD) 및 패드 영역(PDA)에서 노출된 터치 보호층(440)은 도 8에 도시된 바와 같이 제거되고, 유기 보호층(510)의 두께가 감소한다.
이에 따라, 반사 방지부(500)가 형성되는 공정 동안, 터치 라우팅 라인(RL)의 단부 및 상부 터치 패드(414)의 단부는 터치 보호층(440)에 의해 보호됨으로써 반사 방지부(500)의 현상액에 노출되는 것을 방지할 수 있고 반사 방지부(500)의 현상액에 의한 산화 및 부식되는 불량을 방지할 수 있다. 터치 보호층(440)은 상부 라우팅 라인(412)의 단부 측면 및 상부 패드(414)의 단부 측면의 3중 금속층(Ti/Al/Ti) 중 중간 금속층인 알루미늄층(Al)이 반사 방지부(500)의 현상액(KOH)에 노출되는 것을 방지할 수 있고 그 현상액으로 인한 산화 및 부식되는 불량을 방지할 수 있다. 상부 패드(414) 및 하부 패드(130) 각각은 3중 금속층(Ti/Al/Ti) 구조를 갖을 수 있다.
반사 방지부(500) 상에는 오버코트층(OC)이 더 배치되어, 오버코트층(OC) 상에 부착되는 다른 필름 등에 평탄면을 제공한다. 오버코트층(510)의 평탄면 상에는 도 2에 도시된 광학 필름(600)이 부착되고, 그 위에 OCA(700)를 개재하여 커버 기판(800)이 부착될 수 있다. 광학 필름(600)은 반투과 필름, 자외선 흡수 필름, 투과율 제어 필름 중 적어도 하나를 포함할 수 있다.
도 10 내지 도 12는 각 실시예 따른 터치 디스플레이 패널의 단면도이고, 도 8과 대비하여 반사 방지부의 구조만 다른 차이점이 있으므로, 도 8 대비 차이점을 설명한다.
도 10을 참조하면, 일 실시예에 따른 반사 방지부(500A)는 도 8 대비 컬러 필터(CF) 없이 블랙 매트릭스(BM) 및 유기 보호층(510A)이 구성되고, 유기 보호층(510A) 상에 오버 코트층(OC)이 배치될 수 있다. 반사 방지부(510A) 중 블랙 매트릭스(BM)를 덮는 유기 보호층(510A)을 마스크로 이용한 드라이 에칭 공정을 통해 벤딩 영역(BD) 및 패드 영역(PDA)에서 터치 보호층(440)이 제거한다. 이에 따라, 반사 방지부(510A)의 패터닝 공정 동안 현상액에 취약한 터치 라우팅 라인(RL)의 단부 및 상부 터치 패드(414)의 단부는 터치 보호층(440)에 의해 보호됨으로써 현상액에 의한 라우팅 라인 및 패드의 단부 손상을 방지할 수 있다. 베젤 영역(BZ)에서, 반사 방지부(500) 중 유기 보호층(510A)의 오버랩 면적은 터치 보호층(440)의 오버랩 면적과 동일한 면적을 갖는다.
도 11을 참조하면, 일 실시예에 따른 반사 방지부(500B)는 도 8 대비 유기 보호층(510) 없이 컬러 필터(CF) 및 블랙 매트릭스(BM)로 구성될 수 있다. 반사 방지부(500B)의 컬러 필터(CF) 및 블랙 매트릭스(BM)를 마스크로 이용한 드라이 에칭 공정을 통해 벤딩 영역(BD) 및 패드 영역(PDA)에서 터치 보호층(440)이 제거되고, 컬러 필터(CF)는 드라이 에칭에 의해 두께가 감소될 수 있다. 이에 따라, 반사 방지부(510A)의 패터닝 공정 동안 현상액에 취약한 터치 라우팅 라인(RL)의 단부 및 상부 터치 패드(414)의 단부는 터치 보호층(440)에 의해 보호됨으로써 현상액에 의한 라우팅 라인 및 패드의 단부 손상을 방지할 수 있다. 베젤 영역(BZ)에서, 반사 방지부(500) 중 블랙 매트릭스(BM)의 오버랩 면적은 터치 보호층(440)의 오버랩 면적과 동일한 면적을 갖는다.
도 12를 참조하면, 일 실시예에 따른 반사 방지부(500C)는 도 8 대비 컬러 필터(CF) 및 유기 보호층(510) 없이 블랙 매트릭스(BM)로 구성될 수 있다. 반사 방지부(500C)의 블랙 매트릭스(BM)를 마스크로 이용한 드라이 에칭 공정을 통해 벤딩 영역(BD) 및 패드 영역(PDA)에서 터치 보호층(440)이 제거되고, 블랙 매트릭스(BM) 사이로 노출된 터치 보호층(440)과 그 아래의 터치 절연층(430)이 제거된 홈부(442)가 형성될 수 있다. 이에 따라, 반사 방지부(510A)의 패터닝 공정 동안 현상액에 취약한 터치 라우팅 라인(RL)의 단부 및 상부 터치 패드(414)의 단부는 터치 보호층(440)에 의해 보호됨으로써 현상액에 의한 라우팅 라인 및 패드의 단부 손상을 방지할 수 있다. 한편, 반사 방지부(500C) 상에 블랙 매트릭스(BM)를 덮으면서 홈부(442)를 채운 오버코트층(OC)이 더 배치되어 평탄한 표면을 제공할 수 있다. 베젤 영역(BZ)에서, 반사 방지부(500) 중 블랙 매트릭스(BM)의 오버랩 면적은 터치 보호층(440)의 오버랩 면적과 동일한 면적을 갖는다.
도 13 및 도 14는 도 3에 도시된 터치 패스플레이 패널의 터치 라우팅 부분(60)의 단면도들이다.
도 13 및 도 14를 참조하면, 도 3에 도시된 베젤 영역(BZ1)에서 위치하는 복수의 터치 라우팅 라인(RL) 상에 터치 보호막(440)이 위치하고, 터치 보호막(440) 상에 블랙 매트릭스(BM)가 위치할 수 있고, 블랙 매트릭스(BM)는 도 13과 같이 복수의 터치 라우팅 라인(RL)과 공통으로 오버랩하거나, 도 14와 같이 복수의 터치 라우팅 라인(RL)과 개별적으로 오버랩할 수 있다. 도 12에서 설명한 실시예와 같이 블랙 매트릭스(BM)를 마스크로 이용하여 터치 보호층(440)을 에칭하는 경우, 도 14와 같이 블랙 매트릭스(BM) 사이의 터치 보호층(440), 터치 절연층(430)에 홈부가 형성될 수 있다. 블랙 매트릭스(BM) 상에 오버코트층(OC)이 오버랩할 수 있다.
한편, 상술한 실시예들에서는 벤딩 영역(BD)을 포함하는 터치 디스플레이 패널을 예로 들어 설명하였으나, 일 실시예에 따른 반사 방지부(500, 500A, 500B, 500C)은 벤딩 영역(BD)을 포함하지 않는 터치 디스플레이 패널에도 적용될 수 있다. 벤딩 영역(BD)을 포함하지 않는 경우 반사 방지부(500, 500A, 500B, 500C)은 패드 영역(PDA)과 비오버랩하고, 액티브 영역 및 베젤 영역에 오버랩하게 형성할 수 있고, 그 반사 방지부(500, 500A, 500B, 500C)를 마스크로 이용하여 패드 영역(PDA)에서의 터치 보호층(440)을 제거할 수 있다.
일 실시예에 따른 터치 디스플레이 패널은 블랙 매트릭스를 포함하거나 컬러 필터 및 블랙 매트릭스를 포함하는 반사 방지부를 터치 센서부 상에 직접 배치함으로써 외부광 반사율을 저감하고 시인성을 향상시킬 수 있으므로 고가의 편광판이 불필요하여 제조 비용을 저감할 수 있다.
일 실시예에 따른 터치 디스플레이 패널은 반사 방지부를 형성하는 동안 벤딩 영역과 패드 영역이 노출되지 않게 터치 보호층으로 보호함으로써 반사 방지부 형성시 벤딩 영역 및 패드 영역에서의 터치 라우팅 라인의 단부 및 패드 단부가 현상액에 노출되어 손상되는 것을 방지할 수 있으므로 제품 수율 및 제품 신뢰성을 향상시킬 수 있다.
일 실시예에 따른 터치 디스플레이 패널은 반사 방지부를 마스크로 이용하여 벤딩 영역 및 패드 영역 상의 터치 보호층을 제거함으로써 벤딩 영역 및 패드 영역에서 터치 보호층을 제거하기 위한 마스크 공정이 불필요하므로 제조 비용을 저감할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.
10: 터치 디스플레이 패널 DP: 디스플레이부
100: 회로 소자층 120: TFT
200: 발광 소자층 300: 봉지부
400: 터치 센서부 500: 반사 방지부
600: 광학 필름 700: 광 투명 접착제(OCA)
800: 커버 기판 TE1, TE2, TE: 터치 전극
BE1, BE2: 브릿지 전극 RL1, RL2, RL3, RL: 터치 라우팅 라인
D-PD: 디스플레이 패드 T-PD: 터치 패드
150: 댐부 420: 터치 버퍼층
430: 터치 절연층 440: 터치 보호층
500, 500A, 500B, 500C: 반사 방지부 510: 유기 보호층
OC: 오버코트층

Claims (10)

  1. 복수의 픽셀이 배치된 액티브 영역과, 상기 액티브 영역과 인접한 베젤 영역을 포함하는 디스플레이부;
    상기 디스플레이부 상에 배치되고 상기 복수의 픽셀을 밀봉하는 봉지부;
    상기 봉지부 상에 배치되고 상기 액티브 영역에 대응하는 복수의 터치 센서와, 상기 터치 센서를 덮는 터치 보호층을 포함하는 터치 센서부; 및
    상기 터치 센서와 접속되고 상기 베젤 영역에 배치되는 터치 라우팅 라인;
    상기 터치 센서부 상에 배치되고 상기 액티브 영역 및 베젤 영역의 비발광 영역에 배치되는 블랙 매트릭스를 포함하는 반사 방지부;
    상기 픽셀들의 발광 영역과 오버랩하는 컬러 필터;
    상기 터치 보호층 상에서 상기 블랙 매트릭스 및 상기 컬러 필터를 덮는 유기 보호층을 포함하고,
    상기 베젤 영역에서,
    상기 유기 보호층의 측면과 상기 터치 보호층의 측면이 서로 일치하고, 상기 터치 보호층의 상부면과 상기 블랙 매트릭스의 하부면이 서로 접촉하고, 상기 유기 보호층의 하부면과 상기 블랙 매트릭스의 상부면이 서로 접촉하는 터치 디스플레이 패널.
  2. 청구항 1에 있어서,
    상기 유기 보호층의 측면과 상기 터치 보호층의 측면은 상기 베젤 영역에서 서로 접하는 터치 디스플레이 패널.
  3. 청구항 1에 있어서,
    상기 베젤 영역에 속하는 벤딩 영역에 배치되는 크랙 방지층을 더 포함하는 터치 디스플레이 패널.
  4. 청구항 3에 있어서,
    상기 벤딩 영역과 인접한 점핑부에서 상기 터치 라우팅 라인과 전기적으로 연결되고 상기 크랙 방지층의 하부를 경유하여 배치되는 터치 링크 라인; 및
    상기 벤딩 영역과 인접한 패드 영역에 배치되고, 상기 터치 링크 라인과 전기적으로 연결된 터치 패드를 더 포함하는 터치 디스플레이 패널.
  5. 청구항 4에 있어서,
    상기 터치 라우팅 라인은 상기 점핑부에서 제1 컨택홀을 통해 상기 터치 링크 라인과 전기적으로 연결되고, 상기 터치 패드는 제2 컨택홀을 통해 상기 터치 링크 라인과 전기적으로 연결되는 터치 디스플레이 패널.
  6. 청구항 5에 있어서,
    상기 제1 컨택홀은 적어도 하나의 절연층을 관통하여 상기 크랙 방지층의 제1측 단부의 측면을 노출시키고, 상기 제2 컨택홀은 적어도 하나의 절연층을 관통하여 상기 크랙 방지층의 제2측 단부의 측면을 노출시키며, 상기 크랙 방지층의 제1측 단부와 제2측 단부는 서로 마주보는 터치 디스플레이 패널.
  7. 청구항 6에 있어서,
    상기 터치 라우팅 라인은 상기 크랙 방지층의 제1측 단부 상에 위치하는 터치 디스플레이 패널.
  8. 청구항 6에 있어서,
    상기 터치 패드는 상기 터치 링크 라인과 동일층에 구비된 하부 터치 패드; 및 상기 하부 터치 패드와 상기 제2 컨택홀을 통해 전기적으로 연결되는 상부 터치 패드를 더 포함하는 터치 디스플레이 패널.
  9. 청구항 8에 있어서,
    상기 상부 터치 패드는 상기 크랙 방지층의 제2측 단부 상에 위치하는 터치 디스플레이 패널 .
  10. 청구항 1에 있어서,
    상기 유기 보호층과 상기 터치 보호층은 유기 절연 물질로 형성된 터치 디스플레이 패널.
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