KR102410039B1 - 표시장치의 화소구조 및 이를 포함한 터치스크린 내장형 표시장치 - Google Patents

표시장치의 화소구조 및 이를 포함한 터치스크린 내장형 표시장치 Download PDF

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Abstract

본 발명의 표시장치의 화소구조 및 터치스크린 내장형 표시장치는, 다수개의 게이트라인, 게이트라인들과 교차되어 서브픽셀들을 정의하는 다수개의 데이터라인, 박막 트랜지스터, 서브픽셀 영역에 배치된 화소전극, 화소전극과 보호층을 사이에 두고 중첩 배치된 공통전극을 포함하고, 화소전극은 박막 트랜지스터와 대응되는 영역에 다수개의 화소전극 공간들을 구비한 패턴들을 가짐으로써, 화이트 터치 무라(Mura) 불량을 방지하면서 개구 영역과 BM 영역 경계에서 발생되는 투과율 저하를 방지하도록 한 효과가 있다.

Description

표시장치의 화소구조 및 이를 포함한 터치스크린 내장형 표시장치{Subpixel Structure of Display Device and Display Device with a built-in touch screen having the same}
본 발명은 표시장치 화소 구조 및 이를 포함한 터치스크린 내장형 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력방식을 제공한다.
이러한 터치 기반의 입력 방식을 제공하기 위해서는, 사용자의 터치 유무를 파악하고 터치 좌표를 정확하게 검출할 수 있어야 한다.
이를 위해, 종래에는, 저항막 방식, 커패시턴스 방식, 전자기 유도 방식, 적외선 방식, 초음파 방식 등의 다양한 터치 방식 중 하나의 터치 방식을 채용하여 터치 센싱을 제공한다.
또한, 표시장치에 터치 스크린을 적용함에 있어서, 표시장치 내에 터치 센서를 내장시키는 개발이 이루어지는데, 특히 하부 기판에 형성된 공통전극을 터치전극으로 활용하는 인셀(In-Cell) 타입의 표시장치가 개발되고 있다.
그런데, 인셀 타입의 표시장치 또는 IPS(In Plane Switching) 방식 액정 표시장치는 공통전극(또는 터치전극)이 화소전극 상부에 위치할 때, 터치와 같은 외부 압력에 의해 액정 배열이 변경되면 신속히 복원되지 못하는 화이트 터치 무라(Touch Mura)에 취약한 단점이 있다.
상기와 같은 화이트 터치 무라를 개선하기 위해 다양한 기술이 제안되었으나, 터치 무라를 개선하면 각 서브픽셀의 휘도가 저하되는 등 다른 추가적인 화질 불량이 발생되었다.
본 발명은, 서브픽셀에 배치되는 화소전극 영역에 다수개의 화소전극 공간들을 구비하는 패턴들(요철 패턴)을 형성함으로써, 화이트 터치 무라(Mura) 불량을 방지하면서 개구 영역과 BM 영역 경계에서 발생되는 투과율 저하를 방지하도록 한 표시장치의 화소구조 및 이를 포함한 터치스크린 내장형 표시장치를 제공하는데 그 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 표시장치의 화소구조는, 제1방향으로 배치된 다수개의 게이트라인, 제2방향으로 배치되고 상기 게이트라인들과 교차되어 서브픽셀들을 정의하는 다수개의 데이터라인, 상기 게이트라인과 데이터라인의 교차 영역에 배치된 박막 트랜지스터, 상기 서브픽셀 영역에 배치된 화소전극, 상기 화소전극과 보호층을 사이에 두고 중첩 배치된 공통전극을 포함하고, 상기 공통전극은 다수개의 공통전극 공간들을 구비한 슬릿 구조를 가지며, 상기 화소전극은 상기 박막 트랜지스터와 대응되는 영역에 다수개의 화소전극 공간들을 구비한 패턴들을 가짐으로써, 화이트 터치 무라(Mura) 불량을 방지하면서 개구 영역과 BM 영역 경계에서 발생되는 투과율 저하를 방지하도록 한 효과가 있다.
또한, 본 발명의 터치스크린 내장형 표시장치는, 제1방향으로 배치된 다수개의 게이트라인, 제2방향으로 배치되고 상기 게이트라인들과 교차되어 서브픽셀들을 정의하는 다수개의 데이터라인, 상기 게이트라인과 데이터라인의 교차 영역에 배치된 박막 트랜지스터, 상기 각 서브픽셀 영역에 상기 박막 트랜지스터와 평탄화층을 사이에 두고 배치된 화소전극, 상기 각 화소전극과 보호층을 사이에 두고 다수개의 서브픽셀들 그룹별로 블록 형태로 배치되어 있는 다수개의 터치전극을 포함하고, 상기 터치전극은 각 서브픽셀과 대응되는 영역에 다수개의 공통전극 공간들을 구비한 슬릿 패턴 구조를 가지며, 상기 화소전극은 상기 박막 트랜지스터와 대응되는 영역에 다수개의 화소전극 공간들을 구비한 패턴들을 가짐으로써, 화이트 터치 무라(Mura) 불량을 방지하면서 개구 영역과 BM 영역 경계에서 발생되는 투과율 저하를 방지하도록 한 효과가 있다.
본 발명에 따른 표시장치의 화소구조 및 이를 포함한 터치스크린 내장형 표시장치는, 서브픽셀에 배치되는 화소전극 영역에 다수개의 화소전극 공간들을 구비하는 패턴들(요철 패턴)을 형성함으로써, 화이트 터치 무라(Mura) 불량을 방지하면서 개구 영역과 BM 영역 경계에서 발생되는 투과율 저하를 방지하도록 한 효과가 있다.
도 1은 본 발명에 따른 터치스크린 내장형 표시장치의 구성도이다.
도 2는 본 발명에 따른 터치스크린 내장형 표시장치에서, 터치 모드 시 발생하는 커패시턴스 성분(Cself, Cpara1, Cpara2)을 나타낸 도면이다.
도 3은 본 발명에 따른 터치스크린 내장형 표시장치에 포함된 표시패널의 평면도이다.
도 4는 본 발명의 실시예에 따른 터치스크린 내장형 표시장치가 액정표시장치인 경우 표시패널의 단면도를 예시적으로 나타낸 도면이다.
도 5는 본 발명에 따른 터치스크린 내장형 표시장치에 포함된 표시패널의 다른 평면도이다.
도 6a 및 도 6b는 표시장치의 서브픽셀에서 터치 무라(mura) 및 투과율 저하가 발생하는 모습을 도시한 도면이다.
도 7은 본 발명에 따른 표시장치의 서브픽셀의 전극구조를 도시한 도면이다.
도 8은 본 발명에 다른 표시장치의 서브픽셀에서 박막 트랜지스터 영역을 확대한 도면이다.
도 9는 상기 도 7의 Ⅰ-Ⅰ'선을 절단한 단면도이다.
도 10a 및 도 10b는 본 발명에 따른 표시장치의 서브픽셀에서 투과율이 개선된 모습을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 터치스크린 내장형 표시장치(100)의 구성도이다.
도 1을 참조하면, 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 화상 표시 기능(디스플레이 기능)과 터치 센싱 기능을 제공할 수 있는 표시장치이다.
이러한 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 일 예로, 터치 입력에 대한 터치 센싱 기능을 갖는 TV, 모니터 등의 중대형 디바이스이거나, 스마트 폰, 태블릿 등의 모바일 디바이스일 수도 있다.
도 1을 참조하면, 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 디스플레이 기능을 제공하기 위하여, 표시패널(110), 데이터 드라이버(120), 게이트 드라이버(130) 및 컨트롤러(140) 등을 포함한다.
표시패널(110)은, 제1방향(예: 열 방향)으로 배치된 다수의 데이터 라인(DL)과, 제2방향(예: 행 방향)으로 배치된 다수의 게이트 라인(GL)을 포함할 수 있다.
데이터 드라이버(120)는 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(120)는 '소스 드라이버'라고도 한다.
게이트 드라이버(130)는 다수의 게이트 라인(GL)을 구동한다. 여기서, 게이트 드라이버(130)는 '스캔 드라이버'라고도 한다.
컨트롤러(140)는 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하는데, 이를 위해, 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호를 공급한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다.
게이트 드라이버(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급한다.
데이터 드라이버(120)는, 게이트 드라이버(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급한다.
데이터 드라이버(120)는, 도 1에서 표시패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다.
게이트 드라이버(130)는, 도 1에서 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 디스플레이 패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.
전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
본 발명에 따른 터치스크린 내장형 표시장치(100)는 액정표시장치(Liquid Crystal Display Device), 유기발광 표시장치(Organic Light Emitting Display Device), 플라즈마 표시장치(Plasma Display Device) 등의 다양한 타입의 장치일 수 있다. 일 예로, 액정 분자를 수평으로 배열해, 이를 제자리에서 회전시키며 화면을 표현하는 방식으로, 고해상도, 저전력, 광시야각 등에 유리한 장점을 가지는 IPS(In-Plane Switching) 방식의 액정표시장치일 수 있다. 더욱 구체적으로는, AH-IPS(Advanced High Performance-IPS) 방식의 액정표시장치일 수 있다.
표시패널(110)에 배치되는 각 서브픽셀(SP)은 트랜지스터 등의 회로 소자를 포함하여 구성될 수 있다.
한편, 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 터치 센싱 기능을 제공하기 위한 터치 시스템을 포함할 수 있다.
도 1을 참조하면, 터치 시스템은, 터치 센서(Touch Sensor)로서 역할을 하는 다수의 터치전극(TE)과, 다수의 터치전극(TE)을 구동하여 터치를 센싱하는 터치 회로(150) 등을 포함할 수 있다.
터치 회로(150)는 터치 구동 신호를 다수의 터치전극(TE)에 순차적으로 공급함으로써, 다수의 터치전극(TE)을 순차적으로 구동할 수 있다.
이후, 터치 회로(150)는 터치 구동 신호가 인가된 터치전극으로부터 터치 센싱 신호를 수신한다.
터치 회로(150)는 다수의 터치전극(TE) 각각으로부터 수신된 터치 센싱 신호를 토대로 터치 유무 및 터치 좌표를 산출할 수 있다.
여기서, 터치 구동 신호는, 일 예로, 둘 이상의 전압 레벨을 갖는 펄스 변조 신호의 파형을 가질 수 있다.
다수의 터치전극(TE) 각각으로부터 수신된 터치 센싱 신호는, 해당 터치전극의 주변에서 손가락, 펜 등의 포인터에 의한 터치 발생 유무에 따라 달라질 수 있다.
터치 회로(150)는 터치 센싱 신호를 토대로 터치전극(TE)에서의 커패시턴스 변화량(또는 전압 변화량 또는 전하량 변화) 등을 알아내어 터치 유무 및 터치 좌표를 얻어낼 수 있다.
도 1을 참조하면, 다수의 터치전극(TE) 각각으로 터치 구동 신호를 공급하기 위하여, 각 터치전극(TE)에는 센싱라인(SL)이 연결되어 있다.
그리고, 다수의 터치전극(TE) 각각으로 터치 구동 신호를 순차적으로 공급하기 위하여, 터치 시스템은 다수의 터치전극(TE) 각각에 연결된 센싱라인(SL)을 터치회로(150)에 순차적으로 연결해주는 스위치 회로(160)를 더 포함할 수 있다.
이러한 스위치 회로(160)는 적어도 하나의 멀티플렉서(Multiplexer)로 구성될 수 있다.
한편, 도 1을 참조하면, 다수의 터치전극(TE) 각각은 블록 형태로 되어 있을 수 있다.
또한, 각 터치전극(TE)은 하나의 서브픽셀(SP) 영역의 크기와 동일하거나 대응되는 크기일 수도 있다.
이와 다르게, 각 터치전극(TE)은, 도 1에 도시된 바와 같이, 서브픽셀(SP)의 영역의 크기보다 큰 크기일 수도 있다.
즉, 각 터치전극(TE)의 영역은, 둘 이상의 서브픽셀(SP)의 영역과 대응되는 크기를 가질 수 있다.
한편, 도 1을 참조하면, 전술한 다수의 터치전극(TE)은 표시패널(110)에 내장되어 배치될 수 있다.
이러한 의미에서, 표시패널(110)은 터치스크린 또는 터치스크린 패널을 내장한다고 할 수 있다. 즉, 표시패널(110)은, 인-셀(In-cell) 타입 또는 온-셀(On-cell) 타입의 터치스크린 내장형 표시패널일 수 있다.
한편, 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 디스플레이 기능을 제공하기 위하여 디스플레이 모드로 동작할 수도 있고, 터치 센싱 기능을 제공하기 위하여 터치 모드로 동작할 수도 있다.
이와 관련하여, 다수의 터치전극(TE)은, 터치 모드 구간에서는 터치 센서로서 동작하지만, 디스플레이 모드 구간에서는 디스플레이 모드 전극으로 사용될 수도 있다.
예를 들어, 디스플레이 모드 구간에서, 다수의 터치전극(TE)은, 디스플레이 모드 전극의 일 예로서, 공통전압(Vcom)이 인가되는 공통전극으로 동작할 수 있다.
여기서, 공통전압(Vcom)은 화소전극에 인가되는 화소 전압과 대응되는 전압이다.
한편, 표시패널(110)에 내장되어 배치되는 다수의 터치전극(TE)은, 도 1에 도시된 바와 같이, N(N≥2)행 M(M≥2)열의 매트릭스 타입으로 배치될 수 있다.
도 2는 본 발명에 따른 터치스크린 내장형 표시장치(100)에서, 터치 모드 시 발생하는 커패시턴스 성분(Cself, Cpara1, Cpara2)을 나타낸 도면이다.
도 2를 참조하면, 터치 모드에서는 터치전극 역할을 하고, 디스플레이 모드에서는 화소전극과 액정 커패시터를 형성하는 공통전극(Vcom 전극) 역할을 하는 복수의 터치전극(TE)은, 터치 모드에서, 터치 유무 및 터치 좌표 등을 검출하기 위해, 손가락 및 펜 등의 포인터와 자기 커패시턴스(Cself)를 형성한다.
한편 공통전극 역할을 하는 복수의 터치전극(TE)은 게이트라인 및 데이터라인과도 기생 커패시턴스(Cpara1, Cpara2)를 형성할 수 있으나 자기 커패시턴스에 비해 매우 작아 무시할 수 있다.
아래에서는, 본 발명의 실시예에 따른 터치스크린 내장형 표시장치(100)에 포함된 표시패널(110), 공통전극 및 터치전극 역할을 모두 하는 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)으로의 공통 전압 및 터치 구동 신호의 인가 방식, 데이터라인(DL)으로의 데이터 전압 및 터치 구동 신호(또는 이와 대응되는 신호)의 인가 방식, 게이트라인(GL)으로의 데이터 전압 및 터치 구동 신호(또는 이와 대응되는 신호)의 인가 방식 등에 대하여, 더욱 상세하게 설명한다.
도 3은 본 발명에 따른 터치스크린 내장형 표시장치에 포함된 표시패널의 평면도이다.
도 3을 참조하면, 표시패널(110)은, 전술한 바와 같이, 복수의 데이터라인(DL), 복수의 게이트라인(GL) 및 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)이 형성되어 있다.
또한, 이러한 표시패널(110)은, 전술한 바와 같이, 디스플레이 모드로 동작할 수도 있고, 터치 모드로 동작할 수도 있다.
이와 관련하여, 표시패널(110)에 형성된 복수의 데이터라인(DL) 및 복수의 게이트라인(GL)은, 표시패널(110)이 디스플레이 패널 역할을 하기 위한 구성이다.
그리고, 표시패널(110)에 형성된 복수의 터치전극(TE11~S14, TE21~TE24, TE31~TE34)은, 표시패널(110)이 디스플레이 패널 역할과 터치스크린 패널 역할을 모두 하기 위한 구성이다.
더욱 상세하게 설명하면, 표시패널(110)이 디스플레이 패널 역할을 하는 경우, 즉, 표시패널(110)의 구동모드가 디스플레이 모드인 경우, 복수의 전극(TE11~TE14, TE21~TE24, TE31~TE34)은, 공통 전압(Vcom: Common Voltage)이 인가되어, 화소전극(제1전극, 미도시)과 대향하는 "공통전극(Common Electrode, 또는 "Vcom 전극"이라고도 함)"이 된다.
그리고, 표시패널(110)이 터치스크린 패널 역할을 하는 경우, 즉, 표시패널(110)의 구동모드가 터치 모드인 경우, 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)은, 터치 구동 전압이 인가되고, 터치 포인터(예: 손가락, 펜 등)와 커패시터를 형성하며, 이렇게 형성된 커패시터의 커패시턴스가 측정되는 "터치전극"이 된다.
다시 말해, 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)은, 디스플레이 모드에서는 공통전극(Vcom 전극) 역할을 하고, 터치 모드에서는 터치전극 역할을 하는 것이다.
이러한 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)으로는, 디스플레이 모드 시, 공통 전압(Vcom)이 인가되고, 터치 모드 시, 터치 구동 신호가 인가된다.
따라서, 도 3에 도시된 바와 같이, 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)으로의 공통 전압 또는 터치 구동 신호의 전달을 위해, 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)에는 센싱라인들(SL11~SL14, SL21~SL24, SL31~SL34)이 연결될 수 있다.
이에 따라, 터치 모드 시, 센싱라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 터치 회로(150)와 스위칭 회로(160)에서 생성된 터치 구동 신호(Vtd)가 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)의 전체 또는 일부로 전달되고, 디스플레이 모드 시, 센싱라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 공통 전압 공급부(미도시)에서 공급된 공통 전압(Vcom)이 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)으로 인가된다.
도 3을 참조하면, 표시패널(110)에 형성된 복수의 데이터라인(DL) 및 복수의 게이트라인(GL)의 교차 지점마다 대응되어 하나의 서브픽셀(SP: Subpixel)로 정의된다. 여기서, 각 서브픽셀은 적색(R) 서브픽셀, 녹색(G) 서브픽셀, 청색(B) 서브픽셀, 백색(W) 서브픽셀 등 중 하나일 수 있다.
도 3을 참조하면, 공통전극 및 터치전극 역할을 하는 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각이 형성되는 영역(이하에서는, 단위 터치전극 영역이라고도 함)에는, 둘 이상의 서브픽셀(SP)가 정의될 수 있다. 즉, 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 중 하나의 전극은 둘 이상의 서브픽셀(SP)과 대응된다.
예를 들어, 공통전극 및 터치전극 역할을 하는 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각이 형성된 1개의 영역(단위 터치전극 영역)에는, 24*3 개의 데이터라인(DL)과 24 개의 게이트라인(GL)이 배치되어, 24*3*24 개의 서브픽셀(SP)이 정의될 수 있다.
한편, 공통전극 및 터치전극 역할을 하는 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각은, 도 3에 도시된 바와 같이, 블록 모양의 패턴일 수도 있고, 경우에 따라서는, 각 서브픽셀(SP)과 대응되는 영역에 빗살 모양의 패턴을 포함하는 패턴일 수도 있다.
공통전극 및 터치전극 역할을 하는 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각이 빗살 모양 부분을 포함하는 패턴인 경우에도 본 발명을 적용할 수 있다.
도 4는 본 발명의 실시예에 따른 터치스크린 내장형 표시장치(100)가 액정표시장치인 경우 표시패널의 단면도를 예시적으로 나타낸 도면이다.
도 4는 공통전극 및 터치전극 역할을 하는 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 중 하나의 전극이 형성된 영역(단위 터치전극 영역)에 대하여 나타낸 단면도이다.
도 4를 참조하면, 터치스크린 내장형 표시장치(100)에 포함된 표시패널(110)에는, 일 예로, 하부 기판(400)에 게이트라인(402)이 제1방향(가로방향, 도 3에서 좌우 방향)으로 형성되고, 그 위에 게이트 절연층(Gate Insulator, 404)이 형성된다.
게이트 절연층(404) 위에 데이터라인(406)이 제2방향(세로방향, 도 3에서 지면에 대한 수직방향)으로 형성되고, 그 위에, 제1보호층(408)이 형성된다.
제1보호층(408) 위에, 각 서브픽셀 영역의 화소전극(410)과 센싱라인(412)이 형성되고, 그 위에, 제2보호층(414)이 형성될 수 있다. 여기서, 센싱라인(412)은 공통전극 및 터치전극 역할을 하는 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각에서 스위칭 회로(160)까지 연결되어, 디스플레이 모드에서는, 공통 전압 공급부에서 생성된 공통 전압(Vcom)을 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)으로 전달해주고, 터치 모드에서는, 터치 회로(150), 스위치 회로(160)에서 생성된 터치 구동 신호를 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)으로 전달해준다.
제2보호층(414) 위에, 공통전극 및 터치전극 역할을 하는 하나의 전극(416)이 형성되고, 그 위에, 액정층(418)이 형성된다. 여기서, 공통전극 및 터치전극 역할을 하는 하나의 전극(416)은, 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 중 하나로서, 블록 모양을 갖는 패턴일 수 있다.
액정층(418) 위에, 블랙 매트릭스(Black Matrix, 419a), 칼라 필터(Color Filter, 419b) 등이 형성되는 상부 기판(420)이 위치한다.
도 4에서 액정 표시장치에 대해 설명을 하고 있으나 본 발명은 이에 한정되지 않으며 터치패널과 결합 가능한 다양한 표시장치에 적용할 수 있다.
도 5는 본 발명에 따른 터치스크린 내장형 표시장치(100)에 포함된 표시패널의 다른 평면도이다.
도 5를 참조하면, 도 3과 다르게, 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각에 연결되어 터치 구동 신호 또는 공통 전압을 전달해주는 센싱라인(SL11~SL14, SL21~SL24, SL31~SL34)이 게이트라인(GL)이 형성되는 제2방향(예: 가로방향)과 평행하게 형성될 수도 있다.
이러한 경우, 도 1의 터치 회로(150) 및 스위치 회로(160)에서 생성된 터치 구동 신호 또는 공통 전압 공급부에서 생성 또는 공급된 공통 전압은, 게이트라인과 평행하게 형성된 센싱라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 복수의 터치전극(TE11~TE14, TE21~TE24, TE31~TE34)의 전체 또는 일부로 전달될 수 있다.
터치센싱라인은 공정 과정에서 도전금속층(M3L, 또는 제3도전층)에서 형성될 수 있다.
본 발명이 적용될 수 있는 기판(back plane)에 생성되는 박막 트랜지스터(Thin-Film Transistor)의 예시로는 비정질 실리콘(amorphous Silicon, 이하 'a-Si'라 함), 금속 산화물(oxide) 및 폴리실리콘(poly silicon)이 있으며, 폴리 실리콘에는 저온폴리실리콘(low temperature poly silicon, 이하 'LTPS'라 함)과 고온 폴리실리콘(High temperature poly silicon, 이하 'HTPS'라 함) 등이 될 수 있으나, 이에 한정되는 것은 아니다.
또한, 본 명세서에서 각 서브픽셀의 화소전극과 공통전극을 중심으로 설명하나, 본 발명이 터치스크린 내장형 표시장치일 경우, 공통전극은 터치전극 내에 대응되는 각 서브픽셀의 공통전극을 의미할 수 있다. 본 발명이 IPS 방식 액정표시장치일 경우, 각 서브픽셀에 배치되는 화소전극과 공통전극을 의미한다.
즉, 본 발명은 서브픽셀이 정의되는 표시장치로써, 서브픽셀 내에 화소전극과 공통전극이 존재하면, 표시장치에 상관없이 모두 적용할 수 있다.
도 6a 및 도 6b는 표시장치의 서브픽셀에서 터치 무라(mura) 및 투과율 저하가 발생하는 모습을 도시한 도면이다.
도 6a 및 도 6b를 참조하면, 표시장치는 다수개의 게이트라인(601)과 데이터라인(603)이 교차 배열되어 서브픽셀(SP: Subpixel) 영역을 정의한다. 상기 게이트라인(601)과 데이터라인(603)의 교차 영역에는 박막 트랜지스터(TFT: Thin Film Transistor)가 배치되고, 각 서브픽셀(SP) 영역에는 화소전극(609)과 공통전극(610)이 절연층(예를 들어 보호층 또는 Passivation layer)을 사이에 두고 배치된다.
상기 공통전극(610)은 터치스크린 내장형 표시장치인 경우, 터치전극(TE)일 수 있고, 공통전극(610)이 터치전극일 경우, 터치전극은 다수개의 서브픽셀들과 대응되도록 블록 형태로 형성될 수 있다.
상기 공통전극(610)은 각 서브픽셀(SP)과 대응되는 영역에 슬릿 패턴들이 형성되어 있는데, 슬릿 패턴들 사이에는 공통전극 공간들(VS: Vcom Space)을 구비한다. 도면에서는 각 서브픽셀(SP)과 대응되는 공통전극(610)에 제1 내지 제3 공통전극 공간들(VS1, VS2, VS3)이 형성되어 있으나, 공통전극 공간들의 개수는 한정된 것이 아니다.
또한, 각 서브픽셀(SP)은 화상이 디스플레이 되는 개구 영역과 비표시 영역인 블랙 매트릭스 영역(이하, BM 영역이라 함)으로 구분되고, BM 영역에는 박막 트랜지스터, 게이트 라인(601), 데이터 라인(603)이 배치된다. 상기 BM 영역은 표시장치가 액정표시장치일 경우 컬러필터기판 상에 형성되는 블랙 매트릭스를 의미한다.
도 6a에 도시된 서브픽셀 구조에서는, 공통전극(610)에 형성된 제1 내지 제3 공통전극 공간들(VS1, VS2, VS3)이 데이터라인(603)과 평행한 방향으로 형성되어 있어, 배향막의 러빙방향과 공통전극(610)의 각도가 유사하다.
따라서, 수학식 1의 원리에 따라 외부 압력에 의해 액정이 힘을 받을 경우, 공통전극(610)과 러빙방향의 각도가 45도일 때 가장 크기 때문에 도 6a와 같은 전극 구조의 경우에는 액정이 정상 배열 상태로 회복하는데 시간이 길어진다.
따라서, 이로 인하여 화이트 터치 무라(White Touch Mura)와 같은 불량이 서브픽셀에서 발생된다.
Figure 112015117143939-pat00001
……….수학식(1)
(T는 액정의 토크(Torque)이고, ε은 액정 유전율, θ은 전극 각도, E는 액정에 인가되는 전계이다)
즉, 상기 공통전극(610)의 제1 공통전극 공간(VS1)의 전극과 러빙방향 사이의 각도가 작기 때문에 외부 압력이 가해질 경우, 액정의 회복이 늦어지는 디스클리네이션(disclination) 영역이 발생되고, 이로 인하여 화이트 터치 무라(Mura)가 발생된다.
이와 같이, 화이트 터치 무라(Mura)를 방지하기 위해 도 6b와 같이, 공통전극(610)의 제1 내지 제3 공통전극 공간들(VS1, VS2, VS3)의 가장자리를 BM 영역 내측으로 꺾는 구조가 제안되었다.
하지만, 박막 트랜지스터와 공통전극(610) 사이의 기생 커패시턴스를 줄이기 위해 박막 트랜지스터 상부에는 공통전극 홀(VH)이 형성되어 있기 때문에 제1 내지 제3 공통전극 공간들(VS1, VS2, VS3)을 BM 영역 내측으로 꺽는 길이에는 한계가 있다.
이러한 설계적 제한으로 인하여 공통전극(610)에 형성된 제1 공통전극 공간(VS1)의 가장자리가 개구 영역에 위치하게 되어, 서브픽셀 내에서 투과율 저하 불량을 발생시킨다(휘도 저하).
따라서, 본 발명의 표시장치는, 서브픽셀에 배치되는 화소전극 영역에 다수개의 화소전극 공간들을 구비하는 패턴들(요철 패턴)을 형성함으로써, 화이트 터치 무라(Mura) 불량을 방지하면서 개구 영역과 BM 영역 경계에서 발생되는 투과율 저하를 방지하도록 하였다.
특히, 화소전극에 형성되는 화소전극 공간들에 의해 액정 배열 방향과 화소전극의 각도가 최대가 되도록 하여 수학식 (1)에 따라 액정 복원력을 증가시켜 터치와 같은 외부 압력에 의한 화이트 터치 무라(Mura) 불량을 방지하도록 하였다.
도 7은 본 발명에 따른 표시장치의 서브픽셀의 전극구조를 도시한 도면이고, 도 8은 본 발명에 다른 표시장치의 서브픽셀에서 박막 트랜지스터 영역을 확대한 도면이며, 도 9는 상기 도 7의 Ⅰ-Ⅰ'선을 절단한 단면도이다.
도 7 내지 도 9를 참조하면, 본 발명에 다른 표시장치는, 제1방향(가로 방향 또는 제2방향과 교차 방향)으로 배치된 다수개의 게이트라인(701)과, 제2방향(세로 방향 또는 제1방향과 교차 방향)으로 상기 게이트라인들(701)과 교차되어 서브픽셀들(SP)을 정의하는 다수개의 데이터라인(703)과, 상기 게이트라인(701)과 데이터라인(703)의 교차 영역에 배치된 박막 트랜지스터(TFT: 박막 트랜지스터)와, 상기 서브픽셀 영역에 배치된 화소전극(709) 및 상기 화소전극(709)과 절연층(보호층들)을 사이에 두고 중첩 배치된 공통전극(710)을 포함한다.
위에서 설명한 바와 같이, 본 발명의 표시장치가 터치스크린 내장형 표시장치인 경우, 상기 공통전극(710)은 다수개의 서브픽셀들 그룹과 대응되는 터치전극(TE)의 일부일 수 있다.
또한, 상기 박막 트랜지스터(TFT)는 게이트전극(701a), 게이트 절연층(720), 활성화층(714), 소스전극(717) 및 드레인전극(718)을 포함한다.
특히, 본 발명에서는 서브픽셀(SP) 영역에 배치되는 공통전극(610)이 다수의 슬릿 패턴들로 형성되어, 슬릿 패턴들 사이에 다수개의 공통전극 공간들(VS1, VS2, VS3)이 형성되어 있다.
또한, 본 발명에서는 서브픽셀의 BM 영역에 위치하는 화소전극(709)에 다수개의 화소전극 공간들(MA1, MA2)이 형성된 패턴들을 형성함으로써, 외부 압력에 대한 액정의 복원력을 증가시켰다.
따라서, 표시장치에 터치와 같은 외부 압력이 가해졌을 때, 압력이 가해진 영역의 액정들이 원래 배향방향으로 신속하게 복원되어 화이트 터치 무라(Mura)와 같은 불량을 방지할 수 있도록 하였다.
도 8을 참조하면, 화소전극(709)에 형성된 패턴들은 제1 화소전극 공간(MA1)과 제2 화소전극 공간(MA2)을 포함하고, 상기 제1 화소전극 공간(MA1)은 상기 데이터라인(703)과 근접하고 상기 제2 화소전극 공간(MA2)은 제1 화소전극 공간(MA1)보다 데이터라인(703)으로부터 더 먼 거리에 위치한다. 상기 화소전극 공간의 개수는 한정된 것이 아니기 때문에 경우에 따라서는 3개 이상으로 구현될 수 있다.
또한, 상기 제1 화소전극 공간(MA1)의 길이는 상기 제2 화소전극 공간(MA2)의 길이보다 짧게 형성되고, 상기 제1 화소전극 공간(MA1)은 공통전극(710)의 제1 공통전극 공간(VS1)과 45도의 각도를 이룬다.
상기 제2 화소전극 공간(MA2)은 공통전극(710)의 제2 공통전극 공간(VS2)과 45도의 각도를 이룬다. 아울러, 상기 공통전극(710)에 형성된 제1 내지 제3 공통전극 공간(VS1, VS2, VS3)들은 상기 데이터 라인(703)과 평행한 방향으로 배치된다.
따라서, 상기 화소전극(709)의 제1 및 제2 화소전극 공간들(MA1, MA2)이 형성된 영역에서는 화소전극(709)과 공통전극(710)이 45도의 각도를 이루는 영역이 존재한다.
보다 구체적으로 상기 제1 및 제2 화소전극 공간(MA1, MA2)들에 의해 형성된 화소전극(709)의 패턴 면들을 ①②③④⑤⑥⑦⑧이라고 하면, 제1 화소전극 공간(MA1)와 대응되는 ①②③④면들은 공정 최소치를 반영하여 최대한 작게 형성한다. 대략, 이들 면의 길이는 2.5[㎛] 내외가 되도록 형성한다.
반면, 제2 화소전극 공간(MA2)에 의해 형성되는 ⑤⑥⑦⑧면들 중 ⑥⑧면의 길이, 즉, 제2 화소전극 공간(MA2)의 길이는 7㎛ 정도가 되도록 한다.
이는, 상기 화소전극(709)이 액정 배향 방향과 45도의 각도를 이루도록 하여 위의 수학식 (1)에 의해 액정 토크(Torque)가 최대가 되도록 하여 액정의 복원력을 향상시키기 위함이다. 또한, 제1 및 제2 화소전극 공간(MA1, MA2)의 길이를 조절하여, 투과율 저하에 따른 휘도 저하를 방지하기 위함이다.
따라서, 본 발명의 표시장치는 외부로부터 터치와 같은 압력이 가해질 때, 액정 복원력에 의해 액정이 신속하게 복원되도록 함으로써, 터치에 의해 발생되는 화이트 터치 무라(Mura)와 같은 불량을 방지하도록 하였다.
또한, 본 발명에서는 화소전극에 제1 및 제2 화소전극 공간들(MA1, MA2)과 같은 복합각들이 형성되어 있어, 공통전극의 공통전극 공간들(VS1, VS2, VS3)를 데이터라인(703)과 평행하게 배치하면서 가장자리 영역을 BM 영역 내에 위치하도록 할 수 있어, 서브픽셀에서 발생되는 휘도 저하를 방지할 수 있다.
도 9를 참조하면, 본 발명의 표시장치는, 기판(700) 상에 게이트전극(701a), 게이트 절연층(720), 활성화층(714), 소스전극(717) 및 드레인전극(718)을 포함하는 박막 트랜지스터(TFT)가 배치되어 있다. 상기 소스전극(717) 및 드레인전극(718)과 동일층에는 데이터라인(703)이 배치되어 있다.
상기 박막 트랜지스터(TFT)와 데이터라인(703) 상에는 제1보호층(725)이 배치되어 있고, 상기 제1보호층(725) 상에는 평탄화층(730)이 배치되어 있다. 제1보호층(725)은 경우에 따라 형성하지 않을 수 있다.
상기 평탄화층(730) 상에는 화소전극(709)이 배치되어 있고, 상기 화소전극(709)는 콘택홀(C)을 통하여 박막 트랜지스터(TFT)의 드레인전극(718)과 전기적으로 연결되어 있다.
상기 화소전극(709) 상에는 제2 및 제3 보호층(740, 741)이 적층 배치되어 있고, 상기 제3 보호층(741) 상에는 공통전극(710)이 배치되어 있다. 공통전극(710) 중 박막 트랜지스터(TFT)와 중첩되는 영역에는 공통전극 홀(VH)을 형성하여, 공통전극(710)과 박막 트랜지스터(TFT) 사이의 기생 커패시턴스를 최소화하였다.
상기 제1 내지 제3 보호층들(725, 740, 741)은 전기적 절연층들로 구성될 수 있고, 제2 및 제3 보호층들(740, 741) 중 어느 하나는 형성하지 않을 수 있다.
또한, 도면에는 도시하지 않았지만, 본 발명의 표시장치가 터치스크린 내장형 표시장치일 경우에는, 공통전극(710)은 터치전극의 일부일 수 있고, 상기 터치전극과 전기적으로 연결되는 터치센싱라인을 더 형성할 수 있다. 상기 터치센싱라인은 상기 공통전극(710) 또는 터치전극과 전기적으로 접속된다(도 3, 5 참조).
도 10a 및 도 10b는 본 발명에 따른 표시장치의 서브픽셀에서 투과율이 개선된 모습을 도시한 도면이다.
도 10a을 참조하면, 도 6b와 같이, 서브픽셀(SP)의 BM 영역에 배치된 공통전극(610)의 일부를 절곡하면 제2 및 제3 공통전극 공간들(VS2, VS3)은 소정이 각도들을 갖는다.
하지만, 기생 커패시턴스를 줄이기 위해 공통전극(610)에 형성한 공통전극 홀(VH)과의 거리 마진(Margin)을 남겨둬야 하기 때문에 제1 공통전극 공간(VS1)의 가장자리 일부가 개구 영역에 위치하게 된다.
따라서, 도 10a에 도시된 바와 같이, 개구 영역과 BM 영역의 사이 X 영역에서 투과율 저하에 따른 휘도 저하 불량이 발생된다.
하지만, 도 7과 같이 화소전극(709)에 제1 화소전극 공간(MA1)과 제2 화소전극 공간(MA2)으로 복합각들을 형성하면, 공통전극(710)에 형성된 제1 공통전극 공간(VS1)의 하측(가장자리 영역)이 BM 영역(비표시 영역)에 위치시킬 수 있어(데이터라인과 평행하게) 도 10b의 Y 영역에서 투과율 저하에 따른 휘도 저하를 방지할 수 있다.
또한, 도 8에서 설명한 바와 같이, 화소전극(709)에 형성된 제1 및 제2 화소전극 공간들(MA1, MA2)에 의해 액정 복원력이 최대가 되기 때문에 터치와 같은 외부 압력에 의한 화이트 터치 무라 불량을 방지할 수 있다.
따라서, 본 발명에 따른 표시장치의 화소구조 및 이를 포함한 터치스크린 내장형 표시장치는, 서브픽셀에 배치되는 화소전극 영역에 다수개의 화소전극 공간들을 구비하는 패턴들(요철 패턴)을 형성함으로써, 화이트 터치 무라(Mura) 불량을 방지하면서 개구 영역과 BM 영역 경계에서 발생되는 투과율 저하를 방지하도록 한 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 터치스크린 내장형 표시장치
110: 표시패널
120: 데이터 드라이버
130: 게이트 드라이버
140: 컨트롤러
150: 터치 회로
160: 스위치 회로
VS1: 제1 공통전극 공간
VS2: 제2 공통전극 공간
VS3: 제3 공통전극 공간
MA1: 제1 화소전극 공간
MA2: 제2 화소전극 공간

Claims (13)

  1. 제1방향으로 배치된 다수개의 게이트라인;
    제2방향으로 배치되고 상기 게이트라인들과 교차되어 서브픽셀들을 정의하는 다수개의 데이터라인;
    상기 게이트라인과 데이터라인의 교차 영역에 배치된 박막 트랜지스터;
    상기 서브픽셀 영역에 배치된 화소전극; 및
    상기 화소전극과 보호층을 사이에 두고 중첩 배치된 공통전극을 포함하고,
    상기 공통전극은 다수개의 공통전극 공간들을 구비한 슬릿 구조를 가지며, 상기 화소전극은 상기 박막 트랜지스터와 대응되는 영역에 다수개의 화소전극 공간들을 구비한 패턴들을 가지고,
    상기 공통전극 공간들은 상기 데이터라인과 평행하며, 가장자리 영역들이 서브픽셀의 비표시 영역에 위치하는 표시장치의 화소구조.
  2. 제1항에 있어서,
    상기 공통전극 공간들과 상기 화소전극 공간들이 이루는 각도는 각각 45도인 표시장치의 화소구조.
  3. 제1항에 있어서,
    상기 화소전극 공간들은 상기 데이터라인과 인접한 제1 화소전극 공간과 상기 제1 화소전극 공간보다 상기 데이터라인으로부터의 거리가 먼 제2 화소전극 공간을 포함하는 표시장치의 화소구조.
  4. 제3항에 있어서,
    상기 제1 화소전극 공간의 길이는 상기 제2 화소전극 공간의 길이보다 짧은 표시장치의 화소구조.
  5. 제1항에 있어서,
    상기 화소전극에 형성된 패턴들은 상기 박막 트랜지스터의 소스전극 또는 드레인전극과 중첩되는 표시장치의 화소구조.
  6. 삭제
  7. 제1방향으로 배치된 다수개의 게이트라인;
    제2방향으로 배치되고 상기 게이트라인들과 교차되어 서브픽셀들을 정의하는 다수개의 데이터라인;
    상기 게이트라인과 데이터라인의 교차 영역에 배치된 박막 트랜지스터;
    상기 각 서브픽셀 영역에 상기 박막 트랜지스터와 평탄화층을 사이에 두고 배치된 화소전극; 및
    상기 각 화소전극과 보호층을 사이에 두고 다수개의 서브픽셀들 그룹별로 블록 형태로 배치되어 있는 다수개의 터치전극을 포함하고,
    상기 터치전극은 각 서브픽셀과 대응되는 영역에 다수개의 공통전극 공간들을 구비한 슬릿 패턴 구조를 가지며, 상기 화소전극은 상기 박막 트랜지스터와 대응되는 영역에 다수개의 화소전극 공간들을 구비한 패턴들을 가지고,
    상기 공통전극 공간들은 상기 데이터라인과 평행하며, 가장자리 영역들이 서브픽셀의 비표시 영역에 위치하는 터치스크린 내장형 표시장치.
  8. 제7항에 있어서,
    상기 공통전극 공간들과 상기 화소전극 공간들이 이루는 각도는 각각 45도인 터치스크린 내장형 표시장치.
  9. 제7항에 있어서,
    상기 화소전극 공간들은 상기 데이터라인과 인접한 제1 화소전극 공간과 상기 제1 화소전극 공간보다 상기 데이터라인으로부터의 거리가 먼 제2 화소전극 공간을 포함하는 터치스크린 내장형 표시장치.
  10. 제9항에 있어서,
    상기 제1 화소전극 공간의 길이는 상기 제2 화소전극 공간의 길이보다 짧은 터치스크린 내장형 표시장치.
  11. 제7항에 있어서,
    상기 화소전극에 형성된 패턴들은 상기 박막 트랜지스터의 소스전극 또는 드레인전극과 중첩되는 터치스크린 내장형 표시장치.
  12. 삭제
  13. 제7항에 있어서,
    상기 평탄화층 상에는 상기 터치전극과 연결되는 터치센싱라인을 더 포함하는 터치스크린 내장형 표시장치.
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