KR20230168613A - 표시장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시장치는 화소가 배치되는 표시영역이 정의되는 제1 베이스층, 적어도 일부가 상기 제1 베이스층 아래에 배치되는 제2 베이스층, 일부가 상기 제1 베이스층 상에 배치되고, 제1 방향으로 연장되는 제1 연결 신호라인, 및 일부가 상기 제2 베이스층 아래에 배치되고, 상기 제1 방향으로 연장되는 제2 연결 신호라인을 포함한다. 상기 제1 연결 신호라인은 상기 제1 베이스층과 평면상에서 중첩하는 제1-1 부분, 및 상기 제1 베이스층과 평면상에서 비중첩하는 제1-2 부분을 포함한다. 상기 제2 연결 신호라인은 상기 제2 베이스층과 평면상에서 중첩하는 제2-1 부분, 및 상기 제2 베이스층과 평면상에서 비중첩하는 제2-2 부분을 포함한다. 상기 제2-2 부분의 적어도 일부는 상기 제1-2 부분과 평면상에서 중첩하고, 상기 제1-2 부분과 상기 제2-2 부분은 전기적으로 연결된다.

Description

표시장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 데드스페이스(Dead space)가 감소된 표시장치 및 이의 제조 방법에 관한 것이다.
표시장치는 전기적 신호에 따라 활성화되는 액티브 영역을 포함한다. 표시장치는 액티브 영역을 통해 외부에서 인가되는 입력를 감지하고, 이와 동시에 다양한 이미지를 표시하여 사용자에게 정보를 제공할 수 있다. 최근 다양한 형상의 표시장치들이 개발되면서, 다양한 형상을 가진 액티브 영역이 구현되고 있다.
본 발명은 데드스페이스가 감소된 표시장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 화소가 배치되는 표시영역이 정의되는 제1 베이스층, 적어도 일부가 상기 제1 베이스층 아래에 배치되는 제2 베이스층, 일부가 상기 제1 베이스층 상에 배치되고, 제1 방향으로 연장되는 제1 연결 신호라인, 및 일부가 상기 제2 베이스층 아래에 배치되고, 상기 제1 방향으로 연장되는 제2 연결 신호라인을 포함하고, 상기 제1 연결 신호라인은 상기 제1 베이스층과 평면상에서 중첩하는 제1-1 부분, 및 상기 제1 베이스층과 평면상에서 비중첩하는 제1-2 부분을 포함하고, 상기 제2 연결 신호라인은 상기 제2 베이스층과 평면상에서 중첩하는 제2-1 부분, 및 상기 제2 베이스층과 평면상에서 비중첩하는 제2-2 부분을 포함하고, 상기 제2-2 부분의 적어도 일부는 상기 제1-2 부분과 평면상에서 중첩하고, 상기 제1-2 부분과 상기 제2-2 부분은 전기적으로 연결된다.
본 발명의 일 실시예에 따른 표시장치는 상기 제1 연결 신호라인 및 상기 제2 연결 신호라인 각각의 적어도 일부를 커버하는 유기 커버층을 더 포함할 수 있다.
상기 유기 커버층은 상기 제1 연결 신호라인을 커버하는 제1 유기 커버층, 및 상기 제2 연결 신호라인의 적어도 상기 제2-2 부분을 커버하는 제2 유기 커버층을 포함할 수 있다.
상기 제1 유기 커버층 및 상기 제2 유기 커버층은 서로 이격된 것일 수 있다.
상기 제1 유기 커버층은 상기 표시영역의 적어도 일부 상에 배치될 수 있다.
상기 제1 유기 커버층의 상면은 상기 제1 베이스층의 상면과 나란한 평탄면으로 정의될 수 있다.
상기 제1 방향을 기준으로 상기 제1 연결 신호라인의 끝단, 상기 제2 연결 신호라인의 끝단, 상기 제1 유기 커버층의 끝단, 및 상기 제2 유기 커버층의 끝단은 서로 정렬될 수 있다.
상기 제1 연결 신호라인의 상면은 상기 제1 유기 커버층과 접촉하고, 상기 제2 연결 신호라인의 하면은 상기 제2 유기 커버층과 접촉할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 제1-2 부분 및 상기 제2-2 부분 사이에 배치되는 전도성 접착층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 제1 베이스층 상에 배치되고, 적어도 하나의 트랜지스터를 포함하는 회로 소자층, 상기 회로 소자층 상에 배치되고, 상기 표시영역에 중첩하는 발광소자를 포함하는 발광 소자층, 상기 발광 소자층 상에 배치되고, 상기 발광소자를 커버하는 박막 봉지층, 및 상기 박막 봉지층 상에 배치되는 입력센서를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 제1 베이스층 상에 배치되는 제1 추가 베이스층, 상기 제1 베이스층 및 상기 제1 추가 베이스층 사이에 배치되는 제1 중간층, 상기 제2 베이스층 아래에 배치되는 제2 추가 베이스층, 및 상기 제2 베이스층 및 상기 제2 추가 베이스층 사이에 배치되는 제2 중간층을 더 포함할 수 있다. 상기 제1 추가 베이스층은 상기 제1-2 부분과 평면상에서 중첩하고, 상기 제2 추가 베이스층은 상기 제2-2 부분과 평면상에서 중첩하고, 상기 제1 중간층의 일부는 상기 제2 중간층의 일부와 접촉할 수 있다.
상기 제1 추가 베이스층 중 상기 제1-2 부분과 평면상에서 중첩하는 부분에 제1 컨택홀이 정의되고, 상기 제2 추가 베이스층 중 상기 제2-2 부분과 평면상에서 중첩하는 부분에 제2 컨택홀이 정의되고, 상기 제1 연결 신호라인은 상기 제1 컨택홀을 통해 상기 제1 중간층에 접속되고, 상기 제2 연결 신호라인은 상기 제2 컨택홀을 통해 상기 제2 중간층에 접속될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 화소가 배치되는 표시부, 상기 표시부 아래에 배치되는 회로부, 및 상기 표시부 및 상기 회로부 각각과 제1 방향에서 인접하게 배치되는 연결부로 구분된다. 본 발명의 일 실시예에 따른 표시장치는 상기 화소가 배치되는 표시영역이 정의되고, 상기 표시부에 위치하는 제1 베이스층, 상기 회로부에 위치하는 제2 베이스층, 일부가 상기 제1 베이스층 상에 배치되고, 상기 표시부에 위치하는 제1-1 부분, 및 상기 연결부에 위치하는 제1-2 부분을 포함하는 제1 연결 신호라인, 및 일부가 상기 제2 베이스층 아래에 배치되고, 상기 회로부에 위치하는 제1-2 부분, 및 상기 연결부에 위치하는 제2-2 부분을 포함하는 제2 연결 신호라인을 포함하고, 상기 제2-2 부분의 적어도 일부는 상기 제1-2 부분과 평면상에서 중첩한다.
본 발명의 일 실시예에 따른 표시장치는 상기 표시부의 적어도 일부, 상기 연결부, 및 상기 회로부의 적어도 일부에 위치하고, 상기 제1 연결 신호라인 및 상기 제2 연결 신호라인 각각의 적어도 일부를 커버하는 유기 커버층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치의 제조방법은 제1 방향을 따라 순차적으로 배열되는 제1 영역, 중간영역, 및 제2 영역을 포함하는 예비 베이스층, 및 상기 예비 베이스층 상에 배치되는 예비 연결 신호라인을 포함하는 예비 표시장치를 제공하는 단계, 상기 예비 베이스층 중 상기 중간영역에 중첩하는 부분을 제거하여, 베이스 개구부를 형성하는 단계, 상기 예비 연결 신호라인 중 상기 중간영역에 중첩하는 부분을 벤딩시켜, 평면상에서 중첩하는 상부 연결 신호라인 및 하부 연결 신호라인을 형성하는 단계, 및 상기 상부 연결 신호라인 및 상기 하부 연결 신호라인을 전기적으로 연결시키는 단계를 포함한다.
본 발명의 일 실시예에 따른 표시장치의 제조방법은 상기 상부 연결 신호라인 및 상기 하부 연결 신호라인을 전기적으로 연결시키는 단계 이후에, 상기 상부 연결 신호라인 및 상기 하부 연결 신호라인의 일부를 절단하여 제거하는 단계를 더 포함할 수 있다.
상기 예비 표시장치는 상기 예비 연결 신호라인을 커버하는 예비 유기 커버층을 더 포함하고, 상기 상부 연결 신호라인 및 하부 연결 신호라인을 형성하는 단계에서, 상기 예비 유기 커버층 중 상기 중간영역에 중첩하는 부분이 함께 벤딩될 수 있다.
상기 상부 연결 신호라인 및 상기 하부 연결 신호라인의 일부를 절단하여 제거하는 단계에서, 상기 예비 유기 커버층의 일부가 함께 제거될 수 있다.
상기 상부 연결 신호라인 및 상기 하부 연결 신호라인의 일부를 절단하여 제거하는 단계 이후에, 상기 제1 방향을 기준으로 상기 상부 연결 신호라인의 끝단 및 상기 하부 연결 신호라인의 끝단이 서로 정렬될 수 있다.
상기 상부 연결 신호라인 및 하부 연결 신호라인을 형성하는 단계에서, 상기 상부 연결 신호라인 및 상기 하부 연결 신호라인은 전도성 접착층에 의해 부착될 수 있다.
본 발명의 일 실시예에 따르면, 베이스층 벤딩부분에 필요한 영역이 제거될 수 있고, 베이스층 벤딩 스트레스에 의해 신호라인에 크랙이 발생하는 등의 문제가 방지될 수 있다. 이에 따라, 표시장치의 데드스페이스가 축소될 수 있고, 불량 발생이 방지되어 표시장치의 신뢰성이 개선될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시장치의 제조 단계 중의 일 상태의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 제1 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시장치의 제2 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시장치의 제조 단계 중의 일 상태의 단면도이다.
도 6b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시장치의 제조 단계 중의 일 상태의 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시장치의 제조방법을 나타낸 순서도이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 표시장치의 제조방법의 각 단계를 순차적으로 나타낸 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "직접 배치"된다는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치"된다는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시장치의 제조 단계 중의 일 상태의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다. 도 1a에서는 도 1b에 도시된 표시장치(DD)를 제조하기 위한 예비 표시장치(DD-P1)의 일 상태를 도시하였다. 도 1b에서는 설명의 편의를 위해, 표시장치(DD)에 포함된 구성을 분해하여 도시하였다.
도 1a 및 도 1b에 도시된 것과 같이, 이미지가 표시되는 표시면(IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(IS)의 법선 방향, 즉, 예비 표시장치(DD-P1) 및 표시장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다.
도 1a 및 도 1b에 도시된 것과 같이, 예비 표시장치(DD-P1) 및 표시장치(DD)는 이미지가 표시되는 표시영역(DA) 및 표시영역(DA)에 인접한 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 이미지가 표시되지 않는 영역이다. 비표시영역(NDA)은 표시영역(DA)을 에워쌀 수 있다.
도 1a에 도시된 바와 같이, 예비 표시장치(DD-P1)는 제1 방향(DR1)을 따라 순차적으로 연장된 표시부(P1), 연결부(P3) 및 회로부(P2)를 포함한다. 연결부(P3)는 표시부(P1) 및 회로부(P2) 사이에 정의된다. 연결부(P3)는 표시부(P1) 및 회로부(P2)에 비해, 제3 방향(DR3)으로의 두께가 작다. 연결부(P3)에서는 베이스층의 적어도 일부가 제거되어, 표시부(P1) 및 회로부(P2)에 비해 제3 방향(DR3)으로의 두께가 작은 것일 수 있다. 예비 표시장치(DD-P1)의 연결부(P3) 등의 형상에 대해서는 후술한다. 한편, 본 명세서에서 표시부(P1)가 배치된 영역은 제1 영역, 연결부(P3)가 배치된 영역은 중간영역, 회로부(P2)가 배치된 영역은 제2 영역으로 지칭될 수 있다.
표시부(P1)는 표시영역(DA)과 비표시영역(NDA) 중 일부의 영역(이하, 제1 비표시영역(NDA1))을 포함할 수 있다. 회로부(P2)는 비표시영역(NDA) 중 다른 일부의 영역(이하, 제2 비표시영역(NDA2))을 포함하고, 연결부(P3)는 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2) 사이의 영역(이하, 제3 비표시영역(NDA3))를 포함할 수 있다.
연결부(P3)와 회로부(P2)는 표시부(P1)보다 작은 제2 방향(DR2)의 너비를 가질 수 있다. 회로부(P2)에는 구동칩(DC)이 실장될 수 있다. 한편, 이에 제한되지 않고, 구동칩(DC)은 회로기판에 실장될 수 있으며, 회로기판이 회로부(P2)에 전기적으로 연결될 수도 있다.
도 1a 및 도 1b를 함께 참조하면, 표시장치(DD)에서 회로부(P2)는 표시부(P1)의 아래에 배치된다. 표시장치(DD)에서는 예비 표시장치(DD-P1)에 제공된 연결부(P3)가 표시부(P1)로부터 제1 방향(DR1)에서 인접한 제1 연결부(P3-1)와, 회로부(P2)로부터 제1 방향(DR1)에서 인접한 제2 연결부(P3-2)로 분리되어 제공될 수 있다. 제1 연결부(P3-1) 및 제2 연결부(P3-2)는 평면상에서 중첩하도록 배치될 수 있다. 한편, 본 명세서에서 "평면상에서 중첩" 이라는 것은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면에서 봤을 때 중첩하는 것을 의미할 수 있다. 제1 연결부(P3-1) 및 제2 연결부(P3-2)는 제3 방향(DR3)을 따라 서로 중첩하도록 배치될 수 있다. 제1 연결부(P3-1)의 측면(P3-1S)과 제2 연결부(P3-2)의 측면(P3-2S)은 서로 정렬된 형상을 가질 수 있다. 즉, 제1 연결부(P3-1)의 측면(P3-1S)과 제2 연결부(P3-2)의 측면(P3-2S)은 제3 방향(DR3)을 따라 나란한 하나의 측면으로 정의될 수 있다.
표시장치(DD)에서는 연결부(P3)가 제1 연결부(P3-1)와 제2 연결부(P3-2)로 구분되고, 회로부(P2)가 표시부(P1)의 아래에 배치되어, 표시면(IS)에서 본 비표시영역(NDA)의 면적이 감소될 수 있다. 도 1a에 도시된 표시장치(DD) 대비 도 1b의 표시장치(DD)를 참조하면 적어도 회로부(P2) 및 제2 연결부(P3-2) 만큼의 비표시영역(NDA)의 면적이 감소된 것을 알 수 있다. 일 실시예의 표시장치(DD)에서는 연결부(P3)가 평면상에서 중첩하도록 배치된 제1 연결부(P3-1) 및 제2 연결부(P3-2)로 구분되어 제공됨으로써, 표시장치(DD)의 베젤영역의 면적을 더욱 감소시킬 수 있다.
상술한, 표시부(P1), 연결부(P3) 및 회로부(P2)는 표시장치(DD)의 구성요소인 표시패널(DP)과 입력센서(ISL) 각각에도 동일하게 적용될 수 있다. 표시영역(DA)과 비표시영역(NDA) 역시 표시패널(DP)에 동일하게 적용될 수 있다. 입력센서(ISL)는 표시영역(DA)에 대응하는 감지영역과 비표시영역(NDA)에 대응하는 비감지영역을 포함할 수 있다.
본 실시예에서 표시영역(DA)은 사각형상일 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비표시영역(NDA)의 형상은 변경될 수 있다. 예컨대, 비표시영역(NDA)은 표시영역(DA)의 일부의 영역에만 인접하게 배치될 수 있다. 본 실시예에서 휴대 전화에 적용된 표시장치(DD)를 예시적을 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 내비게이션, 게임기, 스마트 워치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다. 도 2에서는 도 1b에 도시된 표시장치(DD) 중 표시부(P1)의 제2 방향(DR2)과 제3 방향(DR3)이 정의하는 단면을 도시하였다.
도 2에 도시된 것과 같이, 표시장치(DD)는 표시패널(DP)과 입력센서(ISL)을 포함한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시장치(DD)는 표시패널(DP)의 하면에 배치된 보호부재, 입력센서(ISL)의 상면 상에 배치된 반사방지부재 및/또는 윈도우 부재를 더 포함할 수 있다.
표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 무기 발광 표시패널일 수 있다. 유기발광 표시패널은 발광층이 유기발광물질을 포함한다. 무기 발광 표시패널은 발광층이 퀀텀닷, 퀀텀로드, 또는 마이크로 LED를 포함한다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
표시패널(DP)은 베이스층(110), 베이스층(110) 상에 배치된 회로 소자층(120), 발광 소자층(130) 및 박막 봉지층(140)을 포함한다. 입력센서(ISL)는 박막 봉지층(140) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 미-배치되고, A 구성의 하면과 B 구성의 상면이 서로 접촉하는 것을 의미한다.
베이스층(110)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(110)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 베이스층(110)은 복수의 유기층을 포함할 수 있다. 예를 들어, 베이스층(110)은 2개의 유기층들 사이에 배치된 무기층을 포함할 수 있다. 도 1a 및 도 1b를 참조하여 설명한 표시영역(DA) 및 비표시영역(NDA)에 대한 설명은 베이스층(110)에 동일하게 정의될 수 있다.
회로 소자층(120)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.
발광 소자층(130)은 표시소자를 포함한다. 발광 소자층(130)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
박막 봉지층(140)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다. 박막 봉지층(140)에 대한 상세한 설명은 후술한다.
입력센서(ISL)는 외부입력의 좌표정보를 획득한다. 입력센서(ISL)는 다층구조를 가질 수 있다. 입력센서(ISL)는 단층 또는 다층의 도전층을 포함할 수 있다. 입력센서(ISL)는 단층 또는 다층의 절연층을 포함할 수 있다. 입력센서(ISL)는 예컨대, 정전용량 방식으로 외부입력을 감지할 수 있다. 본 발명에서 입력센서(ISL)의 동작방식은 특별히 제한되지 않고, 본 발명의 일 실시예에서 입력센서(ISL)는 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 3에서는 일 실시예에 따른 표시패널(DP)이 도 1a에 도시된 예비 표시장치(DD-P1)에 적용된 일 상태를 예시적으로 도시하였다.
도 3에 도시된 것과 같이, 표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 표시패널(DP)은 표시부(P1), 연결부(P3) 및 회로부(P2)를 포함할 수 있다.
표시패널(DP)은 구동회로(GDC, EDC), 복수 개의 신호라인들(SGL) 및 복수 개의 화소들(PX)을 포함할 수 있다. 복수 개의 화소들(PX)은 표시영역(DA)에 배치된다. 화소들(PX) 각각은 발광소자와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC, EDC), 복수 개의 신호라인들(SGL), 및 화소 구동회로는 도 2에 도시된 회로 소자층(120)에 포함될 수 있다.
구동회로(GDC, EDC)는 비표시영역(NDA)에 배치된 스캔 구동회로(GDC) 및 발광 구동회로(EDC)를 포함할 수 있다. 스캔 구동회로(GDC)는 복수 개의 스캔신호들을 생성하고, 복수 개의 스캔신호들을 후술하는 복수 개의 스캔라인들(GL)에 순차적으로 출력한다. 발광 구동회로(EDC)는 복수 개의 펄스신호들을 생성하고, 복수 개의 펄스신호들을 후술하는 복수 개의 발광 신호라인들(EL)에 순차적으로 출력한다. 발광 구동회로(EDC)는 스캔 구동회로(GDC)과 다른 구간에서 활성화되는 다른 종류의 스캔신호를 생성하는 제2 의 스캔 구동회로에 해당할 수도 있다.
스캔 구동회로(GDC) 및 발광 구동회로(EDC) 각각은 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
복수 개의 신호라인들(SGL)은 스캔라인들(GL), 발광 신호라인들(EL), 데이터 라인들(DL), 및 신호 전달라인들(CSL1, CSL2)을 포함한다. 데이터 라인들(DL) 각각은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 데이터 라인들(DL) 각각은 구동칩(DC, 도 1a 참조)으로부터 데이터 신호를 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 제공한다. 데이터 라인들(DL)은 적어도 표시부(P1)에 배치되며, 표시부(P1)로부터 연결부(P3) 및 회로부(P2) 측으로 연장될 수 있다.
신호 전달라인들(CSL1, CSL2)은 스캔 구동회로(GDC)에 신호들을 제공하는 제1 신호 전달라인(CSL1) 및 발광 구동회로(EDC)에 신호들을 제공하는 제2 신호 전달라인(CSL2)을 포함할 수 있다. 제1 신호 전달라인(CSL1) 및 제2 신호 전달라인(CSL2)은 표시부(P1), 연결부(P3) 및 회로부(P2) 각각에 중첩한다.
제1 신호 전달라인(CSL1) 및 제2 신호 전달라인(CSL2) 각각은 1개의 신호라인으로 도시하였으나, 복수 개로 구비될 수 있다. 제1 신호 전달라인(CSL1) 및 제2 신호 전달라인(CSL2)은 제1 바이어스 전압을 수신하는 제1 신호라인 및 제1 바이어스 전압보다 낮은 제2 바이어스 전압을 수신하는 제2 신호라인을 포함할 수 있다. 제1 바이어스 전압과 제2 바이어스 전압의 전압차이는 약 10V 이상일 수 있고, 약 20V 내지 30V 일 수 있다.
제1 신호 전달라인(CSL1) 및 제2 신호 전달라인(CSL2)은 클럭신호를 전달하는 제3 신호라인을 더 포함할 수 있다. 제1 신호 전달라인(CSL1) 및 제2 신호 전달라인(CSL2)은 서로 다른 클럭신호를 제공하는 복수 개의 제3 신호라인을 포함할 수 있다.
스캔 구동회로(GDC) 및 발광 구동회로(EDC) 각각은 클럭신호, 제1 바이어스 전압, 및 제2 바이어스 전압을 수신하여 펄스 신호를 생성할 수 있다. 스캔 구동회로(GDC)과 발광 구동회로(EDC)는 서로 다른 클럭신호를 수신할 수 있다. 스캔 구동회로(GDC)과 발광 구동회로(EDC)가 수신하는 제1 바이어스 전압의 레벨을 다를 수 있고, 스캔 구동회로(GDC)과 발광 구동회로(EDC)가 수신하는 제2 바이어스 전압의 레벨을 다를 수 있다.
표시패널(DP)은 회로부(P2)에 배치된 복수 개의 신호패드들(DP-PD)을 포함할 수 있다. 복수 개의 신호패드들(DP-PD)이 배치된 부분은 패드영역으로 정의될 수 있다. 복수 개의 신호패드들(DP-PD) 각각은 복수 개의 신호라인들(DL. CSL1, CSL2) 중 대응하는 신호라인에 연결될 수 있다.
신호 라인들(SGL) 각각은 표시부(P1)로부터 연결부(P3) 및 회로부(P2) 측으로 연장될 수 있다. 신호 라인들(SGL) 각각은 표시부(P1)에서 연결부(P3)를 경유하여 회로부(P2)로 연장되어 복수 개의 신호패드들(DP-PD)에 연결될 수 있다. 도시하지는 않았으나, 복수 개의 신호패드들(DP-PD)은 표시패널(DP)과 구동칩(DC, 도 1a 참조)을 전기적으로 연결시키거나, 표시패널(DP)과 연성회로기판(미도시)을 전기적으로 연결시키는 것일 수 있다.
일 실시예의 표시패널(DP)에서, 신호 라인들(SGL) 중 일부는 서로 다른 층 상에 배치되는 부분을 포함할 수 있다. 신호 라인들(SGL) 중 서로 다른 층 상에 배치된 일부분은 표시 컨택홀들(CNT-D1, CNT-D2)을 통해 서로 접속될 수 있다. 표시 컨택홀들(CNT-D1, CNT-D2)은 연결부(P3)에 인접한 표시부(P1)에 정의된 제1 표시 컨택홀들(CNT-D1), 및 연결부(P3)에 인접한 회로부(P2)에 정의된 제2 표시 컨택홀들(CNT-D2)을 포함할 수 있다. 신호 라인들(SGL)은 연결부(P3)에 배치되는 연결 신호라인(SL-C)을 포함하고, 연결 신호라인(SL-C)은 신호 라인들(SGL) 중 나머지 부분과 서로 다른 층 상에 배치된 것일 수 있다. 연결 신호라인(SL-C)은 표시부(P1)에 배치되는 신호 라인들(SGL)의 일부와 제1 표시 컨택홀(CNT-D1)을 통해 연결되고, 회로부(P2)에 배치되는 신호 라인들(SGL)의 일부와 제2 표시 컨택홀(CNT-D2)을 통해 연결되는 것일 수 있다.
입력 컨택홀들(CNT-I1, CNT-I2)은 벤딩 영역(BA)에 인접한 제1 비벤딩 영역(NBA1)에 정의된 제1 입력 컨택홀들(CNT-I1) 및 벤딩 영역(BA)에 인접한 제2 비벤딩 영역(NBA2)에 정의된 제2 입력 컨택홀들(CNT-I2)을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 제1 단면도이다. 도 5는 본 발명의 일 실시예에 따른 표시장치의 제2 단면도이다. 도 4는 도 3에 도시된 하나의 화소(PX)에 대응하는 단면을 도시하였다. 도 5는 도 1a에 도시된 예비 표시장치(DD-P1)의 일 단면을 도시하였다. 도 5에서는 도 1a의 I-I'에 대응하는 단면을 절연층을 중심으로 도시하였다. 도 4 및 도 5에서는 절연층들을 명시적으로 도시하기 위해 실제 두께와 다르게 도시하였다. 실질적으로 "무기층"들은 "유기층"의 약 10% 내지 20%의 두께를 갖는다.
도 4에는 발광소자(LD) 및 화소회로(PC1)의 일부가 도시되었다. 제1 화소회로(PC1)를 대표하여 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 예시적으로 도시되었다. 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)를 모두 포함하는 화소회로(PC1)를 예시적으로 설명하나, 화소회로(PC1)는 복수 개의 실리콘 트랜지스터들(S-TFT)만을 포함하거나, 복수 개의 산화물 트랜지스터들(O-TFT)만을 포함할 수도 있다.
도 4를 참조하면 베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 금속을 포함할 수 있다. 제1 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 전원 전압을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
도 4에는 제1 반도체 패턴(SC1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SC1)이 더 배치될 수 있다. 제1 반도체 패턴(SC1)은 화소에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널영역(또는 액티브영역)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SC1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)은 단층뿐만 아니라 다층 구조를 가질 수도 있다. 후술하는 회로 소자층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 게이트(GT1)가 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 게이트(GT1)는 마스크일 수 있다. 제1 절연층(10) 상에 스토리지 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 미-도시되었으나, 평면 상에서 제1 전극(CE10)는 게이트(GT1)와 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 게이트(GT1)를 커버할 수 있다. 미-도시되었으나, 제2 절연층(20) 상에 게이트(GT1)와 중첩하는 상부전극이 배치될 수도 있다. 제2 절연층(20) 상에 제1 전극(CE10)와 중첩하는 제2 전극(CE20)이 배치될 수 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 본 발명의 일 실시예에서 제2 차폐전극(BMLb)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SC2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 도 4에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)을 커버할 수 있다. 본 발명의 일 실시예에서 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다.
제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 게이트(GT2)가 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 채널영역(AC2)에 중첩한다.
제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(60) 상에 데이터 라인(DL)이 배치될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2) 및 데이터 라인(DL)을 커버할 수 있다. 제3 연결 전극(CNE3)은 제7 절연층(70) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 제7 절연층(70)을 관통하는 컨택홀을 통해 제2 연결 전극(CNE2)에 접속될 수 있다. 제8 절연층(80)은 제7 절연층(70) 상에 배치되며, 제3 연결 전극(CNE3)을 커버할 수 있다. 제6 절연층(60) 내지 제8 절연층(80) 각각은 유기층일 수 있다.
본 실시예에서 제1 차폐전극(BMLa), 실리콘 트랜지스터(S-TFT)의 게이트(GT1), 제2 차폐전극(BMLb), 산화물 트랜지스터(O-TFT)의 게이트(GT2), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)를 포함하는 7개의 도전층을 포함하는 회로 소자층(120)을 예시적으로 도시하였다. 제1 내지 제7 도전층을 패터닝하여 제1 차폐전극(BMLa), 실리콘 트랜지스터(S-TFT)의 게이트(GT1), 제2 차폐전극(BMLb), 산화물 트랜지스터(O-TFT)의 게이트(GT2), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)이 대응하는 도전층으로부터 각각 형성된 것이다. 본 발명의 일 실시예에 따르면, 도전층의 개수는 변경될 수 있다. 회로 소자층(120)은 4개 내지 7개의 도전층을 포함할 수 있다.
발광소자(LD)는 애노드(AE1, 또는 제1 전극), 발광층(EL1), 및 캐소드(CE, 또는 제2 전극)을 포함할 수 있다. 캐소드(CE)는 복수 개의 화소들(PX, 도 3 참조)의 발광소자들에 공통으로 제공될 수 있다.
발광소자(LD)의 애노드(AE1)는 제8 절연층(80) 상에 배치될 수 있다. 애노드(AE1)는 투과성 전극, 반투과성 전극, 또는 반사 전극일 수 있다. 화소 정의막(PDL)은 제8 절연층(80) 상에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 애노드(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 애노드(AE1)의 일부분을 노출시키는 개구부(PDL-OP)가 정의될 수 있다.
도시되지 않았으나, 애노드(AE1)와 발광층(EL1) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL1)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 3 참조)에 공통으로 형성될 수 있다.
박막 봉지층(140)은 발광 소자층(130) 상에 배치될 수 있다. 박막 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 박막 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(ISL)는 표시패널(DP) 상에 배치될 수 있다. 입력센서(ISL)는 적어도 하나의 도전층과 적어도 하나의 절연층을 포함할 수 있다. 본 실시예에서 입력센서(ISL)는 제1 센서 절연층(210), 제1 도전층(220), 제2 센서 절연층(230), 제2 도전층(240) 및 제3 센서 절연층(250)을 포함할 수 있다.
제1 센서 절연층(210)은 표시패널(DP) 상에 직접 배치될 수 있다. 제1 센서 절연층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 적어도 어느 하나를 포함하는 무기층을 포함할 수 있다. 제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인은 제2 센서 절연층(230)을 관통하는 컨택홀을 통해 연결될 수도 있고, 연결되지 않을 수도 있다. 입력센서(ISL)으로 형성하는 센서의 종류에 따라 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인의 연결관계는 결정될 수 있다.
단층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnOx), 또는 인듐아연주석산화물(IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제2 센서 절연층(230)은 제1 도전층(220)을 커버한다. 제2 센서 절연층(230)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층을 포함할 수 있다. 제3 센서 절연층(250)은 제2 도전층(240)을 커버한다. 제3 센서 절연층(250)은 유기층을 포함할 수 있다.
도 5를 참조하면, 베이스층(110) 상에 무기층들(10br, 10bf, 10 내지 50)이 배치된다. 무기층들(10br, 10bf, 10 내지 50)은 배리어층(10br), 버퍼층(10bf), 제1 절연층(10) 내지 제5 절연층(50)을 포함할 수 있다. 무기층들(10br, 10bf, 10 내지 50)은 표시부(P1) 및 회로부(P2)에 중첩한다. 무기층들(10br, 10bf, 10 내지 50)은 연결부(P3)에는 배치되지 않을 수 있다. 무기층들(10br, 10bf, 10 내지 50)에는 연결부(P3)에 대응하는 개구부가 정의될 수 있다. 연결부(P3)에 대응하는 개구부는 제2 방향(DR2)으로 연장된다. 한편, 도 5에 도시된 바와 달리, 무기층들(10br, 10bf, 10 내지 50)은 회로부(P2)에 배치되지 않을 수 있다.
무기층들(10br, 10bf, 10 내지 50) 상에 유기층들(60, 70, 80, PDL)이 배치된다. 유기층들(60, 70, 80, PDL)은 제6 절연층(60) 내지 제8 절연층(80) 및 화소 정의막(PDL)을 포함할 수 있다.
무기층인 입력센서(ISL)의 제1 센서 절연층(210)과 제2 센서 절연층(230)은 표시부(P1)에 중첩한다. 한편, 도 5에 도시된 바와 같이, 유기층들(60, 70, 80, PDL), 제1 센서 절연층(210) 및 제2 센서 절연층(230) 각각은 연결부(P3) 및 회로부(P2)에는 중첩하지 않을 수 있다. 다만, 이에 제한되지 않고 유기층들(60, 70, 80, PDL), 제1 센서 절연층(210) 및 제2 센서 절연층(230) 중 적어도 일부는 회로부(P2)의 일부에 중첩하도록 배치될 수도 있다.
입력센서(ISL) 상에는 유기 커버층(OC)이 배치될 수 있다. 유기 커버층(OC)은 하부에 배치된 입력센서(ISL) 및 표시패널(DP) 구성을 커버하도록 배치될 수 있다. 일 실시예에서, 유기 커버층(OC)은 표시부(P1) 및 연결부(P3)에 중첩할 수 있다. 유기 커버층(OC)은 회로부(P2)의 적어도 일부와 중첩할 수 있다. 유기 커버층(OC)은 무기층들(10br, 10bf, 10 내지 50) 중 연결부(P3)에 대응하도록 정의된 개구부를 채우도록 배치될 수 있다. 유기 커버층(OC)의 상면은 평탄면으로 제공될 수 있다. 즉, 유기 커버층(OC)은 베이스층(110)의 상면과 평행한 상면을 포함할 수 있다. 유기 커버층(OC)의 상면은 제1 방향(DR1) 및 제2 방향(DR2) 각각과 평행한 평행면일 수 있다.
베이스층(110)에는 연결부(P3)에 대응하는 베이스 개구부(110-OP)가 정의될 수 있다. 일 실시예의 예비 표시장치(DD-P1)에서는 연결부(P3)에 중첩하는 베이스 개구부(110-OP)가 정의되어, 후술하는 중간영역 벤딩단계에서 연결 신호라인들이 작은 곡률로 벤딩되어 접속될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 표시장치의 제조 단계 중의 일 상태의 단면도이다. 도 6b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다. 도 6a에서는 도 6b에 도시된 표시장치(DD)를 제조하기 위한 예비 표시장치(DD-P1)의 일 상태를 도시하였다. 한편, 도 6a 및 도 6b에서는 설명의 편의를 위해, 회로 소자층(120), 발광 소자층(130), 박막 봉지층(140) 및 입력센서(ISL)의 형상을 간략하게 도시하였다.
도 6a를 참조하면, 일 실시예의 예비 표시장치(DD-P1)에서 베이스층(110)은 표시부(P1)에 위치하는 표시부 베이스층(110-1)과, 회로부(P2)에 위치하는 회로부 베이스층(110-2)을 포함한다. 표시부 베이스층(110-1)과 회로부 베이스층(110-2) 사이에는 베이스 개구부(110-OP)가 정의될 수 있다. 베이스 개구부(110-OP)는 연결부(P3)에 중첩하도록 정의될 수 있다.
표시부 베이스층(110-1) 및 회로부 베이스층(110-2) 각각은 복수의 유기층을 포함할 수 있다. 일 실시에에서, 표시부 베이스층(110-1) 및 회로부 베이스층(110-2) 각각은 2개의 유기층들 사이에 배치된 무기층을 포함할 수 있다. 표시부 베이스층(110-1)은 제1 베이스층(110-11), 제1 중간층(110-1C), 및 제1 추가 베이스층(110-12)을 포함할 수 있다. 회로부 베이스층(110-2)은 제2 베이스층(110-21), 제2 중간층(110-2C), 및 제2 추가 베이스층(110-22)을 포함할 수 있다. 표시부 베이스층(110-1) 및 회로부 베이스층(110-2) 각각에 포함된 복수의 유기층 각각은 예를 들어, 폴리이미드(PI) 층일 수 있다.
예비 표시장치(DD-P1)는 표시부 베이스층(110-1) 및 회로부 베이스층(110-2) 각각의 상부에 배치되는 예비 연결 신호라인(SL-CP)을 포함할 수 있다. 예비 연결 신호라인(SL-CP)은 표시부(P1), 회로부(P2) 및 연결부(P3) 각각에 중첩할 수 있다. 한편, 예비 연결 신호라인(SL-CP)은 도 3에 도시된 연결 신호라인(SL-C)에 대응하는 것일 수 있다. 도시되지는 않았으나, 예비 연결 신호라인(SL-CP)은 회로 소자층(120)에 포함된 신호라인 중 일부와 컨택홀을 통해 연결될 수 있다.
일 실시예의 예비 표시장치(DD-P1)에서, 예비 연결 신호라인(SL-CP)의 적어도 일부는 예비 유기 커버층(OC-P)에 의해 커버될 수 있다. 예비 유기 커버층(OC-P)은 표시부(P1), 연결부(P3) 및 회로부(P2) 각각에 중첩할 수 있다. 예비 유기 커버층(OC-P)은 표시부(P1) 중 화소(PX, 도 3 참조)가 배치되는 영역, 즉, 표시영역(DA, 도 3 참조)에 중첩하도록 배치될 수 있다. 예비 유기 커버층(OC-P)은 회로 소자층(120), 발광 소자층(130), 박막 봉지층(140) 및 입력센서(ISL)가 배치된 영역과, 예비 연결 신호라인(SL-CP)이 배치된 영역 중 일부를 커버하여, 두께 차이로 인해 발생한 단차를 제거하는 구성일 수 있다. 또한, 예비 유기 커버층(OC-P)은 베이스 개구부(110-OP)가 정의된 연결부(P3)에 중첩하는 예비 연결 신호라인(SL-CP)이 지지되도록 베이스면을 제공하는 구성일 수 있다. 일 실시예에서, 예비 연결 신호라인(SL-CP) 중 적어도 일부는 예비 유기 커버층(OC-P)과 접촉할 수 있다.
도 6b를 참조하면, 일 실시예의 표시장치(DD)에서는 표시부(P1) 아래에 회로부(P2)의 적어도 일부가 배치될 수 있다. 표시부(P1)에는 전술한 표시부 베이스층(110-1)이 위치하고, 표시부 베이스층(110-1) 상에는 순차적으로 회로 소자층(120), 발광 소자층(130), 박막 봉지층(140) 및 입력센서(ISL)가 배치될 수 있다.
회로부(P2)는 도 6a에 도시된 상태를 기준으로 뒤집어진 형상으로 표시부(P1)의 아래에 배치될 수 있다. 일 실시예의 표시장치(DD)에서는 표시부 베이스층(110-1) 아래에 회로부 베이스층(110-2)이 도 6a에 도시된 상태에서 뒤집어진 상태로 배치될 수 있다. 표시부 베이스층(110-1)은 제1 베이스층(110-11), 제1 베이스층(110-11) 상에 배치된 제1 중간층(110-1C), 및 제1 중간층(110-1C) 상에 배치된 제1 추가 베이스층(110-12)을 포함할 수 있다. 회로부 베이스층(110-2)은 제2 베이스층(110-21), 제2 베이스층(110-21) 아래에 배치된 제2 중간층(110-2C), 및 제2 중간층(110-2C) 아래에 배치된 제2 추가 베이스층(110-22)을 포함할 수 있다. 제1 베이스층(110-11)의 아래에는 제2 베이스층(110-21)이 인접하게 배치될 수 있다.
일 실시예의 표시장치(DD)에서는 제1 방향(DR1)을 따라 표시부(P1)에 인접하게 배치되는 제1 연결부(P3-1)와, 제1 방향(DR1)을 따라 회로부(P2)에 인접하게 배치되는 제2 연결부(P3-2)를 포함할 수 있다. 제1 연결부(P3-1) 및 제2 연결부(P3-2)는 평면상에서 적어도 일부가 서로 중첩할 수 있다.
일 실시예의 표시장치(DD)는 일부가 표시부 베이스층(110-1) 상에 배치되고, 제1 방향(DR1)으로 연장된 제1 연결 신호라인(SL-C1)과, 일부가 회로부 베이스층(110-2) 아래에 배치되고, 제1 방향(DR1)으로 연장된 제2 연결 신호라인(SL-C2)을 포함한다. 제1 연결 신호라인(SL-C1) 및 제2 연결 신호라인(SL-C2) 각각은 전술한 예비 표시장치(DD-P1)에 포함된 예비 연결 신호라인(SL-CP)으로부터 유래된 신호라인들일 수 있다. 제1 연결 신호라인(SL-C1) 및 제2 연결 신호라인(SL-C2) 각각은 표시장치의 제조 공정 단계에서 예비 연결 신호라인(SL-CP)의 일부가 벤딩된 후 절단되어 형성되는 것일 수 있다. 제1 연결 신호라인(SL-C1) 및 제2 연결 신호라인(SL-C2)은 적어도 일부가 평면상에서 중첩하도록 배치될 수 있다. 제2 연결 신호라인(SL-C2)은 제1 연결 신호라인(SL-C1)의 아래에 배치될 수 있다. 제1 연결 신호라인(SL-C1)의 일부는 제2 연결 신호라인(SL-C2)의 일부와 접속될 수 있다.
제1 연결 신호라인(SL-C1)은 제1-1 부분(SL-C11) 및 제1-2 부분(SL-C12)을 포함한다. 제1-1 부분(SL-C11)은 제1 연결 신호라인(SL-C1) 중 표시부(P1)에 위치하는 부분으로, 표시부 베이스층(110-1)과 평면상에서 중첩하는 부분일 수 있다. 제1-2 부분(SL-C12)은 제1 연결 신호라인(SL-C1) 중 제1 연결부(P3-1)에 위치하는 부분으로, 표시부 베이스층(110-1)과 비중첩하는 부분일 수 있다.
제2 연결 신호라인(SL-C2)은 제2-1 부분(SL-C21) 및 제2-2 부분(SL-C22)을 포함한다. 제2-1 부분(SL-C21)은 제2 연결 신호라인(SL-C2) 중 회로부(P2)에 위치하는 부분으로, 회로부 베이스층(110-2)과 평면상에서 중첩하는 부분일 수 있다. 제2-2 부분(SL-C22)은 제2 연결 신호라인(SL-C2) 중 제2 연결부(P3-2)에 위치하는 부분으로, 회로부 베이스층(110-2)과 비중첩하는 부분일 수 있다.
제1 연결 신호라인(SL-C1)의 제1-2 부분(SL-C12)과 제2 연결 신호라인(SL-C2)의 제2-2 부분(SL-C22)은 서로 접속되는 부분으로, 평면상에서 제2-2 부분(SL-C22)은 제1-2 부분(SL-C12)의 적어도 일부와 중첩할 수 있다. 제1-2 부분(SL-C12) 및 제2-2 부분(SL-C22)은 서로 전기적으로 연결될 수 있다. 일 실시예에서, 제1-2 부분(SL-C12) 및 제2-2 부분(SL-C22)은 서로 접촉하거나, 또는, 전도성 매개체를 사이에 두고 서로 인접하게 배치될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 제1-2 부분(SL-C12) 및 제2-2 부분(SL-C22) 사이에는 전도성 접착층(ACF)이 제공되어, 제1-2 부분(SL-C12) 및 제2-2 부분(SL-C22)이 서로 전기적으로 연결되는 것일 수 있다. 전도성 접착층(ACF)은 예를 들어, 이방성 도전 필름(Anisotropic Conductive Film)일 수 있다. 전도성 접착층(ACF)은 접착력을 제공하는 접착 베이스 물질과, 접착 베이스 물질에 분산된 복수 개의 도전볼들을 포함할 수 있다. 제1-2 부분(SL-C12) 및 제2-2 부분(SL-C22)은 전도성 접착층(ACF)에 포함된 복수 개의 도전볼들에 의해 서로 전기적으로 연결되는 것일 수 있다. 다만 실시예가 이에 한정되는 것은 아니며, 일 실시예에서, 제1-2 부분(SL-C12) 및 제2-2 부분(SL-C22)은 초음파 본딩을 통해 서로 접합되어, 전기적으로 연결되는 것일 수도 있다.
일 실시예의 표시장치(DD)는 제1 연결 신호라인(SL-C1) 및 제2 연결 신호라인(SL-C2) 각각의 적어도 일부를 커버하는 유기 커버층(OC)을 포함할 수 있다. 유기 커버층(OC)은 제1 연결 신호라인(SL-C1)을 커버하는 제1 유기 커버층(OC1), 및 제2 연결 신호라인(SL-C2)의 적어도 일부를 커버하는 제2 유기 커버층(OC2)을 포함할 수 있다. 제1 유기 커버층(OC1) 및 제2 유기 커버층(OC2) 각각은 전술한 예비 표시장치(DD-P1)에 포함된 예비 유기 커버층(OC-P)으로부터 유래된 유기층들일 수 있다. 제1 유기 커버층(OC1) 및 제2 유기 커버층(OC2) 각각은 표시장치의 제조 공정 단계에서 예비 유기 커버층(OC-P)의 일부가 벤딩된 후 절단되어 형성되는 것일 수 있다.
제1 유기 커버층(OC1)은 표시부(P1) 및 제1 연결부(P3-1)에 위치할 수 있다. 제1 유기 커버층(OC1)은 제1 연결 신호라인(SL-C1)의 제1-1 부분(SL-C11) 및 제1-2 부분(SL-C12)을 커버할 수 있다. 제1 유기 커버층(OC1)은 전술한 예비 유기 커버층(OC-P)에 대한 설명에서와 같이, 표시영역(DA, 도 3 참조)에 중첩하도록 배치될 수 있다. 제1 유기 커버층(OC1)은 표시영역(DA, 도 3 참조)의 적어도 일부 상에 배치될 수 있다. 제1 유기 커버층(OC1)은 제1 연결 신호라인(SL-C1)의 상면에 접촉하는 것일 수 있다. 제1 유기 커버층(OC1)의 상면은 평탄면으로 제공될 수 있다. 즉, 제1 유기 커버층(OC1)은 표시부 베이스층(110-1)의 상면과 평행한 상면을 포함할 수 있다.
제2 유기 커버층(OC2)은 회로부(P2)의 일부 및 제2 연결부(P3-2)에 위치할 수 있다. 제2 유기 커버층(OC2)은 제2 연결 신호라인(SL-C2)의 제2-2 부분(SL-C22)과, 제2-1 부분(SL-C21)의 일부를 커버할 수 있다. 다만, 이에 한정되지 않고, 도 5b에 도시된 바와 달리 제2 유기 커버층(OC2)은 회로부(P2)에는 중첩하지 않도록 배치될 수도 있다. 즉, 제2 유기 커버층(OC2)은 제2-2 부분(SL-C22)만을 커버하고, 제2-1 부분(SL-C21)은 커버하지 않을 수 있다. 제2 유기 커버층(OC2)은 제2 연결 신호라인(SL-C2)의 하면에 접촉하는 것일 수 있다. 제2 유기 커버층(OC2)은 제2 연결 신호라인(SL-C2)의 일부인 제2-2 부분(SL-C22)의 하면에 접촉하는 것일 수 있다.
제1 유기 커버층(OC1) 및 제2 유기 커버층(OC2)은 서로 이격되어 배치될 수 있다. 도 6b에 도시된 바와 같이, 제1 유기 커버층(OC1) 및 제2 유기 커버층(OC2)은 제1 연결 신호라인(SL-C1) 및 제2 연결 신호라인(SL-C2)을 사이에 두고 제3 방향(DR3)으로 서로 이격된 것일 수 있다. 제1 유기 커버층(OC1) 및 제2 유기 커버층(OC2) 사이에는 제1 연결 신호라인(SL-C1), 전도성 접착층(ACF), 및 제2 연결 신호라인(SL-C2)이 순차적으로 배치될 수 있다. 제1 유기 커버층(OC1) 및 제2 유기 커버층(OC2)은 서로 접촉하지 않을 수 있다.
일 실시예의 표시장치(DD)에서, 유기 커버층(OC)과, 제1 연결 신호라인(SL-C1) 및 제2 연결 신호라인(SL-C2) 각각의 일 측면은 서로 정렬된 형상을 가질 수 있다. 일 실시예에서, 도 6b에 도시된 바와 같이, 제1 방향(DR1)을 기준으로 끝단에 해당하는 제1 연결 신호라인(SL-C1)의 일 측면(SL-C1S), 제2 연결 신호라인(SL-C2)의 일 측면(SL-C2S), 제1 유기 커버층(OC1)의 일 측면(OC1-S), 및 제2 유기 커버층(OC2)의 일 측면(OC2-S) 각각은 서로 정렬되어, 제3 방향(DR3)을 따라 나란한 하나의 측면으로 정의될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 표시장치의 제조 단계 중의 일 상태의 단면도이다. 도 7b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다. 도 7a 및 도 7b에서는 도 6a 및 도 6b에 도시된 실시예와 다른 실시예의 예비 표시장치(DD-P1') 및 표시장치(DD')에 대하여 도시하였다. 이하, 앞서 설명한 구성과 동일한 구성에 대해서는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 7a를 참조하면, 일 실시예의 예비 표시장치(DD-P1')에서는 도 6a에 도시된 것과 달리, 표시부 베이스층(110-1')과 회로부 베이스층(110-2') 각각에 포함된 복수의 유기층 중 일부에만 베이스 개구부(110-OP2)가 정의될 수 있다. 일 실시예에서, 표시부 베이스층(110-1')은 제1 베이스층(110-11'), 제1 중간층(110-1C'), 및 제1 추가 베이스층(110-12')을 포함하고, 회로부 베이스층(110-2')은 제2 베이스층(110-21'), 제2 중간층(110-2C'), 및 제2 추가 베이스층(110-22')을 포함하고, 베이스 개구부(110-OP2)는 제1 베이스층(110-11')과 제2 베이스층(110-21') 사이에 정의될 수 있다. 베이스 개구부(110-OP2)는 연결부(P3)에 중첩하도록 정의될 수 있다. 제1 중간층(110-1C') 및 제2 중간층(110-2C')과, 제1 추가 베이스층(110-12') 및 제2 추가 베이스층(110-22') 각각의 사이에는 베이스 개구부가 정의되지 않을 수 있다. 도 7a에 도시된 바와 같이, 제1 중간층(110-1C') 및 제2 중간층(110-2C')은 서로 연결되어 하나의 예비 중간층(110-CP)으로 제공될 수 있다. 제1 추가 베이스층(110-12') 및 제2 추가 베이스층(110-22')은 제1 컨택홀(110-CN1) 및 제2 컨택홀(110-CN2)이 정의된 부분을 제외하고는, 서로 연결되어 하나의 유기층으로 제공될 수 있다. 한편, 제1 중간층(110-1C') 및 제2 중간층(110-2C') 각각은 전도성 물질을 포함할 수 있다. 예비 중간층(110-CP)은 전도성 물질을 포함할 수 있다. 예를 들어, 예비 중간층(110-CP)은 금속 물질을 포함할 수 있다.
제1 추가 베이스층(110-12') 및 제2 추가 베이스층(110-22') 각각에는 컨택홀(110-CN1, 110-CN2)이 정의될 수 있다. 제1 추가 베이스층(110-12')에는 제1 컨택홀(110-CN1)이 정의되고, 제2 추가 베이스층(110-12')에는 제2 컨택홀(110-CN2)이 정의될 수 있다. 제1 컨택홀(110-CN1) 및 제2 컨택홀(110-CN2) 각각은 연결부(P3)에 중첩하도록 정의될 수 있다. 제1 추가 베이스층(110-12')에 정의된 제1 컨택홀(110-CN1)에 의해, 제1 연결 신호라인(SL-C1')은 예비 중간층(110-CP)에 접속될 수 있다. 제2 추가 베이스층(110-22')에 정의된 제2 컨택홀(110-CN2)에 의해, 제2 연결 신호라인(SL-C2')은 예비 중간층(110-CP)에 접속될 수 있다.
한편, 제1 연결 신호라인(SL-C1') 중 제1 컨택홀(110-CN1)에 의해 예비 중간층(110-CP)에 접속된 부분은 커버패턴(CVP)에 의해 커버될 수 있다. 커버패턴(CVP)은 전술한 회로 소자층(120) 및 발광 소자층(130)에 포함된 복수의 절연층 중 적어도 어느 하나와 동일한 공정으로 형성되며, 동일한 물질을 포함할 수 있다. 제2 연결 신호라인(SL-C2') 중 제2 컨택홀(110-CN2)에 의해 예비 중간층(110-CP)에 접속된 부분은 예비 유기 커버층(OC-P)에 의해 커버될 수 있다. 한편, 커버패턴(CVP)은 생략될 수 있으며, 제1 연결 신호라인(SL-C1') 중 제1 컨택홀(110-CN1)에 의해 예비 중간층(110-CP)에 접속된 부분 또한 예비 유기 커버층(OC-P)에 의해 커버될 수 있다.
도 7b를 참조하면, 일 실시예의 표시장치(DD')에서 제1 연결 신호라인(SL-C1')은 제1 컨택홀(110-CN1)에 의해 제1 중간층(110-1C')에 접속되고, 제2 연결 신호라인(SL-C2')은 제2 컨택홀(110-CN2)에 의해 제2 중간층(110-2C')에 전기적으로 연결될 수 있다. 한편, 제1 중간층(110-1C') 및 제2 중간층(110-2C') 각각은 전술한 예비 표시장치(DD-P1')에 포함된 예비 중간층(110-CP)으로부터 유래된 도전성층일 수 있다. 제1 중간층(110-1C') 및 제2 중간층(110-2C') 각각은 표시장치의 제조 공정 단계에서 예비 중간층(110-CP)의 일부가 벤딩된 후 절단되어 형성되는 것일 수 있다.
제1 추가 베이스층(110-12') 상에는 제1 연결 신호라인(SL-C1')의 제1-1 부분(SL-C11') 및 제1-2 부분(SL-C12')이 배치될 수 있다. 제1 컨택홀(110-CN1)은 제1-2 부분(SL-C12')에 중첩하는 부분에 정의될 수 있다.
제2 추가 베이스층(110-22') 아래에는 제2 연결 신호라인(SL-C2')의 제2-1 부분(SL-C21') 및 제2-2 부분(SL-C22')이 배치될 수 있다. 제2 컨택홀(110-CN2)은 제2-2 부분(SL-C22')에 중첩하는 부분에 정의될 수 있다.
제1 중간층(110-1C') 및 제2 중간층(110-2C')은 서로 전기적으로 연결될 수 있다. 일 부분에서, 제1 중간층(110-1C') 및 제2 중간층(110-2C')은 서로 접촉하는 구조를 가질 수 있다. 도 7b에 도시된 바와 같이, 제1 중간층(110-1C') 및 제2 중간층(110-2C')은 제1 연결부(P3-1) 및 제2 연결부(P3-2)에 대응하는 부분에서 서로 접촉하는 구조를 가질 수 있다. 한편, 도시하지는 않았으나, 제1 중간층(110-1C') 및 제2 중간층(110-2C')은 전도성 매개체를 사이에 두고 서로 인접하게 배치될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 표시장치의 제조방법을 나타낸 순서도이다. 도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 표시장치의 제조방법의 각 단계를 순차적으로 나타낸 단면도들이다. 도 9a 내지 도 9d에서는 도 6b에 도시된 일 실시예의 표시장치(DD)를 제조하는 방법의 각 단계를 순차적으로 나타내었다.
도 8을 참조하면, 일 실시예의 표시장치 제조방법은 예비 베이스층 및 예비 연결 신호라인을 포함하는 예비 표시장치를 제공하는 단계(S100), 예비 베이스층의 일부를 제거하여 베이스 개구부를 형성하는 단계(S200), 예비 연결 신호라인 중 일부를 벤딩시켜 상부 연결 신호라인 및 하부 연결 신호라인을 형성하는 단계(S300), 상부 연결 신호라인 및 하부 연결 신호라인을 전기적으로 연결시키는 단계(S400), 및 상부 연결 신호라인 및 하부 연결 신호라인 중 일부를 제거하는 단계(S500)를 포함한다.
도 8 및 도 9a를 참조하면, 예비 표시장치(DD-P0)는 예비 베이스층(110-P)과, 예비 베이스층(110-P) 상에 배치된 예비 연결 신호라인(SL-CP)을 포함한다. 예비 베이스층(110-P)은 제1 층(110-P1), 제2 층(110-P2), 및 이들 사이에 배치된 중간층(110-PC)을 포함할 수 있다. 제1 층(110-P1) 및 제2 층(110-P2) 각각은 유기물을 포함할 수 있다. 제1 층(110-P1) 및 제2 층(110-P2) 각각은 예를 들어, 폴리이미드를 포함할 수 있다. 중간층(110-PC)은 무기물을 포함할 수 있다. 중간층(110-PC)은 예를 들어, 전도성 금속을 포함할 수 있다.
예비 베이스층(110-P)은 표시부(P1), 회로부(P2) 및 연결부(P3) 각각에 중첩하도록 제공될 수 있다. 즉, 예비 베이스층(110-P)은 표시부(P1)에 대응하는 제1 영역, 연결부(P3)에 대응하는 중간영역, 회로부(P2)에 대응하는 제2 영역에 중첩하도록 제공될 수 있다. 예비 연결 신호라인(SL-CP)은 표시부(P1)의 일부, 회로부(P2) 및 연결부(P3) 각각에 중첩하도록 제공될 수 있다.
예비 표시장치(DD-P0)에서, 예비 베이스층(110-P) 중 표시부(P1)에 대응하는 위치 상에는 회로 소자층(120), 발광 소자층(130), 박막 봉지층(140) 및 입력센서(ISL)가 제공될 수 있다. 예비 표시장치(DD-P0)에는 표시부(P1)에 포함된 회로 소자층(120), 발광 소자층(130), 박막 봉지층(140) 및 입력센서(ISL) 각각을 커버하고, 표시부(P1), 연결부(P3) 및 회로부(P2)의 적어도 일부에 중첩하는 예비 유기 커버층(OC-P)이 제공될 수 있다. 예비 유기 커버층(OC-P)은 예를 들어, 잉크젯 프린팅 방법을 통해 형성될 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 예비 베이스층(110-P) 중 연결부(P3)에 대응하는 부분이 제거되어, 베이스 개구부(110-OP)가 형성된다. 베이스 개구부(110-OP)가 형성됨에 따라, 베이스층(110)은 베이스 개구부(110-OP)를 사이에 두고 이격된 표시부 베이스층(110-1)과, 회로부 베이스층(110-2)으로 구분될 수 있다. 베이스 개구부(110-OP)는 예를 들어, 레이저 공정을 통해 형성될 수 있다. 베이스 개구부(110-OP)는 예비 베이스층(110-P)의 하부에서 레이저를 조사하여 연결부(P3)에 대응하는 부분을 제거함에 따라 형성될 수 있다.
표시부 베이스층(110-1)은 표시부(P1)에 위치하고, 회로부 베이스층(110-2)은 회로부(P2)에 위치할 수 있다. 표시부 베이스층(110-1) 및 회로부 베이스층(110-2) 각각은 2개의 유기층들 사이에 배치된 무기층을 포함할 수 있다. 표시부 베이스층(110-1)은 제1 베이스층(110-11), 제1 중간층(110-1C), 및 제1 추가 베이스층(110-12)을 포함할 수 있다. 회로부 베이스층(110-2)은 제2 베이스층(110-21), 제2 중간층(110-2C), 및 제2 추가 베이스층(110-22)을 포함할 수 있다.
도 8, 도 9b 및 도 9c를 참조하면, 일 실시예의 표시장치 제조방법은 베이스 개구부(110-OP)를 형성한 후, 예비 연결 신호라인(SL-CP)을 벤딩시켜, 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)이 평면상에서 중첩하도록 하는 단계를 포함한다. 예비 연결 신호라인(SL-CP)은 작은 곡률로 벤딩되어, 상부 연결 신호라인(SL-CPU) 및 하부 연결 신호라인(SL-CPB)이 제3 방향(DR3)을 따라 인접하도록 배치될 수 있다. 한편, 예비 연결 신호라인(SL-CP)을 벤딩시키는 단계에서, 예비 연결 신호라인(SL-CP)을 커버하도록 배치된 예비 유기 커버층(OC-P) 또한 벤딩될 수 있다. 벤딩된 예비 유기 커버층(OC-P2)은 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB) 모두를 커버하도록 배치될 수 있다.
일 실시예의 표시장치 제조방법은 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)이 평면상에서 중첩하도록 벤딩시킨 이후, 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)을 전기적으로 연결시키는 단계를 포함한다. 일 실시예에서, 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)은 서로 접촉하거나, 또는, 전도성 매개체를 사이에 두고 전기적으로 연결될 수 있다. 예를 들어, 도 9c에 도시된 바와 같이, 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB) 사이에는 전도성 접착층(ACF)이 제공되어, 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)이 전기적으로 연결되는 것일 수 있다.
보다 구체적으로 살펴보면, 전도성 접착층(ACF)은 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)이 평면상에서 중첩하도록 벤딩되기 이전에, 예비 연결 신호라인(SL-CP)의 하면 중 일부에 전도성 접착 물질을 도포하여 형성되는 것일 수 있다. 일 실시예에서, 전도성 접착 물질은 예비 연결 신호라인(SL-CP) 중 연결부(P3)에 대응하는 하면 일부에 도포될 수 있다.
전도성 접착 물질이 예비 연결 신호라인(SL-CP)의 하면 일부에 도포된 이후, 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)이 평면상에서 중첩하도록 벤딩됨에 따라, 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)은 전도성 접착 물질을 사이에 두고 마주하도록 배치될 수 있다. 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)은 전도성 접착 물질에 포함된 접착 베이스 물질에 의해 접착되는 한편, 전도성 접착 물질에 포함된 복수 개의 도전볼들에 의해 서로 전기적으로 연결되는 것일 수 있다. 한편, 상부 연결 신호라인(SL-CPU)과 하부 연결 신호라인(SL-CPB)이 평면상에서 중첩하도록 벤딩된 이후, 전도성 접착 물질이 열 또는 광에 의해 경화되어 전도성 접착층(ACF)이 형성되는 것일 수 있다. 일 실시예에서, 열 또는 광 경화 공정에 의해 전도성 접착 물질에 포함된 접착 베이스 물질이 경화되어 전도성 접착층(ACF)이 형성되는 것일 수 있다.
도 8, 도 9c 및 도 9d를 참조하면, 일 실시예의 표시장치 제조방법은 상부 연결 신호라인(SL-CPU) 및 하부 연결 신호라인(SL-CPB)을 전기적으로 연결시키는 단계 이후에, 상부 연결 신호라인(SL-CPU) 및 하부 연결 신호라인(SL-CPB)의 일부를 절단하여 제거하는 단계를 더 포함할 수 있다. 일 실시예의 표시장치 제조방법에서, 상부 연결 신호라인(SL-CPU) 및 하부 연결 신호라인(SL-CPB) 각각에 중첩하도록 정의된 커팅 라인(CL)을 따라, 레이저를 조사하여 상부 연결 신호라인(SL-CPU) 및 하부 연결 신호라인(SL-CPB)의 일부가 제거될 수 있다.
상부 연결 신호라인(SL-CPU) 및 하부 연결 신호라인(SL-CPB)의 일부를 절단하는 단계에서, 벤딩된 예비 유기 커버층(OC-P2) 또한 함께 절단될 수 있다. 이에 따라, 표시장치(DD)에 포함된 제1 연결 신호라인(SL-C1)의 일 측면(SL-C1S), 제2 연결 신호라인(SL-C2)의 일 측면(SL-C2S), 제1 유기 커버층(OC1)의 일 측면(OC1-S), 및 제2 유기 커버층(OC2)의 일 측면(OC2-S) 각각은 서로 정렬되어, 제3 방향(DR3)을 따라 나란한 하나의 측면으로 정의될 수 있다.
상부 연결 신호라인(SL-CPU) 및 하부 연결 신호라인(SL-CPB)의 일부를 절단하는 단계에서, 전도성 접착층(ACF)의 일부가 함께 절단될 수 있다. 일 실시예에서, 전도성 접착층(ACF) 중 커팅 라인(CL) 외곽에 배치된 부분이 함께 절단될 수 있다. 구체적으로, 상부 연결 신호라인(SL-CPU) 및 하부 연결 신호라인(SL-CPB)의 절단된 일부에 중첩하는 전도성 접착층(ACF) 일부분이 절단될 수 있다. 이에 따라, 표시장치(DD)에 포함된 제1 연결 신호라인(SL-C1)의 일 측면(SL-C1S), 제2 연결 신호라인(SL-C2)의 일 측면(SL-C2S), 제1 유기 커버층(OC1)의 일 측면(OC1-S), 제2 유기 커버층(OC2)의 일 측면(OC2-S), 및 전도성 접착층(ACF)의 일 측면이 서로 정렬되어, 도 9d에 도시된 바와 같이 제3 방향(DR3)을 따라 나란한 하나의 측면으로 정의될 수 있다.
일 실시예에 따른 표시장치 제조방법에서는 중간영역에 대응하는 부분의 베이스층을 제거하여 베이스 개구부를 형성한 후, 베이스층 상에 배치되는 신호라인을 벤딩시키고, 벤딩된 신호라인 중 상부에 배치된 신호라인과 하부에 배치된 신호라인을 전기적으로 연결시키는 단계를 포함한다. 또한, 전기적으로 연결된 신호라인 중 불필요한 일부를 절단하여 제거하는 단계를 포함한다. 이에 따라, 일 실시예의 표시장치 제조방법에 의해 제조된 표시장치는 데드스페이스(Dead space)가 감소될 수 있다.
베이스층을 제거하여 베이스 개구부를 형성하는 공정이 포함되지 않은 종래의 표시장치에서는, 베이스층의 일부를 벤딩시킴에 따라 회로기판 등이 연결되는 회로부를 표시부의 배면 아래에 배치하는 방법으로 표시장치의 데드스페이스를 감소시켰다. 다만, 베이스층이 벤딩되는 곡률에 한계가 있어, 벤딩된 베이스층 구조가 차지하는 데드스페이스가 발생하였고, 벤딩시 베이스층에 가해지는 인장 및 압축 등의 변형에 의해, 베이스층 상에 배치되는 금속 신호라인에 크랙이 발생할 수 있었다. 일 실시예의 표시장치에서는 중간영역에 대응하는 부분의 베이스층을 제거함에 따라, 베이스층이 아닌 금속 신호라인이 직접 벤딩되므로, 벤딩되는 구조가 차지하는 데드스페이스가 감소될 수 있다. 또한, 벤딩시 베이스층에 가해지는 스트레스가 발생하지 않으므로, 금속 신호라인에 크랙이 발생하는 등의 불량이 방지될 수 있다. 일 실시예의 표시장치 제조방법에서는 전기적으로 연결된 신호라인 중 불필요한 일부는 절단되므로, 표시장치의 데드스페이스가 더욱 감소될 수 있다. 따라서, 일 실시예의 표시장치 제조방법에 의해 제조된 표시장치는 데드스페이스가 최소화 되며, 불량 발생이 방지되어 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DD: 표시장치 DP: 표시 패널
110: 베이스층 110-1: 제1 베이스층
110-2: 제2 베이스층 SL-C1: 제1 연결 신호라인
SL-C2: 제2 연결 신호라인 OC: 유기 커버층

Claims (20)

  1. 화소가 배치되는 표시영역이 정의되는 제1 베이스층;
    적어도 일부가 상기 제1 베이스층 아래에 배치되는 제2 베이스층;
    일부가 상기 제1 베이스층 상에 배치되고, 제1 방향으로 연장되는 제1 연결 신호라인; 및
    일부가 상기 제2 베이스층 아래에 배치되고, 상기 제1 방향으로 연장되는 제2 연결 신호라인을 포함하고,
    상기 제1 연결 신호라인은
    상기 제1 베이스층과 평면상에서 중첩하는 제1-1 부분; 및
    상기 제1 베이스층과 평면상에서 비중첩하는 제1-2 부분을 포함하고,
    상기 제2 연결 신호라인은
    상기 제2 베이스층과 평면상에서 중첩하는 제2-1 부분; 및
    상기 제2 베이스층과 평면상에서 비중첩하는 제2-2 부분을 포함하고,
    상기 제2-2 부분의 적어도 일부는 상기 제1-2 부분과 평면상에서 중첩하고,
    상기 제1-2 부분과 상기 제2-2 부분은 전기적으로 연결되는 표시장치.
  2. 제1항에 있어서,
    상기 제1 연결 신호라인 및 상기 제2 연결 신호라인 각각의 적어도 일부를 커버하는 유기 커버층을 더 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 유기 커버층은 상기 제1 연결 신호라인을 커버하는 제1 유기 커버층; 및
    상기 제2 연결 신호라인의 적어도 상기 제2-2 부분을 커버하는 제2 유기 커버층을 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 제1 유기 커버층 및 상기 제2 유기 커버층은 서로 이격된 표시장치.
  5. 제3항에 있어서,
    상기 제1 유기 커버층은 상기 표시영역의 적어도 일부 상에 배치되는 표시장치.
  6. 제5항에 있어서,
    상기 제1 유기 커버층의 상면은 상기 제1 베이스층의 상면과 나란한 평탄면으로 정의되는 표시장치.
  7. 제3항에 있어서,
    상기 제1 방향을 기준으로 상기 제1 연결 신호라인의 끝단, 상기 제2 연결 신호라인의 끝단, 상기 제1 유기 커버층의 끝단, 및 상기 제2 유기 커버층의 끝단은 서로 정렬된 표시장치.
  8. 제3항에 있어서,
    상기 제1 연결 신호라인의 상면은 상기 제1 유기 커버층과 접촉하고,
    상기 제2 연결 신호라인의 하면은 상기 제2 유기 커버층과 접촉하는 표시장치.
  9. 제1항에 있어서,
    상기 제1-2 부분 및 상기 제2-2 부분 사이에 배치되는 전도성 접착층을 더 포함하는 표시장치.
  10. 제1항에 있어서,
    상기 제1 베이스층 상에 배치되고, 적어도 하나의 트랜지스터를 포함하는 회로 소자층;
    상기 회로 소자층 상에 배치되고, 상기 표시영역에 중첩하는 발광소자를 포함하는 발광 소자층;
    상기 발광 소자층 상에 배치되고, 상기 발광소자를 커버하는 박막 봉지층; 및
    상기 박막 봉지층 상에 배치되는 입력센서를 더 포함하는 표시장치.
  11. 제1항에 있어서,
    상기 제1 베이스층 상에 배치되는 제1 추가 베이스층;
    상기 제1 베이스층 및 상기 제1 추가 베이스층 사이에 배치되는 제1 중간층;
    상기 제2 베이스층 아래에 배치되는 제2 추가 베이스층; 및
    상기 제2 베이스층 및 상기 제2 추가 베이스층 사이에 배치되는 제2 중간층을 더 포함하고,
    상기 제1 추가 베이스층은 상기 제1-2 부분과 평면상에서 중첩하고, 상기 제2 추가 베이스층은 상기 제2-2 부분과 평면상에서 중첩하고,
    상기 제1 중간층의 일부는 상기 제2 중간층의 일부와 접촉하는 표시장치.
  12. 제11항에 있어서,
    상기 제1 추가 베이스층 중 상기 제1-2 부분과 평면상에서 중첩하는 부분에 제1 컨택홀이 정의되고,
    상기 제2 추가 베이스층 중 상기 제2-2 부분과 평면상에서 중첩하는 부분에 제2 컨택홀이 정의되고,
    상기 제1 연결 신호라인은 상기 제1 컨택홀을 통해 상기 제1 중간층에 접속되고,
    상기 제2 연결 신호라인은 상기 제2 컨택홀을 통해 상기 제2 중간층에 접속되는 표시장치.
  13. 화소가 배치되는 표시부, 상기 표시부 아래에 배치되는 회로부, 및 상기 표시부 및 상기 회로부 각각과 제1 방향에서 인접하게 배치되는 연결부로 구분되는 표시장치에 있어서,
    상기 화소가 배치되는 표시영역이 정의되고, 상기 표시부에 위치하는 제1 베이스층;
    상기 회로부에 위치하는 제2 베이스층;
    일부가 상기 제1 베이스층 상에 배치되고, 상기 표시부에 위치하는 제1-1 부분, 및 상기 연결부에 위치하는 제1-2 부분을 포함하는 제1 연결 신호라인; 및
    일부가 상기 제2 베이스층 아래에 배치되고, 상기 회로부에 위치하는 제1-2 부분, 및 상기 연결부에 위치하는 제2-2 부분을 포함하는 제2 연결 신호라인을 포함하고,
    상기 제2-2 부분의 적어도 일부는 상기 제1-2 부분과 평면상에서 중첩하는 표시장치.
  14. 제13항에 있어서,
    상기 표시부의 적어도 일부, 상기 연결부, 및 상기 회로부의 적어도 일부에 위치하고, 상기 제1 연결 신호라인 및 상기 제2 연결 신호라인 각각의 적어도 일부를 커버하는 유기 커버층을 더 포함하는 표시장치.
  15. 제1 방향을 따라 순차적으로 배열되는 제1 영역, 중간영역, 및 제2 영역을 포함하는 예비 베이스층, 및 상기 예비 베이스층 상에 배치되는 예비 연결 신호라인을 포함하는 예비 표시장치를 제공하는 단계;
    상기 예비 베이스층 중 상기 중간영역에 중첩하는 부분을 제거하여, 베이스 개구부를 형성하는 단계;
    상기 예비 연결 신호라인 중 상기 중간영역에 중첩하는 부분을 벤딩시켜, 평면상에서 중첩하는 상부 연결 신호라인 및 하부 연결 신호라인을 형성하는 단계; 및
    상기 상부 연결 신호라인 및 상기 하부 연결 신호라인을 전기적으로 연결시키는 단계를 포함하는 표시장치의 제조방법.
  16. 제15항에 있어서,
    상기 상부 연결 신호라인 및 상기 하부 연결 신호라인을 전기적으로 연결시키는 단계 이후에,
    상기 상부 연결 신호라인 및 상기 하부 연결 신호라인의 일부를 절단하여 제거하는 단계를 더 포함하는 표시장치의 제조방법.
  17. 제16항에 있어서,
    상기 예비 표시장치는 상기 예비 연결 신호라인을 커버하는 예비 유기 커버층을 더 포함하고,
    상기 상부 연결 신호라인 및 하부 연결 신호라인을 형성하는 단계에서,
    상기 예비 유기 커버층 중 상기 중간영역에 중첩하는 부분이 함께 벤딩되는 표시장치의 제조방법.
  18. 제17항에 있어서,
    상기 상부 연결 신호라인 및 상기 하부 연결 신호라인의 일부를 절단하여 제거하는 단계에서, 상기 예비 유기 커버층의 일부가 함께 제거되는 표시장치의 제조방법.
  19. 제17항에 있어서,
    상기 상부 연결 신호라인 및 상기 하부 연결 신호라인의 일부를 절단하여 제거하는 단계 이후에,
    상기 제1 방향을 기준으로 상기 상부 연결 신호라인의 끝단 및 상기 하부 연결 신호라인의 끝단이 서로 정렬되는 표시장치의 제조방법.
  20. 제15항에 있어서,
    상기 상부 연결 신호라인 및 하부 연결 신호라인을 형성하는 단계에서,
    상기 상부 연결 신호라인 및 상기 하부 연결 신호라인은 전도성 접착층에 의해 부착되는 표시장치의 제조방법.
KR1020220068630A 2022-06-07 2022-06-07 표시장치 및 이의 제조 방법 KR20230168613A (ko)

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