KR20240029592A - 표시장치 - Google Patents

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KR20240029592A
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김일주
이창호
정환희
최원준
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Abstract

벤딩영역을 포함하는 표시장치를 제공한다. 신호라인은 벤딩영역에 중첩한다. 신호라인은 제1 라인부분, 제1 라인부분과 다른 층 상에 배치된 제2 라인부분 및 상기 제1 라인부분과 상기 제2 라인부분을 연결하는 제1 연결부분을 포함한다. 제2 라인부분은 유기층에 형성된 단일의 컨택홀을 통해 제1 연결부분에 연결될 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀 더 상세히는 벤딩영역을 포함하는 표시장치에 관한 것이다.
스마트 폰, 태블릿, 노트북 컴퓨터, 자동차용 내비게이션 및 스마트 텔레비전 등과 같은 전자장치들이 개발되고 있다. 이러한 전자장치들은 정보제공을 위해 표시장치를 구비한다.
사용자의 UX/UI를 만족시키기 위해 다양한 형태의 표시장치가 개발되고 있다. 그 중 플렉서블 표시장치의 개발이 활성화되었다. 또한, 슬림한 베젤을 제공하기 위한 표시장치가 개발되고 있다.
본 발명의 목적은 신호라인의 불량이 감소된 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 제1 영역, 상기 제1 영역과 제1 방향 내에서 이격되어 배치된 제2 영역, 및 상기 제1 방향 내에서 상기 제1 영역과 상기 제2 영역 사이에 배치되고 소정의 곡률로 벤딩된 제3 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치된 복수 개의 절연층들, 상기 제1 영역 상에 배치된 화소 및 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩하는 신호라인을 포함할 수 있다. 상기 신호라인은, 상기 제1 영역에 배치된 제1 라인부분, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 배치되고, 상기 제1 라인부분과 다른 층 상에 배치된 제2 라인부분 및 상기 제1 영역에 배치되고, 상기 제1 라인부분 및 상기 제2 라인부분과 다른 층 상에 배치된 제1 연결부분을 포함할 수 있다. 상기 제1 연결부분의 제1 부분은 상기 복수 개의 절연층들 중 상기 제1 연결부분의 상기 제1 부분과 상기 제1 라인부분 사이에 배치된 절연층에 정의된 적어도 하나의 제1 컨택홀을 통해 상기 제1 라인부분에 연결될 수 있다. 상기 제2 라인부분은 상기 복수 개의 절연층들 중 상기 제2 라인부분과 상기 제1 연결부분의 제2 부분 사이에 배치된 절연층에 정의된 단일의 제2 컨택홀을 통해 상기 제1 연결부분의 상기 제2 부분에 연결될 수 있다. 상기 제2 라인부분과 상기 제1 연결부분의 상기 제2 부분 사이에 배치된 상기 절연층은 유기층일 수 있다.
일 실시예에 따르면, 상기 제2 영역에 배치된 제3 라인부분 및 상기 제2 영역에 배치되고, 상기 제2 라인부분 및 상기 제3 라인부분과 다른 층 상에 배치된 제2 연결부분을 더 포함할 수 있다. 상기 제2 연결부분의 제1 부분은 상기 복수 개의 절연층들 중 상기 제2 연결부분의 제1 부분과 상기 제3 라인부분 사이에 배치된 절연층에 정의된 적어도 하나의 제3 컨택홀을 통해 상기 제3 라인부분에 연결될 수 있다. 상기 제2 라인부분은 상기 복수 개의 절연층들 중 상기 제2 라인부분과 상기 제2 연결부분의 제2 부분 사이에 배치된 절연층에 정의된 단일의 제4 컨택홀을 통해 상기 제2 연결부분의 제2 부분에 연결될 수 있다. 상기 제2 라인부분과 상기 제2 연결부분의 상기 제2 부분 사이에 배치된 상기 절연층은 유기층일 수 있다.
일 실시예에 따르면, 상기 제2 라인부분과 상기 제1 연결부분의 상기 제2 부분 사이에 배치된 상기 절연층과 상기 제2 라인부분과 상기 제2 연결부분의 상기 제2 부분 사이에 배치된 상기 절연층은 동일한 유기층일 수 있다.
일 실시예에 따르면, 상기 적어도 하나의 제1 컨택홀은 복수 개로 제공될 수 있다. 상기 복수 개의 제1 컨택홀들이 정의된 상기 절연층은 복수 개의 무기층들을 포함할 수 있다.
일 실시예에 따르면, 상기 유기층은 상기 복수 개의 무기층들 상에 배치될 수 있다.
일 실시예에 따르면, 제2 컨택홀의 접촉면적은 상기 복수 개의 제1 컨택홀들의 접촉면적의 합산 면적보다 더 클 수 있다.
일 실시예에 따르면, 상기 제2 컨택홀의 직경은 10 마이크로미터 이상일 수 있다.
일 실시예에 따르면, 상기 제2 라인부분은, 상기 제1 연결부분의 상기 제2 부분에 중첩하는 접속부분 및 각각이 상기 접속부분으로부터 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 나열되며, 상기 제3 영역에 중첩하는 복수 개의 라인부분들을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 영역에 배치되고, 상기 화소에 스캔신호를 제공하는 스캔 구동회로를 더 포함할 수 있다. 상기 신호라인은 상기 스캔 구동회로에 연결될 수 있다.
일 실시예에 따르면, 상기 신호라인은 제1 바이어스 전압을 수신하는 제1 신호라인 및 상기 제1 바이어스 전압보다 낮은 제2 바이어스 전압을 수신하는 제2 신호라인을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 바이어스 전압과 상기 제2 바이어스 전압의 전압차이는 약 10V 이상일 수 있다.
일 실시예에 따르면, 상기 신호라인은 상기 화소에 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 복수 개의 절연층들은, 상기 제1 영역에 중첩하고, 상기 제1 라인부분 및 상기 제1 연결부분 상에 배치된 복수 개의 상부 유기층들 및 상기 제1 영역에 중첩하고, 상기 제3 영역에 비-중첩하며, 상기 복수 개의 상부 유기층들 상에 배치된 적어도 하나의 무기층을 포함할 수 있다.
일 실시예에 따르면, 상기 복수 개의 상부 유기층들 중 상기 제1 라인부분에 접촉하는 상부 유기층의 일부분은 상기 제2 컨택홀의 내측에 배치될 수 있다.
일 실시예에 따르면, 표시장치는 캡핑전극을 더 포함할 수 있다. 상기 복수 개의 절연층들은 상기 제1 영역 및 상기 제3 영역에 중첩하고, 상기 제2 라인부분 상에 배치된 제1 유기층 및 상기 제1 유기층 상에 배치된 제2 유기층을 포함할 수 있다. 상기 제1 유기층에는 상기 제2 컨택홀에 중첩하며 상기 제2 라인부분의 일부분을 노출하는 개구부가 정의될 수 있다. 상기 캡핑전극은 상기 제2 라인부분의 상기 일부분 상에 배치될 수 있다.
일 실시예에 따르면, 평면 상에서 상기 제2 컨택홀은 상기 개구부 내측에 배치될 수 있다.
일 실시예에 따르면, 상기 제1 연결부분의 상기 제1 영역과 상기 제1 연결부분의 상기 제2 영역은 상기 제1 방향과 교차하는 제2 방향에서 정렬될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 영역, 상기 제1 영역과 제1 방향에서 이격된 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 제3 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제3 영역에 중첩하는 개구부가 정의된 복수 개의 무기층들, 상기 복수 개의 무기층들 상에 배치된 복수 개의 유기층들, 상기 베이스 기판 상에 배치되고, 상기 제1 영역에 중첩하는 화소 및 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩하는 신호라인을 포함할 수 있다. 상기 신호라인은, 상기 제1 영역에 배치된 제1 라인부분, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 배치되고, 상기 제1 라인부분과 다른 층 상에 배치된 제2 라인부분, 및 상기 제1 영역에 배치되고, 상기 제1 라인부분 및 상기 제2 라인부분과 다른 층 상에 배치된 제1 연결부분을 포함할 수 있다. 상기 제1 연결부분의 제1 부분은 상기 복수 개의 무기층들 중 상기 제1 연결부분의 상기 제1 부분과 상기 제1 라인부분 사이에 배치된 적어도 하나의 무기층에 정의된 복수 개의 제1 컨택홀들을 통해 상기 제1 라인부분에 연결될 수 있다. 상기 제2 라인부분은 상기 복수 개의 유기층들 중 상기 제2 라인부분과 상기 제1 연결부분의 제2 부분 사이에 배치된 적어도 하나의 유기층에 정의된 제2 컨택홀을 통해 상기 제1 연결부분의 상기 제2 부분에 연결될 수 있다. 상기 제2 컨택홀의 직경은 약 10 마이크로미터 이상일 수 있다. 상기 복수 개의 유기층들 중 상기 적어도 하나의 유기층 상에 배치된 유기층의 일부분은 상기 제2 컨택홀 내측에 배치될 수 있다.
일 실시예에 따르면, 표시장치는 캡핑전극을 더 포함할 수 있다. 상기 복수 개의 유기층들 중 상기 적어도 하나의 유기층 상에 배치된 제1 상부 유기층에는 상기 제2 컨택홀보다 큰 면적을 갖고 상기 제2 라인부분의 일부분을 노출시키는 개구부가 정의될 수 있다. 상기 캡핑전극은 상기 개구부의 내측에 배치되어 상기 제2 라인부분의 상기 노출된 일부분을 커버할 수 있다.
일 실시예에 따르면, 복수 개의 유기층들 중 상기 제1 상부 유기층 상에 배치된 제2 상부 유기층은 상기 개구부 내측에 배치될 수 있다.
상술한 바에 따르면, 비표시영역을 벤딩함으로써 표시장치의 베젤영역의 면적을 감소시킬 수 있다.
베젤영역 주변에서 신호라인과 유기막의 접촉면적을 증가시킴으로써 신호라인으로부터 유기막이 박리되는 현상을 감소시킬 수 있다. 신호라인의 서로 다른 부분들을 연결하는 컨택홀의 단차를 낮춤으로써 컨택홀 내측에 배치된 부분이 압축 스트레스, 인장 스트레스, 또는 전단 스트레스에 의해 손상되는 것을 감소시킬 수 있다.
수분의 침투경로로부터 제1 라인부분과 제1 연결부분의 제1 부분을 멀리 이격시켜 제1 라인부분과 제1 연결부분의 제1 부분의 부식을 억제할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 제1 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시장치의 제2 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 신호라인의 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 신호라인의 제1 단면도이다.
도 6c는 본 발명의 일 실시예에 따른 신호라인의 제2 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 신호라인의 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 신호라인의 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 신호라인의 제1 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시장치(DD)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다.
도 1a 및 도 1b에 도시된 것과 같이, 이미지가 표시되는 표시면(IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1a 및 도 1b에 도시된 것과 같이, 표시장치(DD)은 이미지가 표시되는 표시영역(DA) 및 표시영역(DA)에 인접한 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 이미지가 표시되지 않는 영역이다. 비표시영역(NDA)은 표시영역(DA)을 에워싸을 수 있다.
본 실시예에 따르면, 표시장치(DD) 중 일부 영역이 소정의 곡률로 벤딩될 수 있다. 표시장치(DD)은 제1 비벤딩영역(NBA1, 이하, 제1 영역), 제1 비벤딩영역(NBA1)과 제1 방향(DR1)에서 이격된 제2 비벤딩영역(NBA2, 이하, 제2 영역), 및 제1 비벤딩영역(NBA1)과 제2 비벤딩영역(NBA2) 사이에 정의된 벤딩영역(BA, 이하, 제3 영역)을 포함한다. 제1 영역(NBA1)은 표시영역(DA)과 비표시영역(NDA) 중 일부의 영역(이하, 제1 비표시영역(NDA1))을 포함할 수 있다. 제2 영역(NBA2)은 비표시영역(NDA) 중 다른 일부의 영역(이하, 제2 비표시영역(NDA2))을 포함하고, 제3 영역(BA)은 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2) 사이의 영역(이하, 제3 비표시영역(NDA3))를 포함할 수 있다.
제3 영역(BA)은 제2 방향(DR2)으로 정의된 벤딩축(BX)을 따라 벤딩될 수 있다. 제3 영역(BA)과 제2 영역(NBA2)은 제1 영역(NBA1)보다 작은 제2 방향(DR2)의 너비를 가질 수 있다. 제2 영역(NBA2)에는 구동칩(DC)이 실장될 수 있다. 한편, 이에 제한되지 않고, 구동칩(DC)은 회로기판에 실장될 수 있으며, 회로기판이 제2 영역(NBA2)에 전기적으로 연결될 수도 있다.
제3 영역(BA)이 벤딩됨으로써 제2 영역(NBA2)이 제1 영역(NBA1)에 마주하도록 배치되어 표시면(IS)에서 본 비표시영역(NDA)의 면적이 감소될 수 있다. 도 1a에 도시된 표시장치(DD) 대비 도 1b의 표시장치(DD)를 참조하면 적어도 제2 영역(NBA2)만큼의 비표시영역(NDA)의 면적이 감소된 것을 알 수 있다. 이와 같이, 제3 영역(BA)이 벤딩됨으로써 표시장치(DD)의 베젤영역의 면적을 감소시킬 수 있다.
상술한, 제1 영역(NBA1), 제2 영역(NBA2), 및 제3 영역(BA)은 표시장치(DD)의 구성요소인 표시패널(DP)과 입력센서(ISL) 각각에도 동일하게 적용될 수 있다. 표시영역(DA)과 비표시영역(NDA) 역시 표시패널(DP)에 동일하게 적용될 수 있다. 입력센서(ISL)는 표시영역(DA)에 대응하는 감지영역과 비표시영역(NDA)에 대응하는 비감지영역을 포함할 수 있다.
본 실시예에서 표시영역(DA)은 사각형상일 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비표시영역(NDA)의 형상은 변경될 수 있다. 예컨대, 비표시영역(NDA)은 표시영역(DA)의 일부의 영역에만 인접하게 배치될 수 있다. 본 실시예에서 휴대 전화에 적용된 표시장치(DD)를 예시적을 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 내비게이션, 게임기, 스마트 워치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 2는 제1 영역(NBA1)의 제2 방향축(DR2)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다.
도 2에 도시된 것과 같이, 표시장치(DD)은 표시패널(DP)과 입력센서(ISL)을 포함한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시장치(DD)은 표시패널(DP)의 하면에 배치된 보호부재, 입력센서(ISL)의 상면 상에 배치된 반사방지부재 및/또는 윈도우 부재를 더 포함할 수 있다.
표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 무기 발광 표시패널일 수 있다. 유기발광 표시패널은 발광층이 유기발광물질을 포함한다. 무기 발광 표시패널은 발광층이 퀀텀닷, 퀀텀로드, 또는 마이크로 LED를 포함한다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
표시패널(DP)은 베이스층(110), 베이스층(110) 상에 배치된 회로 소자층(120), 표시 소자층(130) 및 박막 봉지층(140)을 포함한다. 입력센서(ISL)은 박막 봉지층(140) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 미-배치되는 것을 의미한다.
베이스층(110)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(110)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 베이스층(110)은 2개의 유기층들 사이에 배치된 무기층을 포함할 수 있다. 도 1a 및 도 1b를 참조하여 설명한 표시영역(DA), 비표시영역(NDA), 제1 영역(NBA1), 제2 영역(NBA2), 및 제3 영역(BA)은 베이스층(110)에 동일하게 정의될 수 있다.
회로 소자층(120)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.
표시 소자층(130)은 표시소자를 포함한다. 표시 소자층(130)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
박막 봉지층(140)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다. 박막 봉지층(140)에 대한 상세한 설명은 후술한다.
입력센서(ISL)은 외부입력의 좌표정보를 획득한다. 입력센서(ISL)은 다층구조를 가질 수 있다. 입력센서(ISL)은 단층 또는 다층의 도전층을 포함할 수 있다. 입력센서(ISL)는 단층 또는 다층의 절연층을 포함할 수 있다. 입력센서(ISL)은 예컨대, 정전용량 방식으로 외부입력을 감지할 수 있다. 본 발명에서 입력센서(ISL)의 동작방식은 특별히 제한되지 않고, 본 발명의 일 실시예에서 입력센서(ISL)은 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다.
도 3에 도시된 것과 같이, 표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 표시패널(DP)은 제1 영역(NBA1), 제2 영역(NBA2), 및 제3 영역(BA)을 포함할 수 있다.
표시패널(DP)은 구동회로(GDC, EDC), 복수 개의 신호라인들(SGL) 및 복수 개의 화소들(PX)을 포함할 수 있다. 복수 개의 화소들(PX)은 표시영역(DA)에 배치된다. 화소들(PX) 각각은 발광소자와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC, EDC), 복수 개의 신호라인들(SGL), 및 화소 구동회로는 도 2에 도시된 회로 소자층(120)에 포함될 수 있다.
구동회로(GDC, EDC)는 비표시영역(NDA)에 배치된 스캔 구동회로(GDC) 및 발광 구동회로(EDC)를 포함할 수 있다. 스캔 구동회로(GDC)는 복수 개의 스캔신호들을 생성하고, 복수 개의 스캔신호들을 후술하는 복수 개의 스캔라인들(GL)에 순차적으로 출력한다. 발광 구동회로(EDC)는 복수 개의 펄스신호들을 생성하고, 복수 개의 펄스신호들을 후술하는 복수 개의 발광 신호라인들(EL)에 순차적으로 출력한다. 발광 구동회로(EDC)는 스캔 구동회로(GDC)과 다른 구간에서 활성화되는 다른 종류의 스캔신호를 생성하는 제2 의 스캔 구동회로에 해당할 수도 있다.
스캔 구동회로(GDC) 및 발광 구동회로(EDC) 각각은 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
복수 개의 신호라인들(SGL)은 스캔라인들(GL), 발광 신호라인들(EL), 데이터 라인들(DL), 및 신호 전달라인들(CSL1, CSL2)을 포함한다. 데이터 라인들(DL) 각각은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 데이터 라인들(DL) 각각은 구동칩(DC, 도 1a 참조)으로부터 데이터 신호를 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 제공한다. 데이터 라인들(DL)은 제1 영역(NBA1), 제2 영역(NBA2), 및 제3 영역(BA)에 중첩한다.
신호 전달라인들(CSL1, CSL2)은 스캔 구동회로(GDC)에 신호들을 제공하는 제1 신호 전달라인(CLS1) 및 발광 구동회로(EDC)에 신호들을 제공하는 제2 신호 전달라인(CLS2)을 포함할 수 있다. 제1 신호 전달라인(CLS1) 및 제2 신호 전달라인(CLS2)은 제1 영역(NBA1), 제2 영역(NBA2), 및 제3 영역(BA)에 중첩한다.
제1 신호 전달라인(CLS1) 및 제2 신호 전달라인(CLS2) 각각은 1개의 신호라인으로 도시하였으나, 복수 개로 구비될 수 있다. 제1 신호 전달라인(CLS1) 및 제2 신호 전달라인(CLS2)은 제1 바이어스 전압을 수신하는 제1 신호라인 및 제1 바이어스 전압보다 낮은 제2 바이어스 전압을 수신하는 제2 신호라인을 포함할 수 있다. 제1 바이어스 전압과 제2 바이어스 전압의 전압차이는 약 10V 이상일 수 있고, 약 20V 내지 30V 일 수 있다.
제1 신호 전달라인(CLS1) 및 제2 신호 전달라인(CLS2)은 클럭신호를 전달하는 제3 신호라인을 더 포함할 수 있다. 제1 신호 전달라인(CLS1) 및 제2 신호 전달라인(CLS2)은 서로 다른 클럭신호를 제공하는 복수 개의 제3 신호라인을 포함할 수 있다.
스캔 구동회로(GDC) 및 발광 구동회로(EDC) 각각은 클럭신호, 제1 바이어스 전압, 및 제2 바이어스 전압을 수신하여 펄스 신호를 생성할 수 있다. 스캔 구동회로(GDC)과 발광 구동회로(EDC)는 서로 다른 클럭신호를 수신할 수 있다. 스캔 구동회로(GDC)과 발광 구동회로(EDC)가 수신하는 제1 바이어스 전압의 레벨을 다를 수 있고, 스캔 구동회로(GDC)과 발광 구동회로(EDC)가 수신하는 제2 바이어스 전압의 레벨을 다를 수 있다.
표시패널(DP)은 제2 영역(NBA2)에 배치된 복수 개의 복수 개의 신호패드들(DP-PD)을 포함할 수 있다. 복수 개의 신호패드들(DP-PD)은 제1 패드들(PD1), 제2 패드들(PD2) 및 제3 패드들(PD3)을 포함할 수 있다.
제1 패드들(PD1) 및 제2 패드들(PD2)이 배치된 영역은 제1 패드영역(PA1)으로 정의되고, 제3 패드들(PD3)이 배치된 영역은 제2 패드영역(PA2)으로 정의될 수 있다. 제1 패드영역(PA1)은 구동칩(DC, 도 1b 참조)과 본딩되는 영역이고, 제2 패드영역은(PA2)은 회로기판(미-도시)과 본딩되는 영역일 수 있다. 제1 패드영역(PA1)은 제1 패드들(PD1)이 배치된 제1 영역(B1)과 제2 패드들(PD2)이 배치된 제2 영역(B2)을 포함할 수 있다.
제1 패드영역(PA1)과 제2 패드영역(PA2)은 제1 방향(DR1)에서 서로 이격될 수 있다. 제2 패드들(PD2)은 복수 개의 신호라인들(DL. CSL1, CSL2) 중 대응하는 신호라인에 연결된다. 제2 패드들(PD2)과 제3 패드들(PD3)은 연결 신호라인들(S-CL)을 통해서 연결될 수 있다. 제1 영역(B1)에는 1개의 패드행이 예시적으로 도시되었으나, 이에 제한되지 않고, 더 많은 패드행이 배치될 수 있다. 제3 패드들(PD3)은 회로기판의 패드들과 본딩될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시장치(DD)의 제1 단면도이다. 도 5는 본 발명의 일 실시예에 따른 표시장치(DD)의 제2 단면도이다. 도 4는 도 3의 화소(PX)에 대응하는 단면을 도시하였고, 도 5는 도 1a의 I-I'에 대응하는 단면을 절연층을 중심으로 도시하였다. 도 4 및 도 5는 절연층들을 명시적으로 도시하기 위해 실제 두께와 다르게 도시하였다. 실질적으로 무기층들은 유기층의 약 10% 내지 20%의 두께를 갖는다.
도 4에는 발광소자(LD) 및 화소회로(PC1)의 일부가 도시되었다. 제1 화소회로(PC1)를 대표하여 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 예시적으로 도시되었다. 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)를 모두 포함하는 화소회로(PC1)를 예시적으로 설명하나, 화소회로(PC1)는 복수 개의 실리콘 트랜지스터들(S-TFT)만을 포함하거나, 복수 개의 산화물 트랜지스터들(O-TFT)만을 포함할 수 도 있다.
도 4를 참조하면 베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 금속을 포함할 수 있다. 제1 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 전원 전압을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
도 4에는 제1 반도체 패턴(SC1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SC1)이 더 배치될 수 있다. 제1 반도체 패턴(SC1)은 화소에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널영역(또는 액티브영역)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SC1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)은 단층뿐만 아니라 다층 구조를 가질 수도 있다. 후술하는 회로층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 게이트(GT1)가 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 게이트(GT1)는 마스크일 수 있다. 제1 절연층(10) 상에 스토리지 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 미-도시되었으나, 평면 상에서 제1 전극(CE10)는 게이트(GT1)와 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 게이트(GT1)를 커버할 수 있다. 미-도시되었으나, 제2 절연층(20) 상에 게이트(GT1)와 중첩하는 상부전극이 배치될 수도 있다. 제2 절연층(20) 상에 제1 전극(CE10)와 중첩하는 제2 전극(CE20)이 배치될 수 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 본 발명의 일 실시예에서 제2 차폐전극(BMLb)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SC2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 도 4에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)을 커버할 수 있다. 본 발명의 일 실시예에서 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다.
제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 게이트(GT2)가 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 채널영역(AC2)에 중첩한다.
제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(60) 상에 데이터 라인(DL)이 배치될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2) 및 데이터 라인(DL)을 커버할 수 있다. 제3 연결 전극(CNE3)은 제7 절연층(70) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 제7 절연층(70)을 관통하는 컨택홀을 통해 제2 연결 전극(CNE2)에 접속될 수 있다. 제8 절연층(80)은 제7 절연층(70) 상에 배치되며, 제3 연결 전극(CNE3)을 커버할 수 있다. 제6 절연층(60) 내지 제8 절연층(80) 각각은 유기층일 수 있다.
본 실시예에서 제1 차폐전극(BMLa), 실리콘 트랜지스터(S-TFT)의 게이트(GT1), 제2 차폐전극(BMLb), 산화물 트랜지스터(O-TFT)의 게이트(GT2), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)를 포함하는 7개의 도전층을 포함하는 회로 소자층(120)을 예시적으로 도시하였다. 제1 내지 제7 도전층을 패터닝하여 제1 차폐전극(BMLa), 실리콘 트랜지스터(S-TFT)의 게이트(GT1), 제2 차폐전극(BMLb), 산화물 트랜지스터(O-TFT)의 게이트(GT2), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)이 대응하는 도전층으로부터 각각 형성된 것이다. 본 발명의 일 실시예에 따르면, 도전층의 개수는 변경될 수 있다. 회로 소자층(120)은 4개 내지 7개의 도전층을 포함할 수 있다.
발광소자(LD)는 애노드(AE1, 또는 제1 전극), 발광층(EL1), 및 캐소드(CE, 또는 제2 전극)을 포함할 수 있다. 캐소드(CE)는 복수 개의 화소들(PX, 도 3 참조)의 발광소자들에 공통으로 제공될 수 있다.
발광소자(LD)의 애노드(AE1)는 제8 절연층(80) 상에 배치될 수 있다. 애노드(AE1)는 투과성 전극, 반투과성 전극, 또는 반사 전극일 수 있다. 화소 정의막(PDL)은 제8 절연층(80) 상에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 애노드(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 애노드(AE1)의 일부분을 노출시키는 개구부(PDL-OP)가 정의될 수 있다.
도시되지 않았으나, 애노드(AE1)와 발광층(EL1) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL1)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 3 참조)에 공통으로 형성될 수 있다.
박막 봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 박막 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 박막 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(ISL)는 표시패널(DP) 상에 배치될 수 있다. 입력센서(ISL)는 적어도 하나의 도전층과 적어도 하나의 절연층을 포함할 수 있다. 본 실시예에서 입력센서(ISL)는 제1 절연층(210), 제1 도전층(220), 제2 절연층(230), 제2 도전층(240) 및 제3 절연층(250)을 포함할 수 있다.
제1 절연층(210)은 표시패널(DP) 상에 직접 배치될 수 있다. 제1 절연층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 적어도 어느 하나를 포함하는 무기층을 포함할 수 있다. 제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인은 제2 절연층(230)을 관통하는 컨택홀을 통해 연결될 수도 있고, 연결되지 않을 수도 있다. 입력센서(ISL)으로 형성하는 센서의 종류에 따라 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인의 연결관계는 결정될 수 있다.
단층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화아연(ZnOx), 또는 인듐아연주석산화물(IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제2 절연층(230)은 제1 도전층(220)을 커버한다. 제2 절연층(230)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층을 포함할 수 있다. 제3 절연층(250)은 제2 도전층(240)을 커버한다. 제3 절연층(250)은 유기층을 포함할 수 있다.
도 5를 참조하면, 베이스층(110) 상에 무기층들(10br, 10bf, 10 내지 50)이 배치된다. 무기층들(10br, 10bf, 10 내지 50)은 배리어층(10br), 버퍼층(10bf), 제1 절연층(10) 내지 제5 절연층(50)을 포함할 수 있다. 무기층들(10br, 10bf, 10 내지 50)은 제1 영역(NBA1) 및 제2 영역(NBA2)에 중첩한다. 무기층들(10br, 10bf, 10 내지 50)에는 제3 영역(BA)에 대응하는 개구부(OP1 이하, 제1 개구부)가 정의될 수 있다. 도 1b에 도시된 것과 같이, 제3 영역(BA)이 벤딩될 때 스트레스에 의해 무기층들(10br, 10bf, 10 내지 50)이 손상되는 것을 방지하기 위해 제1 개구부(OP1)가 정의된다. 제1 개구부(OP1)는 제2 방향(DR2)으로 연장된다.
무기층들(10br, 10bf, 10 내지 50) 상에 유기층들(60, 70, 80, PDL)이 배치된다. 유기층들(60, 70, 80, PDL)은 제6 절연층(60) 내지 제8 절연층(80) 및 화소 정의막(PDL)을 포함할 수 있다. 제6 절연층(60)이 제1 개구부(OP1)를 채운다.
제6 절연층(60) 내지 제8 절연층(80)에는 제1 영역(NBA1)의 비표시영역(NDA)에 배치된 개구부(OP2 이하, 제2 개구부)가 정의될 수 있다. 제2 개구부(OP2)는 제2 방향(DR2)으로 연장되고 제5 절연층(50)을 노출시킬 수 있다. 박막 봉지층(140)의 무기층들(141,143)이 제2 개구부(OP2) 내측에 배치되어 제5 절연층(50)과 접촉할 수 있다.
무기층인 입력센서(ISL)의 제1 절연층(210)과 제2 절연층(230)은 제1 영역(NBA1) 및 제2 영역(NBA2)에 중첩한다. 입력센서(ISL)의 제1 절연층(210)과 제2 절연층(230)에는 제3 영역(BA)에 대응하는 개구부(OP3 이하, 제3 개구부)가 정의될 수 있다. 도 1b에 도시된 것과 같이, 제3 영역(BA)이 벤딩될 때 스트레스에 의해 입력센서(ISL)의 제1 절연층(210)과 제2 절연층(230)이 손상되는 것을 방지하기 위해 제3 개구부(OP3)가 정의된다. 제3 개구부(OP3)는 제2 방향(DR2)으로 연장된다. 본 실시예에서 유기층인 입력센서(ISL)의 제3 절연층(250)은 제1 영역(NBA1)에 중첩하고, 제2 영역(NBA2) 및 제3 영역(BA)에 비-중첩하는 것을 도시하였으나, 이에 제한되지 않는다.
도 6a는 본 발명의 일 실시예에 따른 신호라인(SL)의 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 신호라인(SL)의 제1 단면도이다. 도 6c는 본 발명의 일 실시예에 따른 신호라인(SL)의 제2 단면도이다.
도 6a 내지 도 6c에 도시된 신호라인(SL)은 도 3을 참조하여 설명한 데이터 라인들(DL) 또는 신호 전달라인들(CLS1, CLS2)에 해당할 수 있다. 예컨대 도 6a은 도 3에 표시된 영역(AA)에 배치된 데이터 라인(DL)의 확대된 평면도일 수 있다. 또한, 본 실시예에 따른 신호라인(SL)은 절달하고자 하는 신호 또는 전압의 종류에 제한되지 않는다. 본 실시예에 따른 신호라인(SL)은 후술하는 구조적 특징을 만족하면 충분하다.
신호라인(SL)은 제1 영역(NBA1)에 배치된 제1 라인부분(P1), 제1 영역(NBA1), 제2 영역(NBA2), 및 제3 영역(BA)에 배치된 제2 라인부분(P2), 및 제1 영역(NBA1)에 배치되고 제1 라인부분(P1)과 제2 라인부분(P2)을 연결하는 제1 연결부분(CP1)을 포함할 수 있다. 제1 라인부분(P1), 제2 라인부분(P2), 및 제1 연결부분(CP1)은 서로 다른 층 상에 배치될 수 있다.
제1 연결부분(CP1)은 제1 라인부분(P1)에 중첩하는 제1 부분(CPA1)과 제2 라인부분(P2)에 중첩하는 제2 부분(CPA2)을 포함할 수 있다. 본 실시예에서 제1 연결부분(CP1)은 제1 방향(DR1)으로 연장된 형상을 갖고, 제1 부분(CPA1)과 제2 부분(CPA2)은 제1 방향(DR1) 내에서 제1 연결부분(CP1)의 서로 다른 부분으로 정의된다.
본 실시예에 따르면, 신호라인(SL)은 제2 영역(NBA2)에 배치된 제3 라인부분(P3) 및 제2 영역(NBA2)에 배치되고 제2 라인부분(P2)과 제3 라인부분(P3)을 연결하는 제2 연결부분(CP2)을 더 포함할 수 있다.
제2 연결부분(CP2)은 제3 라인부분(P3)에 중첩하는 제1 부분(CPA10)과 제2 라인부분(P2)에 중첩하는 제2 부분(CPA20)을 포함할 수 있다. 본 실시예에서 제2 연결부분(CP2)은 제1 방향(DR1)으로 연장된 형상을 갖고, 제1 부분(CPA10)과 제2 부분(CPA20)은 제1 방향(DR1) 내에서 제2 연결부분(CP2)의 서로 다른 부분으로 정의된다.
제2 라인부분(P2)은 제1 연결부분(CP1)의 제2 부분(CPA2)에 중첩하는 제1 접속부분(P2-1), 제2 연결부분(CP2)의 제2 부분(CPA20)에 중첩하는 제2 접속부분(P2-2), 및 제1 접속부분(P2-1)으로부터 제2 접속부분(P2-2)까지 연장된 복수 개의 라인부분들(P2-3)을 포함할 수 있다. 복수 개의 라인부분들(P2-3) 각각은 제1 접속부분(P2-1)으로부터 제1 방향(DR1)으로 연장된다. 복수 개의 라인부분들(P2-3)은 적어도 제3 영역(BA)에 중첩한다. 본 실시예에서 제1 영역(NBA1), 제2 영역(NBA2), 및 제3 영역(BA)에 중첩하는 복수 개의 라인부분들(P2-3)을 예시적으로 도시하였다. 제3 영역(BA)에 복수 개의 라인부분들(P2-3)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나열된다. 제2 라인부분(P2)의 저항을 낮추고, 플렉서블리티를 향상시키기 위해 복수 개의 라인부분들(P2-3)이 구비된다.
본 발명의 일 실시예에서 제3 라인부분(P3) 및 제2 연결부분(CP2)은 생략될 수도 있다. 이때 제2 접속부분(P2-2)은 도 3의 제1 패드(PD1)까지 연장될 수 있다. 다시 말해, 도 3의 제1 패드(PD1)는 제1 패드(PD1)에 중첩하는 제2 접속부분(P2-2)에 접속될 수 있다.
또한, 신호라인(SL)은 제1 영역(NBA1)에 배치되고 제1 라인부분(P1)와 연결된 다른 부분을 더 포함할 수 있다. 예컨대, 도 3에 도시된 데이터 라인(DL)은 제1 라인부분(P1)와 연결되고 제1 라인부분(P1)과 다른 층 상에 배치되고, 표시영역(DA)에 중첩하는 라인부분을 더 포함할 수 있다.
도 6b를 참조하면, 제1 라인부분(P1)은 제1 절연층(10) 상에 배치된다. 본 실시예에서 도 4의 실리콘 트랜지스터(S-TFT)의 게이트(GT1)와 동일한 층 상에 배치된 제1 라인부분(P1)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 제1 라인부분(P1)은 도 4의 제2 차폐전극(BMLb) 또는 도 4의 산화물 트랜지스터(O-TFT)의 게이트(GT2)과 동일한 층 상에 배치될 수 있다. 여기서, 동일한 층 상에 배치되었다는 것은 동일한 공정에 의해 형성된 것을 의미하며, 동일한 재료 및 동일한 적층 구조를 갖는 것을 의미한다.
본 실시예에서 배치된 제1 라인부분(P1)은 제1 절연층(10)으로부터 적층된 구리층/티타늄층 또는 몰리브덴층/티타늄층을 포함하고, 제2 라인부분(P2) 및 제1 연결부분(CP1)은 제5 절연층(50) 또는 제6 절연층(60)으로부터 적층된 티타늄층/알루미늄층/티타늄층을 포함할 수 있다.
제1 연결부분(CP1)의 제1 부분(CPA1)은 제1 연결부분(CP1)의 제1 부분(CPA1)과 제1 라인부분(P1) 사이에 배치된 절연층에 정의된 적어도 하나의 제1 컨택홀(CNT1)을 통해 제1 라인부분(P1)에 연결될 수 있다. 도 6a 및 도 6b는 복수 개의 제1 컨택홀들(CNT1)을 통해 제1 연결부분(CP1)의 제1 부분(CPA1)과 제1 라인부분(P1)이 연결된 실시예를 도시하였다. 복수 개의 제1 컨택홀들(CNT1)은 각각이 무기층인 제2 절연층(20) 내지 제5 절연층(50)을 관통할 수 있다.
도 6b에서는 제1 컨택홀들(CNT1)의 깊이가 직경보다 상당히 더 큰 것으로 도시되었으나, 이는 도면의 스케일일 뿐이고, 제1 컨택홀들(CNT1)의 직경은 제1 컨택홀들(CNT1)의 깊이보다 크거나 같을 수 있다. 제1 컨택홀들(CNT1)의 직경이 제1 컨택홀들(CNT1)의 깊이보다 작더라도 그 차이는 작을 수 있다. 무기층인 제2 절연층(20) 내지 제5 절연층(50)의 두께가 얇기 때문에 좁은 면적에 복수 개의 제1 컨택홀들(CNT1)을 형성하더라도 제1 컨택홀들(CNT1)의 직경과 제1 컨택홀들(CNT1)의 깊이의 차이는 후술하는 유기층에 형성된 동일한 직경의 컨택홀 대비 상대적으로 작을 수 있다. 제2 절연층(20) 내지 제5 절연층(50) 각각의 두께는 1500 내지 2500 일수 있다.
제2 라인부분(P2)은 제2 라인부분(P2)과 제1 연결부분(CP1)의 제2 부분(CPA2) 사이에 배치된 절연층에 정의된 제2 컨택홀(CNT2)을 통해 제1 연결부분(CP1)의 제2 부분(CPA2)에 연결될 수 있다. 본 실시예에서 제2 컨택홀(CNT2)은 유기층인 제6 절연층(60)을 관통할 수 있다. 유기층들(60, 70, 80, PDL) 중 제2 컨택홀(CNT2)이 형성된 유기층(60)은 기준 유기층으로 정의되고, 기준 유기층 상측에 배치된 유기층들(70, 80, PDL)은 상부 유기층으로 정의될 수 있다.
본 실시예에서 단일의 제2 컨택홀(CNT2)을 예시적으로 도시하였다. 좁은 면적 내에 형성된 컨택홀의 개수가 적을수록 하나의 컨택홀이 차지하는 면적이 증가될 수 있다. 컨택홀의 깊이 대비 직경이 증가될수록 컨택홀 내에 배치된 전극 및 전극 상에 배치된 절연층은 스트레스에 강건한 구조를 가질 수 있다.
통상적으로 유기층은 무기층보다 큰 두께를 갖는다. 본 실시예에서 유기층은 약 12000 Å 내지 18000 Å의 두께를 갖는다. 본 실시예에서 제2 컨택홀(CNT2)은 약 10 마이크로미터 이상의 직경을 가질 수 있다. 제2 컨택홀(CNT2)이 약 14 마이크로미터 이상의 직경을 가질 때, 제1 접속부분(P2-1) 및 제1 접속부분(P2-1) 상에 배치된 제7 절연층(70)은 스트레스에 대한 내성이 더 증가될 수 있다. 여기서 스트레스는 도 1b에 도시된 것과 같이, 제3 영역(BA)이 벤딩될 때 발생한다.
제1 연결부분(CP1)의 제2 부분(CPA2)은 평탄한 접촉영역을 제공할 수 있다. 제2 라인부분(P2)의 제1 접속부분(P2-1)은 제1 컨택홀들(CNT1) 대비 넓은 면적에서 제1 연결부분(CP1)의 제2 부분(CPA2)에 접촉할 수 있다. 제2 컨택홀(CNT2)의 접촉면적은 제1 컨택홀들(CNT1)의 접촉면적의 합산 면적보다 클 수 있다.
상부 유기층들(70, 80, PDL) 중 하나인 제7 절연층(70)은 제6 절연층(60) 상에 배치되어 제2 라인부분(P2)을 커버할 수 있다. 제7 절연층(70)의 일부분은 제2 컨택홀(CNT2)에 삽입될 수 있다. 제2 컨택홀(CNT2)에 삽입된 제7 절연층(70)은 상대적으로 평탄한 제2 라인부분(P2)의 제1 접속부분(P2-1)에 밀착될 수 있다.
도 6b를 참조하면, 무기막인 입력센서(ISL)의 제1 절연층(210)과 제2 절연층(230)이 제1 영역(NBA1)에 중첩하고, 제3 영역(BA)에 비-중첩하기 때문에 습기의 침투경로를 제공할 수 있다. 도 6b에는 H2O의 제1 침투경로(PR1)를 표시하였다.
제1 절연층(210)과 제2 절연층(230)의 하측에 배치된 유기층들(60, 70, 80, PDL)에서 발생하는 아웃가스와 제1 절연층(210)과 화소 정의막(PDL)의 계면 사이로 침투하는 수분에 의해 무기층인 제1 절연층(210)이 손상되어 제1 절연층(210)으로부터 수소 라디컬과 NH3 가스가 발생한다. 예컨대 실리콘 나이트라이층인 제1 절연층(210)이 산화되어 수소 라디컬과 NH3 가스가 발생한다. 수소 라디컬과 NH3 가스는 침투한 H2O과 반응하여 수소이온과 암모늄이온을 발생시킨다. 수소이온과 암모늄이온은 음극성을 갖는 제1 접속부분(P2-1)으로 확산된다. 수소이온은 제1 접속부분(P2-1)을 환원시켜, 좀더 구체적으로 제1 접속부분(P2-1)의 알루미늄층과 티타늄층을 환원시킨다. 상기 환원반응에서 H2 가스와 H2O가 생성되고 H2 가스와 H2O는 제7 절연층(70)에 대한 제1 접속부분(P2-1)의 결합력을 약화시킬 수 있다. 좀더 구체적으로 수소 이온은 알루미늄층과 반응하여 H2 가스를 발생시키고, 수소 이온은 티타늄층의 산화티타늄과 반응하여 H2O을 발생시킬 수 있다. 한편 암모늄 이온은 자유전자와 반응하여 NH3 가스와 H2 가스를 발생시킨다. NH3 가스와 H2 가스는 또 다시 제1 절연층(210)을 손상시킬 수 있고, 상술한 산화-환원 반응을 가속시킨다.
이러한 산화-환원 반응은 제1 신호 전달라인(CLS1) 및 제2 신호 전달라인(CLS2)에서 더 많이 발생할 수 있다. 하이 바이어스 전압을 수신하는 제1 신호라인과 로우 바이어스 전압을 수신하는 제2 신호라인이 인접하여 배치된 경우, 이들 사이의 전위차는 수소 이온 및 암모늄 이온을 유인할 수 있다. 그에 따라 제1 신호 전달라인(CLS1) 및 제2 신호 전달라인(CLS2)에서 더 쉽게 부식이 발생할 수 있다.
이러한 부식은 신호라인을 커버하는 절연층이 박리된 경우 더 쉽게 발생할 수 있다.
수소 이온과 산화티타늄의 반응에 의해 생성된 H2O은 유기층인 제7 절연층(70)에 흡수될 수 있고, 제7 절연층(70)은 팽창할 수 있다. 도 1b와 같이, 제3 영역(BA)이 벤딩된 상태에서 팽창된 제7 절연층(70)은 신호라인(SL), 특히 제2 컨택홀(CNT2) 부근,에 인가되는 압축 스트레스를 증가시킬 수 있다. 압축 스트레스는 제7 절연층(70)의 박리를 유발할 수 있다.
그러나, 본 실시예에 따르면, 압축 스트레스가 증가하더라도 상술한 것과 같이, 제7 절연층(70)의 일부분이 제2 컨택홀(CNT2)에 삽입된 상태에서 제2 라인부분(P2)의 제1 접속부분(P2-1)에 밀착되기 때문에 제7 절연층(70)이 제1 접속부분(P2-1)으로부터 박리(또는 제7 절연층(70)과 제1 접속부분(P2-1) 사이의 계면 들뜸)되는 불량을 방지할 수 있다. 넓은 면적으로 압축 스트레스가 분산되기 때문에 제2 라인부분(P2)의 제1 접속부분(P2-1)의 크랙불량이 억제되어 그에 따라 제2 라인부분(P2)의 제1 접속부분(P2-1)과 제7 절연층(70)의 들뜸 현상이 방지될 수 있다.
도 6c를 참조하면, 유기층들(60, 70, 80, PDL)은 제2 영역(NBA2) 및 제3 영역(BA)에 중첩한다. 제7 및 제8 절연층(70, 80) 및 화소 정의막(PDL)은 제2 영역(NBA2)의 일부영역에 비-중첩할 수 있다. 무기층인 입력센서(ISL)의 제1 절연층(210)과 제2 절연층(230)은 제2 영역(NBA2)에 중첩한다. 입력센서(ISL)의 제1 절연층(210)과 제2 절연층(230)은 제7 및 제8 절연층(70, 80) 및 화소 정의막(PDL)의 엣지를 커버할 수 있다.
도 6c를 참조하면, 제3 라인부분(P3)은 제1 절연층(10) 상에 배치된다. 본 발명의 일 실시예에서 제3 라인부분(P3)은 도 4의 제2 차폐전극(BMLb) 또는 도 4의 산화물 트랜지스터(O-TFT)의 게이트(GT2)과 동일한 층 상에 배치될 수도 있다.
제2 연결부분(CP2)의 제1 부분(CPA10)은 제2 절연층(20) 내지 제5 절연층(50)에 정의된 복수 개의 제3 컨택홀들(CNT3)을 통해 제3 라인부분(P3)에 연결될 수 있다. 제2 라인부분(P2)은 제6 절연층(60)에 정의된 단일의 제4 컨택홀(CNT4)을 통해 제2 연결부분(CP2)의 제2 부분(CPA20)에 연결될 수 있다. 제4 컨택홀(CNT4)이 복수 개 제공되더라도 그 직경은 10 마이크로 이상인 것이 바람직하다.
도 6b를 참조하여 설명한 제1 침투경로(PR1)와 유사한 제2 침투경로(PR2)가 도 6c에 도시되었다. 도 6b를 참조하여 설명한 것과 동일한 이유에서, 압축 스트레스가 증가하더라도 상술한 것과 같이, 제7 절연층(70)의 일부분이 제4 컨택홀(CNT4)에 삽입된 상태에서 제2 라인부분(P2)의 제2 접속부분(P2-2)에 밀착되기 때문에 제7 절연층(70)이 제2 접속부분(P2-2)으로부터 박리되는 불량을 방지할 수 있다. 또한, 단일의 제4 컨택홀(CNT4)은 넓은 면적으로 압축 스트레스가 분산되기 때문에 제2 라인부분(P2)의 제2 접속부분(P2-2)의 크랙불량이 억제되어 그에 따라 제2 라인부분(P2)의 제2 접속부분(P2-2)과 제7 절연층(70)의 들뜸 현상이 방지될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 신호라인(SL)의 평면도이다. 도 8a는 본 발명의 일 실시예에 따른 신호라인(SL)의 평면도이다. 도 8b는 본 발명의 일 실시예에 따른 신호라인의 제1 단면도이다. 이하, 도 6a 내지 도 6c를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 제1 연결부분(CP1)과 제2 연결부분(CP2)이 제2 방향(DR2)으로 연장된다. 도 6a에 도시된 것과 다르게 제3 영역(BA)의 주변에 배치된 제1 영역(NBA1)과 제2 영역(NBA2)의 제1 방향(DR1)의 길이를 축소 시킬 수 있다.
도 7a을 참조하면 제1 라인부분(P1)과 제3 라인부분(P3)이 제1 방향 내에서 정렬된 것으로 도시되었으나, 이에 제한되지 않는다. 제3 라인부분(P3)은 제2 라인부분(P2)보다 우측에 배치될 수도 있다.
도 7b를 참조하면, 도 6a 및 도 7a에 도시된 복수 개의 제1 컨택홀들(CNT1)이 단일의 제1 컨택홀(CNT1)로 대체되고, 도 6a 및 도 7a에 도시된 복수 개의 제3 컨택홀들(CNT3)이 단일의 제3 컨택홀(CNT3)로 대체된 것을 알 수 있다. 단일의 제1 컨택홀(CNT1)과 단일의 제3 컨택홀(CNT3)은 접촉면적이 증가되기 때문에 상측에 배치된 제6 절연층(60, 도 6b 및 도 6c 참조)과의 결합력을 증가시킬 수 있다.
도 8a를 참조하면, 신호라인(SL)은 제1 캡핑전극(CPE1) 및 제2 캡핑전극(CPE2)을 더 포함할 수 있다. 제1 캡핑전극(CPE1)은 제2 컨택홀(CNT2)에 대응하여 배치되고, 제2 캡핑전극(CPE2)은 제4 컨택홀(CNT4)에 대응하여 배치된다. 이하, 제2 캡핑전극(CPE2)은 제1 캡핑전극(CPE1)과 동일한 구조, 동일한 기능을 수행하는 바 제1 캡핑전극(CPE1)을 중심으로 설명한다.
도 8b를 참조하면, 제1 캡핑전극(CPE1)은 도 4에 도시된 제3 연결 전극(CNE3)과 동일한 공정을 통해 형성될 수 있다. 제2 컨택홀(CNT2)에 중첩하도록 제7 절연층(70)에 개구부(70-OP)가 정의될 수 있다. 평면 상에서 제2 컨택홀(CNT2)은 개구부(70-OP)의 내측에 배치된다.
제7 절연층(70)의 개구부(70-OP)는 제1 접속부분(P2-1)을 노출시킬 수 있다. 제1 캡핑전극(CPE1)의 적어도 일부분은 제7 절연층(70)의 개구부(70-OP) 내에 배치되어 제1 접속부분(P2-1)을 커버한다. 제8 절연층(80)의 일부분은 제7 절연층(70)의 개구부(70-OP) 내에 배치되어 제1 캡핑전극(CPE1)을 커버한다.
본 발명의 일 실시예에서 제7 절연층(70)은 제3 영역(BA)에 미-배치될 수 있고, 제7 절연층(70)의 개구부(70-OP)는 제3 영역(BA)까지 연장될 수도 있다.
제8 절연층(80)과 제1 캡핑전극(CPE1) 사이의 결합력이 도 6b의 제7 절연층(70)과 제1 접속부분(P2-1) 사이의 결합력보다 큰 경우, 도 6b를 참조하여 설명한 것과 같이 압축 스트레스가 증가하더라도 제8 절연층(80)과 제1 캡핑전극(CPE1) 사이의 박리는 제7 절연층(70)과 제1 접속부분(P2-1) 사이의 박리보다 적게 발생할 수 있다. 제7 절연층(70)의 형성조건이 제8 절연층(80)의 형성조건보다 불리하여 결합력이 약한 절연층이 형성되는 경우 도 8b에 도시된 것과 같이 개구부(70-OP)를 형성할 수 있다. 또한, 제2 컨택홀(CNT2)로부터 연장된 개구부(70-OP)와 제1 접속부분(P2-1)보다 더 넓은 면적에 배치된 제1 캡핑전극(CPE1)은 제3 영역(BA, 도 1b 참조)이 벤딩시 발생하는 스트레스를 분산 시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
베이스층 110
제1 영역 NBA1
제2 영역 NBA2
제3 영역 BA
복수 개의 절연층들 10br, 10bf, 10 내지 80, PDL
화소 PX
신호라인 SL, SGL1, SGL2, DL
제1 라인부분 P1
제2 라인부분 P2
제1 연결부분 CP1
제1 컨택홀 CNT1
제1 연결부분의 제1 부분 CPA1
제2 컨택홀 CNT2
제1 연결부분의 제2 부분 CPA2
제3 라인부분 P3
제2 연결부분 CP2
접속부분 P2-1
라인부분들 P2-3
스캔 구동회로 GDC
제1 신호라인 및 제2 신호라인 SGL1
상부 유기층들 70, 80, PDL
적어도 하나의 무기층 210, 230
제1 유기층의 개구부 70-OP
제2 유기층 80

Claims (20)

  1. 제1 영역, 상기 제1 영역과 제1 방향 내에서 이격되어 배치된 제2 영역, 및 상기 제1 방향 내에서 상기 제1 영역과 상기 제2 영역 사이에 배치되고 소정의 곡률로 벤딩된 제3 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 배치된 복수 개의 절연층들;
    상기 제1 영역 상에 배치된 화소; 및
    상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩하는 신호라인을 포함하고,
    상기 신호라인은,
    상기 제1 영역에 배치된 제1 라인부분;
    상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 배치되고, 상기 제1 라인부분과 다른 층 상에 배치된 제2 라인부분; 및
    상기 제1 영역에 배치되고, 상기 제1 라인부분 및 상기 제2 라인부분과 다른 층 상에 배치된 제1 연결부분을 포함하고,
    상기 제1 연결부분의 제1 부분은 상기 복수 개의 절연층들 중 상기 제1 연결부분의 상기 제1 부분과 상기 제1 라인부분 사이에 배치된 절연층에 정의된 적어도 하나의 제1 컨택홀을 통해 상기 제1 라인부분에 연결되고,
    상기 제2 라인부분은 상기 복수 개의 절연층들 중 상기 제2 라인부분과 상기 제1 연결부분의 제2 부분 사이에 배치된 절연층에 정의된 단일의 제2 컨택홀을 통해 상기 제1 연결부분의 상기 제2 부분에 연결되고,
    상기 제2 라인부분과 상기 제1 연결부분의 상기 제2 부분 사이에 배치된 상기 절연층은 유기층인 표시장치.
  2. 제1 항에 있어서,
    상기 신호라인은,
    상기 제2 영역에 배치된 제3 라인부분; 및
    상기 제2 영역에 배치되고, 상기 제2 라인부분 및 상기 제3 라인부분과 다른 층 상에 배치된 제2 연결부분을 더 포함하고,
    상기 제2 연결부분의 제1 부분은 상기 복수 개의 절연층들 중 상기 제2 연결부분의 제1 부분과 상기 제3 라인부분 사이에 배치된 절연층에 정의된 적어도 하나의 제3 컨택홀을 통해 상기 제3 라인부분에 연결되고,
    상기 제2 라인부분은 상기 복수 개의 절연층들 중 상기 제2 라인부분과 상기 제2 연결부분의 제2 부분 사이에 배치된 절연층에 정의된 단일의 제4 컨택홀을 통해 상기 제2 연결부분의 제2 부분에 연결되고,
    상기 제2 라인부분과 상기 제2 연결부분의 상기 제2 부분 사이에 배치된 상기 절연층은 유기층인 표시장치.
  3. 제2 항에 있어서,
    상기 제2 라인부분과 상기 제1 연결부분의 상기 제2 부분 사이에 배치된 상기 절연층과 상기 제2 라인부분과 상기 제2 연결부분의 상기 제2 부분 사이에 배치된 상기 절연층은 동일한 유기층인 표시장치.
  4. 제1 항에 있어서,
    상기 적어도 하나의 제1 컨택홀은 복수 개로 제공되고,
    상기 복수 개의 제1 컨택홀들이 정의된 상기 절연층은 복수 개의 무기층들을 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 유기층은 상기 복수 개의 무기층들 상에 배치된 표시장치.
  6. 제1 항에 있어서,
    제2 컨택홀의 접촉면적은 상기 복수 개의 제1 컨택홀들의 접촉면적의 합산 면적보다 더 큰 표시장치.
  7. 제1 항에 있어서,
    상기 제2 컨택홀의 직경은 10 마이크로미터 이상인 표시장치.
  8. 제1 항에 있어서,
    상기 제2 라인부분은,
    상기 제1 연결부분의 상기 제2 부분에 중첩하는 접속부분; 및
    각각이 상기 접속부분으로부터 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 나열되며, 상기 제3 영역에 중첩하는 복수 개의 라인부분들을 포함하는 표시장치.
  9. 제1 항에 있어서,
    상기 제1 영역에 배치되고, 상기 화소에 스캔신호를 제공하는 스캔 구동회로를 더 포함하고,
    상기 신호라인은 상기 스캔 구동회로에 연결된 표시장치.
  10. 제9 항에 있어서,
    상기 신호라인은 제1 바이어스 전압을 수신하는 제1 신호라인 및 상기 제1 바이어스 전압보다 낮은 제2 바이어스 전압을 수신하는 제2 신호라인을 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 제1 바이어스 전압과 상기 제2 바이어스 전압의 전압차이는 약 10V 이상인 표시장치
  12. 제1 항에 있어서,
    상기 신호라인은 상기 화소에 전기적으로 연결된 표시장치.
  13. 제1 항에 있어서,
    상기 복수 개의 절연층들은,
    상기 제1 영역에 중첩하고, 상기 제1 라인부분 및 상기 제1 연결부분 상에 배치된 복수 개의 상부 유기층들; 및
    상기 제1 영역에 중첩하고, 상기 제3 영역에 비-중첩하며, 상기 복수 개의 상부 유기층들 상에 배치된 적어도 하나의 무기층을 포함하는 표시장치.
  14. 제13 항에 있어서,
    상기 복수 개의 상부 유기층들 중 상기 제1 라인부분에 접촉하는 상부 유기층의 일부분은 상기 제2 컨택홀의 내측에 배치된 표시장치.
  15. 제1 항에 있어서,
    캡핑전극을 더 포함하고,
    상기 복수 개의 절연층들은 상기 제1 영역 및 상기 제3 영역에 중첩하고, 상기 제2 라인부분 상에 배치된 제1 유기층 및 상기 제1 유기층 상에 배치된 제2 유기층을 포함하고,
    상기 제1 유기층에는 상기 제2 컨택홀에 중첩하며 상기 제2 라인부분의 일부분을 노출하는 개구부가 정의되고,
    상기 캡핑전극은 상기 제2 라인부분의 상기 일부분 상에 배치된 표시장치.
  16. 제15 항에 있어서,
    평면 상에서 상기 제2 컨택홀은 상기 개구부 내측에 배치된 표시장치.
  17. 제1 항에 있어서,
    상기 제1 연결부분의 상기 제1 영역과 상기 제1 연결부분의 상기 제2 영역은 상기 제1 방향과 교차하는 제2 방향에서 정렬된 표시장치.
  18. 제1 영역, 상기 제1 영역과 제1 방향에서 이격된 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 제3 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제3 영역에 중첩하는 개구부가 정의된 복수 개의 무기층들;
    상기 복수 개의 무기층들 상에 배치된 복수 개의 유기층들;
    상기 베이스 기판 상에 배치되고, 상기 제1 영역에 중첩하는 화소; 및
    상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩하는 신호라인을 포함하고,
    상기 신호라인은,
    상기 제1 영역에 배치된 제1 라인부분;
    상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 배치되고, 상기 제1 라인부분과 다른 층 상에 배치된 제2 라인부분; 및
    상기 제1 영역에 배치되고, 상기 제1 라인부분 및 상기 제2 라인부분과 다른 층 상에 배치된 제1 연결부분을 포함하고,
    상기 제1 연결부분의 제1 부분은 상기 복수 개의 무기층들 중 상기 제1 연결부분의 상기 제1 부분과 상기 제1 라인부분 사이에 배치된 적어도 하나의 무기층에 정의된 복수 개의 제1 컨택홀들을 통해 상기 제1 라인부분에 연결되고,
    상기 제2 라인부분은 상기 복수 개의 유기층들 중 상기 제2 라인부분과 상기 제1 연결부분의 제2 부분 사이에 배치된 적어도 하나의 유기층에 정의된 제2 컨택홀을 통해 상기 제1 연결부분의 상기 제2 부분에 연결되고,
    상기 제2 컨택홀의 직경은 약 10 마이크로미터 이상인 표시장치.
  19. 제18 항에 있어서,
    상기 복수 개의 유기층들 중 상기 적어도 하나의 유기층 상에 배치된 유기층의 일부분은 상기 제2 컨택홀 내측에 배치된 표시장치.
  20. 제18 항에 있어서,
    캡핑전극을 더 포함하고,
    상기 복수 개의 유기층들 중 상기 적어도 하나의 유기층 상에 배치된 제1 상부 유기층에는 상기 제2 컨택홀보다 큰 면적을 갖고 상기 제2 라인부분의 일부분을 노출시키는 개구부가 정의되고,
    상기 캡핑전극은 상기 개구부의 내측에 배치되어 상기 제2 라인부분의 상기 노출된 일부분을 커버하고,
    복수 개의 유기층들 중 상기 제1 상부 유기층 상에 배치된 제2 상부 유기층은 상기 개구부 내측에 배치된 표시장치.
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