KR20230144157A - 표시장치 - Google Patents

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KR20230144157A
KR20230144157A KR1020220042874A KR20220042874A KR20230144157A KR 20230144157 A KR20230144157 A KR 20230144157A KR 1020220042874 A KR1020220042874 A KR 1020220042874A KR 20220042874 A KR20220042874 A KR 20220042874A KR 20230144157 A KR20230144157 A KR 20230144157A
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insulating layer
layer
contact hole
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김건우
최덕영
김득종
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삼성디스플레이 주식회사
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Abstract

일 실시예는 표시 패널, 제1 게이트를 포함하는 실리콘 트랜지스터, 및 제2 게이트를 포함하는 산화물 트랜지스터를 포함하는 전자 부품, 및 도전성 접착층을 포함하고, 표시패널은 베이스층, 화소, 제2 게이트와 동일한 층상에 배치된 말단 부분을 포함하는 신호라인, 신호패드, 하부 졀연층, 및 컨택홀이 정의된 상부 절연층을 포함하고, 말단부분은 하부 절연층 상에 배치되며, 컨택홀에 의해 노출된 제1 부분과 상부 절연층에 의해 커버된 제2 부분을 포함하고, 신호라인의 말단부분과 전기적으로 연결된 최상부 도전 패턴을 포함하고, 전자부품은 최상부 도전 패턴 상에 배치되고, 도전성 접착층을 통해 최상부 도전 패턴에 전기적으로 연결된 접속단자를 포함하여, 제2 부분에 가해지는 압력을 최소화함으로써, 제2 부분의 파손을 방지할 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀 더 상세히는 표시장치의 패드영역에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 표시장치들은 입력장치로써 터치패널과 같은 입력센서를 구비한다.
표시장치는 표시패널과 회로기판을 포함하다. 표시패널은 회로기판을 통해 메인보드에 연결될 수 있다. 표시패널에는 구동칩이 실장될 수 있다.
본 발명의 목적은 신호패드들의 불량이 감소된 표시장치를 제공하는 것이다.
일 실시예는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시패널, 상기 표시패널에 전기적으로 연결된 전자부품, 및 접착층, 및 접착층 내에 배치되고 단층을 정의하는 복수 개의 도전볼들을 포함하고, 상기 표시패널과 상기 전자부품을 전기적으로 연결하는 도전성 접착층을 포함하고, 상기 표시패널은 베이스층, 상기 베이스층 상에 배치되고, 제1 게이트를 포함하는 실리콘 트랜지스터 상기 실리콘 트랜지스터보다 상측에 배치된 제2 게이트를 포함하는 산화물 트랜지스터, 및 상기 제1 게이트와 상기 제2 게이트 사이에 배치되고 상기 산화물 트랜지스터에 중첩하는 차폐전극을 포함하는 화소 구동 회로, 및 상기 화소 구동 회로와 전기적으로 연결된 발광소자를 포함하는 화소, 상기 비표시 영역에 중첩하며, 상기 제2 게이트와 동일한 층 상에 배치된 말단부분을 포함하고, 상기 화소 구동 회로에 전기적으로 연결된 신호라인, 상기 말단부분에 전기적으로 연결된 신호패드, 상기 베이스층 상에 배치되며, 상기 실리콘 트랜지스터를 커버하는 하부 절연층, 및 상기 하부 절연층 상에 배치되며, 상기 제2 게이트를 커버하며 컨택홀이 정의된 상부 절연층을 포함하고, 상기 말단부분은 상기 하부 절연층 상에 배치되며, 상기 컨택홀에 의해 노출된 제1 부분과 상기 상부 절연층에 의해 커버된 제2 부분을 포함하고, 상기 신호패드는 상기 말단부분 상에 배치되며, 상기 신호라인의 상기 말단부분과 전기적으로 연결된 최상부 도전 패턴을 포함하고, 상기 전자부품은 상기 최상부 도전 패턴 상에 배치되고, 상기 도전성 접착층을 통해 상기 최상부 도전 패턴에 전기적으로 연결된 접속단자를 포함하는 표시 장치를 제공한다.
상기 도전볼들은 상기 제1 부분 및 상기 접속단자에 중첩하는 제1 도전볼, 상기 제2 부분 및 상기 접속단자에 중첩하는 제2 도전볼, 및 상기 접속단자에 비-중첩하는 제3 도전볼을 포함하고, 상기 표시패널과 상기 전자부품의 두께 방향 내에서 상기 최상부 도전 패턴의 상기 제1 부분과 중첩하는 부분과 상기 접속단자 간의 이격 거리는 상기 제3 도전볼의 직경과 같거나, 작은 것일 수 있다.
상기 표시패널과 상기 전자부품의 두께 방향 내에서 상기 최상부 도전 패턴의 상기 제1 부분과 중첩하는 부분과 상기 접속단자 간의 이격 거리는 3㎛ 이하인 것일 수 있다.
상기 전자부품은 구동칩이고, 상기 접속단자는 범프인 것일 수 있다.
상기 최상부 도전 패턴은 상기 제1 부분에 대응하는 제3 부분과 상기 제2 부분에 대응하는 제4 부분을 포함하고, 상기 표시패널의 두께 방향 내에서 상기 제3 부분과 상기 제4 부분의 높이차는 1㎛ 이하인 것일 수 있다.
상기 신호패드는 상기 최상부 도전 패턴과 상기 말단부분 사이에 배치되며, 상기 최상부 도전 패턴과 상기 말단부분을 전기적으로 연결하는 중간 도전 패턴을 더 포함하는 것일 수 있다.
상기 중간 도전 패턴은 상기 말단부분에 인접한 제1 중간 도전 패턴, 및 상기 제1 중간 도전 패턴과 상기 최상부 도전 패턴 사이에 배치된 제2 중간 도전 패턴을 포함하는 것일 수 있다.
상기 상부 절연층은 상기 제2 부분에 중첩하는 부분에 서브 컨택홀이 정의되고,
상기 제2 중간 도전 패턴은 상기 서브 컨택홀을 통해 상기 말단부분과 연결된 것일 수 있다.
상기 상부 절연층 상에 배치된 제1 유기층, 상기 제1 유기층 상에 배치된 제2 유기층, 상기 상부 절연층과 상기 제1 유기층 사이에 배치되고, 상기 실리콘 트랜지스터 또는 상기 산화물 트랜지스터에 전기적으로 연결된 제1 연결전극, 상기 제1 유기층과 상기 제2 유기층 사이에 배치되고, 상기 제1 연결전극과 상기 발광소자를 연결하는 제2 연결전극을 더 포함하는 것일 수 있다.
상기 제1 중간 도전 패턴은 상기 제1 연결전극과 동일한 물질을 포함하고, 상기 제2 중간 도전 패턴은 상기 제2 연결전극과 동일한 물질을 포함하는 것일 수 있다.
적어도 하나의 절연층 및 적어도 하나의 도전 패턴층을 포함하고, 상기 표시패널 상에 배치된 입력센서를 더 포함하고, 상기 최상부 도전 패턴은 상기 적어도 하나의 도전 패턴층과 동일한 물질을 포함하는 것일 수 있다.
일 실시예는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시패널, 상기 표시패널에 전기적으로 연결된 전자부품, 및 접착층, 및 접착층 내에 배치되고 단층을 정의하는 복수 개의 도전볼들을 포함하고, 상기 표시패널과 상기 전자부품을 전기적으로 연결하는 도전성 접착층을 포함하고, 상기 표시패널은 베이스층, 상기 베이스층 상에 배치되고, 제1 게이트를 포함하는 실리콘 트랜지스터, 상기 실리콘 트랜지스터보다 상측에 배치된 제2 게이트를 포함하는 산화물 트랜지스터, 상기 제1 게이트와 상기 제2 게이트 사이에 배치되고 상기 산화물 트랜지스터에 중첩하는 차폐전극을 포함하는 화소 구동 회로, 및 상기 화소 구동 회로와 전기적으로 연결된 발광소자를 포함하는 화소, 상기 비표시 영역에 중첩하며, 상기 제1 게이트 또는 상기 차폐전극과 동일한 층 상에 배치된 말단부분을 포함하고, 상기 화소 구동 회로에 전기적으로 연결된 신호라인, 상기 말단부분에 전기적으로 연결된 신호패드, 상기 화소에 중첩하고, 상기 말단부분과 상기 신호패드 사이에 배치된 중간 절연층, 상기 중간 절연층 상에 배치되며, 컨택홀이 정의된 상부 절연층, 및 상기 중간 절연층 상에 배치되며, 상기 컨택홀에 의해 노출된 제1 부분과, 상기 상부 절연층에 의해 커버된 제2 부분을 포함하는 상부 보조 전극을 포함하고, 상기 신호패드는 상기 상부 보조 전극 상에 배치되며, 상기 상부 보조 전극과 전기적으로 연결된 최상부 도전 패턴을 포함하고, 상기 전자부품은 상기 최상부 도전 패턴 상에 배치되고, 상기 도전성 접착층을 통해 상기 최상부 도전 패턴에 전기적으로 연결된 접속단자를 포함하는 표시 장치를 제공한다.
상기 도전볼들은 상기 제1 부분 및 상기 접속단자에 중첩하는 제1 도전볼, 상기 제2 부분 및 상기 접속단자에 중첩하는 제2 도전볼, 및 상기 접속단자에 비-중첩하는 제3 도전볼을 포함하고, 상기 표시패널과 상기 전자부품의 두께 방향 내에서 상기 최상부 도전 패턴의 상기 제1 부분과 중첩하는 부분과 상기 접속단자 간의 이격 거리는 상기 제3 도전볼의 상기 두께 방향으로의 직경과 같거나, 작은 것일 수 있다.
상기 제1 도전볼의 상기 두께 방향으로의 직경은 상기 제3 도전볼의 상기 두께 방향으로의 직경과 같거나, 작은 것일 수 있다.
상기 표시패널과 상기 전자부품의 두께 방향 내에서 상기 최상부 도전 패턴과 상기 접속단자 간의 이격 거리는 3㎛ 이하인 것일 수 있다.
상기 최상부 도전 패턴은 상기 제1 부분에 대응하는 제3 부분과 상기 제2 부분에 대응하는 제4 부분을 포함하고, 상기 표시패널의 두께 방향 내에서 상기 제3 부분과 상기 제4 부분의 높이차는 1㎛ 이하인 것일 수 있다.
상기 신호패드는 상기 상부 보조 전극과 상기 최상부 도전 패턴 사이에 배치되며, 상기 최상부 도전 패턴과 상기 상부 보조 전극을 전기적으로 연결하는 중간 도전 패턴을 더 포함하는 것일 수 있다.
상기 상부 절연층에는 상기 제2 부분에 중첩하는 제1 서브 컨택홀이 정의되고, 상기 상부 절연층 및 상기 중간 절연층에는 상기 제2 부분에 중첩하는 제2 서브 컨택홀이 정의되고, 상기 중간 도전 패턴은 상기 제1 서브 컨택홀을 통해 상기 상부 보조 전극에 연결되고, 상기 중간 도전 패턴은 상기 제2 서브 컨택홀을 통해 상기 말단부분에 연결된 것일 수 있다.
상기 말단부분과 상기 상부 보조 전극 사이에 배치되며, 상기 말단부분과 상기 상부 보조 전극 각각과 전기적으로 연결된 하부 보조 전극을 더 포함하고, 상기 중간 절연층은 상기 말단부분을 커버하는 제1 중간 절연층 및 상기 하부 보조 전극을 커버하는 제2 중간 절연층을 포함하는 것일 수 있다.
상기 신호패드는 상기 상부 보조 전극과 상기 최상부 도전 패턴 사이에 배치되며, 상기 최상부 도전 패턴과 상기 상부 보조 전극, 및 상기 하부 보조 전극을 각각 전기적으로 연결하는 중간 도전 패턴을 더 포함하고, 상기 상부 절연층에는 상기 제2 부분에 중첩하는 제1 서브 컨택홀이 정의되고, 상기 상부 절연층 및 상기 제2 중간 절연층에는 상기 제2 부분에 중첩하는 제2 서브 컨택홀이 정의되고, 상기 상부 절연층, 상기 제1 중간 절연층, 및 제2 중간 절연층에는 상기 제2 부분에 중첩하는 제3 서브 컨택홀이 정의되고, 상기 중간 도전 패턴은 상기 제1 서브 컨택홀을 통해 상기 상부 보조 전극에 연결되고, 상기 중간 도전 패턴은 상기 제2 서브 컨택홀을 통해 상기 하부 보조 전극에 연결되고, 상기 중간 도전 패턴은 상기 제3 서브 컨택홀을 통해 상기 말단부분에 연결된 것일 수 있다.
일 실시예의 표시 장치는 제2 게이트와 동일한 층상에 배치된 말단부분을 포함함으로써, 접속단자와 최상부 도전 패턴의 제1 부분 간의 이격거리를 최소화할 수 있다. 이에 따라 도전볼에 의해 최상부 도전 패턴의 제2 부분에 가해지는 압력을 감소시켜, 최상부 도전 패턴의 제2 부분의 파손을 방지할 수 있다.
일 실시예의 표시 장치는 제1 게이트와 동일한 층상에 배치된 말단부분을 포함하고, 제2 게이트 또는 차폐전극과 동일한 층상에 배치된 상부 보조 전극 또는 하부 보조 전극을 포함함으로써, 접속단자와 최상부 도전 패턴의 제1 부분 간의 이격거리를 최소화할 수 있다. 이에 따라 도전볼에 의해 최상부 도전 패턴의 제2 부분에 가해지는 압력을 감소시켜, 최상부 도전 패턴의 제2 부분의 파손을 방지할 수 있다.
도 1a는 일 실시예에 따른 전자장치의 사시도이다.
도 1b는 일 실시예에 따른 전자장치의 분해 사시도이다.
도 2는 일 실시예에 따른 표시장치의 단면도이다.
도 3은 일 실시예에 따른 표시패널의 평면도이다.
도 4는 일 실시예의 표시패널의 단면도이다.
도 5는 일 실시예에 따른 입력센서의 단면도이다.
도 6은 일 실시예에 따른 표시장치의 패드영역에 대한 확대된 분해 사시도이다.
도 7은 일 실시예의 도전성 접착층을 도시한 사시도이다.
도 8은 일 실시에의 따른 표시 장치의 패드영역의 일부분의 단면도이다.
도 9는 일 실시에의 표시 장치의 일부분을 확대한 단면도이다.
도 10은 일 실시예의 표시 장치의 일부분을 확대한 도면이다.
도 11은 일 실시예의 표시 장치의 일부분을 확대한 도면이다.
도 12는 일 실시예의 표시 장치의 일부분을 확대한 도면이다.
도 13은 일 실시예의 표시 장치의 일부분을 확대한 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 일 실시예의 표시 장치에 대해 설명한다.
도 1a는 일 실시예에 따른 전자장치(ED)의 사시도이다. 도 1b는 일 실시예에 따른 전자장치(ED)의 분해 사시도이다.
도 1a 및 도 1b에서 핸드폰 단말기를 전자장치(ED)의 일 예로써 도시하였다. 본 발명에 따른 전자장치(ED)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 내비게이션, 게임기, 스마트 워치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1a를 참조하면, 전자장치(ED)는 표시면(ED-IS)을 통해 이미지(IM)를 표시할 수 있다. 이미지(IM)의 일 예로 아이콘 이미지들이 도시되었다. 표시면(ED-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(ED-IS)의 법선 방향, 즉 전자장치(ED)의 두께 방향은 제3 방향(DR3)이 지시한다. 본 명세서 내에서 "평면상에서 보았을 때 또는 평면상에서"의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다.
또한, 표시면(ED-IS)은 이미지(IM)가 표시되는 표시영역(ED-DA) 및 표시영역(ED-DA)에 인접한 비표시영역(ED-NDA)을 포함한다. 비표시영역(ED-NDA)은 이미지가 표시되지 않는 영역이다. 다만, 이에 한정되지 않으며, 비표시영역(ED-NDA)은 표시영역(ED-DA)의 어느 일 측에 인접하거나 생략될 수 있다.
도 1b를 참조하면, 전자장치(ED)는 윈도우(WM), 표시장치(DD) 및 하우징(BC)을 포함할 수 있다. 하우징(BC)은 표시모듈(DM)을 수용하며, 윈도우(WM)와 결합될 수 있다. 미-도시되었으나, 전자장치(ED)는 하우징(BC)에 수용되어 표시장치(DD)와 전기적으로 연결된 또 다른 전자모듈들을 더 포함할 수 있다. 예컨대, 전자장치(ED)는 메인보드, 메인보드에 실장된 회로모듈, 카메라 모듈, 전원모듈 등을 더 포함할 수 있다.
윈도우(WM)는 표시장치(DD) 상부에 배치되고, 표시장치(DD)로부터 제공되는 영상을 외부로 투과시킬 수 있다. 윈도우(WM)는 투과 영역(TA) 및 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 표시영역(ED-DA)에 중첩하며, 표시영역(ED-DA)에 대응하는 형상을 가질 수 있다.
비투과 영역(NTA)은 비표시영역(ED-NDA)에 중첩하며, 비표시영역(ED-NDA)에 대응하는 형상을 가질 수 있다. 비투과 영역(NTA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베이스층의 일부영역에 베젤패턴이 배치될 수 있고, 베젤패턴이 배치된 영역이 비투과 영역(NTA)이고, 베젤패턴이 미-배치된 영역이 투과 영역(TA)일 수 있다. 윈도우(WM)의 베이스층은 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 비투과 영역(NTA)은 생략될 수도 있다.
표시장치(DD)는 이미지를 생성하고, 외부 입력을 감지할 수 있다. 표시장치(DD)는 표시패널(DP) 및 입력센서(ISU)를 포함한다. 미-도시되었으나, 표시장치(DD)는 입력센서(ISU) 상에 배치된 반사방지부재를 더 포함할 수 있다. 반사방지부재는 편광자와 리타더를 포함하거나, 컬러필터와 블랙매트릭스를 포함할 수 있다.
일 실시예에 따르면, 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 그 종류가 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 무기발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 무기발광 표시패널의 발광층은 퀀텀닷, 퀀텀로드, 나노 LED 등을 포함할 수 있다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
입력센서(ISU)는 정전용량식 센서, 광학방식의 센서, 초음파 방식의 센서, 전자기 유도방식의 센서 중 어느 하나를 포함할 수 있다. 입력센서(ISU)는 연속공정을 통해 표시패널(DP) 상에 형성되거나, 별도로 제조된 후 접착층을 통해 표시패널(DP)의 상측에 부착될 수 있다.
표시장치(DD)는 구동칩(DC) 및 회로기판(PB)을 더 포함할 수 있다. 구동칩(DC)이 표시패널(DP)에 실장된 실시예를 도시하였으나, 이에 제한되지 않는다. 구동칩(DC)은 회로기판(PB)으로부터 전달된 제어 신호에 기반하여 표시패널(DP)의 동작에 필요한 구동 신호를 생성할 수 있다. 표시패널(DP)에 본딩된 회로기판(PB)은 벤딩되어 표시패널(DP)의 배면에 배치될 수 있다. 회로기판(PB)은 베이스층(BL)의 일단에 배치되며, 회로 소자층(DP-CL)에 전기적으로 연결될 수 있다.
도 1b에서 회로기판(PB)이 벤딩되는 실시예를 도시하였으나, 이에 제한되지 않는다. 구동칩(DC)이 하측을 향하도록 표시패널(DP)의 일부분이 벤딩될 수도 있다. 표시패널(DP)의 비표시영역이 벤딩될 수 있다.
이상에서 핸드폰 단말기를 전자장치(ED)로 설명하였으나, 본 명세서에서 전자장치(ED)는 2 이상의 본딩된 전자부품들을 포함하면 충분하다. 표시패널(DP)과 표시패널(DP)에 실장된 구동칩(DC) 각각은 서로 다른 전자부품에 해당하고, 이들만으로도 전자장치(ED)를 구성할 수 있다. 표시패널(DP)과 표시패널(DP)에 연결된 회로기판(PB)만으로도 전자장치(ED)를 구성할 수 있고, 메인보드 및 메인보드에 실장된 전자모듈만으로도 전자장치(ED)를 구성할 수 있다. 이하, 표시패널(DP)과 표시패널(DP)에 실장된 구동칩(DC)의 본딩 구조를 중심으로 본 발명에 따른 전자장치(ED)를 설명한다.
도 2는 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 3은 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 4는 일 실시예의 표시패널(DP)의 단면도이다.
도 2를 참조하면, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 봉지층(TFL)을 포함한다. 입력센서(ISU)는 봉지층(TFL) 상에 배치될 수 있다.
표시패널(DP)은 표시영역(DP-DA) 및 비표시영역(DP-NDA)을 포함한다. 표시패널(DP)의 표시영역(DP-DA)은 도 1a에 도시된 표시영역(ED-DA) 또는 도 1b에 도시된 투과 영역(TA)에 대응하며, 비표시영역(DP-NDA)은 도 1a에 도시된 비표시영역(ED-NDA) 또는 도 1b에 도시된 비투과 영역(NTA)에 대응한다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그 밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함할 수 있다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함할 수 있다. 회로 소자는 신호라인들, 화소 구동 회로 등을 포함할 수 있다. 코팅, 증착 등의 공정을 통해 절연층, 반도체층, 및 도전층을 형성한다. 이후, 포토리소그래피, 및 식각 공정을 통해 절연층, 반도체층, 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호라인 등을 형성한다. 동일한 층상에 배치된 패턴은 동일한 공정을 통해서 형성된다. 이하, 패턴들이 동일한 공정을 통해서 형성되었다는 것은 동일한 물질을 포함하고, 동일한 적층구조를 포함하는 것을 의미한다.
표시 소자층(DP-OLED)은 유기발광소자를 포함할 수 있다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
봉지층(TFL)은 표시 소자층(DP-OLED)을 밀봉하는 것일 수 있다. 봉지층(TFL)은 무기층/유기층/무기층의 적층구조를 포함할 수 있다. 봉지층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호하는 것일 수 있다.
일 실시예에서, 봉지층(TFL)을 대신하여 봉지기판이 제공될 수 있다. 이 경우, 봉지기판은 베이스층(BL)과 대향하며, 봉지기판과 베이스층(BL) 사이에는 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)이 배치될 수 있다.
입력센서(ISU)는 표시패널(DP) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다. 본 실시예에서 입력센서(ISU)는 표시패널(DP)과 연속공정에 의해 제조될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 입력센서(ISU)는 개별 패널로 제공되어, 접착층을 통해 표시패널(DP)과 결합될 수 있다. 일 실시예에 따르면, 입력센서(ISU)는 생략될 수도 있다.
도 3을 참조하면, 표시패널(DP)은 복수 개의 화소들(PX), 게이트 구동회로(GDC), 복수 개의 신호라인들(SGL), 및 복수 개의 신호패드들(DP-PD)을 포함할 수 있다.
화소들(PX)은 표시영역(DP-DA)에 배치된다. 화소들(PX) 각각은 유기발광소자와 그에 연결된 화소 구동회로를 포함한다. 게이트 구동회로(GDC)는 복수 개의 게이트 라인들(GL)에 게이트 신호들을 순차적으로 출력한다. 게이트 구동회로(GDC)의 트랜지스터는 화소(PX)의 트랜지스터와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성될 수 있다. 표시패널(DP)은 화소들(PX)에 발광 제어신호를 제공하는 또 다른 구동회로를 더 포함할 수도 있다.
신호라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호라인(CSL)을 포함한다. 게이트 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호라인들(SGL)은 표시영역(DP-DA) 및 비표시영역(DP-NDA)에 중첩한다. 신호라인들(SGL) 각각은 패드부 및 라인부를 포함할 수 있다. 라인부는 표시영역(DP-DA) 및 비표시영역(DP-NDA)에 중첩한다. 패드부는 라인부의 말단에 연결된다. 패드부는 후술하는 패드영역에 중첩할 수 있다.
복수 개의 신호패드들(DP-PD)은 제1 패드들(PD1), 제2 패드들(PD2) 및 제3 패드들(PD3)을 포함할 수 있다. 제1 패드들(PD1) 및 제2 패드들(PD2)이 배치된 영역은 제1 패드영역(PA1)으로 정의되고, 제3 패드들(PD3)이 배치된 영역은 제2 패드영역(PA2)으로 정의될 수 있다. 제1 패드영역(PA1)은 구동칩(DC, 도 1b 참조)과 본딩되는 영역이고, 제2 패드영역은(PA2)은 회로기판(PB, 도 1b 참조)과 본딩되는 영역이다. 제1 패드영역(PA1)은 제1 패드들(PD1)이 배치된 제1 영역(B1)과 제2 패드들(PD2)이 배치된 제2 영역(B2)을 포함할 수 있다. 제1 패드영역(PA1) 및 제2 패드영역(PA2)은 비표시영역(DP-NDA) 내에 배치된다. 일부의 제1 패드들(PD1) 각각은 대응하는 데이터 라인(DL)에 연결될 수 있다.
제1 패드영역(PA1)과 제2 패드영역(PA2)은 제2 방향(DR2)에서 서로 이격될 수 있다. 제2 패드들(PD2)과 제3 패드들(PD3)은 연결 신호라인들(S-CL)을 통해서 연결될 수 있다. 제1 영역(B1)에는 2개의 패드행이 예시적으로 도시되었으나, 이에 제한되지 않고, 더 많은 패드행이 배치될 수 있다. 제3 패드들(PD3)은 회로기판(PB)의 회로 패드들(PB-PD)과 본딩될 수 있다. 제3 패드들(PD3)과 회로기판(PB)의 회로 패드들(PB-PD)은 후술하는 제1 패드(PD1) 또는 제2 패드(PD2)와 구동칩(DC)의 범프의 본딩구조와 동일하거나 다를 수 있다.
도 4를 참조하면 베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 금속을 포함할 수 있다. 제1 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 제1 전원 전압(ELVDD)을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
도 4에는 제1 반도체 패턴(SC1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SC1)이 더 배치될 수 있다. 제1 반도체 패턴(SC1)은 화소에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널영역(또는 액티브영역)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SC1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)아니라 후술하는 회로층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 제1 게이트(GT1)가 배치된다. 제1 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 제1 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 제1 게이트(GT1)는 마스크일 수 있다. 제1 절연층(10) 상에 스토리지 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 도 4에 도시된 것과 다르게 제1 전극(CE10)은 제1 게이트(GT1)와 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 제1 게이트(GT1)를 커버할 수 있다. 미-도시되었으나, 제2 절연층(20) 상에 제1 게이트(GT1)와 중첩하는 상부전극이 배치될 수도 있다. 제2 절연층(20) 상에 제1 전극(CE10)과 중첩하는 제2 전극(CE20)이 배치될 수 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SC2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 도 4에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다. 일 실시예에서. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴(SC2)을 커버할 수 있다.
제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 제2 게이트(GT2)가 배치된다. 산화물 트랜지스터(O-TFT)의 제2 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 제2 게이트(GT2)는 채널영역(AC2)에 중첩한다.
제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 제2 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(60) 상에 데이터 라인(DL)이 배치될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2) 및 데이터 라인(DL)을 커버할 수 있다. 제6 절연층(60) 및 제7 절연층(70) 각각은 유기층일 수 있다.
제1 발광소자(LD1)는 애노드(AE1, 또는 제1 전극), 발광층(EL1), 및 캐소드(CE, 또는 제2 전극)을 포함할 수 있다. 후술하는 제2 발광소자(LD2) 및 제3 발광소자(LD3)의 캐소드(CE)는 제1 발광소자(LD1)의 캐소드(CE)와 일체의 형상을 가질 수 있다. 즉, 캐소드(CE)는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)에 공통으로 제공될 수 있다.
제1 발광소자(LD1)의 애노드(AE1)는 제7 절연층(70) 상에 배치될 수 있다. 애노드(AE1)는 (반)투광성 전극 또는 반사 전극일 수 있다. 화소 정의막(PDL)은 제7 절연층(70) 상에 배치될 수 있다. 화소 정의막(PDL)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 애노드(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 애노드(AE1)의 일부분을 노출시키는 개구부(PDL-OP)가 정의될 수 있다.
도시되지 않았으나, 애노드(AE1)와 발광층(EL1) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL1)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 3 참조)에 공통으로 형성될 수 있다.
봉지층(TFL)은 발광소자층(DP-OLED) 상에 배치될 수 있다. 봉지층(TFL)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(TFL)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광소자층(DP-OLED)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(DP-OLED)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
도 5는 일 실시예에 따른 입력센서(ISU)의 단면도이다. 도 5를 참조하면, 입력센서(ISU)는 제1 절연층(IS-IL1, 이하 제1 센싱 절연층), 제1 도전 패턴층(IS-CL1), 제2 절연층(IS-IL2, 이하 제2 센싱 절연층), 제2 도전 패턴층(IS-CL2), 및 제3 절연층(IS-IL3, 이하 제3 센싱 절연층)을 포함할 수 있다. 제1 센싱 절연층(IS-IL1)은 봉지층(TFL) 상에 직접 배치될 수 있다.
일 실시예에서 제1 센싱 절연층(IS-IL1) 및/또는 제3 센싱 절연층(IS-IL3)은 생략될 수 있다. 제1 센싱 절연층(IS-IL1)이 생략될 때, 봉지층(TFL)의 최상측의 절연층 상에 제1 도전 패턴층(IS-CL1)이 배치될 수 있다. 제3 센싱 절연층(IS-IL3)은 접착층 또는 입력센서(ISU) 상에 배치되는 반사방지부재의 절연층으로 대체될 수도 있다.
제1 도전 패턴층(IS-CL1)은 제1 도전 패턴들을 포함하고, 및 제2 도전 패턴층(IS-CL2)은 제2 도전 패턴들을 포함할 수 있다. 이하, 제1 도전 패턴층(IS-CL1)과 제1 도전 패턴들은 동일한 도면 부호로 지칭되고, 제2 도전 패턴층(IS-CL2)과 제2 도전 패턴들은 동일한 도면 부호로 지칭된다.
제1 도전 패턴들(IS-CL1) 및 제2 도전 패턴들(IS-CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전 패턴은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전 패턴은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.
본 실시예에서 제1 센싱 절연층(IS-IL1) 내지 제3 센싱 절연층(IS-IL3) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 제1 센싱 절연층(IS-IL1) 내지 제3 센싱 절연층(IS-IL3)은 무기층을 포함할 수 있다. 무기층은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시 나이트라이드를 포함할 수 있다.
일 실시예에서 제1 센싱 절연층(IS-IL1) 내지 제3 센싱 절연층(IS-IL3) 중 적어도 하나는 유기층일 수 있다. 예컨대, 제3 센싱 절연층(IS-IL3)이 유기층을 포함할 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 6은 일 실시예에 따른 표시장치의 패드영역에 대한 확대된 분해 사시도이다. 도 7은 일 실시예의 도전성 접착층을 도시한 사시도이다. 도 8은 일 실시에의 따른 표시 장치의 패드영역의 일부분의 단면도이다.
도 6 내지 도 8을 참조하면, 구동칩(DC)은 제1 도전성 접착층(CF1)을 통해 제1 패드영역(PA1)에 본딩되고, 회로기판(PB)은 제2 도전성 접착층(CF2)을 통해 제2 패드영역(PA2)에 본딩될 수 있다. 도 7에 도시된 바와 같이, 제1 도전성 접착층(CF1)은 접착층(AL) 및 접착층(AL)에 혼합되고, 단층을 정의하는 복수 개의 도전볼들(CB)을 포함하는 것일 수 있다. 도전볼들(CB)은 소정의 형태로 정렬될 수 있다. 한편, 제1 도전성 접착층(CF1)에 대한 설명은 제2 도전성 접착층(CF2)에도 동일하게 적용될 수 있다.
구동칩(DC) 및 회로기판(PB)은 각각 패드들(PD1, PD2, PD3) 각각에 전기적으로 연결되는 접속단자들을 포함할 수 있다. 구동칩(DC)은 제1 패드들(PD1)에 각각 전기적으로 연결되는 제1 범프들 및 제2 패드들(PD2)에 각각 전기적으로 연결되는 제2 범프들을 포함할 수 있다. 회로기판(PB)은 제3 패드들(PD3)에 각각 전기적으로 연결되는 신호패드들을 포함할 수 있다.
구동칩(DC)은 외부로부터 제2 패드들(PD2) 및 제2 범프들을 통해 제1 신호들을 수신한다. 구동칩(DC)은 제1 신호들에 근거하여 생성된 제2 신호들을 제1 범프들을 통해 제1 패드들(PD1)에 제공한다. 예컨대, 구동칩(DC)은 데이터 구동회로를 포함할 수 있다. 제1 신호는 외부에서 인가된 디지털 신호인 영상 신호일 수 있고, 제2 신호는 아날로그 신호인 데이터 신호일 수 있다. 구동칩(DC)은 영상 신호의 계조값에 대응하는 아날로그 전압을 생성한다. 데이터 신호는 도 3에 도시된 데이터 라인(DL)을 통해 화소(PX)에 제공된다. 회로기판(PB)은 구동칩(DC)에 영상 신호, 구동 전압, 기타 제어 신호를 제공할 수 있다.
도 9는 일 실시에의 표시 장치의 일부분을 확대한 단면도이다. 도 9에서 신호패드(DP-PD)는 도 6에 도시한 제1 내지 제3 패드들(PD1~PD3) 중 어느 하나일 수 있다.
도 9를 참조하면, 일 실시예에서 말단부분(DL-E)은 하부 절연층(10~40) 상에 배치되는 것일 수 있다. 말단부분(DL-E)은 제4 절연층(40) 상에 배치되는 것일 수 있다. 말단부분(DL-E)은 제2 게이트(GT2, 도 4)와 동일한 층상에 배치되는 것일 수 있다. 말단부분(DL-E)은 제5 절연층(50, 상부 절연층)에 정의된 컨택홀(CTH)에 의해 노출되는 것일 수 있다. 말단부분(DL-E)은 컨택홀(CTH)에 의해 노출된 제1 부분(PA1)과 상부 절연층(50)에 의해 커버된 제2 부분(PA2)을 포함하는 것일 수 있다.
신호패드(DP-PD)는 말단부분(DL-E) 상에 배치된 최상부 도전 패턴(CL2)을 포함하는 것일 수 있다. 최상부 도전 패턴(CL2)은 말단 부분(DL-E)과 전기적으로 연결될 수 있다. 한편, 최상부 도전 패턴(CL2)은 도 5에 도시한 입력 센서(ISU)의 적어도 하나의 도전 패턴층(IS-CL1, IS-CL2, 도 5)과 동일한 물질을 포함하는 것일 수 있다.
전자 부품(DC, PB, 도 6)은 최상부 도전 패턴(CL2) 상에 배치되는 것일 수 있다. 전자 부품(DC, PB, 도 6)은 도전성 접착층(CF1, CF2, 도 6)을 통해 최상부 도전 패턴(CL2)에 전기적으로 연결된 접속단자(BP)를 포함하는 것일 수 있다. 이하, 전자부품은 구동칩(DC, 도 6)으로, 접속단자(BP)는 구동칩(DC, 도 6)의 제1 범프로 설명하고, 이에 대한 설명은 전자부품(PB)이 구동칩(DC, 도 6)이고, 접속단자(BP)는 구동칩(DC, 도 6)의 제2 범프인 경우와, 전자부품이 회로기판(PB)이고, 접속단자(BP)가 회로기판(PB)의 제3 범프인 경우에 동일하게 적용될 수 있다.
최상부 도전 패턴(CL2)과 범프(BP) 사이에는 도전볼들(CB1, CB2, CB3)이 배치될 수 있다. 도전볼들(CB1, CB2, CB3)은 제1 부분(PA1) 및 범프(BP)에 중첩하는 제1 도전볼(CB1), 제2 부분(PA2) 및 범프(BP)에 중첩하는 제2 도전볼(CB2), 및 범프(BP)에 비-중첩하는 제3 도전볼(CB3)을 포함하는 것일 수 있다. 제3 도전볼(CB3)은 압착되지 않은 상태의 도전볼일 수 있다. 제2 도전볼(CB2)은 제3 방향(DR3)에서 가해지는 압력에 의해 압착되어, 제1 방향(DR1)으로의 직경이 제3 방향(DR3)으로의 직경보다 긴 타원형상을 가질 수 있다.
최상부 도전 패턴(CL2)의 제1 부분(PA1)과 중첩하는 제3 부분(PA3)과 제2 부분(PA2)과 중첩하는 제4 부분(PA4)을 포함하는 것일 수 있다. 제3 부분(PA3)과 범프(BP) 간의 제3 방향(DR3)으로의 이격 거리(L1)는 제2 도전볼(CB2)의 직경(R2)과 같거나, 작은 것일 수 있다. 예를 들어, 제3 부분(PA3)과 범프(BP) 간의 제3 방향(DR3)으로의 이격 거리(L1)는 3㎛ 이하일 수 있다. 제3 부분(PA3)과 범프(BP) 간의 제3 방향(DR3)으로의 이격 거리(L1)를 제2 도전볼(CB2)의 직경(R2) 이하로 조절함으로써, 제2 도전볼(CB2)에 의해 제4 부분(PA4)에 가해지는 압력을 감소시킬 수 있다. 즉, 제3 부분(PA3)과 범프(BP) 간의 제3 방향(DR3)으로의 이격 거리(L1)를 제2 도전볼(CB2)의 직경(R2)과 동일하거나 또는 작게 조절함으로써, 제2 도전볼(CB2)의 압력에 의한 제4 부분(PA4)의 파손을 방지할 수 있다.
제3 부분(PA3)과 제4 부분(PA4)의 제3 방향(DR3)으로의 높이차(L2)가 작을수록, 도전볼들(CB1, CB2)과 신호패드(DP-PD)를 접촉시키기 위해 필요한 압력이 작을 수 있다. 구체적으로, 제3 부분(PA3)과 제4 부분(PA4)의 제3 방향(DR3)으로의 높이차(L2)가 작아질수록, 제1 도전볼(CB1)을 제3 부분(PA3)에 밀착시킬 때, 제2 도전볼(CB2)로부터 제4 부분(PA4)에 가해지는 압력이 감소할 수 있다. 즉, 제3 부분(PA3)과 제4 부분(PA4)의 제3 방향(DR3)으로의 높이차(L2)를 줄일수록, 제2 도전볼(CB2)의 압력에 의한 제4 부분(PA4)의 파손을 방지할 수 있다. 예를 들어, 제3 부분(PA3)과 제4 부분(PA4)의 높이차는 1㎛ 이하일 수 있다.
일 실시예에서 신호패드(DP-PD)는 중간 도전 패턴(CL1)을 더 포함하는 것일 수 있다. 중간 도전 패턴(CL1)은 최상부 도전 패턴(CL2)과 말단부분(DL-E) 사이에 배치된 것일 수 있다. 중간 도전 패턴(CL1)은 최상부 도전 패턴(CL2)과 말단부분(DL-E)을 전기적으로 연결하는 것일 수 있다.
일 실시예에서 중간 도전 패턴(CL1)은 말단부분(DL-E)에 인접한 제1 중간 도전 패턴(CL11), 및 제1 중간 도전 패턴(CL11)과 최상부 도전 패턴(CL2) 사이에 배치된 제2 중간 도전 패턴(CL12)을 포함하는 것일 수 있다. 제1 중간 도전 패턴 은 말단부분(DL-E)과 제2 중간 도전 패턴(CL12)을 전기적으로 연결하는 것일 수 있다. 제2 중간 도전 패턴(CL12)은 최상부 도전 패턴(CL2)과 제1 중간 도전 패턴(CL11)을 전기적으로 연결하는 것일 수 있다.
제1 중간 도전 패턴(CL11) 및 제2 중간 도전 패턴(CL12)은 상부 절연층(50) 상에 배치되는 것일 수 있다. 한편, 일 실시예는 패드영역(PD1/PD2)에서 상부 절연층(50) 상에 배치된 제7 절연층(70, 이하 제2 유기층) 을 더 포함하는 것일 수 있다. 또한, 일 실시예는 제2 유기층(70) 상부에 배치된 제2 센싱 절연층(IS-IL2)을 더 포함하는 것일 수 있다. 제1 중간 도전 패턴(CL11) 및 제2 중간 도전 패턴(CL12)은 상부 절연층(50)과 제2 유기층(70) 사이에 배치되는 것일 수 있다. 제1 중간 도전 패턴(CL11)은 제1 연결전극(CNE1)과 동일한 물질을 포함하는 것일 수 있다. 제2 중간 도전 패턴(CL12)은 제2 연결전극(CNE2)과 동일한 물질을 포함하는 것일 수 있다.
제1 중간 도전 패턴(CL11) 및 제2 중간 도전 패턴(CL12)은 제5 절연층(50) 및 제7 절연층(70) 사이에 배치되는 것일 수 있다. 제1 중간 도전 패턴(CL11)은 제1 연결 전극(CNE1)과 동일한 물질을 포함하는 것일 수 있다. 제2 중간 도전 패턴(CL12)은 제2 연결 전극(CNE2)과 동일한 물질을 포함하는 것일 수 있다.
이하 도 10 내지 도 13을 참조하여, 일 실시예의 표시장치에 대해 상세히 설명한다. 도 1 내지 도 9를 참조하여 설명한 내용과 중복되는 내용은 다시 설명하지 않으며, 차이점을 위주로 설명한다.
도 10은 일 실시예의 표시 장치의 일부분을 확대한 도면이다. 도 10에 도시한 일 실시예의 표시 장치는 도 1 내지 도 9에서 설명한 표시 장치와 달리, 상부 절연층이 서브 컨택홀을 더 포함하는 점에서 차이가 있다.
도 10을 참조하면, 일 실시예에서 상부 절연층(50)은 제2 부분(PA2)에 중첩하는 부분에 서브 컨택홀(S-H)이 정의될 수 있다. 제2 중간 도전 패턴(CL12)은 서브 컨택홀(S-H)을 통해 말단부분(DL-E)과 연결될 수 있다. 이에 따라,
도 11은 일 실시예의 표시 장치의 일부분을 확대한 도면이다. 도 11에 도시한 일 실시예의 표시 장치는 도 1 내지 도 9에서 설명한 표시 장치와 달리, 말단부분이 제1 게이트와 동일한 층 상에 배치되는 점, 및 상부 보조 전극을 더 포함하는 점에서 차이가 있다.
도 11을 참조하면, 일 실시예에서 말단부분(DL-E1)은 제1 절연층(10, 이하 하부 절연층) 상에 배치되는 것일 수 있다. 말단부분(DL-E1)은 제1 게이트(GT1, 도 4)와 동일한 층상에 배치되는 것일 수 있다.
일 실시예에서 제2 내지 제4 절연층(20~40, 이하 중간 절연층)은 말단부분(DL-E1) 상에 배치되는 것일 수 있다. 제5 절연층(50, 이하 상부 절연층)은 중간 절연층(20~40) 상에 배치되는 것일 수 있다. 상부 절연층(50)은 컨택홀(CTH)이 정의될 수 있다.
일 실시예는 중간 절연층(20~40) 상에 배치된 상부 보조 전극(USE)을 포함하는 것일 수 있다. 도 11에서는 중간 절연층(20~40)을 복수 개의 층으로 도시하였으나, 중간 절연층(20~40)은 하나의 층일 수 있다.
상부 보조 전극(USE)은 컨택홀(CTH)에 의해 노출된 제1 부분(PA1)과 상부 절연층(50)에 의해 커버된 제2 부분(PA2)을 포함하는 것일 수 있다. 최상부 도전 패턴(CL2)은 상부 보조 전극(USE)과 전기적으로 연결되는 것일 수 있다.
일 실시예에서 상부 절연층(50)은 제2 부분(PA2)에 중첩하는 제1 서브 컨택홀(S-H1)이 정의될 수 있다. 상부 절연층(50) 및 중간 절연층(20~40)은 제2 부분(PA)에 중첩하는 제2 서브 컨택홀(S-H2)이 정의될 수 있다.
한편, 일 실시예는 최상부 도전 패턴(CL2)과 상부 보조 전극(USE) 사이에 배치된 중간 도전 패턴(CL1)을 더 포함할 수 있다. 최상부 도전 패턴(CL2)은 상부 보조 전극(USE)과 중간 도전 패턴(CL1)을 통해 전기적으로 연결되는 것일 수 있다.
중간 도전 패턴(CL1)은 제1 서브 컨택홀(S-H1)을 통해 상부 보조 전극(USE)에 연결될 수 있다. 중간 도전 패턴(CL1)은 제2 서브 컨택홀(S-H2)을 통해 말단부분(DL-E1)에 연결될 수 있다.
한편, 중간 도전 패턴(CL1)은 제1 중간 도전 패턴(CL11) 및 제1 중간 도전 패턴(CL11) 상에 배치된 제2 중간 도전 패턴(CL12)을 포함할 수 있다. 제1 중간 도전 패턴(CL11)은 제1 서브 컨택홀(S-H1)을 통해 상부 보조 전극(USE)에 연결될 수 있다. 제1 중간 도전 패턴(CL11)은 제2 서브 컨택홀(S-H2)을 통해 말단부분(DL-E1)에 연결될 수 있다.
도 11에 도시된 일 실시예의 표시 장치는 상부 보조 전극(USE)을 포함함으로써, 제3 방향(DR3)에서 제3 부분(PA3)과 범프(BP) 사이의 이격 거리(L1)를 감소시킨 것일 수 있다. 예를 들어, 제3 방향(DR3)에서 제3 부분(PA3)과 범프(BP) 사이의 이격 거리(L1)는 3㎛ 이하일 수 있다. 또한, 일 실시예는 상부 보조 전극(USE)을 포함함으로써, 제3 부분(PA3)과 제4 부분(PA4)의 높이차(L2)를 감소시킨 것일 수 있다. 예를 들어, 제3 부분(PA3)과 제4 부분(PA4)의 높이차(L2)는 1㎛ 이하일 수 있다. 이에 따라, 일 실시예는 제2 도전볼(CB2)에 의해 제4 부분(PA4)에 가해지는 압력을 최소화하여, 제4 부분(PA4)의 파손을 방지할 수 있다.
도 12는 실시예의 표시 장치의 일부분을 확대한 도면이다. 도 12에 도시한 일 실시예의 표시 장치는 도 1 내지 도 9에서 설명한 표시 장치와 달리, 말단부분이 차폐 전극과 동일한 층 상에 배치되는 점, 및 상부 보조 전극을 더 포함하는 점에서 차이가 있다.
도 12를 참조하면, 일 실시예는 말단부분(DL-E2)은 제2 절연층(20, 이하 하부 절연층) 상에 배치되는 것일 수 있다. 말단부분(DL-E2)은 차폐전극(BMLb, 도 4)과 동일한 층상에 배치되는 것일 수 있다. 일 실시예에서 제3 내지 제4 절연층(30, 40, 이하 중간 절연층)은 말단부분(DL-E2) 상에 배치되는 것일 수 있다. 중간 절연층(30, 40)은 말단부분(DL-E2)을 커버하는 제1 중간 절연층(30), 및 제1 중간 절연층(30)과 상부 보조 전극(USE) 사이에 배치된 제2 중간 절연층(40)을 포함할 수 있다. 제5 절연층(50, 이하 상부 절연층)은 중간 절연층(30, 40) 상에 배치되는 것일 수 있다. 상부 절연층(50)은 컨택홀(CTH)이 정의될 수 있다.
일 실시예는 제2 중간 절연층(40) 상에 배치된 상부 보조 전극(USE)을 포함하는 것일 수 있다. 상부 보조 전극(USE)은 컨택홀(CTH)에 의해 노출된 제1 부분(PA1)과 상부 절연층(50)에 의해 커버된 제2 부분(PA2)을 포함하는 것일 수 있다. 최상부 도전 패턴(CL2)은 상부 보조 전극(USE)과 전기적으로 연결되는 것일 수 있다.
일 실시예에서 상부 절연층(50)은 제2 부분(PA2)에 중첩하는 제1 서브 컨택홀(S-H3)이 정의될 수 있다. 상부 절연층(50) 및 중간 절연층(20~40)은 제2 부분(PA)에 중첩하는 제2 서브 컨택홀(S-H4)이 정의될 수 있다.
한편, 일 실시예는 최상부 도전 패턴(CL2)과 상부 보조 전극(USE) 사이에 배치된 중간 도전 패턴(CL1)을 더 포함할 수 있다. 최상부 도전 패턴(CL2)은 상부 보조 전극(USE)과 중간 도전 패턴(CL1)을 통해 전기적으로 연결되는 것일 수 있다.
중간 도전 패턴(CL1)은 제1 서브 컨택홀(S-H3)을 통해 상부 보조 전극(USE)에 연결될 수 있다. 중간 도전 패턴(CL1)은 제2 서브 컨택홀(S-H4)을 통해 말단부분(DL-E2)에 연결될 수 있다.
한편, 중간 도전 패턴(CL1)은 제1 중간 도전 패턴(CL11) 및 제1 중간 도전 패턴(CL11) 상에 배치된 제2 중간 도전 패턴(CL12)을 포함할 수 있다. 제1 중간 도전 패턴(CL11)은 제1 서브 컨택홀(S-H3)을 통해 상부 보조 전극(USE)에 연결될 수 있다. 제1 중간 도전 패턴(CL11)은 제2 서브 컨택홀(S-H4)을 통해 말단부분(DL-E2)에 연결될 수 있다.
일 실시예의 표시 장치는 상부 보조 전극(USE)을 포함함으로써, 제3 방향(DR3)에서 제3 부분(PA3)과 범프(BP) 사이의 이격 거리(L1)를 감소시킨 것일 수 있다. 예를 들어, 제3 방향(DR3)에서 제3 부분(PA3)과 범프(BP) 사이의 이격 거리(L1)는 3㎛ 이하일 수 있다. 또한, 일 실시예는 상부 보조 전극(USE)을 포함함으로써, 제3 부분(PA3)과 제4 부분(PA4)의 높이차(L2)를 감소시킨 것일 수 있다. 예를 들어, 제3 부분(PA3)과 제4 부분(PA4)의 높이차(L2)는 1㎛ 이하일 수 있다. 이에 따라, 일 실시예는 제2 도전볼(CB2)에 의해 제4 부분(PA4)에 가해지는 압력을 최소화하여, 제4 부분(PA4)의 파손을 방지할 수 있다.
도 13은 일 실시예의 표시 장치의 일부분을 확대한 도면이다. 도 13에 도시한 일 실시예의 표시 장치는 도 1 내지 도 9에서 설명한 표시 장치와 달리, 말단부분이 제1 게이트와 동일한 층 상에 배치되는 점, 상부 보조 전극, 및 하부 보조 전극을 더 포함하는 점에서 차이가 있다.
도 13을 참조하면, 일 실시예에서 말단부분(DL-E1)은 제1 절연층(10, 이하 하부 절연층) 상에 배치되는 것일 수 있다. 말단부분(DL-E1)은 제1 게이트(GT1, 도 4)와 동일한 층상에 배치되는 것일 수 있다.
일 실시예에서 제2 내지 제4 절연층(20~40, 이하 중간 절연층)은 말단부분(DL-E1) 상에 배치되는 것일 수 있다. 제5 절연층(50, 이하 상부 절연층)은 중간 절연층(20~40) 상에 배치되는 것일 수 있다. 상부 절연층(50)은 컨택홀(CTH)이 정의될 수 있다.
일 실시예는 중간 절연층(20~40) 상에 배치된 상부 보조 전극(USE)을 포함하는 것일 수 있다. 상부 보조 전극(USE)은 컨택홀(CTH)에 의해 노출된 제1 부분(PA1)과 상부 절연층(50)에 의해 커버된 제2 부분(PA2)을 포함하는 것일 수 있다. 최상부 도전 패턴(CL2)은 상부 보조 전극(USE)과 전기적으로 연결되는 것일 수 있다.
중간 절연층(20-40)은 말단부분(DL-E1)을 커버하는 제1 중간 절연층(20), 제1 중간 절연층(20)과 상부 절연층(50) 사이에 배치된 제2 중간 절연층(30), 및 제2 중간 절연층(30)과 상부 절연층(50) 사이에 배치된 제3 중간 절연층(40)을 포함하는 것일 수 있다. 제1 중간 절연층(20)은 말단부분(DL-E1)을 커버하는 것일 수 있다.
하부 보조 전극(MSE)은 제1 중간 절연층(20) 상에 배치되는 것일 수 있다. 제2 중간 절연층(30)은 하부 보조 전극(MSE)을 커버하는 것일 수 있다. 상부 보조 전극(USE)은 제3 중간 절연층(40) 상에 배치되는 것일 수 있다.
한편, 일 실시예는 최상부 도전 패턴(CL2)과 상부 보조 전극(USE) 사이에 배치된 중간 도전 패턴(CL1)을 더 포함할 수 있다. 최상부 도전 패턴(CL2)은 상부 보조 전극(USE)과 중간 도전 패턴(CL1)을 통해 전기적으로 연결되는 것일 수 있다.
중간 도전 패턴(CL1)은 제1 서브 컨택홀(S-H3)을 통해 상부 보조 전극(USE)에 연결될 수 있다. 중간 도전 패턴(CL1)은 제2 서브 컨택홀(S-H4)을 통해 말단부분(DL-E1)에 연결될 수 있다.
일 실시예에서 상부 절연층(50)은 제2 부분(PA2)에 중첩하는 제1 서브 컨택홀(S-H5)이 정의될 수 있다. 상부 절연층(50), 제2 중간 절연층(30), 및 제3 중간 절연층(40)은 제2 부분(PA2)에 제2 서브 컨택홀(S-H6)이 정의될 수 있다. 상부 절연층(50), 제1 중간 절연층(20), 제2 중간 절연층(30), 및 제3 중간 절연층(40)은 제2 부분(PA2)에 제3 서브 컨택홀(S-H7)이 정의될 수 있다.
한편, 중간 도전 패턴(CL1)은 제1 중간 도전 패턴(CL11) 및 제1 중간 도전 패턴(CL11) 상에 배치된 제2 중간 도전 패턴(CL12)을 포함할 수 있다. 제1 중간 도전 패턴(CL11)은 제1 서브 컨택홀(S-H5)을 통해 상부 보조 전극(USE)에 연결될 수 있다. 제1 중간 도전 패턴(CL11)은 제2 서브 컨택홀(S-H6)을 통해 하부 보조 전극(MSE)에 연결될 수 있다. 제1 중간 도전 패턴(CL11)은 제3 서브 컨택홀(S-H7)을 통해 말단부분(DL-E1) 에 연결될 수 있다.
일 실시예의 표시 장치는 상부 보조 전극(USE), 및 하부 보조 전극(MSE)을 포함함으로써, 제3 방향(DR3)에서 제3 부분(PA3)과 범프(BP) 사이의 이격 거리(L1)를 감소시킨 것일 수 있다. 예를 들어, 제3 방향(DR3)에서 제3 부분(PA3)과 범프(BP) 사이의 이격 거리(L1)는 3㎛ 이하일 수 있다. 또한, 일 실시예는 상부 보조 전극(USE)을 포함함으로써, 제3 부분(PA3)과 제4 부분(PA4)의 높이차(L2)를 감소시킨 것일 수 있다. 예를 들어, 제3 부분(PA3)과 제4 부분(PA4)의 높이차(L2)는 1㎛ 이하일 수 있다. 이에 따라, 일 실시예는 제2 도전볼(CB2)에 의해 제4 부분(PA4)에 가해지는 압력을 최소화하여, 제4 부분(PA4)의 파손을 방지할 수 있다.
일 실시예에 따른 표시 장치는 최상부 도전 패턴의 제1 부분과 접속단자와의 두께 방향으로의 이격 거리를 조절하여, 도전볼이 제2 부분에 가하는 압력을 최소화하고, 이에 따라 최상부 도전 패턴의 파손을 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DC, PB: 전자부품 DP: 표시패널
CF1: 도전성 접착층 AL: 접착층
CB: 도전볼 BL: 베이스층
O-TFT: 산화물 트랜지스터 S-TFT: 실리콘 트랜지스터
GT1: 제1 게이트 GT2: 제2 게이트
BMLb: 차폐전극

Claims (20)

  1. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시패널;
    상기 표시패널에 전기적으로 연결된 전자부품; 및
    접착층, 및 접착층 내에 배치되고 단층을 정의하는 복수 개의 도전볼들을 포함하고, 상기 표시패널과 상기 전자부품을 전기적으로 연결하는 도전성 접착층을 포함하고,
    상기 표시패널은,
    베이스층;
    상기 베이스층 상에 배치되고, 제1 게이트를 포함하는 실리콘 트랜지스터 상기 실리콘 트랜지스터보다 상측에 배치된 제2 게이트를 포함하는 산화물 트랜지스터, 및 상기 제1 게이트와 상기 제2 게이트 사이에 배치되고 상기 산화물 트랜지스터에 중첩하는 차폐전극을 포함하는 화소 구동 회로, 및 상기 화소 구동 회로와 전기적으로 연결된 발광소자를 포함하는 화소;
    상기 비표시 영역에 중첩하며, 상기 제2 게이트와 동일한 층 상에 배치된 말단부분을 포함하고, 상기 화소 구동 회로에 전기적으로 연결된 신호라인;
    상기 말단부분에 전기적으로 연결된 신호패드;
    상기 베이스층 상에 배치되며, 상기 실리콘 트랜지스터를 커버하는 하부 절연층; 및
    상기 하부 절연층 상에 배치되며, 상기 제2 게이트를 커버하며 컨택홀이 정의된 상부 절연층; 을 포함하고,
    상기 말단부분은 상기 하부 절연층 상에 배치되며, 상기 컨택홀에 의해 노출된 제1 부분과 상기 상부 절연층에 의해 커버된 제2 부분을 포함하고,
    상기 신호패드는 상기 말단부분 상에 배치되며, 상기 신호라인의 상기 말단부분과 전기적으로 연결된 최상부 도전 패턴을 포함하고,
    상기 전자부품은 상기 최상부 도전 패턴 상에 배치되고, 상기 도전성 접착층을 통해 상기 최상부 도전 패턴에 전기적으로 연결된 접속단자를 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 도전볼들은 상기 제1 부분 및 상기 접속단자에 중첩하는 제1 도전볼, 상기 제2 부분 및 상기 접속단자에 중첩하는 제2 도전볼, 및 상기 접속단자에 비-중첩하는 제3 도전볼을 포함하고,
    상기 표시패널과 상기 전자부품의 두께 방향 내에서 상기 최상부 도전 패턴의 상기 제1 부분과 중첩하는 부분과 상기 접속단자 간의 이격 거리는 상기 제3 도전볼의 직경과 같거나, 작은 표시 장치.
  3. 제1항에 있어서,
    상기 표시패널과 상기 전자부품의 두께 방향 내에서 상기 최상부 도전 패턴의 상기 제1 부분과 중첩하는 부분과 상기 접속단자 간의 이격 거리는 3㎛ 이하인 표시 장치.
  4. 제1항에 있어서,
    상기 전자부품은 구동칩이고,
    상기 접속단자는 범프인 표시 장치.
  5. 제1항에 있어서,
    상기 최상부 도전 패턴은 상기 제1 부분에 대응하는 제3 부분과 상기 제2 부분에 대응하는 제4 부분을 포함하고,
    상기 표시패널의 두께 방향 내에서 상기 제3 부분과 상기 제4 부분의 높이차는 1㎛ 이하인 표시 장치.
  6. 제1항에 있어서,
    상기 신호패드는 상기 최상부 도전 패턴과 상기 말단부분 사이에 배치되며, 상기 최상부 도전 패턴과 상기 말단부분을 전기적으로 연결하는 중간 도전 패턴을 더 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 중간 도전 패턴은
    상기 말단부분에 인접한 제1 중간 도전 패턴; 및
    상기 제1 중간 도전 패턴과 상기 최상부 도전 패턴 사이에 배치된 제2 중간 도전 패턴을 포함하는 표시 장치.
  8. 제7항에 있어서,
    상기 상부 절연층은 상기 제2 부분에 중첩하는 부분에 서브 컨택홀이 정의되고,
    상기 제2 중간 도전 패턴은 상기 서브 컨택홀을 통해 상기 말단부분과 연결된 표시 장치.
  9. 제7항에 있어서,
    상기 상부 절연층 상에 배치된 제1 유기층;
    상기 제1 유기층 상에 배치된 제2 유기층;
    상기 상부 절연층과 상기 제1 유기층 사이에 배치되고, 상기 실리콘 트랜지스터 또는 상기 산화물 트랜지스터에 전기적으로 연결된 제1 연결전극;
    상기 제1 유기층과 상기 제2 유기층 사이에 배치되고, 상기 제1 연결전극과 상기 발광소자를 연결하는 제2 연결전극을 더 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 중간 도전 패턴은 상기 제1 연결전극과 동일한 물질을 포함하고,
    상기 제2 중간 도전 패턴은 상기 제2 연결전극과 동일한 물질을 포함하는 표시 장치.
  11. 제1항에 있어서,
    적어도 하나의 절연층 및 적어도 하나의 도전 패턴층을 포함하고, 상기 표시패널 상에 배치된 입력센서를 더 포함하고,
    상기 최상부 도전 패턴은 상기 적어도 하나의 도전 패턴층과 동일한 물질을 포함하는 표시 장치.
  12. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시패널;
    상기 표시패널에 전기적으로 연결된 전자부품; 및
    접착층, 및 접착층 내에 배치되고 단층을 정의하는 복수 개의 도전볼들을 포함하고, 상기 표시패널과 상기 전자부품을 전기적으로 연결하는 도전성 접착층을 포함하고,
    상기 표시패널은
    베이스층;
    상기 베이스층 상에 배치되고, 제1 게이트를 포함하는 실리콘 트랜지스터, 상기 실리콘 트랜지스터보다 상측에 배치된 제2 게이트를 포함하는 산화물 트랜지스터, 상기 제1 게이트와 상기 제2 게이트 사이에 배치되고 상기 산화물 트랜지스터에 중첩하는 차폐전극을 포함하는 화소 구동 회로, 및 상기 화소 구동 회로와 전기적으로 연결된 발광소자를 포함하는 화소;
    상기 비표시 영역에 중첩하며, 상기 제1 게이트 또는 상기 차폐전극과 동일한 층 상에 배치된 말단부분을 포함하고, 상기 화소 구동 회로에 전기적으로 연결된 신호라인;
    상기 말단부분에 전기적으로 연결된 신호패드;
    상기 화소에 중첩하고, 상기 말단부분과 상기 신호패드 사이에 배치된 중간 절연층;
    상기 중간 절연층 상에 배치되며, 컨택홀이 정의된 상부 절연층; 및
    상기 중간 절연층 상에 배치되며, 상기 컨택홀에 의해 노출된 제1 부분과, 상기 상부 절연층에 의해 커버된 제2 부분을 포함하는 상부 보조 전극; 을 포함하고,
    상기 신호패드는 상기 상부 보조 전극 상에 배치되며, 상기 상부 보조 전극과 전기적으로 연결된 최상부 도전 패턴을 포함하고, 상기 전자부품은 상기 최상부 도전 패턴 상에 배치되고, 상기 도전성 접착층을 통해 상기 최상부 도전 패턴에 전기적으로 연결된 접속단자를 포함하는 표시 장치.
  13. 제12항에 있어서,
    상기 도전볼들은 상기 제1 부분 및 상기 접속단자에 중첩하는 제1 도전볼, 상기 제2 부분 및 상기 접속단자에 중첩하는 제2 도전볼, 및 상기 접속단자에 비-중첩하는 제3 도전볼을 포함하고,
    상기 표시패널과 상기 전자부품의 두께 방향 내에서 상기 최상부 도전 패턴의 상기 제1 부분과 중첩하는 부분과 상기 접속단자 간의 이격 거리는 상기 제3 도전볼의 상기 두께 방향으로의 직경과 같거나, 작은 표시 장치.
  14. 제13항에 있어서,
    상기 제1 도전볼의 상기 두께 방향으로의 직경은 상기 제3 도전볼의 상기 두께 방향으로의 직경과 같거나, 작은 표시 장치.
  15. 제12항에 있어서,
    상기 표시패널과 상기 전자부품의 두께 방향 내에서 상기 최상부 도전 패턴과 상기 접속단자 간의 이격 거리는 3㎛ 이하인 표시 장치.
  16. 제12항에 있어서,
    상기 최상부 도전 패턴은 상기 제1 부분에 대응하는 제3 부분과 상기 제2 부분에 대응하는 제4 부분을 포함하고,
    상기 표시패널의 두께 방향 내에서 상기 제3 부분과 상기 제4 부분의 높이차는 1㎛ 이하인 표시 장치.
  17. 제12항에 있어서,
    상기 신호패드는 상기 상부 보조 전극과 상기 최상부 도전 패턴 사이에 배치되며, 상기 최상부 도전 패턴과 상기 상부 보조 전극을 전기적으로 연결하는 중간 도전 패턴을 더 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 상부 절연층에는 상기 제2 부분에 중첩하는 제1 서브 컨택홀이 정의되고,
    상기 상부 절연층 및 상기 중간 절연층에는 상기 제2 부분에 중첩하는 제2 서브 컨택홀이 정의되고,
    상기 중간 도전 패턴은 상기 제1 서브 컨택홀을 통해 상기 상부 보조 전극에 연결되고,
    상기 중간 도전 패턴은 상기 제2 서브 컨택홀을 통해 상기 말단부분에 연결된 표시 장치.
  19. 제12항에 있어서,
    상기 말단부분과 상기 상부 보조 전극 사이에 배치되며, 상기 말단부분과 상기 상부 보조 전극 각각과 전기적으로 연결된 하부 보조 전극을 더 포함하고,
    상기 중간 절연층은 상기 말단부분을 커버하는 제1 중간 절연층 및 상기 하부 보조 전극을 커버하는 제2 중간 절연층을 포함하는 표시 장치.
  20. 제19항에 있어서,
    상기 신호패드는 상기 상부 보조 전극과 상기 최상부 도전 패턴 사이에 배치되며, 상기 최상부 도전 패턴과 상기 상부 보조 전극, 및 상기 하부 보조 전극을 각각 전기적으로 연결하는 중간 도전 패턴을 더 포함하고,
    상기 상부 절연층에는 상기 제2 부분에 중첩하는 제1 서브 컨택홀이 정의되고,
    상기 상부 절연층 및 상기 제2 중간 절연층에는 상기 제2 부분에 중첩하는 제2 서브 컨택홀이 정의되고,
    상기 상부 절연층, 상기 제1 중간 절연층, 및 제2 중간 절연층에는 상기 제2 부분에 중첩하는 제3 서브 컨택홀이 정의되고,
    상기 중간 도전 패턴은 상기 제1 서브 컨택홀을 통해 상기 상부 보조 전극에 연결되고,
    상기 중간 도전 패턴은 상기 제2 서브 컨택홀을 통해 상기 하부 보조 전극에 연결되고,
    상기 중간 도전 패턴은 상기 제3 서브 컨택홀을 통해 상기 말단부분에 연결된 표시 장치.
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