KR20240002837A - 표시 장치 - Google Patents

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KR20240002837A
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electrode
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 표시 장치는, 표시영역 및 배선부, 댐부와 게이트 구동부를 포함하는 비표시영역을 포함하는 기판, 표시영역에 있으며, 게이트 라인 및 게이트 라인과 교차하는 데이터 라인에 접속하고, 제1 전극, 발광층 및 제2 전극으로 구성된 발광 소자를 포함하는 화소, 데이터 라인으로부터 인가되는 데이터 전압에 따라 발광 소자에 구동 전류를 제공하며, 제1 반도체층을 포함하는 제1 박막 트랜지스터, 게이트 라인으로부터 인가되는 게이트 전압에 따라 제1 박막 트랜지스터의 구동을 제어하며, 제2 반도체층을 포함하는 복수의 제2 박막 트랜지스터, 제1 박막 트랜지스터의 문턱전압을 센싱하여 구동을 제어하며, 제3 반도체층을 포함하는 제3 박막 트랜지스터, 및 게이트 구동부에 배치되며, 복수의 제2 박막 트랜지스터 및 제3 박막 트랜지스터에 게이트 전압을 인가하며, 제4 반도체층을 포함하는 제4 박막 트랜지스터를 포함하고, 제4 반도체층은 제1 반도체층, 제2 반도체층, 및 제3 반도체층과 다른 층에 배치될 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 표시 장치에 대한 요구가 증가하고 있으며, 액정 표시 장치, 및 유기 발광 표시 장치 등과 같은 다양한 유형의 표시 장치(또는 디스플레이 장치)가 활용된다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display, LCD)등이 있다.
유기 발광 표시 장치는 액정 표시 장치에 비해 별도의 광원을 사용하지 않고 자발광하는 발광 소자를 사용하기 때문에 얇은 두께와 뛰어난 화질로 디스플레이 분야의 대세를 이루고 있다. 특히, 플렉시블 기판 위에 발광 소자를 형성할 수 있기 때문에 구부리거나 접는 등 다양한 형태로 화면을 구성할 수 있어 여러 표시 장치 응용 제품에 적합하다.
그 응용 제품 중, 정지 화면이 많은 스마트 시계 및 모니터 등의 표시 장치에는 정지 화면에서 누설전류를 방지할 수 있는 새로운 형태의 구동소자부를 구비하는 발광 표시 장치가 요구되고 있으며, 구동소자부를 구성하는 박막 트랜지스터의 활성층으로 산화물 반도체층을 사용하는 기술이 개발되고 있다.
본 명세서의 실시예에 따른 표시 장치는, 표시 장치 내부의 구동 트랜지스터의 전압-전류 특성을 유지하면서, 샘플링 트랜지스터의 기생 커패시턴스를 저감함으로써, 표시 장치의 초기 휘도의 불균일 및 신뢰성 검사 시 휘도의 감소 현상을 개선할 수 있다. 또한, 각 트랜지스터의 게이트 절연층의 두께(또는 높이)를 차등 설계하는 구조를 통해, 각 트랜지스터 소자의 최적 특성을 확보할 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 표시영역 및 배선부, 댐부와 게이트 구동부를 포함하는 비표시영역을 포함하는 기판, 표시영역에 있으며, 게이트 라인 및 게이트 라인과 교차하는 데이터 라인에 접속하고, 제1 전극, 발광층, 및 제2 전극으로 구성된 발광 소자를 포함하는 화소, 데이터 라인으로부터 인가되는 데이터 전압에 따라 발광 소자에 구동 전류를 제공하며, 제1 반도체층을 포함하는 제1 박막 트랜지스터, 게이트 라인으로부터 인가되는 게이트 전압에 따라 제1 박막 트랜지스터의 구동을 제어하며, 제2 반도체층을 포함하는 복수의 제2 박막 트랜지스터, 제1 박막 트랜지스터의 문턱전압을 센싱하여 구동을 제어하며, 제3 반도체층을 포함하는 제3 박막 트랜지스터, 및 게이트 구동부에 배치되며, 복수의 제2 박막 트랜지스터 및 제3 박막 트랜지스터에 게이트 전압을 인가하며, 제4 반도체층을 포함하는 제4 박막 트랜지스터를 포함하고, 제4 반도체층은 제1 반도체층, 제2 반도체층, 및 제3 반도체층과 다른 층에 배치될 수 있다.
본 명세서의 실시예에 의하면, 표시 장치 내의 각 트랜지스터의 게이트 절연층의 두께(또는 높이)를 차등 설계하여 기생 커패시턴스를 조절함으로써, 표시 장치의 최적화 및 신뢰성을 개선할 수 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 평면도이다.
도 3은 본 명세서의 실시예에 따른 표시 장치의 평면도이다.
도 4는 본 명세서의 실시예에 따른 표시 장치에서 하나의 화소를 구동하는 화소 구동 회로를 나타내는 회로도이다.
도 5는 본 명세서의 실시예에 따른 도 1의 절단선 I-I'에 따른 단면도이다.
도 6은 본 명세서의 실시예에 따른 도 5의 일부 영역 확대도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 “표시 장치”는 표시패널과 표시패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기발광 모듈(OLED Module), 양자점 모듈(Quantum Dot Module)과 같은 협의의 표시 장치를 포함할 수 있다. 그리고, LCM, OLED 모듈, QD 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive display apparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment display apparatus), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic apparatus) 등과 같은 세트 전자장치(set electronic apparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
따라서, 본 명세서에서의 표시 장치는 LCM, OLED 모듈, QD 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈, QD 모듈 등을 포함하는 응용제품 또는 최종소비자 장치인 세트 장치까지 포함할 수 있다.
그리고, 경우에 따라서는, 표시 패널과 구동부 등으로 구성되는 LCM, OLED 모듈, QD 모듈을 협의의 “표시 장치”로 표현하고, LCM, OLED 모듈, QD 모듈을 포함하는 완제품으로서의 전자장치를 “세트 장치”로 구별하여 표현할 수도 있다. 예를 들면, 협의의 표시 장치는 액정(LCD), 유기발광(OLED) 또는 양자점(Quantum Dot)의 표시 패널과, 표시 패널을 구동하기 위한 제어부인 소스 PCB를 포함하며, 세트 장치는 소스 PCB에 전기적으로 연결되어 세트 장치 전체를 제어하는 세트 제어부인 세트 PCB를 더 포함하는 개념일 수 있다.
본 실시예에서 사용되는 표시 패널은 액정 표시 패널, 유기전계발광(OLED; Organic Light Emitting Diode) 표시 패널, 양자점(QD; Quantum Dot) 표시 패널, 및 전계발광 표시 패널(electroluminescent display panel) 등의 모든 형태의 표시 패널이 사용될 수 있다. 본 실시예의 표시 패널은 유기전계발광(OLED) 표시 패널용 플렉서블 기판과 하부의 백플레이트 지지구조로 베젤 벤딩을 할 수 있는 특정한 표시 패널에 한정되는 것은 아니다. 그리고, 본 명세서의 실시예에 따른 표시 장치에 사용되는 표시 패널의 형태나 크기에 한정되지 않는다.
예를 들면, 표시 패널이 유기전계발광(OLED) 표시 패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 화소(또는 픽셀)(Pixel)를 포함할 수 있다. 그리고, 각 화소에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이와, 어레이 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 상에 배치되는 봉지 기판 또는 봉지층(Encapsulation) 등을 포함하여 구성될 수 있다. 봉지층은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들면 나노 사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.
이하에서는, 표시 장치 내부의 구동 트랜지스터의 전압-전류 특성을 유지하면서, 샘플링 트랜지스터의 기생 커패시턴스를 저감함으로써, 표시 장치의 초기 휘도의 불균일 및 신뢰성 검사 시 휘도의 감소 현상을 개선할 수 있고, 각 트랜지스터의 게이트 절연층의 두께(또는 높이)를 차등 설계하는 구조를 통해, 각 트랜지스터 소자의 최적 특성을 확보할 수 있는 구조의 표시 장치 실시예에 대해 자세히 설명하도록 한다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(100)는 기판(101) 상에 표시 패널(102), 게이트 구동부(103), 및 데이터 구동부(104) 등의 요소를 포함할 수 있다. 기판(101)은 표시 패널(102)이 포함되는 표시영역(AA)과 게이트 구동부(103) 및 데이터 구동부(104) 등을 포함하는 비표시영역(NA)으로 구분될 수 있다.
기판(101)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다.
기판(101)은 가요성(flexibility)을 가지는 플라스틱 재질로 형성될 수도 있다. 예를 들면, 기판(101)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(cyclic-olefin copolymer) 등의 재질로 단일층 또는 다중층의 형태로 형성될 수 있으며, 이에 한정되는 것은 아니다.
표시영역(AA)은 복수의 서브 화소(PX)가 배치되어 영상이 표시되는 영역일 수 있다. 복수의 서브 화소(PX) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(PX) 각각에는 발광 소자 및 구동 회로가 배치될 수 있다. 예를 들면, 복수의 서브 화소(PX)에는 영상을 표시하기 위한 표시 소자와 표시 소자를 구동하기 위한 회로부가 배치될 수 있다. 예를 들면, 표시 장치(100)가 유기 발광 표시 장치인 경우, 표시 소자는 유기 발광 소자를 포함할 수 있고, 표시 장치(100)가 액정 표시 장치인 경우, 표시 소자는 액정 소자를 포함할 수 있다. 복수의 서브 화소(PX)는 적색 서브 화소(PX), 녹색 서브 화소(PX), 청색 서브 화소(PX), 및/또는 백색 서브 화소(PX) 등을 포함할 수 있으며, 이에 제한되는 것은 아니다.
비표시영역(NA)은 영상이 표시되지 않는 영역일 수 있다. 비표시영역(NA)은 표시영역(AA)에 배치된 복수의 서브 화소(PX)를 구동하기 위한 다양한 배선 및 구동 IC 등이 배치되는 영역일 수 있다. 예를 들면, 비표시영역(NA)에는 데이터 구동부(104) 및 게이트 구동부(103) 중 적어도 어느 하나가 배치될 수 있고, 이에 제한되는 것은 아니다.
비표시영역(NA)은 표시영역(AA)을 둘러싸는 영역일 수 있다. 예를 들면, 비표시영역(NA)은 표시영역(AA)으로부터 연장되는 영역일 수도 있고, 복수의 서브 화소(PX)가 배치되지 않는 영역일 수도 있으며, 이에 제한되는 것은 아니다. 영상이 표시되지 않는 비표시영역(NA)은 베젤 영역일 수 있고, 기판(101)이 벤딩되는 벤딩 영역(BA)을 더 포함할 수 있으며, 이에 제한되는 것은 아니다.
표시영역(AA)의 서브 화소(PX)는 박막 트랜지스터(TFT)를 포함할 수 있다. 표시영역(AA) 내의 박막 트랜지스터의 반도체층은 다결정 반도체 물질 및/또는 산화물 반도체 물질로 형성될 수 있고, 이에 제한되는 것은 아니다.
비표시영역(NA)의 게이트 구동부(103)에는 박막 트랜지스터(TFT)가 포함될 수 있다. 비표시영역(NA) 내의 박막 트랜지스터는 반도체층은 다결정 반도체 물질로 형성될 수 있고, 이에 제한되는 것은 아니다.
게이트 구동부(103)는 기판(101)에 직접 형성될 수도 있고, 다결정 반도체 물질을 반도체층으로 사용하는 박막 트랜지스터와 산화물 반도체 물질을 반도체층으로 사용하는 박막 트랜지스터를 C-MOS로 구성하여 형성할 수 있다. 이에 의해, 박막 트랜지스터 내의 채널에서 전자 이동도를 높일 수 있으므로, 고해상도 및 저소비전력의 표시 장치 구현이 가능하다.
표시영역(AA)에는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치될 수 있다. 예를 들면, 복수의 데이터 라인(DL)은 행(Row) 또는 열(Column)로 배치될 수 있고, 복수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 표시 패널(102)에서 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)이 교차로 배치되며 정의되는 영역에는 서브 화소(PX)가 배치될 수 있다.
비표시영역(NA)에는 게이트 구동 회로(또는 스캔 구동 회로)를 포함한 게이트 구동부(103)가 배치될 수 있다. 게이트 구동부(103)의 게이트 구동 회로는, 복수의 게이트 라인(GL)에 스캔 신호를 순차적으로 공급함으로써, 표시영역(AA)의 각 화소 행들을 순차적으로 구동시킨다.
게이트 구동부(103)의 게이트 구동 회로는 다결정 반도체층을 갖는 박막 트랜지스터로 구성될 수 있고, 산화물 반도체층을 갖는 박막 트랜지스터로 구성될 수도 있으며, 다결정 반도체층을 갖는 박막 트랜지스터와 산화물 반도체층을 갖는 박막 트랜지스터의 한 쌍으로 구성될 수도 있다. 비표시영역(NA)과 표시영역(AA)에 배치된 각각의 박막 트랜지스터에 동일한 반도체 물질을 사용하는 경우에는 동일한 공정에서 동시에 형성할 수 있다.
게이트 구동 회로는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있고, 본 명세서의 실시예에 따른 표시 장치(100)와 같이, 표시 패널(102) 형성 공정 내에서 GIP(Gate In Panel) 형태로 구현되어 기판(101) 상에 직접 배치될 수 있다. 게이트 구동 회로를 포함한 게이트 구동부(103)은 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
데이터 구동 회로(104)는, 게이트 구동 회로를 포함한 게이트 구동부(103)에 의해 특정 게이트 라인(GL)이 열리면, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 복수의 데이터 라인(DL)으로 공급한다.
기판(101)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인 및 다수의 발광제어라인 등을 포함할 수 있다. 다수의 스캔 라인 및 다수의 발광제어라인은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드에 서로 다른 종류의 게이트 신호(스캔 신호, 발광제어 신호)를 전달하는 배선일 수 있다.
게이트 구동 회로를 포함한 게이트 구동부(103)은 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 스캔 구동 회로와 게이트 라인의 다론 종류인 복수의 발광제어 라인으로 발광제어 신호들을 출력하는 발광 구동 회로를 포함할 수 있다.
데이터 라인(DL)은 벤딩 영역(BA)를 통과하도록 배치될 수 있으며, 다양한 데이터 라인(DL)이 배치되어 데이터 패드(PAD)와 연결될 수 있다.
벤딩 영역(BA)은 기판(101)이 벤딩(bending)되는 영역일 수 있다. 기판(101)은 벤딩 영역(BA)을 제외한 영역에서는 평탄한 상태로 유지될 수 있다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 평면도이다.
도 2를 참조하면, 표시 장치(100)는 영상 표시를 위해 복수의 박막 트랜지스터를 포함하는 구동소자부과, 복수의 발광 소자를 포함하는 발광 소자층이 적층된 발광소자부, 발광 소자층을 밀봉하도록 배치되는 봉지부(300), 봉지부 상에 높은 두께의 유기 버퍼층을 사이에 두고 배치되고 터치 센싱 기능을 갖는 터치센서부를 포함하는 표시 패널(102)을 갖는다. 높은 두께의 유기 버퍼층의 단부와 높은 두께의 봉지부(300)의 단부는 계단형으로 배치되어 계단형 단부 프로파일을 갖는다. 또한 표시 장치(100)는 터치센서부 상에 부착되는 편광 필름 등을 포함하는 광학 기능 필름, 광학 투명 접착제(Optically Clear Adhesive; OCA), 커버 기판, 및 보호 필름 등을 더 포함할 수 있다.
표시 패널(102)은 표시영역(AA)에 배치된 복수의 화소 회로를 포함하는 구동소자부와, 표시영역(AA)에 배치된 복수의 발광 소자를 포함하는 발광소자부가 적층된 구조를 갖는다.
표시 패널(102)의 비표시영역(NA)에는 표시영역(AA)과 접속된 복수의 신호 라인 및 복수의 표시 패드(D-PD)를 포함하는 배선부가 위치할 수 있다. 비표시영역(NA)의 신호 라인들은 표시영역(AA)의 신호 라인들(GL, DL 등)과 각각 접속된 링크 라인, 전원 공급 라인(PL) 등을 포함할 수 있다. 비표시영역(NA)의 일측부에 마련된 배선부에는 비표시영역(NA)의 신호 라인들과 디스플레이 구동부의 접속을 위한 복수의 표시 패드(D-PD)가 배치된다. 한편, 구동소자부는 표시 패드(D-PD) 중 하부 패드를 포함하고, 후술하는 터치센서부에 배치되는 상부 패드와 접속된 구조를 가질 수 있다.
표시 패널(102)의 비표시영역(NA)의 일측 또는 양측에는 표시영역(AA)의 복수의 게이트 라인(GL)을 구동하는 게이트 구동부(103)가 배치될 수 있다. 복수의 박막 트랜지스터를 포함하는 게이트 구동부(103)는 표시영역(AA)의 박막 트랜지스터 어레이와 함께 구동소자부에 형성될 수 있다. 게이트 구동부(103)는 비표시영역(NA)에 배치된 신호 라인들(GCL) 및 패드들(D-PD)을 통해 디스플레이 구동부로부터 제어 신호들을 공급받는다.
디스플레이 구동부는 표시 패드들(D-PD)이 위치하는 배선부 상에 실장되거나, 회로 필름에 실장되고, 이방성 도전 필름을 통해 표시 패드들(D-PD)과 접속될 수 있다. 회로 필름은 COF(Chip On Film), FPC(Flexible Printed Circuit), FFC(Flexible Flat Cable) 중 어느 하나일 수 있고, 이에 제한되는 것은 아니다. 디스플레이 구동부는 타이밍 컨트롤러, 감마 전압 생성부, 데이터 구동부(104) 등을 포함할 수 있다.
표시 패널(102) 상에 배치되는 봉지부(300)는 표시영역(AA) 전체와 오버랩하고, 그 비표시영역(NA)으로 연장되어, 비표시영역(NA)에 배치된 댐부(DAM)와 오버랩하게 배치될 수 있다. 봉지부(300)는 표시 패널(102)의 발광소자부를 밀봉하여 보호할 수 있다. 봉지부(300)는 수분 및 산소 침투를 차단하는 복수의 무기 봉지층과, 파티클 유입이나 유동을 차단하는 적어도 하나의 유기 봉지층의 적층 구조를 포함할 수 있다. 봉지부(300)는 낮은 두께의 무기 봉지층들 사이에 파티클을 충분히 덮을 정도의 높은 두께를 갖는 유기 봉지층이 배치된 구조를 갖는다. 유기 봉지층은 파티클 커버층(Particle Cover Layer; PCL)으로 불릴 수 있다.
댐부(DAM)는 비표시영역(NA)에 배치되어 봉지부(300) 중 유기 봉지층의 단부를 구속함으로써 유기 봉지층의 흘러내림이나 무너짐을 방지할 수 있다. 예를 들면, 댐부(DAM)는 표시 패널(102)의 표시 영역(AA)과 게이트 구동부(103)를 포함하는 영역을 둘러싸는 폐루프 형태의 복수의 댐(DAM1, DAM2)을 포함할 수 있다.
도 3은 본 명세서의 실시예에 따른 표시 장치의 평면도이다.
도 3을 참조하면, 봉지부(300) 상의 터치센서부는 사용자의 터치에 의한 커패시턴스 변화량이 반영된 신호를 터치 구동부에 제공하는 커패시시턴스 방식을 이용할 수 있다. 터치센서부는 각 터치 전극이 커패시턴스 변화량이 반영된 신호를 터치 구동부에 독립적으로 제공하는 셀프 커패시턴스(Self-Capacitance) 방식이나, 제1 및 제2 터치 전극 간의 커패시턴스 변화량이 반영된 신호를 터치 구동부에 제공하는 뮤추얼 커패시턴스(Mutual-Capacitance) 방식을 이용할 수 있다. 이하 본 명세서의 실시예에서는 뮤추얼 커패시턴스 방식의 터치세서부를 예로 들어 설명한다.
터치센서부는 표시영역(AA)에 배치되어 커패시턴스 방식의 터치 센서들을 제공하는 복수의 터치 전극(TE1, TE2) 및 복수의 연결 전극(BE1, BE2)을 포함한다. 터치센서부는 비표시영역(NA)에 배치된 복수의 라우팅 라인(RL1, RL2, RL3) 및 복수의 터치 패드(T-PD)를 포함한다. 터치센서부 형성 시 표시 패드(D-PD) 중 상부 패드들이 터치 패드들(T-PD)의 상부 패드와 동일 층에 동일 금속 재질로 형성될 수 있고, 터치 전극(TE1, TE2)과 동일 층에 동일 금속 재질로 형성될 수 있다.
터치센서부는 표시영역(AA)에 제1 방향(X축 방향, 가로 방향)으로 배열되면서 전기적으로 연결된 복수의 제1 터치 전극들(TE1)이 접속되어 구성된 복수의 제1 터치 전극 채널(TX1~TXn)과, 제2 방향(Y축 방향, 세로 방향)으로 배열된 복수의 제2 터치 전극들(TE2)이 접속되어 구성된 복수의 제2 터치 전극 채널(RX1~RXm)을 포함한다. 인접한 제1 및 제2 터치 전극(TE1, TE2)이 뮤추얼 커패시턴스(Mutual-Capacitance) 방식의 각 터치 센서를 구성할 수 있다.
각 제1 터치 전극 채널(TXi, i=1~n)에서 제1 방향(X)으로 배열된 제1 터치 전극들(TE1) 각각은 제1 연결 전극(BE1)을 통해 인접한 제1 터치 전극(TE1)과 접속된다. 각 제2 터치 전극 채널(RXi, i=1~m)에서 제2 방향(Y)으로 배열된 제2 터치 전극들(TE2) 각각은 제2 연결 전극(BE2)을 통해 인접한 제2 터치 전극(TE2)과 접속된다. 제1 터치 전극(TE1)은 송신(Tx) 전극으로, 제2 터치 전극(TE2)는 수신(Rx) 전극으로 불릴 수 있다. 제1 터치 전극 채널(TX1~TXn)은 송신 채널로, 제2 터치 전극 채널(RX1~RXm)은 수신 채널 또는 리드아웃 채널로 불릴 수 있다. 제1 및 제2 터치 전극(TE1, TE2) 각각은 주로 마름모형으로 형성되나, 이에 제한되는 것은 아니다.
터치센서부의 비표시영역(NA)에는 표시영역(AA)의 터치 전극 채널들(TX1~TXn, RX1~RXm)과 접속된 복수의 터치 라우팅 라인(RL1, RL2, RL3)과 복수의 터치 라우팅 라인(RL1, RL2, RL3)과 접속된 복수의 터치 패드(T-PD)가 배치될 수 있다. 복수의 터치 라우팅 라인(RL1, RL2, RL3)은 표시영역(AA)을 둘러싸는 비표시영역(NA)에서 봉지부(300)와 오버랩할 수 있다. 터치 구동부는 회로 필름 상에 실장되고 비표시영역(NA)에 배치된 터치 패드들(T-PD)과 이방성 도전 필름을 통해 접속될 수 있다.
표시영역(AA)에 배치된 복수의 제1 터치 전극 채널(TX1~TXn)의 일측단은 비표시영역(NA)에 배치된 복수의 제1 터치 라우팅 라인(RL1) 및 터치 패드(T-PD)를 통해 터치 구동부와 접속될 수 있다. 복수의 제1 터치 라우팅 라인(RL1)은 좌측 및 우측 비표시영역(NA) 중 어느 하나와 하측 비표시영역(NA)을 경유하여 그 하측 비표시영역(NA)에 배치된 터치 패드들(T-PD)과 개별적으로 접속될 수 있다.
터치 구동부는 복수의 제1 터치 전극 채널(TX1~TXn)을 구동하고, 복수의 제2 터치 전극 채널(RX1~RXm)로부터 출력되는 리드아웃 신호들을 공급받을 수 있고, 리드아웃 신호들을 이용하여 터치 센싱 데이터를 생성할 수 있다. 예를 들면, 터치 구동부는 인접한 2개 채널의 리드아웃 신호를 차동 증폭기를 통해 비교하여 터치 여부를 나타내는 터치 센싱 신호를 생성하고 터치 센싱 데이터로 디지털 변환하여 터치 컨트롤러로 출력할 수 있다. 터치 컨트롤러는 터치 센싱 데이터를 토대로 터치 영역의 터치 좌표를 검출하여 호스트 시스템에 제공할 수 있다.
본 명세서의 실시예에 따른 터치센서부는 표시영역(AA)에서 봉지부(300)와 유사한 높은 두께를 갖는 유기 버퍼층을 사이에 두고 봉지부(300) 상에 배치된다. 이에 따라, 터치 패널의 부착 방식보다 제조 공정을 단순화하여 제조 비용을 저감할 수 있으면서도, 터치센서부와 표시 패널(102) 간의 기생 커패시턴스를 저감하여 터치 센싱 성능을 향상시킬 수 있으므로 제품 신뢰성을 향상시킬 수 있다.
유기 버퍼층의 단부와 봉지층의 단부가 계단형으로 배치되어 높은 두께의 유기 버퍼층 및 봉지부의 단부는 계단형 단차 프로파일을 갖는다. 터치 라우팅 라인들(RL1, RL2, RL3)은 유기 버퍼층 및 봉지부(300)의 계단형 단부를 따라 배치된다. 특히, 터치 라우팅 라인들(RL1, RL2, RL3) 각각은 봉지부(300)의 단부를 따라 배치되는 하부 라우팅 라인과, 유기 버퍼층의 단부를 따라 배치되고 봉지부(300)의 단부 상에서 컨택홀을 통해 하부 라우팅 라인과 접속되는 상부 라우팅 라인을 포함할 수 있다. 이에 따라, 터치 라우팅 라인들(RL1, RL2, RL3)은 유기 버퍼층 및 봉지부(300)의 계단형 단부 영역에 단선 불량없이 안정적으로 형성됨으로써 제품 수율 및 제품 신뢰성을 향상시킬 수 있다.
도 4는 본 명세서의 실시예에 따른 표시 장치에서 하나의 화소를 구동하는 화소 구동 회로를 나타내는 회로도이다.
도 4를 참조하면, 본 명세서의 실시예에 따른 화소 구동 회로는 화소(또는 픽셀, 또는 서브 화소, 또는 서브 픽셀)(PX)가 7개의 박막 트랜지스터와 하나의 스토리지 커패시터(Cst)로 구성될 수 있다. 예를 들면, 7개의 박막 트랜지스터 중 하나는 구동 박막 트랜지스터(D-TFT)이고 나머지는 내부 보상을 위한 스위칭 박막 트랜지스터(T2~T7)일 수 있다.
본 명세서의 실시예에 따른 화소 구동 회로는 구동 박막 트랜지스터(D-TFT) 및 구동 박막 트랜지스터(D-TFT)에 인접한 스위칭 박막 트랜지스터(T3)가 반도체층이 각각 산화물 반도체층으로 구성되고, 나머지 스위칭 박막 트랜지스터 중 적어도 하나는 반도체층이 다결정 반도체층으로 구성될 수 있으며, 이에 제한되는 것은 아니다. 각각의 박막 트랜지스터들은 P형 박막 트랜지스터 또는 N형 박막 트랜지스터일 수 있다.
N형 박막 트랜지스터는 반도체층으로 반도체성 산화물을 이용하여 형성되는 산화물 트랜지스터로 이루어질 수 있다. 예를 들면, 산화물 트랜지스터는 인듐, 갈륨, 아연 산화물 또는 IGZO와 같은 반도체성 산화물로부터 형성된 채널을 갖는 트랜지스터일 수 있다.
P형 트랜지스터는 반도체층으로 실리콘과 같은 반도체를 이용하여 형성되는 다결정 트랜지스터일 수 있다. 예를 들면, 다결정 트랜지스터는 LTPS 또는 저온 폴리 실리콘으로 지칭되는 저온 프로세스를 이용하여 형성된 폴리 실리콘 채널을 갖는 트랜지스터일 수 있다.
산화물 트랜지스터는 다결정 트랜지스터보다 상대적으로 누설 전류가 낮은 특징을 갖는다.
제2 트랜지스터(T2)는 구동 트랜지스터(D-TFT)의 제1 노드(N1)와 데이터 라인(DL) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 구동 트랜지스터(D-TFT)의 제1 노드(N1)는 구동 트랜지스터(D-TFT)의 소스 노드 또는 드레인 노드일 수 있다. 제2 트랜지스터(T2)는 제2 스캔 신호(Scan2[n])에 의해 동작 타이밍이 제어될 수 있다. 제2 트랜지스터(T2)에 턴-온 레벨 전압의 제2 스캔 신호(Scan2[n])가 인가되면, 구동 트랜지스터(D-TFT)의 제1 노드(N1)에는 데이터 전압(Vdata)가 인가된다.
제5 트랜지스터(T5)는 구동 트랜지스터(D-TFT)의 제1 노드(N1)와 고전위 구동 전압(VDDEL) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제5 트랜지스터(T5)는 발광 신호(EM)에 의해 동작 타이밍이 제어될 수 있다. 제5 트랜지스터(T5)에 턴-온 전압 레벨의 발광 신호(EM[n])가 인가되면, 구동 트랜지스터(D-TFT)의 제1 노드(N1)에는 고전위 구동 전압(VDDEL)이 인가된다.
스토리지 커패시터(Cst)는 구동 트랜지스터(D-TFT)의 게이트 노드에 데이터 전압(Vdata)에 대응하는 전압을 하나의 프레임 기간 동안 인가하기 위하여 구성될 수 있다. 스토리지 커패시터(Cst)는 구동 트랜지스터(D-TFT)의 제2 노드(N2)에 전기적으로 연결되는 일단과, 고전위 구동 전압(VDDEL) 라인에 전기적으로 연결되는 타단을 포함할 수 있다. 구동 트랜지스터(D-TFT)의 제2 노드(N2)는 구동 트랜지스터(D-TFT)의 게이트 노드일 수 있다.
제3 트랜지스터(T3)는 구동 트랜지스터(D-TFT)의 제2 노드(N2)와 제3 노드(N3) 사이에 전기적으로 연결된다. 제3 트랜지스터(T3)는 제1 스캔 신호(Scan1)에 의해 동작 타이밍이 제어될 수 있다. 구동 트랜지스터(D-TFT)의 제3 노드(N3)는, 구동 트랜지스터(D-TFT)의 소스 노드 또는 드레인 노드 중 다른 하나의 노드일 수 있다.
제3 트랜지스터(T3)는 산화물 트랜지스터일 수 있다. 산화물 트랜지스터는 누설 전류가 낮은 특징으로 인해, 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 레벨은 일정하게 유지될 수 있다. 이에 의해, 매 프레임마다 영상 표시를 위한 데이터 전압(Vdata)이 인가되지 않더라도 화소(PX)는 이전 프레임에 입력된 영상 표시를 위한 데이터 전압(Vdata)에 기초하여 화면에 영상을 표시할 수 있다.
제4 트랜지스터(T4)는 구동 트랜지스터(D-TFT)의 제3 노드(N3)와 초기화 전압(Vini) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제4 트랜지스터(T4)는 제3 스캔 신호(Scan3[n])에 의해 제어될 수 있다. 턴-온 레벨 전압의 제3 스캔 신호(Scan3[n])가 인가되면 구동 트랜지스터(D-TFT)의 제3 노드(N3)에는 초기화 전압(Vini)이 인가된다.
제6 트랜지스터(T6)는 구동 트랜지스터(D-TFT)의 제3 노드(N3)와 발광 소자(ED)의 제1 전극 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제6 트랜지스터(T6)는 제4 노드(N4)를 포함하며, 제6 트랜지스터(T6)의 제4 노드(N4)에서 발광 소자(ED)의 제1 전극과 전기적으로 연결된다. 제6 트랜지스터(T6)의 제4 노드(N4)는 제6 트랜지스터(T6)의 소스 노드 또는 드레인 노드일 수 있다. 발광 소자(ED)의 제1 전극은 애노드 전극 또는 캐소드 전극일 수 있다. 이하에서는, 발광 소자(ED)의 제1 전극은 애노드 전극인 것으로 가정하고 설명한다.
제6 트랜지스터(T6)는 발광 신호(EM[n])에 의해 동작 타이밍이 제어될 수 있다. 제6 트랜지스터(T6)의 동작 타이밍을 제어하는 발광 신호(EM[n])는, 제5 트랜지스터(T5)의 동작 타이밍을 제어하는 발광 신호(EM[n])와 동일할 수 있다. 제6 트랜지스터(T6)의 게이트 노드와 제5 트랜지스터(T5)의 게이트 노드는 하나의 발광 신호(EM[n]) 라인에 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)는 발광 소자(ED)의 제1 전극과 리셋 전압(VAR) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 발광 소자(ED)의 제1 전극이 애노드 전극인 경우, 리셋 전압(VAR)은 애노드 리셋 전압(VAR; Anode Reset Voltage)일 수 있다.
제7 트랜지스터(T7)는 제3 스캔 신호(Scan3[n+1])에 의해 동작 타이밍이 제어될 수 있다. 제7 트랜지스터(T7)의 동작 타이밍을 제어하는 제3 스캔 신호(Scan3[n+1])는, 다른 서브 화소(PX)의 제4 트랜지스터(T4)의 동작 타이밍을 제어하는 제3 스캔 신호(Scan3)와 동일한 신호일 수 있다.
예를 들면, n(n은 1 이상의 정수)번째 게이트 라인과 전기적으로 연결된 서브 화소(PX)에 포함된 제7 트랜지스터(T7)에는 제3 스캔 신호(Scan3[n+1])가 인가될 수 있다. 상기 서브 화소(PX)에 인가되는 제3 스캔 신호(Scan3[n+1])는, n+1 번째 게이트 라인에 위치하는 서브 화소(PX)에 포함된 제4 트랜지스터(T4)에 인가되는 제3 스캔 신호(Scan3[n+1])와 동일한 신호일 수 있다.
발광 소자(ED) 또는 유기발광 소자(OLED)의 제1 전극은 제6 트랜지스터(T6)의 제4 노드(N4)와 전기적으로 연결된다. 유기발광 소자(OLED)의 제2 전극은 저전위 구동 전압(VSSEL) 라인에 전기적으로 연결된다. 유기발광 소자(OLED)의 제1 전극은 애노드 전극 또는 캐소드 전극일 수 있다. 유기발광 소자(OLED)의 제3 전극은 캐소드 전극 또는 애노드 전극일 수 있다.
고전위 구동 전압(VDDEL) 라인과 저전위 구동 전압(VSSEL) 라인은 표시패널(102)에 배치된 다수의 서브 화소(PX)들과 공통으로 연결되는 공통 전압 라인일 수 있다.
본 명세서의 실시예에 따르면, 제3 트랜지스터(T3)는 N형 트랜지스터일 수 있고, 나머지 트랜지스터들은 P형 트랜지스터일 수 있다. 구동 트랜지스터(D-TFT), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)는 P형 트랜지스터일 수 있으나, 전술한 트랜지스터들 중 하나 이상의 트랜지스터는 N형 트랜지스터로 형성될 수 있다.
도 5는 본 명세서의 실시예에 따른 도 1의 절단선 I-I'에 따른 단면도이다.
도 5를 참조하면, 도 1의 절단선 I-I'에 따른 단면도는 표시영역(AA)의 구동소자부에 하나의 구동 트랜지스터(D-TFT)(또는 제1 박막 트랜지스터(TFT))(370), 복수의 스위칭 트랜지스터(또는 제2 박막 트랜지스터(TFT))(360), 하나의 샘플링 트랜지스터(또는 제3 박막 트랜지스터(TFT))(340), 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있고, 비표시영역(NA)의 구동소자부(또는 게이트 구동부(103))에 적어도 하나의 스위칭 트랜지스터(또는 제4 박막 트랜지스터(TFT))(330)를 포함할 수 있다.
하나의 서브 화소(PX)의 구성을 간략히 표현하면, 기판(101) 상에 구동소자부와 구동소자부에 전기적으로 연결되는 발광소자부로 구성된다. 구동소자부는 구동 트랜지스터와 스위칭 트랜지스터(샘플링 트랜지스터 포함) 및 스토리지 커패시터를 포함하여 하나의 서브 화소를 구동하는 어레이부를 지칭한다. 발광소자부는 애노드 전극과 캐소드 전극 및 그 사이에 배치되는 발광층을 포함하여 발광을 위한 어레이부를 지칭한다. 구동소자부와 발광소자부는 서로 평탄화층(320, 322)에 의해 절연될 수 있다.
본 명세서의 실시예에 따르면, 구동 트랜지스터(또는 제1 박막 트랜지스터)(370)와 적어도 하나의 스위칭 트랜지스터(또는 샘플링 트랜지스터 또는 제3 박막 트랜지스터)(340)는 반도체층(315, 312)으로 산화물 반도체(또는 반도체성 산화물 물질)를 사용한다. 산화물 반도체 물질을 반도체층으로 사용하는 박막 트랜지스터는 누설전류 차단 효과가 우수하여 소비전력을 저감할 수 있고, 다결정 반도체 물질을 반도체층으로 사용하는 박막 트랜지스터에 비해 상대적으로 제조 비용이 저렴하다.
기판(101)은 유기막과 무기막이 교대로 적층된 멀티 레이어(multi-layer)로 구성될 수 있다. 예를 들면, 기판(101)은 폴리이미드(polyimide)와 같은 유기막(101a, 101c)과 산화실리콘(SiO2)와 같은 무기막(101b)이 교번적으로 적층하여 구성할 수 있다.
기판(101) 상에 하부 버퍼층(301)이 형성된다. 하부 버퍼층(301)은 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것으로, 산화실리콘(SiO2)막 또는 산화질소(SiN)막 등으로 단층을 구성하거나, 다층으로 적층하여 구성할 수 있다. 예를 들면, 하부 버퍼층(301)은 외부 침투하는 수분 등에 대한 차단력을 높이기 위하여 제1 하부 버퍼층(301a) 및 제2 하부 버퍼층(301b)의 적층 구조로 구성할 수 있다.
기판(101)의 비표시영역(NA)의 구동소자부(또는 게이트 구동부(103))에는 제4 박막 트랜지스터(TFT)(330)가 형성될 수 있다. 제4 박막 트랜지스터(330)는 전자 또는 정공이 이동하는 채널을 포함하는 제4 반도체층(303)과, 제4 게이트 전극(306)과 제4 소스 전극(317S) 및 제4 드레인 전극(317D)을 포함할 수 있다. 제4 박막 트랜지스터(330)는 제4 반도체층(303)을 다결정 반도체층으로 구성할 수 있다.
제4 반도체층(303)은 다결정 반도체 물질로 구성되며, 제4 반도체층(303)의 가운데에 제4 채널 영역(303C)이 구성되며, 제4 채널 영역(303C)을 사이에 두고 양측으로 제4 소스 영역(303S) 및 제4 드레인 영역(303D)가 배치될 수 있다.
제4 채널 영역(303C)은 다결정 반도체 물질이 진성의 상태를 유지하는 것으로, 전자나 정공이 이동하는 경로를 제공할 수 있다.
제4 소스 영역(303S) 및 제4 드레인 영역(303D)은 진성의 다결정 반도체 물질에 5족 또는 3족의 불순물 이온, 예를 들면, 인(P)이나 붕소(B)를 소정의 농도로 도핑하여 도체화시킨 영역일 수 있다.
제4 박막 트랜지스터(330)는 제4 활성층(303) 중 제4 채널 영역(303C)와 중첩하도록 구성되는 제4 게이트 전극(306)을 포함할 수 있다. 제4 게이트 전극(306)과 제4 반도체층(303) 사이에 제1 게이트 절연층(302)이 개재된다.
본 명세서의 실시예에 따르면, 제4 박막 트랜지스터(330)는 제4 게이트 전극(306)이 제4 반도체층(303)의 상부에 위치하는 탑 게이트 방식을 취한다. 이에 의해, 제4 게이트 전극(306) 물질과 동일 물질로 구성되는 제1 커패시터 전극(305)과 차광층(또는 하부 게이트 전극)(304, 308)을 하나의 마스크 공정을 통해 형성할 수 있으므로, 공정을 단축시킬 수 있는 효과를 얻을 수 있다.
제4 게이트 전극(306)은 금속물질로 구성된다. 예를 들면, 제4 게이트 전극(306)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있고, 이에 한정되는 것은 아니다.
제4 게이트 전극(306) 상에는 제1 층간 절연층(307)이 배치된다. 제1 층간 절연층(307)은 질화 실리콘(SiNx)으로 구성될 수 있다. 예를 들면, 질화실리콘(SiNx)으로 구성되는 제1 층간 절연층(307)은 수소 입자를 포함할 수 있다. 수소 입자는 제4 활성층(303)이 형성되고 그 위에 제1 층간 절연층(307)을 증착한 후 열처리 공정을 진행할 때, 제1 층간 절연층(307)에 포함된 수소 입자가 제4 소스 영역(303S) 및 제4 드레인 영역(303D) 침투하여 다결정 반도체 물질의 전도도를 향상시키고 안정화하는데 기여할 수 있다. 이를 수소화 공정이라 불리기도 한다.
제4 박막 트랜지스터(330)는 제1 층간 절연층(307) 위에 상부 버퍼층(310), 제2 게이트 절연층(313a), 제3 게이트 절연층(313b), 및 제2 층간 절연층(316)을 차례로 더 포함할 수 있고, 제2 층간 절연층(316) 상에 형성되며 제4 소스 영역(303S) 및 제4 드레인 영역(303D)과 각각 연결되는 제4 소스 전극(317S) 및 제4 드레인 전극(317D)을 포함할 수 있다.
상부 버퍼층(310)은 다결정 반도체 물질로 구성되는 비표시영역(NA)의 제4 반도체층(303)과 산화물 반도체 물질로 구성되는 표시영역(AA)의 박막 트랜지스터들의 반도체층들(311, 312, 315)을 이격시키고, 표시영역(AA)의 박막 트랜지스터들의 반도체층들(311, 312, 315)이 형성되는 기반을 제공할 수 있다.
제2 층간 절연층(316) 또는 제3 게이트 절연층(313b)은 제1 박막 트랜지스터(370)의 제1 게이트 전극(373), 제2 박막 트랜지스터(360)의 제2 게이트 전극(314), 및 제3 박막 트랜지스터(340)의 제3 게이트 전극(344)을 덮는 층간 절연층이다. 제2 층간 절연층(316) 또는 제3 게이트 절연층(313b)은 산화물 반도체 물질로 구성되는 제1 반도체층(315), 제2 반도체층(311), 및 제3 반도체층(312) 위에 형성하므로, 수소 입자를 포함하지 않는 무기막으로 구성할 수 있다.
제4 소스 전극(317S) 및 제4 드레인 전극(317D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있고, 이에 한정되는 것은 아니다.
도 5를 참조하면, 기판(101)의 표시영역(AA)의 구동소자부에는 제1 박막 트랜지스터(370), 제2 박막 트랜지스터(360), 제3 박막 트랜지스터(340) 및 스토리지 커패시터(350)가 형성될 수 있다.
본 명세서의 실시예에 따른 제1 박막 트랜지스터(TFT)(또는 구동 트랜지스터(D-TFT))(370)는 상부 버퍼층(310) 위에 구성된다. 제1 박막 트랜지스터(370)는 데이터 라인(DL)으로부터 인가되는 데이터 전압에 따라 발광 소자(ED)에 구동 전류를 제공할 수 있다. 제1 박막 트랜지스터(370)는 제1 반도체층(315)으로 산화물 반도체층 또는 다결정 반도체층을 포함할 수 있다.
다결정 반도체층을 포함하는 박막 트랜지스터는 오프(Off) 상태에서 누설 전류가 발생하여, 산화물 반도체층을 포함하는 박막 트랜지스터보다 소비전력이 커질 수 있다. 한편, 산화물 반도체층을 반도체층으로 사용하는 박막 트랜지스터의 경우, 산화물 반도체의 물질 특성상 반도체층으로 입사되는 빛에 의해 열화가 진행될 수 있다. 본 명세서의 실시예에 따른 표시 장치는 표시영역(AA)의 박막 트랜지스터의 반도체층을 누설 전류가 매우 작아 소비전력을 줄일 수 있는 산화물 반도체층으로 구성하는 구조를 제안한다.
본 명세서의 실시예에 따른 제1 박막 트랜지스터(370)는 제1 반도체층(315)을 산화물 반도체층으로 구성할 수 있다. 제1 박막 트랜지스터(370)는 산화물 반도체층으로 구성되는 제1 반도체층(315), 제1 반도체층(315)을 덮는 제2 게이트 절연층(313a), 제2 게이트 절연층(313a) 상에 형성되며 제1 반도체층(373)과 중첩하는 제1 상부 게이트 전극(373), 제1 상부 게이트 전극(373)을 덮는 제3 게이트 절연층(313b), 제3 게이트 절연층(313b) 상에 형성되는 제2 층간 절연층(316), 및 제2 층간 절연층(316) 상에 배치되는 제1 소스 전극(375S) 및 제1 드레인 전극(375D)을 포함한다.
제1 박막 트랜지스터(370)는 제1 상부 버퍼층(310a)와 제2 상부 버퍼층(310b) 사이에 배치되면서 제1 반도체층(315)과 중첩하는 제1 하부 게이트 전극(또는 제1 차광층)(371)을 더 포함한다. 제1 하부 게이트 전극(371)이 상부 버퍼층(310)의 내부에 삽입되는 형태일 수 있다. 예를 들면, 제1 하부 게이트 전극(371)은 제1 층간 절연층(307) 상에 배치되는 제1 상부 버퍼층(310a) 위에 형성되고, 제2 상부 버퍼층(310b)이 제1 하부 게이트 전극(371)과 제1 상부 버퍼층(310a) 위에 형성된다. 예를 들면, 상부 버퍼층(310)은 제1 상부 버퍼층(310a)과 제2 상부 버퍼층(310b)이 순차로 적층된 구조이며, 이에 제한되는 것은 아니다.
제1 상부 버퍼층(310a)은 산화 실리콘(SiO2)으로 구성될 수 있다. 제1 상부 버퍼층(310a)가 수소 입자를 포함하지 않는 산화 실리콘(SiO2)으로 구성됨으로써, 수소 입자에 의해 신뢰성이 손상될 수 있는 산화물 반도체층을 제1 반도체층(315)으로 사용하는 제1 박막 트랜지스터(370)의 기반으로 구성될 수 있다.
제2 상부 버퍼층(310b)은 수소 입자에 대한 포집능력이 우수한 질화 실리콘(SiNx)으로 구성될 수 있다. 제2 상부 버퍼층(310b)은 제1 하부 게이트 전극(371)을 완전히 밀봉하도록 제1 하부 게이트 전극(371)의 상면 및 측면을 모두 감쌀 수 있다.
질화 실리콘(SiNx)은 산화 실리콘(SiO2)에 비해 수소 입자에 대한 포집 능력이 우수하다. 상부 버퍼층(310)의 하부에는 수소 입자를 포함하는 제1 층간 절연층(307)이 위치하는데, 제4 반도체층(303)을 다결정 반도체층으로 구성하는 제4 박막 트랜지스터(330)의 수소화 공정 시 발생하는 수소 입자가 상부 버퍼층(310)을 통과하여 상부 버퍼층(310) 위에 위치하는 산화물 반도체층의 신뢰성을 손상시킬 수 있다. 예를 들면, 수소 입자가 산화물 반도체층에 침투하면, 해당 박막 트랜지스터들은 그 형성되는 위치에 따라 서로 다른 문턱 전압을 가지게 되거나, 채널의 전도도가 달라지는 문제를 야기할 수 있고, 그중 특히, 구동 박막 트랜지스터의 경우, 발광 소자의 동작에 직접 기여하게 되므로 소자의 신뢰성 확보가 중요하다.
본 명세서의 실시예에서는 제1 하부 게이트 전극(371)을 완전히 덮는 제2 상부 버퍼층(310b)을 제1 상부 버퍼층(310a) 위에 형성함으로써, 수소 입자에 의한 제1 박막 트랜지스터(370)의 신뢰성 손상을 방지할 수 있다.
본 명세서의 실시예에 따른 제1 박막 트랜지스터(370)는, 제1 하부 게이트 전극(371)을 수소 입자에 대한 포집 능력이 우수한 티타늄(Ti) 물질을 포함한 금속층으로 구성할 수 있다. 예를 들어, 티타늄(Ti) 단층 또는 몰리브덴(Mo)과 티타늄(Ti)의 복층 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있으며, 이에 한정되는 것은 아니다.
티타늄(Ti)은 상부 버퍼층(310) 내에 확산하는 수소 입자를 포집하여 수소 입자가 제1 반도체층(315)에 도달하는 것을 방지한다. 본 명세서의 실시예에 따른 제1 박막 트랜지스터(370)는 수소 입자를 포집하는 능력을 가지는 티타늄(Ti) 등의 금속층으로 제1 하부 게이트 전극(371)을 구성하고, 또한 수소 입자에 대한 포집 능력을 가지는 질화 실리콘(SiNx)으로 제2 상부 버퍼층(310b)을 구성하여 제1 하부 게이트 전극(371)을 감싸도록 형성함으로써, 수소 입자에 의한 산화물 반도체층의 신뢰성이 손상되는 문제점을 개선할 수 있다.
질화 실리콘(SiNx)을 포함하는 제2 상부 버퍼층(310b)은 제1 상부 버퍼층(310a) 처럼 표시영역(AA)의 전체 면에 증착하는 것이 아닌, 제1 하부 게이트 전극(371)만 선택적으로 덮을 수 있도록, 제1 상부 버퍼층(310a)의 상면 일부에만 증착할 수도 있다. 예를 들면, 제2 상부 버퍼층(310b)은 제1 상부 버퍼층(310a)과 다른 물질의 막으로 형성할 수 있는데, 표시영역(AA)의 전체 면에 증착할 경우 막 들뜸이 발생할 수 있으므로, 이를 보완하기 위하여 제2 상부 버퍼층(310b)은 그 기능상 필요한 제1 하부 게이트 전극(371)이 형성되는 위치에만 선택적으로 형성될 수 있다.
제1 하부 게이트 전극(371)과 제2 상부 버퍼층(310b)은 그 기능상 제1 반도체층(315)과 중첩하도록 제1 반도체층(315)의 수직 하방에 형성할 수 있다. 또한, 제1 하부 게이트 전극(371)과 제2 상부 버퍼층(310b)은 제1 반도체층(315)과 온전히 중첩될 수 있도록, 제1 반도체층(315) 보다 더 넓게 구성할 수 있다.
제1 박막 트랜지스터(370)의 제1 소스 전극(375S)는 제1 하부 게이트 전극(371)과 전기적으로 연결될 수 있다. 제1 반도체층(315)의 제1 반도체층 채널 영역(315C)에 인가되는 실효 전압은, 제1 반도체층(315)과 제1 하부 게이트 전극(371) 사이의 기생 커패시턴스(Cbuf)와 반비례 관계가 있으므로, 제1 반도체층(315)에 인가되는 실효 전압을 조절할 수 있다. 예를 들면, 제1 하부 게이트 전극(371)을 제1 반도체층(315) 가까이에 배치하여 그 사이의 기생 커패시턴스 값을 키우면, 제1 반도체층(315)에 흐르는 실제 전류값을 줄일 수 있고, 이는 제1 상부 게이트 전극(373)에 인가되는 전압을 통해 제어할 수 있는 제1 박막 트랜지스터(370)의 제어 범위가 넓어지게 될 수 있다. 이에 의해 저계조에서도 정밀하게 발광 소자를 제어할 수 있게 되어, 화면 얼룩의 문제를 해소할 수 있다.
도 5를 참조하면, 본 명세서의 실시예에 따른 표시영역(AA)의 구동소자부는 스토리지 커패시터(Cst)(350)를 포함할 수 있다. 스토리지 커패시터(350)는 데이터 라인(DL)을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 발광 소자(ED)에 제공한다.
스토리지 커패시터(350)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체로 구성된다. 스토리지 커패시터(350)는 제4 게이트 전극(306)과 같은 물질로 동일한 층 상에 배치되는 제1 커패시터 전극(305), 제1 하부 게이트 전극(371)과 동일한 물질로 배치되는 제2 커패시터 전극(309)을 포함할 수 있다. 제1 커패시터 전극(305)과 제2 커패시터 전극(309) 사이에는 제1 층간 절연층(307)이 배치될 수 있다. 스토리지 커패시터(350)의 제2 커패시터 전극(309)은 제1 소스 전극(375S)와 전기적으로 연결될 수 있다.
도 5를 참조하면, 본 명세서의 실시예에 따른 표시영역(AA)의 구동소자부는 복수의 제2 박막 트랜지스터(스위칭 트랜지스터)(360)를 포함할 수 있다. 복수의 제2 박막 트랜지스터(360)는 게이트 라인(GL)으로부터 인가되는 게이트 전압에 따라 제1 박막 트랜지스터(370)의 구동을 제어할 수 있다.
제2 박막 트랜지스터(360)는 상부 버퍼층(310) 상에 형성되며, 산화물 반도체층으로 구성되는 제2 반도체층(311), 제2 반도체층(311)을 덮는 제2 게이트 절연층(313a), 제2 게이트 절연층(313a) 상에 형성되며 제2 반도체층(311)과 중첩하는 제2 상부 게이트 전극(314), 제2 상부 게이트 전극(314)를 덮는 제3 게이트 절연층(313b), 제3 게이트 절연층(313b) 상에 형성되는 제2 층간 절연층(316), 및 제2 층간 절연층(316) 상에 형성되는 제2 소스 전극(319S) 및 제2 드레인 전극(319D)을 포함할 수 있다.
제2 박막 트랜지스터(360)는 상부 버퍼층(310)의 하부에 배치되며, 제2 반도체층(311)과 중첩하는 제2 하부 게이트 전극(또는 제2 차광층)(308)을 더 포함할 수 있다. 예를 들면, 제2 하부 게이트 전극(308)은 제4 게이트 전극(306)과 동일한 물질로 구성되면서, 제1 게이트 절연층(302)의 상부 표면에 형성될 수 있다. 제2 하부 게이트 전극(308)은 제2 상부 게이트 전극(314)과 전기적으로 연결되어 듀얼 게이트(또는 이중 게이트)를 구성할 수 있다. 제2 박막 트랜지스터(360)가 듀얼 게이트 구조를 가짐으로써 제2 반도체층(311)의 제2 채널 영역(311C)에 흐르는 전류의 흐름을 더 정밀하게 제어할 수 있고, 제2 박막 트랜지스터(360)를 더 작은 영역에 배치할 수 있어 고해상도의 표시 장치를 구현할 수 있다.
제2 반도체층(311)은 산화물 반도체 물질로 구성되며, 불순물이 도핑되지 않은 진성의 제2 채널 영역(311C)과 불순물이 도핑되어 도체화된 제2 소스 영역(311S) 및 제2 드레인 영역(311D)을 포함한다.
한편, 제2 반도체층(311)과 제2 하부 게이트 전극(308)간의 거리는 제1 반도체층(315)과 제1 하부 게이트 전극(371)간의 거리보다 클 수 있다. 각 박막 트랜지스터는 고유의 기능에 따라 듀얼 게이트를 통한 정밀 제어의 필요성이 다를 수 있다. 예를 들면, 제1 박막 트랜지스터(370)는 그 문턱 전압의 변화량에 대한 유기발광 소자(OLED)의 전류량의 변화량 비율이 복수의 제2 박막 트랜지스터(360)의 문턱 전압의 변화량 대비 유기발광 소자(OLED)의 전류량의 변화량 비율보다 높으므로, 더욱 정밀한 제어가 필요하다. 유기발광 소자(OLED)의 전류량의 정밀한 제어를 위하여, 제1 반도체층(315)과 제1 하부 게이트 전극(371) 간의 거리는 제2 반도체층(311)과 제2 하부 게이트 전극(308)간의 거리보다 작게 구성할 수 있다.
제2 소스 전극(319S) 및 제2 드레인 전극(319D)은 제4 소스 전극(317S) 및 제4 드레인 전극(317D)과 같이 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있고, 이에 한정되는 것은 아니다.
제2 소스 전극(319S) 및 제2 드레인 전극(319D)은 제4 소스 전극(317S) 및 제4 드레인 전극(317D)은 제2 층간 절연층(316) 상에서 동일한 물질로 동시에 형성함으로써 마스크 공정 수를 줄일 수 있다.
도 5를 참조하면, 본 명세서의 실시예에 따른 표시영역(AA)의 구동소자부는 제3 박막 트랜지스터(샘플링 트랜지스터)(340)를 포함할 수 있다. 제3 박막 트랜지스터(340)는 제1 박막 트랜지스터(370)의 문턱 전압을 센싱하여 문턱 전압의 변동분을 보상함으로써 제1 박막 트랜지스터(370)의 구동을 제어할 수 있다.
제3 박막 트랜지스터(340)는 상부 버퍼층(310) 상에 형성되며, 산화물 반도체층으로 구성되는 제3 반도체층(312), 제3 반도체층(312)을 덮는 제2 게이트 절연층(313a), 제2 게이트 절연층(313a)를 덮는 제3 게이트 절연층(313b), 제3 게이트 절연층(313b) 상에 형성되며 제3 반도체층(312)과 중첩하는 제3 상부 게이트 전극(344), 제3 상부 게이트 전극(344)를 덮는 제2 층간 절연층(316), 및 제2 층간 절연층(316) 상에 형성되는 제2 소스 전극(319S) 및 제2 드레인 전극(319D)을 포함할 수 있다.
제3 박막 트랜지스터(340)는 상부 버퍼층(310)의 하부에 배치되며, 제3 반도체층(312)과 중첩하는 제3 하부 게이트 전극(또는 제3 차광층)(304)을 더 포함할 수 있다. 특히, 제3 하부 게이트 전극(304)은 제4 게이트 전극(306)과 동일한 물질로 구성되면서, 제1 게이트 절연층(302)의 상부 표면에 형성될 수 있다. 제3 하부 게이트 전극(304)은 제3 상부 게이트 전극(344)과 전기적으로 연결되어 듀얼 게이트를 구성할 수 있다. 제3 박막 트랜지스터(340)가 듀얼 게이트 구조를 가짐으로써 제3 반도체층(312)의 제3 채널 영역(312C)에 흐르는 전류의 흐름을 더 정밀하게 제어할 수 있고, 제3 박막 트랜지스터(340)를 더 작은 영역에 배치할 수 있어 고해상도의 표시 장치를 구현할 수 있다.
제3 반도체층(312)은 산화물 반도체 물질로 구성되며, 불순물이 도핑되지 않은 진성의 제3 채널 영역(312C)과 불순물이 도핑되어 도체화된 제3 소스 영역(312S) 및 제3 드레인 영역(312D)을 포함한다.
한편, 제3 반도체층(312)과 제3 하부 게이트 전극(304)간의 거리는 제1 반도체층(315)과 제1 하부 게이트 전극(371)간의 거리보다 클 수 있다. 각 박막 트랜지스터는 고유의 기능에 따라 듀얼 게이트를 통한 정밀 제어의 필요성이 다를 수 있다. 예를 들면, 제3 박막 트랜지스터(340)는 그 문턱 전압의 변화량에 대한 유기발광 소자(OLED)의 전류량의 변화량 비율이 복수의 제1 박막 트랜지스터(370)의 문턱 전압의 변화량 대비 유기발광 소자(OLED)의 전류량의 변화량 비율보다 높으므로, 더욱 정밀한 제어가 필요하다. 유기발광 소자(OLED)의 전류량의 정밀한 제어를 위하여, 제1 반도체층(315)과 제1 하부 게이트 전극(371)간의 거리는 제3 반도체층(312)과 제3 하부 게이트 전극(304)간의 거리보다 작게 구성할 수 있다.
같은 원리를 적용하여, 제3 반도체층(312)과 제3 상부 게이트 전극(344)간의 거리는 제1 반도체층(315)과 제1 상부 게이트 전극(373)간의 거리 또는 제2 반도체층(311)과 제2 상부 게이트 전극(314)간의 거리 보다 클 수 있다. 예를 들면, 각 박막 트랜지스터의 문턱 전압의 변화량에 대한 유기발광 소자(OLED)의 전류량의 변화량 비율이 서로 다르므로, 유기발광 소자(OLED)의 전류량의 더욱 정밀한 제어를 위하여 더블 게이트(또는 듀얼 게이트 또는 이중 게이트) 구조를 채택할 수 있고, 제1 박막 트랜지스터(370) 및 제2 박막 트랜지스터(360)의 각 반도체층과 상부 게이트 전극 간의 거리는, 제3 반도체층(312)과 제3 상부 게이트 전극(344)간의 거리보다 작게 구성할 수 있다.
제3 반도체층(312)과 제3 상부 게이트 전극(344)간의 기생 커패시턴스는 제1 반도체층(315)과 제1 상부 게이트 전극(373)간의 기생 커패시턴스 또는 제2 반도체층(311)과 제2 상부 게이트 전극(314)간의 기생 커패시턴스 보다 작을 수 있다. 커패시턴스는 양 전극간의 거리에 반비례하므로, 각 박막 트랜지스터의 반도체층과 상부 게이트 전극간의 면적이 동일하다면, 각 기생 커패시턴스의 대소관계가 발생하게 된다. 역의 원리를 적용하여, 제3 상부 게이트 전극(344)의 배치 위치(또는 층)은 제1 상부 게이트 전극(373)의 배치 위치(또는 층) 또는 제2 상부 게이트 전극(314)의 배치 위치(또는 층)가 서로 다를 수 있다.
제3 소스 전극(328S) 및 제3 드레인 전극(328D)은 제4 소스 전극(317S) 및 제4 드레인 전극(317D)과 같이 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있고, 이에 한정되는 것은 아니다.
제3 소스 전극(328S) 및 제3 드레인 전극(328D)은 제4 소스 전극(317S) 및 제4 드레인 전극(317D)은 제2 층간 절연층(316) 상에서 동일한 물질로 동시에 형성함으로써 마스크 공정 수를 줄일 수 있다.
제3 상부 게이트 전극(344)은 제1 상부 게이트 전극(373) 또는 제2 상부 게이트 전극(314)과 동일하게 제2 게이트 절연층(313a) 위에 형성될 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 제3 상부 게이트 전극(344)은 제2 게이트 절연층(313a) 위에 형성되지 않고, 제3 게이트 절연층(313b) 위에 형성될 수 있다.
제3 반도체층(312)의 제3 채널 영역(312C)에 인가되는 실효 전압은 제3 반도체층(312)과 제3 상부 게이트 전극(344) 사이의 기생 커패시턴스(Cgi)에 반비례 관계를 가지는데, 제3 반도체층(312)과 제3 상부 게이트 전극(344) 사이의 거리를 조절하여 제3 반도체층(312)에 인가되는 실효 전압을 조절할 수 있다.
한편, 본 명세서의 실시예에 따르면, 표시영역(AA)에 구성되는 제1 박막 트랜지스터(370)의 제1 상부 게이트 전극(373), 복수의 제2 박막 트랜지스터(360)의 제2 상부 게이트 전극(314), 및 제3 박막 트랜지스터(340)의 제3 상부 게이트 전극(344) 각각은 하부에 티타늄(Ti)을 포함할 수 있고, 상부에는 몰리브덴(Mo) 등과 같이 티타늄(Ti)과는 다른 금속으로 형성하여, 복층으로 구성할 수 있다.
각각의 상부 게이트 전극(373, 314, 344)을 티타늄(Ti)을 포함하는 복수의 금속층으로 구성하면, 각 박막 트랜지스터(370, 360, 340)의 상부에서 내려올 수 있는 수소 입자를 티타늄(Ti)을 포함한 금속층이 차단하여 각 반도체층(315, 311, 312)을 보호할 수 있다.
표시 장치(100)의 구동소자부는 서로 다른 종류의 반도체층을 포함하는 다수의 박막 트랜지스터로 구성되기 때문에 다수의 층이 필요하고, 그 공정에서 많은 수의 마스크를 사용하여야 한다. 본 명세서의 실시예에서는 사용되는 마스크의 수를 줄이기 위하여, 각 구성요소가 배치되는 층 별로 다수의 트랜지스터 구성요소를 동시에 형성하는 구성을 따르게 된다.
예를 들면, 본 명세서의 실시예에 따른 제4 게이트 전극(306), 제1 커패시터 전극(305), 제3 하부 게이트 전극(304) 및 제2 하부 게이트 전극(308)은 동일한 물질로 동일층 상에 형성될 수 있다. 예를 들면, 본 명세서의 실시예에 따른 제2 커패시터 전극(309) 및 제1 하부 게이트 전극(371)은 동일한 물질로 동일층 상에 형성될 수 있다. 예를 들면, 본 명세서의 실시예에 따른 제3 반도체층(312), 제1 반도체층(315), 및 제2 반도체층(311)은 동일한 물질로 동일층 상에 형성될 수 있고, 동일한 도체화 공정을 거칠 수 있다. 예를 들면, 본 명세서의 실시예에 따른 제3 상부 게이트 전극(344), 제1 상부 게이트 전극(373), 및 제2 상부 게이트 전극(314)은 동일한 물질로 동일층 상에 형성될 수 있다. 예를 들면, 제4 소스 전극(317S), 제4 드레인 전극(317D), 제3 소스 전극(328S), 제3 드레인 전극(328D), 제1 소스 전극(375S), 제1 드레인 전극(375D), 제2 소스 전극(319S), 및 제2 드레인 전극(319D)은 동일한 물질로 동일층 상에 형성될 수 있고, 각 전극은 2개 이상의 복수의 층을 포함할 수 있다.
도 5를 참조하면, 본 명세서의 실시예에 따른 구동소자부의 상단에는 여러 구성요소들의 높이 차로 인하여 발생하는 단차들을 평탄화하기 위해 제1 평탄화층(320) 및 제2 평탄화층(322)을 차례로 형성할 수 있다. 제1 평탄화층(320) 및 제2 평탄화층(322)은 폴리이미드나 아크릴 수지와 같은 유기막으로 구성될 수 있다.
도 5를 참조하면, 제2 평탄화층(322) 위에는 발광소자부가 형성된다. 발광소자부는 제1 전극(또는 애노드 전극)(323), 제1 전극(323)과 대응하는 제2 전극(또는 캐소드 전극)(327), 및 제1 전극(323)과 제2 전극(327) 사이에 개재되는 발광층(325)을 포함할 수 있다. 제1 전극(323)은 각 서브 화소(PX) 마다 형성될 수 있고, 발광층(325)과 제2 전극(327)은 표시영역(AA)의 전체 면적에 형성될 수 있다.
발광소자부는 제1 평탄화층(320) 상에 형성되는 제3 전극(또는 연결전극)(321)을 통해 구동소자부와 연결된다. 예를 들면, 발광소자부의 제1 전극(323)과 구동소자부를 구성하는 제1 박막 트랜지스터(370)의 제1 드레인 전극(375D) 또는 어느 하나의 제2 박막 트랜지스터(360)의 제2 소스 전극(319S)이 제3 전극(321)에 의해 서로 연결된다.
제1 전극(323)은 제2 평탄화층(322)을 관통하는 콘택홀(CH1)을 통해 제3 전극(321)과 접속된다. 제3 전극(321)은 제1 평탄화층(320)을 관통하는 콘택홀(CH2)을 통해 노출된 제1 드레인 전극(375D)과 접속된다.
제1 전극(323)은 투명 도전막 또는 반사 효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들면, 제1 전극(323)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다.
발광층(325)은 제1 전극(323) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성될 수 있다. 발광층(325)은 표시영역(AA)의 전체 면에 일체로 형성될 수 있다.
뱅크층(324)은 각 서브 화소(PX)의 제1 전극(323)을 노출시키는 화소 정의막일 수 있다. 뱅크층(324)은 인접한 서브 화소(PX) 간 광 간섭을 방지하도록 불투명 재질(예를 들면, 블랙)로 형성될 수 있다. 예를 들면, 뱅크층(324)은 칼라 안료, 유기 블랙 및 카본 중 어느 하나로 이루어지 차광 재질을 포함한다. 뱅크층(324) 상에는 스페이서(326)가 더 배치될 수 있다.
제2 전극(327)은 발광층(325)을 사이에 두고 제1 전극(323)과 대향하며 발광층(325)의 상부면 및 측면 상에 형성된다. 제2 전극(327)은 표시영역(AA) 전체 면에 일체로 형성될 수 있다. 제2 전극(327)은 전면 발광형(Top-Emission) 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 도전막으로 구성될 수 있다.
도 5를 참조하면, 제2 전극(327) 상에는 수분 침투를 억제하는 봉지부(328)가 더 배치될 수 있다. 봉지부(328)는 차례로 적층되는 제1 봉지층(328a), 제2 봉지층(328b), 및 제3 봉지층(328c)을 포함할 수 있다.
봉지부(328)의 제1 봉지층(328a) 및 제3 봉지층(328c)은 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지부(328)의 제2 봉지층(328b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 5를 참조하면, 봉지부(328) 상에는 터치부(또는 터치센서부)가 더 배치될 수 있다. 터치부는 터치버퍼층(710), 터치절연층(730), 터치보호층(750)으로 구성되어 있으며, 복수의 터치 전극(TE) 및 복수의 연결 전극(BE)을 포함한다. 본 명세서의 실시예에 따른 복수의 터치 전극(TE)은 제1 방향(X축 방향, 가로 방향)으로 배열된 복수의 제1 터치 전극들(TE1)이 접속되어 구성된 복수의 제1 터치 전극 채널(TX1~TXn)과, 제2 방향(Y축 방향, 세로 방향)으로 배열된 복수의 제2 터치 전극들(TE2)이 접속되어 구성된 복수의 제2 터치 전극 채널(RX1~RXm)을 포함한다. 복수의 터치 전극(TE) 및 복수의 연결 전극(BE) 각각은 터치버퍼층(710)과 터치보호층(750) 사이에서 터치절연층(730)을 이용하여 동일 층 또는 다른 층에 배열되도록 구성될 수 있다.
본 명세서의 실시예에 따른 표시 장치(100)는 터치부의 상부에 또는 터치부와 봉지부(328)의 사이에 컬러필터층이 배치될 수 있다. 컬러필터층은 발광 소자(ED)에서 발광되는 빛의 순도를 각 서브 화소(PX)별로 높이기 위하여, 터치부의 상부에 배치되거나 터치부와 봉지부(328)의 사이에 배치될 수 있다.
도 6은 본 명세서의 실시예에 따른 도 5의 일부 영역 확대도이다. 도 6의 구성요소에 대한 설명은 도 5의 구성요소와 실질적으로 동일하므로 생략하거나 간략히 할 수 있다.
도 6을 참조하면, 제1 박막 트랜지스터(370)의 제1 상부 게이트 전극(373)의 상면이 제2 층간 절연층(316)으로 덮일 수 있다. 예를 들면, 제2 층간 절연층(316)이 제1 상부 게이트 전극(373)의 상면뿐만 아니라, 제2 상부 게이트 전극(314)의 상면과 제3 상부 게이트 전극(344)의 상면을 덮을 수 있다. 이는 공정상, 제3 게이트 절연층(313b)를 제2 게이트 절연층(313a) 상부에 형성한 후, 제1 상부 게이트 전극(373) 및 제2 상부 게이트 전극(314)이 형성될 위치의 제3 게이트 절연층(313b)를 제거함으로써, 각 상부 게이트 전극을 단일의 공정에서 동일한 물질로 형성할 수 있다.
제1 상부 게이트 전극(373), 제2 상부 게이트 전극(314), 및 제3 상부 게이트 전극(344)의 각 하면이 접하는 물질층은 서로 다를 수 있다. 예를 들면, 제1 상부 게이트 전극(373)의 하면은 제2 게이트 절연층(313a)와 접할 수 있고, 제3 상부 게이트 전극(344)의 하면은 제3 게이트 절연층(313b)와 접할 수 있다.
제3 게이트 절연층(313b)의 두께(또는 높이)는 제3 박막 트랜지스터(340)의 제3 반도체층(312)과 제3 상부 게이트 전극(344) 간의 거리와 같을 수 있다. 예를 들면, 제3 반도체층(312)과 제3 상부 게이트 전극(344) 간의 기생 커패시턴스 조절을 위하여, 제3 게이트 절연층(313b)의 두께를 조절할 수 있다.
본 명세서의 실시예에 의하면, 표시 장치 내부의 구동 트랜지스터의 전압-전류 특성을 유지하면서, 샘플링 트랜지스터의 기생 커패시턴스를 줄임으로써, 표시 장치의 초기 휘도의 불균일 및 신뢰성 검사 시 휘도의 감소 현상을 개선할 수 있다. 또한, 각 트랜지스터의 게이트 절연층의 두께(또는 높이)를 차등 설계하는 구조를 통해, 각 트랜지스터의 성능 및 최적 특성을 확보할 수 있다.
본 명세서의 실시예에 따른 디스플레이 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 디스플레이 장치는, 표시영역 및 배선부, 댐부와 게이트 구동부를 포함하는 비표시영역을 포함하는 기판, 표시영역에 있으며, 게이트 라인 및 게이트 라인과 교차하는 데이터 라인에 접속하고, 제1 전극, 발광층, 및 제2 전극으로 구성된 발광 소자를 포함하는 화소, 데이터 라인으로부터 인가되는 데이터 전압에 따라 발광 소자에 구동 전류를 제공하며, 제1 반도체층을 포함하는 제1 박막 트랜지스터, 게이트 라인으로부터 인가되는 게이트 전압에 따라 제1 박막 트랜지스터의 구동을 제어하며, 제2 반도체층을 포함하는 복수의 제2 박막 트랜지스터, 제1 박막 트랜지스터의 문턱전압을 센싱하여 구동을 제어하며, 제3 반도체층을 포함하는 제3 박막 트랜지스터, 및 게이트 구동부에 배치되며, 복수의 제2 박막 트랜지스터 및 제3 박막 트랜지스터에 게이트 전압을 인가하며, 제4 반도체층을 포함하는 제4 박막 트랜지스터를 포함하고, 제4 반도체층은 제1 반도체층, 제2 반도체층, 및 제3 반도체층과 다른 층에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체층의 상부에 제1 상부 게이트 전극을 더 포함하고, 제2 반도체층의 상부에 제2 상부 게이트 전극을 더 포함하고, 제3 반도체층의 상부에 제3 상부 게이트 전극을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 반도체층과 제3 상부 게이트 전극간의 거리는 제1 반도체층과 제1 상부 게이트 전극간의 거리보다 더 클 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 반도체층과 제3 상부 게이트 전극간의 캐패시턴스는 제1 반도체층과 제1 상부 게이트 전극간의 캐패시턴스보다 더 작을 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 상부 게이트 전극은 제1 상부 게이트 전극과 다른 층에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 반도체층과 제3 상부 게이트 전극간의 거리는 제2 반도체층과 제2 상부 게이트 전극간의 거리보다 더 클 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 반도체층과 제3 상부 게이트 전극간의 캐패시턴스는 제2 반도체층과 제2 상부 게이트 전극간의 캐패시턴스보다 더 작을 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 상부 게이트 전극은 제2 상부 게이트 전극과 다른 층에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 각각의 상부 게이트 전극의 상면은 동일 물질로 덮일 수 있다.
본 명세서의 몇몇 실시예에 따르면, 각각의 상부 게이트 전극의 하면은 서로 다른 물질과 접할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체층의 하부에 제1 하부 게이트 전극을 더 포함하고, 제2 반도체층의 하부에 제2 하부 게이트 전극을 더 포함하고, 제3 반도체층의 하부에 제3 하부 게이트 전극을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 반도체층과 제2 하부 게이트 전극간의 거리는 제1 반도체층과 제1 하부 게이트 전극간의 거리보다 더 클 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 반도체층과 제3 하부 게이트 전극간의 거리는 제1 반도체층과 제1 하부 게이트 전극간의 거리보다 더 클 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체층과 제2 반도체층은 산화물 반도체층일 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 반도체층은 산화물 반도체층일 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 박막 트랜지스터는 제1 소스 전극과 제1 드레인 전극을 더 포함하고, 제2 박막 트랜지스터는 제2 소스 전극과 제2 드레인 전극을 더 포함하고, 제3 박막 트랜지스터는 제3 소스 전극과 제3 드레인 전극을 더 포함하며, 제1 소스 전극은 제1 하부 게이트 전극과 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제4 반도체층은 다결정 반도체층일 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자 상부에 배치되며, 제1 봉지층, 제 2 봉지층, 및 제3 봉지층을 포함하는 봉지부 및 봉지부 상부에 배치되는 터치부를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 터치부의 상부 또는 터치부와 봉지부의 사이에 배치되는 컬러필터층을 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 101: 기판
301, 310: 버퍼층 302, 313: 게이트 절연층
307, 316: 층간 절연층 320, 322: 평탄화층
323, 327, 321, 400: 전극
330, 340, 360, 370: 박막 트랜지스터(TFT)
304, 306, 308, 314, 344, 371, 373: 게이트 전극
317, 319, 328, 375: 소스/드레인 전극
300, 328: 봉지부

Claims (19)

  1. 표시영역 및 배선부, 댐부와 게이트 구동부를 포함하는 비표시영역을 포함하는 기판;
    상기 표시영역에 있으며, 게이트 라인 및 상기 게이트 라인과 교차하는 데이터 라인에 접속하고, 제1 전극, 발광층, 및 제2 전극으로 구성된 발광 소자를 포함하는 화소;
    상기 데이터 라인으로부터 인가되는 데이터 전압에 따라 상기 발광 소자에 구동 전류를 제공하며, 제1 반도체층을 포함하는 제1 박막 트랜지스터;
    상기 게이트 라인으로부터 인가되는 게이트 전압에 따라 상기 제1 박막 트랜지스터의 구동을 제어하며, 제2 반도체층을 포함하는 복수의 제2 박막 트랜지스터;
    상기 제1 박막 트랜지스터의 문턱전압을 센싱하여 구동을 제어하며, 제3 반도체층을 포함하는 제3 박막 트랜지스터; 및
    상기 게이트 구동부에 배치되며, 상기 복수의 제2 박막 트랜지스터 및 제3 박막 트랜지스터에 상기 게이트 전압을 인가하며, 제4 반도체층을 포함하는 제4 박막 트랜지스터를 포함하고,
    상기 제4 반도체층은 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 제3 반도체층과 다른 층에 배치되는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 반도체층의 상부에 제1 상부 게이트 전극을 더 포함하고,
    상기 제2 반도체층의 상부에 제2 상부 게이트 전극을 더 포함하고,
    상기 제3 반도체층의 상부에 제3 상부 게이트 전극을 더 포함하는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 제3 반도체층과 상기 제3 상부 게이트 전극간의 거리는 상기 제1 반도체층과 상기 제1 상부 게이트 전극간의 거리보다 더 큰, 표시 장치.
  4. 제 3 항에 있어서,
    상기 제3 반도체층과 상기 제3 상부 게이트 전극간의 캐패시턴스는 상기 제1 반도체층과 상기 제1 상부 게이트 전극간의 캐패시턴스보다 더 작은, 표시 장치.
  5. 제 3 항에 있어서,
    상기 제3 상부 게이트 전극은 상기 제1 상부 게이트 전극과 다른 층에 배치되는, 표시 장치.
  6. 제 2 항에 있어서,
    상기 제3 반도체층과 상기 제3 상부 게이트 전극간의 거리는 상기 제2 반도체층과 상기 제2 상부 게이트 전극간의 거리보다 더 큰, 표시 장치.
  7. 제 6 항에 있어서,
    상기 제3 반도체층과 상기 제3 상부 게이트 전극간의 캐패시턴스는 상기 제2 반도체층과 상기 제2 상부 게이트 전극간의 캐패시턴스보다 더 작은, 표시 장치.
  8. 제 6 항에 있어서,
    상기 제3 상부 게이트 전극은 상기 제2 상부 게이트 전극과 다른 층에 배치되는, 표시 장치.
  9. 제 2 항에 있어서,
    상기 각각의 상부 게이트 전극의 상면은 동일 물질로 덮이는, 표시 장치.
  10. 제 9 항에 있어서,
    상기 각각의 상부 게이트 전극의 하면은 서로 다른 물질과 접하는, 표시 장치.
  11. 제 2 항에 있어서,
    상기 제1 반도체층의 하부에 제1 하부 게이트 전극을 더 포함하고,
    상기 제2 반도체층의 하부에 제2 하부 게이트 전극을 더 포함하고,
    상기 제3 반도체층의 하부에 제3 하부 게이트 전극을 더 포함하는, 표시 장치.
  12. 제 11 항에 있어서,
    상기 제2 반도체층과 상기 제2 하부 게이트 전극간의 거리는 상기 제1 반도체층과 상기 제1 하부 게이트 전극간의 거리보다 더 큰, 표시 장치.
  13. 제 11 항에 있어서,
    상기 제3 반도체층과 상기 제3 하부 게이트 전극간의 거리는 상기 제1 반도체층과 상기 제1 하부 게이트 전극간의 거리보다 더 큰, 표시 장치.
  14. 제 1 항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층은 산화물 반도체층인, 표시 장치.
  15. 제 1 항에 있어서,
    상기 제3 반도체층은 산화물 반도체층인, 표시 장치.
  16. 제 11 항에 있어서,
    상기 제1 박막 트랜지스터는 제1 소스 전극과 제1 드레인 전극을 더 포함하고,
    상기 제2 박막 트랜지스터는 제2 소스 전극과 제2 드레인 전극을 더 포함하고,
    상기 제3 박막 트랜지스터는 제3 소스 전극과 제3 드레인 전극을 더 포함하며,
    상기 제1 소스 전극은 상기 제1 하부 게이트 전극과 연결되는, 표시 장치.
  17. 제 11 항에 있어서,
    상기 제4 반도체층은 다결정 반도체층인, 표시 장치.
  18. 제 1 항에 있어서,
    상기 발광 소자 상부에 배치되며, 제1 봉지층, 제 2 봉지층, 및 제3 봉지층을 포함하는 봉지부; 및
    상기 봉지부 상부에 배치되는 터치부를 더 포함하는, 표시 장치.
  19. 제 18 항에 있어서,
    상기 터치부의 상부 또는 상기 터치부와 봉지부의 사이에 배치되는 컬러필터층을 더 포함하는, 표시 장치.
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