KR20220096625A - 표시장치 - Google Patents

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Abstract

본 명세서의 실시예에 따른 표시장치는, 발광소자에 전압을 인가하기 위한 공통전극 배선을 차폐층 또는 에노드 전극으로 형성하여, 네로우 베젤을 구현할 수 있다.

Description

표시장치 {DISPLAY APPARATUS}
본 명세서는 표시장치에 관한 것으로서, 보다 상세하게는 공통전극 배선을 차폐층 또는 에노드 전극으로 형성하여, 네로우 베젤을 구현한 표시장치에 관한 것이다.
TV, 모니터, 스마트폰, 태블릿 PC, 및 노트북 등에서 영상을 표시하는 표시장치는, 다양한 방식과 형태가 사용되고 있다.
표시장치 중 현재까지 이용되고 있는 액정 표시장치(Liquid Crystal Display Device; LCD)에 이어, 유기발광 표시장치(Organic Light Emitting Display Device; OLED)의 이용 및 적용 범위가 점차 확대되고 있다.
표시장치는 영상을 구현하기 위하여 복수의 발광소자 또는 액정과, 각각의 발광소자 또는 액정의 동작을 개별적으로 제어하기 위한 박막 트랜지스터를 포함하여, 표시하고자 하는 영상을 기판 상에 표시하도록 한다.
표시장치 중 유기발광 표시장치는 화소를 구동하기 위한 박막 트랜지스터와 박막 트랜지스터로부터 신호를 인가 받아 빛을 발생시키는 발광소자를 포함한다.
발광소자는 발광층에 전압을 인가하는 에노드 전극과 공통전극을 인가하는 캐소드 전극을 포함하여 구성된다. 발광층은 에노드 전극과 캐소드 전극 사이에 배치되어, 에노드 전극으로부터 주입된 정공(hole)이 발광층으로 이동되고, 캐소드 전극으로부터 주입된 전자(electron)가 발광층으로 이동되어, 발광층에서 전자와 정공이 재결합하여 여기자(exciton)을 생성하게 된다. 여기자가 여기 상태에서 기저 상태로 변화됨에 따라, 발광층의 형광성 분자가 발광함으로써 화상을 형성하게 된다.
발광소자의 에노드 전극은 박막 트랜지스터와 연결되어, 발광층을 구동하기 위한 전압이 인가된다. 그리고, 발광소자의 캐소드 전극은 공통전극 배선에 연결되어 저전위의 공통전압이 인가된다.
유기발광 표시장치는 발광소자의 캐소드 전극에 저전위의 공통전압을 인가하기 위해, 데이터 구동부와 캐소드 전극을 공통전극 배선으로 연결하고 있다.
공통전극 배선은 저항을 줄이고, 일정하게 전류가 흐를 수 있도록 두꺼운 폭으로 형성되므로, 베젤을 축소하기 어려운 문제점이 있다.
본 명세서의 실시예에 따른 표시장치는, 영상이 표시되는 표시 영역, 표시 영역을 둘러싸는 비표시 영역을 갖는 기판을 포함하고, 표시 영역 상에 배치되는 구동 박막 트랜지스터, 구동 박막 트랜지스터 상부에 배치되는 발광소자층, 구동 박막 트랜지스터 하부에 배치되는 차폐층, 비표시 영역 상에 배치되는 제1 공통전극 배선, 제1 공통전극 배선 하부에 배치되는 제2 공통전극 배선, 및 제1 공통전극 배선의 상부에 배치되는 공통전극 연결배선을 포함할 수 있다. 그리고, 차폐층과 제2 공통전극 배선은 동일 층에 배치될 수 있다.
본 명세서의 다른 실시예에 따른 표시장치는, 영상이 표시되는 표시 영역, 표시 영역을 둘러싸는 비표시 영역을 갖는 기판을 포함하고, 표시 영역 상에 배치되는 구동 박막 트랜지스터, 구동 박막 트랜지스터 상부에 배치되는 발광소자층, 비표시 영역 상에 배치되는 제1 공통전극 배선, 및 표시 영역 상에 배치되며, 제1 공통전극 배선과 연결되는 제1 층을 포함할 수 있다. 그리고, 제1 층은 메쉬 구조를 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예에 의하면, 공통전극 배선을 차폐층 또는 에노드 전극으로 형성하여, 공통전극 배선을 게이트 구동부가 위치한 영역 또는 표시 영역 상에 배치할 수 있다. 따라서, 표시장치의 양측에 배치된 비표시 영역을 축소시켜, 네로우 베젤을 구현할 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 단면도이다.
도 2a는 본 명세서의 실시예에 따른 평면도이다.
도 2b는 도 2a의 I-I`선에 따른 단면도이다.
도 3a는 본 명세서의 다른 실시예에 따른 평면도이다.
도 3b는 도 3a의 II-II`선에 따른 단면도이다.
도 4a는 본 명세서의 다른 실시예에 따른 평면도이다.
도 4b는 도 4a의 III-III'선에 따른 단면도이다.
도 5a는 본 명세서의 다른 실시예에 따른 평면도이다.
도 5b는 도 5a의 IV-IV'선에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서의 표시장치는 유기발광 표시장치에 적용될 수 있으나, 이에 제한되지 않으며, LED 표시장치나 양자점 표시장치와 같은 다양한 표시장치에 적용될 수 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 명세서의 실시예에 따른 표시장치의 단면도이다.
도 2a는 본 명세서의 실시예에 따른 표시장치의 평면도이다.
도 2b는 도 2a의 I-I`선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 표시장치(10)는 기판(100), 박막 트랜지스터층(110), 발광소자층(120), 봉지부(130), 터치배선(140), 접착층(150), 및 전면부재(200)를 포함할 수 있다.
기판(100)은 표시장치(10)의 다른 구성 요소를 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(100)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(100)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 유연성(flexibility)을 갖는 물질로 이루어질 수도 있다.
기판(100)은 표시 영역(AA)과 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 영상을 표시하는 영역이다. 표시 영역(AA)에는 영상을 표시하기 위한 복수의 서브 화소 및 복수의 서브 화소를 구동하기 위한 구동 회로가 배치될 수 있다. 비표시 영역(NA)은 표시 영역(AA)을 둘러싸는 영역일 수 있다. 비표시 영역(NA)은 영상이 표시되지 않는 영역일 수 있다. 예를 들면, 비표시 영역(NA)은 표시 영역(AA)에 배치된 복수의 서브 화소를 구동하기 위한 다양한 연결 배선 및 구동부 등이 배치되는 영역이다.
베젤은 표시장치(10)가 적용된 세트제품에서 표시 영역(AA)을 둘러싸는 비표시 영역일 수 있다. 기판(100)의 비표시 영역(NA)과 베젤은 동일한 영역일 수 있다.
기판(100) 상에는 박막 트랜지스터층(110)이 배치될 수 있다. 박막 트랜지스터층(110)은 복수의 절연층, 평탄화막, 및 구동 박막 트랜지스터(TFT) 등을 포함할 수 있다. 구동 박막 트랜지스터(TFT)는 게이트 전극(G), 액티브층(ACT), 소스 전극(S), 및 드레인 전극(D1, D2)을 포함할 수 있다.
발광소자층(120)은 박막 트랜지스터층(120) 상에 배치될 수 있다. 발광소자층(120)은 제1 전극(121), 발광층(122), 제2 전극(123)을 포함하는 발광소자, 및 뱅크층(124)을 포함한다. 발광소자는 기판(110)의 표시 영역(AA)과 대응될 수 있다. 발광소자는 구동 박막 트랜지스터(TFT)를 통해 제2 전극(123)으로 공급되는 고전위의 데이터 전압과 제1 전극(121)으로 공급되는 저전위의 공통전압에 의하여 발광할 수 있다. 발광소자에서 발생된 광은 전면부재(200)를 향하여 출사되거나, 반대 방향으로 출사될 수 있다.
복수의 서브 화소 각각은 빛을 발광하는 개별 단위이며, 복수의 서브 화소 각각에는 발광소자가 배치될 수 있다. 복수의 서브 화소는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소, 및 백색 서브 화소를 포함할 수 있으며, 이에 제한되는 것은 아니다. 복수의 서브 화소를 구동하기 위해서 다양한 박막 트랜지스터, 스토리지 커패시터를 포함하는 구동 회로와 신호 배선 등을 포함할 수 있다. 예를 들어, 구동 회로는 구동 박막 트랜지스터, 스위칭 박막 트랜지스터, 및 스토리지 커패시터 등과 같은 다양한 구성 요소로 이루어질 수 있다. 그리고, 신호 배선은 게이트 배선 및 데이터 배선으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
복수의 서브 화소는 다수의 데이터 배선들과 다수의 게이트 배선들이 교차되는 영역마다 배치될 수 있다. 복수의 서브 화소 각각은 발광소자와 발광소자를 구동하는 구동 회로를 포함할 수 있다.
예를 들면, 구동 회로는 발광소자에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(TFT), 및 구동 박막 트랜지스터(TFT)의 게이트 전극-소스 전극 사이의 전압을 설정하기 위한 스위치 박막 트랜지스터와, 스토리지 커패시터를 포함할 수 있다. 스위치 박막 트랜지스터는 게이트 배선으로부터의 게이트 신호에 응답하여 턴 온됨으로써, 데이터 배선으로부터의 데이터 전압을 스토리지 커패시터의 일측 전극에 인가할 수 있다. 구동 박막 트랜지스터(TFT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 발광소자의 제2 전극(123)으로 공급되는 전류량을 제어하여 발광소자의 발광량을 조절할 수 있다.
발광소자의 발광량은 구동 박막 트랜지스터(TFT)로부터 공급되는 전류량에 비례한다. 구동 박막 트랜지스터(TFT)에 인가된 고전위의 데이터 전압이 제2 전극(123)으로 인가될 수 있으며, 구동 박막 트랜지스터(TFT)에 연결된 스토리지 커패시터의 전압에 따라, 제2 전극(123)에 인가되는 고전위의 데이터 전압 크기가 조절되어 발광량을 조절할 수 있다.
복수의 서브 화소 각각에 포함되는 구동 회로에 구동 신호와 구동 전압을 인가하기 위한 구동부가 비표시 영역(NA)에 배치될 수 있다. 예를 들어 구동부는 데이터 구동부(160)와 게이트 구동부(119)를 포함할 수 있다. 데이터 구동부(160)는 기판(100) 외부에 위치한 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 감마보상전압으로 변환하여 데이터 신호를 발생할 수 있다.
데이터 구동부(160)는 제1 전극(121)에 저전위 전압을 공급하고, 제2 전극(123)에 고전위 전압을 공급하기 위한 전원부를 포함할 수 있다. 데이터 구동부(160)는 구동칩(chip)으로 형성하여 기판(100)의 비표시 영역(NA)에 실장 하거나 또는 표시장치(10)의 외부에 형성하여, 표시장치(10)에 연결시킬 수 있다.
게이트 구동부(119)는 구동칩(chip)으로 형성하여 기판(100)의 비표시 영역(NA)에 실장하거나, GIP(gate driver in panel) 방식으로 표시장치(10)의 양측 비표시 영역(NA) 상에 직접 형성할 수 있다.
데이터 구동부(160)로부터 출력된 데이터 신호는 데이터 배선들에 공급될 수 있다. 게이트 구동부(119)는 데이터 신호에 동기되는 게이트 신호를 게이트 배선들에 순차적으로 공급하여, 데이터 신호가 기입되는 표시장치(100)의 서브 화소들을 선택할 수 있다.
복수의 서브 화소 각각에 포함되는 발광소자의 제1 전극(121)은 공통전극 배선을 통해 저전위 전원 전압원에 연결되어 저전위의 공통전압을 공급받고, 제2 전극(123)은 구동 박막 트랜지스터(TFT)를 통해 고전위 전원 전압원에 연결되어 고전위의 데이터 전압을 공급받는다. 저전위의 공통전압은 제1 전극(123) 전체에 공통적으로 인가되는 전압일 수 있다.
박막 트랜지스터층(110) 및 발광소자층(120) 상에는 봉지부(130)가 배치될 수 있다. 봉지부(130)는 외부 충격으로부터 박막 트랜지스터층(110) 및 발광소자층(120)을 보호하고, 박막 트랜지스터층(110) 및 발광소자층(120)으로 산소 또는 수분이 침투하는 것을 방지할 수 있다. 봉지부(130)는 적어도 하나의 무기막 및 유기막을 포함할 수 있으며, 이에 한정되는 것은 아니다.
터치배선(140)은 봉지부(130) 상에 배치된다. 터치배선(140)은 표시장치(10)에 입력되는 터치 입력을 감지할 수 있다. 터치 입력은 사용자의 손가락 또는 터치 펜에 의한 입력일 수 있다. 터치배선(140)이 봉지부(130)의 전면에 직접 형성되므로, 터치배선(140)을 부착하기 위한 별도의 접착 부재가 생략될 수 있다. 터치배선(140)은 제1 터치배선과 제2 터치배선을 포함할 수 있다. 제1 터치배선과 제2 터치배선은 메탈 메쉬 구조를 가질 수 있다.
접착층(150)은 터치배선(140) 상에 배치된다. 접착층(150)은 박막 트랜지스터층(110), 발광소자층(120), 봉지부(130), 및 터치배선(140)이 배치된 기판(100)의 전면을 전면부재(200)에 접착할 수 있다. 접착층(150)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있으며, 이에 한정되는 것은 아니다.
전면부재(200)는 접착층(150)에 의해 기판(100) 상부에 배치된다. 전면부재(200)는 기판(100)을 덮는 커버 글래스 또는 커버 윈도우 일 수 있다. 전면부재(200)는 영상을 표시하는 영역과 중첩되므로, 영상을 투과할 수 있는 투명 플라스틱 재질, 투명 글라스 재질, 또는 봉지 필름(보호 필름)일 수 있다. 전면부재(200)의 하부에는 비표시 영역(NA)의 시인을 방지하기 위한 블랙 매트릭스가 배치될 수 있다.
도 2a와 도 2b를 참조하면, 표시 영역(AA)에는 복수의 서브 화소가 배치되어 있고, 표시 영역(AA)을 둘러싸는 비표시 영역(NA)에는 복수의 서브 화소에 게이트 신호를 공급하는 게이트 구동부(119)와, 데이터 신호와 구동 전압을 공급하는 데이터 구동부(160)가 배치될 수 있다.
표시 영역(AA)에 배치되는 복수의 서브 화소는 구동 박막 트랜지스터(TFT)와 발광소자를 포함할 수 있다. 구동 박막 트랜지스터(TFT)는 기판(100) 상에 배치될 수 있다.
기판(110)과 박막 트랜지스터(TFT) 사이에는 버퍼막이 배치될 수 있다. 버퍼막은 기판(110)을 통해 수분 또는 불순물이 침투되는 것을 막을 수 있다. 버퍼막은 멀티 버퍼막(111) 및/또는 액티브 버퍼막(112)를 포함할 수 있다. 멀티 버퍼막(111) 또는 액티브 버퍼막(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으며, 이에 한정되는 것은 아니다.
멀티 버퍼막(111)과 액티브 버퍼막(112) 사이 또는 버퍼막의 하부에는 차폐층(SM)이 배치될 수 있다. 차폐층(SM)은 도전성 금속층으로 구성되며, 빛을 차광할 수 있다. 차폐층(SM) 상에 배치되어 있는 액티브층(ACT)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 빛이 입사되는 경우 광촉매 작용을 하는 경우가 발생할 수 있어, 게이트 오프(gate off) 상태임에도 불구하고 활성화되면서 채널이 형성될 수 있다. 이에 따라, 구동 박막 트랜지스터(TFT)에 신호가 인가되지 않아도, 작동될 수 있으므로 구동 박막 트랜지스터(TFT)가 오작동할 수 있다.
따라서, 액티브층(ACT)에 빛이 입사되는 것을 방지하기 위해 차폐층(SM)을 액티브층(ACT) 하부에 Z축 방향인 제1 방향으로 중첩시켜 배치할 수 있다.
차폐층(SM)은 구동 박막 트랜지스터(TFT)의 소스 전극(S) 또는 게이트 전극(G)과 연결되지 않은 플로팅 상태일 수 있으며, 데이터 전압을 인가하기 위해 데이터 구동부(160)와 연결된 상태일 수도 있다.
차폐층(SM)은 도전성 물질, 예를 들어, 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이들의 합금으로 구성될 수 있으며, 이에 제한되는 것은 아니다.
액티브 버퍼막(112) 상에 배치되는 구동 박막 트랜지스터(TFT)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(S), 제1 드레인 전극, 및 제2 드레인 전극(D2)을 포함할 수 있다. 소스 전극(S)과 드레인 전극(D)은 박막 트랜지스터의 구동 방식에 따라 서로 변경될 수 있다. 본 명세서의 제1 드레인 전극(D1)과 제2 드레인 전극(D2)은 제1 소스 전극과 제2 소스 전극이 될 수도 있다.
액티브층(ACT)은 액티브 버퍼막(112) 상에 배치된다. 액티브층(ACT)은 구동 박막 트랜지스터(TFT)의 구동 시 채널이 형성되는 영역이다. 액티브층(ACT)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 액티브층(ACT)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
액티브층(ACT) 상에는 게이트 절연막(113)이 배치된다. 게이트 절연막(113)은 액티브층(ACT)과 게이트 전극(G)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으며, 이에 제한되지는 않는다.
게이트 전극(G) 및 게이트 배선은 게이트 절연막(113) 상에 배치될 수 있다. 게이트 전극(G)은 액티브층(ACT)의 채널 영역과 중첩하도록 게이트 절연막(113) 상에 배치될 수 있다. 게이트 전극(G)과 게이트 배선은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이들의 합금 또는 적층 구조로 구성될 수 있으며, 이에 제한되는 것은 아니다.
게이트 전극(G)과 게이트 배선 상에는 층간 절연막(114)이 배치될 수 있다. 층간 절연막(114)과 게이트 절연막(113)에는 소스 전극(S)과 제1 드레인 전극(D1) 각각이 액티브층(ACT)에 접속하기 위한 컨택홀이 형성될 수 있다. 층간 절연막(114)은 무기물질인 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으며, 이에 한정되는 것은 아니다.
소스 전극(S), 제1 드레인 전극(D1), 및 데이터 배선은 층간 절연막(114) 상에 배치될 수 있다. 소스 전극(S) 및 제1 드레인 전극(D1)은 층간 절연막(114)과 게이트 절연막(113)의 컨택홀을 통해 액티브층(ACT)과 전기적으로 연결될 수 있다.
소스 전극(S), 제1 드레인 전극(D1), 및 데이터 배선은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이들의 합금으로 구성될 수 있으며, 이에 한정되는 것은 아니다. 소스 전극(S)과 제1 드레인 전극(D1)은 티타늄(Ti)과 알루미늄(Al)의 적층구조로 구성할 수도 있다. 예를 들어, 소스 전극(S)과 제1 드레인 전극(D1)은 티타늄(Ti)/ 알루미늄(Al)/티타늄(Ti)의 적층구조로 형성할 수 있다.
소스 전극(S), 제1 드레인 전극(D1), 및 데이터 배선 상에는 구동 박막 트랜지스터(TFT)를 절연하기 위한 보호막(115)이 배치될 수 있다. 보호막(115)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
보호막(114) 상에는 구동 박막 트랜지스터(TFT)로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(116)이 배치될 수 있다. 제1 평탄화막(116)은 아크릴 수지(acryl resin), 폴리이미드 수지(polyimide resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 및 폴리아미드 수지(polyamide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(116) 상에는 제2 드레인 전극(D2) 또는 발광소자의 제2 전극(123)이 배치될 수 있다. 제1 평탄화막(116) 상에 발광소자의 제2 전극(123)이 배치되는 경우, 제2 드레인 전극(D2)은 형성되지 않을 수 있다. 제2 드레인 전극(D2)이 형성되지 않는 구조에서는 제2 평탄화막(117)도 형성되지 않을 수 있다.
제2 드레인 전극(D2)은 제1 평탄화막(116)의 컨택홀을 통해 제1 드레인 전극(D1)과 전기적으로 연결할 수 있다.
제2 드레인 전극(D2) 상에는 제2 평탄화막(117)이 배치될 수 있다. 제2 평탄화막(117)은 구동 박막 트랜지스터(TFT) 및 다양한 신호배선과 발광소자층(120)의 이격 거리를 증가시켜, 신호 간섭을 감소시키기 위해 배치될 수 있다.
제2 평탄화막(117)에는 제2 드레인 전극(D2)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 평탄화막(116)과 제2 평탄화막(117)은 유기 물질로 이루어질 수 있다. 예를 들어, 제1 평탄화막(116)과 제2 평탄화막(117)은 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
구동 박막 트랜지스터(TFT), 버퍼막(111,112), 차폐층(SM), 게이트 절연막(113), 층간 절연막(114), 보호막(115), 제1 평탄화막(116), 및 제2 평탄화막(117)을 포함하여, 박막 트랜지스터층(110)을 구성할 수 있다.
발광소자층(120)은 제2 평탄화막(117) 상에 배치될 수 있다. 발광소자층(120)은 발광소자 및 뱅크(124)를 포함할 수 있다.
발광소자는 구동 박막 트랜지스터(TFT)로부터 공급되는 데이터 신호에 의해 발광층(122)에서 출사되는 광량을 조절할 수 있다. 발광소자는 제1 전극(121), 발광층(122) 및 제2 전극(123)을 포함한다. 제2 전극(123)은 제1 전극(121) 하부에 배치되고, 제1 전극(121)과 제2 전극(123) 사이에 발광층(122)이 배치될 수 있다.
여기서, 제1 전극(121)은 캐소드 전극이고, 제2 전극(123)은 에노드 전극일 수 있으나, 이에 한정되는 것은 아니다. 제1 전극(121)은 에노드 전극이고, 제2 전극(123)은 캐소드 전극일 수 있다.
표시장치(10)는 탑 에미션(Top Emission) 또는 바텀 에미션(Bottom Emission) 방식으로 구현될 수 있다. 탑 에미션 방식인 경우, 제2 전극(123)의 하부에는 발광층(122)에서 출사된 광을 제1 전극(121) 측으로 반사시키기 위한 반사층이 배치될 수 있다. 예를 들어, 반사층은 알루미늄(Al) 또는 은(Ag)과 같은 반사성이 우수한 물질을 포함할 수 있으나, 이에 제한되지 않는다. 반대로, 바텀 에미션 방식인 경우, 제2 전극(123)은 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 명세서의 실시예에 따른 표시장치(10)가 탑 에미션 방식인 것으로 가정하여 설명하기로 한다.
제2 전극(123)은 제2 평탄화막(117) 상에 배치될 수 있다. 제2 전극(123)은 복수의 서브 화소 각각과 대응될 수 있다. 제2 전극(123)은 제2 평탄화막(117)에 형성된 컨택홀을 통해 박막 트랜지스터(TFT)의 제2 드레인 전극(D2)과 전기적으로 연결될 수 있다. 제2 드레인 전극(D2)이 형성되지 않는 구조인 경우, 제2 전극(123)은 제1 평탄화막(126) 상에서 제1 드레인 전극(D1)에 전기적으로 연결될 수 있다.
제2 전극(123)은 발광층(122)에 정공을 공급하기 위하여 일함수가 높은 도전성 물질 또는 반사성이 높은 물질로 이루어질 수 있다. 예를 들어, 제2 전극(123)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO), 알루미늄(Al), 은(Ag), 백금(Pt), 금(Au), 텅스텐(W), 탄탈륨(Ta), 구리(Gu), 주석(Sn), 및 납(Pb) 중에서 적어도 1종 이상의 물질을 적층하여 형성할 수 있으며, 이에 한정되는 것은 아니다.
제2 전극(123) 및 제2 평탄화막(117) 상에는 뱅크(124)가 배치된다. 뱅크(124)는 제2 전극(123)의 가운데 부분은 노출하고, 가장자리는 덮도록 제2 평탄화막(117) 상에 형성될 수 있다. 뱅크(124)는 복수의 서브 화소를 구분하기 위해, 복수의 서브 화소 사이에 배치된 절연층일 수 있다. 뱅크(124)는 유기 절연 물질일 수 있다. 예를 들어, 뱅크(124)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene, BCB)계 수지로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
발광층(122)은 제2 전극(123) 및 뱅크(124) 상에 배치될 수 있다. 발광층(122)은 기판(110)의 전면에 걸쳐서 형성되거나, 제2 전극(123) 상에 각각 분리되어 형성될 수 있다. 발광층(122)은 복수의 서브 화소에 공통적으로 형성되는 공통층일 수 있다. 발광층(122)은 특정 색의 광을 발광하기 위한 유기층일 수 있다. 발광층(122)은 정공 수송층, 정공 주입층, 정공 저지층, 전자 주입층, 전자 저지층, 및 전자 수송층 등과 같은 다양한 층을 더 포함할 수 있다.
제1 전극(121)은 발광층(122) 상에 배치될 수 있다. 제1 전극(121)은 기판(110)의 전면에 걸쳐서 하나의 층으로 형성될 수 있다. 예를 들면, 제1 전극(121)은 복수의 서브 화소에 공통적으로 형성되는 공통층일 수 있다. 제1 전극(121)은 발광층(122)으로 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 제1 전극(121)은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질, MgAg와 같은 금속 합금이나 이테르븀(Yb) 합금 등으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되는 것은 아니다.
비표시 영역(NA)에서 박막 트랜지스터층(11)과 동일한 층에는, 게이트 구동부(119)가 GIP(gate driver in panel) 방식으로 형성될 수 있다. 게이트 구동부(119)는 게이트 배선과 연결되어, 표시 영역(AA) 내의 복수의 서브 화소에 게이트 신호를 인가하기 위한 구성요소로, 표시 영역(AA)에 인접한 비표시 영역(NA)에 배치될 수 있다.
게이트 구동부(119)는 기판(100)의 양측 비표시 영역(NA) 상에 직접 형성될 수 있다. 게이트 구동부(119)는 구동 회로의 액티브층 물질, 소스 전극 물질, 게이트 전극 물질, 및 스토리지 커패시터 물질 등으로 박막 트랜지스터의 형태로 구성할 수 있다.
데이터 구동부(160)는 기판(100)의 하측에서 구동칩(chip) 또는 COF(chip on film)의 형태로 실장될 수 있다.
데이터 구동부(160)는 발광소자층(120)의 제1 전극(121)에 저전위의 공통전압을 인가하기 위해, 제1 공통전극 배선(171)과 공통전극 연결배선(173)을 이용할 수 있다.
제1 공통전극 배선(171)은 기판(100)의 상측, 좌측, 및 우측에서 표시 영역(AA)을 둘러싸는 형태로 배치되어, 표시 영역(AA) 전체에 배치되어 있는 제1 전극(121)에 균일한 전압이 인가되도록 제1 전극(121)에 연결될 수 있다.
제1 공통전극 배선(171)은 데이터 구동부(160)와 연결되도록, 좌측과 우측 끝단부가 데이터 구동부(160)로 연장되어 연결될 수 있다.
기판(100)에 구동칩 형태의 데이터 구동부(160)를 접속하기 위해, 기판(100) 상에 전원 패드를 형성할 수 있다. 전원 패드는 상면이 데이터 구동부(160)에 연결되고, 일측은 제1 공통전극 배선(171)에 연결되어, 데이터 구동부(160)에서 발생되는 구동 전압을 제1 공통전극 배선(171)에 인가할 수 있다.
전원 패드는 데이터 구동부(160)와의 연결을 용이하게 하고, 낮은 저항을 갖기 위해 구동 박막 트랜지스터(TFT)의 상부에 위치한 소스 전극(S)과 동일한 물질로 동일 층에 형성할 수 있다. 또는, 전원 패드는 소스 전극(S) 물질, 제1 전극 물질(121), 제2 전극(123) 물질, 및 게이트 전극(G) 물질의 단일층 또는 둘 이상의 적층 구조로 형성될 수도 있다.
전원 패드에 연결되는 제1 공통전극 배선(171)도 전원 패드와 동일 층에 형성하는 경우, 전원 패드와 제1 공통전극 배선(171)을 연결하기 위한 컨택홀을 형성할 필요가 없으므로, 제조 공정을 단순화할 수 있다.
또한, 전원 패드와 제1 공통전극 배선(171)을 동일 층에 일체로 형성하는 경우, 전체적인 저항을 낮추게 되고, 정전기(ESD)에 강건한 구조를 가질 수 있다. 따라서, 제1 공통전극 배선(171)도 소스 전극(S)과 동일한 물질로 동일 층에 형성할 수 있다.
제1 공통전극 배선(171)은 소스 전극(S) 물질, 제1 전극 물질(121), 제2 전극(123) 물질, 및 게이트 전극(G) 물질의 단일층 또는 둘 이상의 적층 구조로 형성될 수도 있다. 전원 패드와 제1 공통전극 배선(171)을 다른 물질로 다른 층에 형성하는 경우, 컨택홀을 이용하여 연결할 수 있다.
제1 공통전극 배선(171)은, 표시 영역(AA) 전체를 덮을 정도로 넓게 형성되어 있는 제1 전극(121)에 균일하게 전압을 인가할 수 있어야 한다. 따라서, 제1 공통전극 배선(171)은 손실되는 전류가 없도록 낮은 저항을 가지고, 전압이 일정하지 않고 갑자기 떨어지는 전압 강하가 없도록 배선 폭을 두껍게 형성할 수 있다. 제1 공통전극 배선(171)의 배선 폭은 150㎛ 이상으로 형성할 수 있다.
제1 공통전극 배선(171)은 게이트 구동부(119)와 동일 층에 형성되므로, 게이트 구동부(119)의 바깥 영역에 배치될 수 있다.
따라서, 제1 공통전극 배선(171)과 제1 전극(121)과의 연결을 위해, 게이트 구동부(119)의 상부에 공통전극 연결배선(173)이 배치될 수 있다. 또는, 제1 공통전극 배선(171)과 제1 전극(121)과의 연결을 위해, 제1 전극(121)을 제1 공통전극 배선(171)이 배치된 영역까지 연장하여 형성할 수 있다.
공통전극 연결배선(173)으로, 제1 공통전극 배선(171)과 제1 전극(121)을 연결하는 경우, 공통전극 연결배선(173)은 제1 공통전극 배선(171)과 제1 전극(121) 사이에 배치할 수 있다.
공통전극 연결배선(173)의 일측은 제1 공통전극 배선(171)과 제1 컨택홀(CH1)을 통해 연결되고, 타측은 제2 컨택홀(CH2)을 통해 제1 전극(121)과 연결될 수 있다.
공통전극 연결배선(173)은 게이트 구동부(119)와의 접촉을 피하기 위해, 게이트 구동부(119)를 구성하는 물질과 다른 물질로 형성될 수 있다. 예를 들어, 제2 전극(123) 물질 또는 제2 드레인 전극(D2) 물질로 형성될 수 있다.
공통전극 연결배선(173)이 제2 전극(123)과 동일한 물질로 동일 층에 형성되는 경우, 제1 공통전극 배선(171)과 공통전극 연결배선(173) 사이에는 공통전극 연결전극(172)이 배치되어, 제1 공통전극 배선(171)과 공통전극 연결배선(173)을 연결시킬 수 있다. 공통전극 연결전극(172)은 제2 드레인 전극(D2)과 동일한 물질로 동일 층에 형성될 수 있다.
공통전극 연결배선(173)과 제1 공통전극 배선(171)을 연결시키기 위해, 비표시 영역(NA) 상에 배치된 보호막(115)과 제1 평탄화막(116) 또는 제2 평탄화막(117)의 일부를 제거하여 제1 컨택홀(CH1)을 형성할 수 있다.
그리고, 공통전극 연결배선(173)과 제1 전극(121)을 연결시키기 위해, 비표시 영역(NA) 상에 배치된 뱅크층(124)의 일부를 제거하여 제2 컨택홀(CH2)을 형성할 수 있다.
도 3a는 본 명세서의 다른 실시예의 평면도이다. 도 3b는 도 3a의 II-II`선에 따른 단면도이다.
도 3a와 도 3b를 참조하면, 본 명세서의 실시예는 제1 공통전극 배선(171)의 폭을 감소시켜, 비표시 영역(NA)을 축소시킬 수 있다. 그리고, 제1 공통전극 배선(171)의 줄어든 배선 폭을 보완하기 위해, 넓은 폭을 가지는 제2 공통전극 배선(174)을 추가하여, 제1 공통전극 배선(171)에 연결시킬 수 있다.
배선 폭이 감소된 제1 공통전극 배선(171)에 넓은 폭을 가지는 제2 공통전극 배선(174)을 연결하는 경우, 도 2의 제1 공통전극 배선(171)과 동일한 수준의 저항과, 전압 강하 없이 일정하게 전압이 인가될 수 있는 특성을 갖도록 할 수 있다.
제2 공통전극 배선(174)은 공통전극 연결배선(173)과 동일하게 게이트 구동부(119)와 접촉되지 않도록, 게이트 구동부(119)를 구성하는 층과 다른 층에서 형성될 수 있다. 예를 들어, 제2 공통전극 배선(174)은 차폐층(SM)과 동일 층 또는 제2 드레인 전극(D2)과 동일 층에 형성될 수 있다.
제2 공통전극 배선(174)을 차폐층(SM)과 동일 층에 형성하는 경우, 제2 공통전극 배선(174)을 게이트 구동부(119)의 하부에 배치할 수 있고, 게이트 구동부(119)와 Z축 방향인 제1 방향에서 중첩하게 배치할 수 있다. 따라서, 제2 공통전극 배선(174)에 의해 증가되는 비표시 영역(NA)이 없으므로, 비표시 영역(NA)이 축소될 수 있다.
또한, 제2 공통전극 배선(174)이 게이트 구동부(119)의 하부에 배치되므로, 게이트 구동부(119)에 영향을 줄 수 있는 내부 및 외부의 요소를 차단하여, 게이트 구동부(119)를 보호할 수 있다.
제2 공통전극 배선(174)을 차폐층(SM)과 동일 층에 구성하는 경우, 제2 공통전극 배선(174)은 제1 공통전극 배선(171)의 하부에서 비표시 영역(AA) 내에 자유롭게 배치할 수 있다.
제2 공통전극 배선(174)은 차폐층(SM)과 동일한 물질인 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 중 하나의 단일층으로 형성할 수 있다. 이 경우, 제2 공통전극 배선(174)은 제1 공통전극 배선(171)보다 저항이 높아질 수는 있으나, 제2 공통전극 배선(174)의 폭을 비표시 영역(NA) 내에서 넓게 형성하여 저항을 낮출 수 있다.
제1 공통전극 배선(171)을 소스 전극(S)과 동일한 물질로 동일 층에 형성하는 경우, 하부에 배치되는 제2 공통전극 배선(174)과의 연결을 위해, 액티브 버퍼막(112), 게이트 절연막(113), 층간 절연막(114)의 일부를 제거한 컨택홀을 통해 제2 공통전극 배선(174)과 연결할 수 있다.
제1 공통전극 배선(171)과 제1 전극(121) 사이에는 게이트 구동부(119)가 배치되므로, 제1 공통전극 배선(171)과 제1 전극(121)과의 연결을 위해, 게이트 구동부(119)의 상부에 공통전극 연결배선(173)이 배치될 수 있다. 공통전극 연결배선(173)은 게이트 구동부(119)와 절연된 상태로 배치될 수 있다.
공통전극 연결배선(173)은 제2 전극(123) 또는 제2 드레인 전극(D2)과 동일 층에 형성될 수 있다.
공통전극 연결배선(173)과 게이트 구동부(119)는 비표시 영역(NA) 상에 배치되며, 공통전극 연결배선(173)과 게이트 구동부(119)는 Z축 방향인 제1 방향에서 서로 중첩될 수 있다.
따라서, 게이트 구동부(119)는 Z축 방향인 제1 방향에서 공통전극 연결배선(173)과 제2 공통전극 배선(174) 사이에 배치될 수 있다. 그리고, 게이트 구동부(119)는 X축 방향인 제2 방향에서는 제1 공통전극 배선(171)과 제1 전극(121)과 연결된 구동 박막 트랜지스터(TFT) 사이에 배치 될 수 있다.
공통전극 연결배선(173)도 게이트 구동부(119)의 상부에서 게이트 구동부(119)에 영향을 줄 수 있는 내부 및 외부의 요소를 차단할 수 있으므로, 게이트 구동부(119)를 보호할 수 있다.
공통전극 연결배선(173)으로, 제1 공통전극 배선(171)과 제1 전극(121)을 연결하는 경우, 공통전극 연결배선(173)의 일측은 제3 컨택홀(CH3)을 통해 제1 공통전극 배선(171)과 연결되고, 타측은 제4 컨택홀(CH4)을 통해 제1 전극(121)과 연결될 수 있다. 제3 컨택홀(CH3)은 보호막(115)과 제1 평탄화막(116) 또는 제2 평탄화막(117)의 일부를 제거하여 형성하고, 제4 컨택홀(CH4)은 뱅크층(124)의 일부를 제거하여 형성할 수 있다.
제1 공통전극 배선(171)에 제2 공통전극 배선(174)을 연결하는 경우, 제1 공통전극 배선(171)의 배선 폭은 150㎛에서 10㎛로 축소시킬 수 있다. 이로 인해, 비표시 영역(NA)의 폭은 좌측과 우측을 합하여 280㎛ 이내로 감소시킬 수 있다. 이에 따라, 네로우 베젤을 구현할 수 있고, 디자인 측면에서 장점을 가질 수 있다.
본 명세서의 실시예에 따르면, 제2 공통전극 배선(174)이 비표시 영역(NA)에 배치되었으나, 제2 공통전극 배선(174)은 차폐층(SM)으로 표시 영역(AA)에 배치할 수도 있다.
도 4a는 본 명세서의 다른 실시예에 대한 평면도이다. 도 4b는 도 4a의 III-III'선에 따른 단면도이다.
도 4a와 도 4b를 참조하면, 본 실시예는 도 3의 실시예와 동일하게, 제1 공통전극 배선(171)은 소스 전극(S)과 동일한 물질로 동일 층에 형성하고, 제2 공통전극 배선(174)은 차폐층(SM)과 동일한 물질로 동일 층에 형성할 수 있다.
본 명세서의 실시예에 따르면, 제1 공통전극 배선(171)을 데이터 구동부(160)와 표시 영역(AA) 사이의 비표시 영역(NA) 내에 배치하고, 제2 공통전극 배선(174)을 표시 영역(AA) 내에 배치할 수 있다.
제1 공통전극 배선(171)의 일측은 데이터 구동부(160)와 연결되고, 타측은 제2 공통전극 배선(174)과 제5 컨택홀(CH5)을 통해 연결될 수 있다.
제1 공통전극 배선(171)은 낮은 저항과 전압 강하가 없도록, 일정 두께 이상의 두꺼운 배선 폭으로 X축 방향인 제2 방향을 따라 형성될 수 있다. 제1 공통전극 배선(171)은 면적이 커질수록 저항이 작아지므로, 제1 공통전극 배선(171)의 제2 방향에 따른 길이는 표시 영역(AA)의 폭과 동일하거나 더 길게 형성할 수 있다. 그리고, 제1 공통전극 배선(171)의 폭은 표시 영역(AA)과 데이터 구동부(160) 사이의 영역에서 최대한 크게 형성하여 저항을 감소시킬 수 있다.
제1 공통전극 배선(171)은 데이터 구동부(160)를 향하여 Y축 방향인 제3 방향으로 일부 영역을 돌출시켜, 데이터 구동부(160)와 연결할 수 있다.
제2 공통전극 배선(174)의 일측은 제1 공통전극 배선(171)과 제5 컨택홀(CH5)을 통해 연결될 수 있고, 타측은 제1 전극(121)과 제6 컨택홀(CH6)을 통해 연결할 수 있다.
제2 공통전극 배선(174)은 제1 전극(121)과의 연결을 위해, 제1 공통전극 배선(171)에서부터 Y축방향인 제3 방향을 향하여 연장되어, 표시 영역(AA) 상에 배치할 수 있다. 본 명세서의 실시예에 따르면, 제2 공통전극 배선(174)이 표시 영역(AA)에 배치할 수 있으므로, 도 3의 실시예보다 비표시 영역(NA)을 더 축소시킬 수 있다.
제2 공통전극 배선(174)은 저항을 낮추고, 전체적으로 제1 전극(121)에 균일한 저전위의 공통전압을 인가하기 위해, 복수개로 구성할 수 있다. 제2 공통전극 배선(174)이 표시 영역(AA)에서 차폐층(SM)과 동일한 층에 배치되는 경우, 제2 공통전극 배선(174)은 차폐층(SM)이 배치된 영역을 피하여 복수개로 배치할 수 있다. 표시 영역(AA) 상의 차폐층(SM)은 고전위의 데이터 전압이 인가될 수 있으므로, 제2 공통전극 배선(174)은 차폐층(SM)과 일정거리 이격시켜 배치할 수 있다.
복수개로 구성된 제2 공통전극 배선(174)은 일측을 제1 공통전압 배선(171)에 연결시키고, 타측을 상측의 제3 방향으로 연장시킬 수 있다. 복수개로 구성된 제2 공통전극 배선(174)은 서로 일정거리 이격시킨 균일한 간격으로 제1 전극(121)과 연결할 수 있다.
표시 영역(AA) 상에 배치된 제2 공통전극 배선(174)은 제1 전극(121)의 하부에 배치할 수 있다.
제2 공통전극 배선(174)과 제1 전극(121)을 연결하기 위해서는, 제2 공통전극 배선(174)과 제1 전극(121) 사이에 제6 컨택홀(CH6)을 형성하여 연결할 수 있다.
제6 컨택홀(CH6)은 뱅크층(124), 제2 평탄화막(117), 제1 평탄화막(116), 보호막(115), 층간 절연막(114), 게이트 절연막(113), 및 액티브 버퍼막(112) 중 하나 이상을 제거하여 제1 전극(121)과 제2 공통전극 배선(174)을 연결할 수 있다.
제2 공통전극 배선(174)과 제1 전극(121) 사이에 배치된 층들을 모두 제거하여, 제1 전극(121)에서 직접 제2 공통전극 배선(174)을 연결할 수는 있으나, 제6 컨택홀(CH6)의 깊이가 길어져 제1 전극(121)이 제6 컨택홀(CH6) 내에서 단선이 될 수 있다. 따라서, 제2 공통전극 배선(174)과 제1 전극(121) 사이에는 제1 층(181), 연결전극(182), 공통전극 배선전극(183), 및 제2 층(184) 중 하나 이상을 배치하여, 제2 공통전극 배선(174)과 제1 전극(121)을 연결할 수 있다. 이에 의해, 제1 전극(121)이 제6 컨택홀(CH6) 내에서 단선되는 문제를 해결할 수 있다.
제1 층(181)은 제1 전극(121)과 연결전극(182) 사이에 배치되며, 제2 전극(123)과 동일한 물질로 동일 층에 형성될 수 있다.
제1 층(181) 하부에는 연결전극(182)이 배치될 수 있으며, 연결전극(182)은 제2 드레인 전극(D2)과 동일한 물질로 동일 층에 형성될 수 있다.
연결전극(182) 하부에는 공통전극 배선전극(183)이 배치될 수 있다. 공통전극 배선전극(183)은 제1 공통전극 배선(171)과 동일한 물질로 동일 층에 형성될 수 있다.
공통전극 배선전극(183)과 제2 공통전극 배선(174) 사이에는 제2 층(184)이 배치될 수 있다. 제2 층(184)은 게이트 전극(G)과 동일한 물질로 동일 층에 형성될 수 있다.
본 명세서의 실시예에 따르면, 저전위의 전압을 제1 전극(121)에 인가하기 위한 제1 공통전극 배선(171) 및 제2 공통전극 배선(174)을 표시 영역(AA)의 측면에 배치하지 않으므로, 비표시 영역(AA)의 크기를 줄일 수 있다. 예를 들면, 비표시 영역(AA)의 좌측과 우측을 포함하여 300㎛ 이상 감소시킬 수 있다.
도 5a는 본 명세서의 다른 실시예에 대한 평면도이다. 도 5b는 도 5a의 IV-IV'선에 따른 단면도이다.
도 5의 실시예는 도 4의 실시예와 유사한 구조일 수 있다. 예를 들면, 표시 영역(AA)에 배치되는 차폐층(SM)과 동일 층의 제2 공통전극 배선을 제2 전극(123)과 동일 층의 제1 층(181)으로 변경하여 형성할 수 있다. 예를 들면, 데이터 구동부(160)에서 발생하는 저전위의 공통전압을 비표시 영역(NA)에 배치되는 공통전극 배선(171)과 표시 영역(AA)에 배치되는 제1 층(181)을 통해 제1 전극(121)에 인가할 수 있다.
도 5a와 도 5b를 참조하면, 본 명세서의 실시예의 공통전극 배선(171)은 도 4a의 제1 공통전극 배선(171)과 동일하게 소스 전극(S)과 동일 층에 형성하고, 데이터 구동부(160)와 표시 영역(AA) 사이의 비표시 영역(NA)에 배치할 수 있다.
공통전극 배선(171)은 낮은 저항과 전압 강하가 없도록, 일정 두께 이상의 두꺼운 배선 폭으로 X축 방향인 제2 방향을 따라 형성될 수 있다.
그리고, 제1 층(181)의 일측을 공통전극 배선(171)에 제7 컨택홀(CH7)을 통해 연결하고, 타측은 제1 전극(121)과 제8 컨택홀(CH8)을 통해 연결할 수 있다.
제7 컨택홀(CH7)은 제2 평탄화막(117), 제1 평탄화막(116), 및 보호막(115) 중 하나 이상을 제거하여, 제1 층(181)과 공통전극 배선(171)을 연결할 수 있다. 예를 들면, 제1 층(181)과 공통전극 배선(171) 사이에 배치된 다수의 층들을 제거하여, 제1 층(181)에서 직접 공통전극 배선(171)을 연결할 수 있으며, 제1 층(181)과 공통전극 배선(171) 사이에 연결전극을 배치하여, 제1 층(181)과 공통전극 배선(171)을 연결할 수 있다.
제1 층(181)의 타측과 제1 전극(121)을 연결하는 제8 컨택홀(CH8)은 표시 영역(AA) 내의 뱅크층(124)을 제거하여 형성할 수 있다.
제1 층(181)은 저항을 낮추고, 전체적으로 제1 전극(121)에 균일한 저전위의 공통전압을 인가하기 위해, 표시 영역(AA)을 덮도록 형성하고, 발광층(122) 및 제2 전극(123)과 제1 방향에서 중첩되는 영역에 홀을 형성한 메쉬 구조를 가질 수 있다.
예를 들면, 발광소자층(120)은 제1 전극(121), 제1 전극(121) 하부에 배치되는 제2 전극(123), 및 제1 전극(121)과 제2 전극(123) 사이에 배치되는 발광층(122)을 포함할 수 있다.
제1 층(181)은 발광소자층(120)의 제2 전극(123)과 동일 층에 배치되므로, 제1 층(181)을 표시 영역(AA) 또는 표시 영역(AA) 전체에 형성하는 경우, 제2 전극(123) 및 제2 전극(123) 상에 배치되는 발광층(122)과 접촉되어, 발광을 제어할 수 없게 되므로, 제1 층(181)과 제2 전극(123) 및 발광층(122)은 제1 방향에서 중첩되지 않도록 홀을 형성할 수 있다.
본 명세서의 실시예에 따른 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 영상이 표시되는 표시 영역, 표시 영역을 둘러싸는 비표시 영역을 갖는 기판을 포함하고, 표시 영역 상에 배치되는 구동 박막 트랜지스터, 구동 박막 트랜지스터 상부에 배치되는 발광소자층, 구동 박막 트랜지스터 하부에 배치되는 차폐층, 비표시 영역 상에 배치되는 제1 공통전극 배선, 제1 공통전극 배선 하부에 배치되는 제2 공통전극 배선, 및 제1 공통전극 배선의 상부에 배치되는 공통전극 연결배선을 포함할 수 있다. 그리고, 차폐층과 제2 공통전극 배선은 동일 층에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 감지 전극은 제1 감지 전극, 및 제1 감지 전극의 상측에 배치되는 제2 감지 전극을 포함하고, 복수의 게이트 배선은 제1 게이트 배선, 및 제1 게이트 배선의 상측에 배치되는 제2 게이트 배선을 포함하고, 제1 게이트 배선과 제2 게이트 배선은 제2 비표시 영역 내에 연장되어, 제1 감지 전극과 제2 감지 전극에 각각 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광소자층은 제1 전극, 제1 전극 하부에 배치되는 제2 전극, 및 제1 전극과 제2 전극 사이에 배치되는 발광층을 포함하며, 공통전극 연결배선의 일측은 제1 공통전극 배선과 연결되고, 타측은 제1 전극과 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 공통전극 연결배선과 제2 공통전극 배선은 비표시 영역 상에 배치되고, 제1 방향에서 서로 중첩할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 비표시 영역 상에 배치되는 게이트 구동부를 더 포함하고, 게이트 구동부는 제1 방향에서 공통전극 연결배선과 제2 공통전극 배선 사이에 배치되고, 제1 방향과 다른 제2 방향에서 제1 공통전극 배선과 구동 박막 트랜지스터 사이에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 공통전극 배선은 표시 영역 상에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 공통전극 배선은 표시 영역 상에서 제1 방향 및 제1 방향과 다른 제2 방향과 다른 제3 방향으로 연장되며, 복수개로 구성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광소자층은 제1 전극, 제1 전극 하부에 배치되는 제2 전극, 및 제1 전극과 제2 전극 사이에 배치되는 발광층을 포함하며, 제1 공통전극 배선의 일측은 제2 공통전극 배선에 연결되고, 타측은 제1 전극과 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 전극과 제2 공통전극 배선 사이에는 제1 층 및 제2 층 중 하나 이상이 배치될 수 있다.
본 명세서의 다른 실시예에 따른 표시장치는, 영상이 표시되는 표시 영역, 표시 영역을 둘러싸는 비표시 영역을 갖는 기판을 포함하고, 표시 영역 상에 배치되는 구동 박막 트랜지스터, 구동 박막 트랜지스터 상부에 배치되는 발광소자층, 비표시 영역 상에 배치되는 공통전극 배선, 및 표시 영역 상에 배치되며, 공통전극 배선과 연결되는 제1 층을 포함할 수 있다. 그리고, 제1 층은 메쉬 구조를 가질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광소자층은 제1 전극, 제1 전극 하부에 배치되는 제2 전극, 및 제1 전극과 제2 전극 사이에 배치되는 발광층을 포함하며, 제1 층은 제2 전극과 동일 층에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 층의 일측은 제1 전극과 연결되고, 타측은 제1 공통전극 배선과 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 층의 메쉬 구조는 홀을 포함하며, 홀은 제1 방향에서 발광층과 중첩될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시장치 100: 기판
110: 박막 트랜지스터층 TFT: 구동 박막 트랜지스터
119: 게이트 구동부 160: 데이터 구동부
120: 발광소자층 130: 봉지층
140: 터치전극층 150: 접착층
200: 전면부재 AA: 표시 영역
NA: 비표시 영역 171: 제1 공통전극 배선
172: 공통전극 연결전극 173: 공통전극 연결배선
174: 제2 공통전극 배선 CH1: 제1 컨택홀
CH2: 제2 컨택홀 CH3: 제3 컨택홀
SM: 차폐층 G: 게이트 전극
ACT: 반도체층 S: 소스 전극
D1: 제1 드레인 전극 D2: 제2 드레인 전극
111: 멀티 버퍼막 112: 액티브 버퍼막
113: 게이트 절연막 114: 층간 절연막
115: 보호막 116: 제1 평탄화막
117: 제2 평탄화막 121: 제1 전극
122: 발광층 123: 제2 전극
124: 뱅크층 181: 제1 층
182: 연결전극 183: 공통전극 배선전극
184: 제2 층

Claims (13)

  1. 영상이 표시되는 표시 영역, 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 표시 영역 상에 배치되는 구동 박막 트랜지스터;
    상기 구동 박막 트랜지스터 상부에 배치되는 발광소자;
    상기 구동 박막 트랜지스터 하부에 배치되는 차폐층;
    상기 비표시 영역 상에 배치되는 제1 공통전극 배선;
    상기 제1 공통전극 배선 하부에 배치되는 제2 공통전극 배선; 및
    상기 제1 공통전극 배선의 상부에 배치되는 공통전극 연결배선을 포함하며,
    상기 차폐층과 상기 제2 공통전극 배선은 동일 층에 배치되는, 표시장치.
  2. 제1 항에 있어서,
    상기 발광소자는 제1 전극, 상기 제1 전극 하부에 배치되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광층을 포함하며,
    상기 공통전극 연결배선의 일측은 상기 제1 공통전극 배선과 연결되고, 타측은 상기 제1 전극과 연결되는, 표시장치.
  3. 제1 항에 있어서,
    상기 공통전극 연결배선과 상기 제2 공통전극 배선은 상기 비표시 영역 상에 배치되고, 제1 방향에서 서로 중첩하는, 표시장치.
  4. 제3 항에 있어서,
    상기 비표시 영역 상에 배치되는 게이트 구동부를 더 포함하고,
    상기 게이트 구동부는 상기 제1 방향에서 상기 공통전극 연결배선과 상기 제2 공통전극 배선 사이에 배치되고, 상기 제1 방향과 다른 제2 방향에서 상기 제1 공통전극 배선과 상기 구동 박막 트랜지스터 사이에 배치되는, 표시장치.
  5. 제1 항에 있어서,
    상기 제2 공통전극 배선은 상기 표시 영역 상에 배치되는, 표시장치.
  6. 제5 항에 있어서,
    상기 제2 공통전극 배선은 상기 표시 영역 상에서 제1 방향 및 상기 제1 방향과 다른 제2 방향과, 상기 제1 방향과 상기 제2 방향과 다른 제3 방향으로 연장되며, 복수개로 구성되는, 표시장치.
  7. 제5 항에 있어서,
    상기 발광소자는 제1 전극, 상기 제1 전극 하부에 배치되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광층을 포함하며,
    상기 제1 공통전극 배선의 일측은 상기 제2 공통전극 배선에 연결되고, 타측은 상기 제1 전극과 연결되는, 표시장치.
  8. 제7 항에 있어서,
    상기 제1 전극과 상기 제2 공통전극 배선 사이에 배치되는 제1 층 및 제2 층을 더 포함하는, 표시장치.
  9. 제8 항에 있어서,
    상기 제1 층은 상기 제1 전극과 동일층에 배치되는, 표시장치.
  10. 영상이 표시되는 표시 영역, 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 표시 영역 상에 배치되는 구동 박막 트랜지스터;
    상기 구동 박막 트랜지스터 상부에 배치되는 발광소자;
    상기 비표시 영역 상에 배치되는 공통전극 배선; 및
    상기 표시 영역 상에 배치되며, 상기 공통전극 배선과 연결되는 제1 층을 포함하며,
    상기 제1 층은 메쉬 구조를 가지는, 표시장치.
  11. 제10 항에 있어서,
    상기 발광소자는 제1 전극, 상기 제1 전극 하부에 배치되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광층을 포함하며,
    상기 제1 층은 상기 제2 전극과 동일 층에 배치되는, 표시장치.
  12. 제11 항에 있어서,
    상기 제1 층의 일측은 상기 제1 전극과 연결되고, 타측은 상기 공통전극 배선과 연결되는, 표시장치.
  13. 제11 항에 있어서,
    상기 제1 층의 메쉬 구조는 홀을 포함하며, 상기 홀은 제1 방향에서 발광층과 중첩되는, 표시장치.
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