KR20240003244A - 박막 트랜지스터 및 이를 포함하는 표시 장치 - Google Patents

박막 트랜지스터 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
KR20240003244A
KR20240003244A KR1020220080462A KR20220080462A KR20240003244A KR 20240003244 A KR20240003244 A KR 20240003244A KR 1020220080462 A KR1020220080462 A KR 1020220080462A KR 20220080462 A KR20220080462 A KR 20220080462A KR 20240003244 A KR20240003244 A KR 20240003244A
Authority
KR
South Korea
Prior art keywords
gate electrode
layer
disposed
insulating layer
electrode
Prior art date
Application number
KR1020220080462A
Other languages
English (en)
Inventor
박문호
노상순
신동채
최선영
정미진
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020220080462A priority Critical patent/KR20240003244A/ko
Priority to US18/211,757 priority patent/US20240008309A1/en
Priority to CN202310733696.8A priority patent/CN117334730A/zh
Publication of KR20240003244A publication Critical patent/KR20240003244A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Human Computer Interaction (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 명세서에 따른 박막 트랜지스터는 반도체층, 반도체층과 중첩되는 상부 게이트 전극, 반도체층과 상부 게이트 전극 사이에 배치되는 상부 절연층, 반도체층과 중첩되는 제1 하부 게이트 전극, 반도체 패턴과 제1 하부 게이트 전극 사이에 배치되며, 반도체층과 중첩되며, 상부 게이트 전극보다 작은 폭을 갖는 제2 하부 게이트 전극, 제1 하부 게이트 전극과 제2 하부 게이트 전극 사이에 배치되는 제1 하부 절연층, 제2 하부 게이트 전극과 반도체층 사이에 배치되는 제2 하부 절연층을 포함할 수 있다.

Description

박막 트랜지스터 및 이를 포함하는 표시 장치{THIN FILM TRANSISTOR AND DISPLAY APPARATUS INCLUDING THE SAME}
본 명세서는 박막 트랜지스터 및 이를 포함하는 표시 장치에 관한 것이다.
액정 표시장치, 유기발광 표시장치 등의 표시장치는 표시 패널을 포함하여, 얇고 가벼우며 소비전력이 적은 장점을 가지고 있다.
표시 패널은 다수의 게이트 배선과 다수의 데이터 배선을 포함할 수 있으며, 게이트 배선과 데이터 배선은 서로 교차하여 화소 영역을 형성할 수 있다. 화소 영역은 하나 이상의 박막 트랜지스터(Thin Film Transistor; TFT)를 포함할 수 있으며, 박막 트랜지스터는 화소 영역 별로 액정 분자 또는 유기발광 다이오드에 인가되는 전압 또는 전류의 크기를 조절하여, 화소 영역에서 발생하는 발광량을 제어할 수 있다.
박막 트랜지스터에 포함되는 반도체의 재료에 따라, 비 정질 실리콘 박막 트랜지스터(a-Si TFT)와, 다결정 실리콘 박막 트랜지스터(poly-si TFT), 산화물 박막 트랜지스터(Oxide TFT) 등으로 나눌 수 있다.
이중 산화물 박막 트랜지스터는 비 정질 실리콘 박막 트랜지스터에 비해 전자 이동도가 높아 고성능의 표시 장치에 이용될 수 있고, 제조 공정도 비 정질 실리콘 박막 트랜지스터의 공정과 유사하여, 기존 설비를 활용할 수 있는 장점이 있다.
그러나, 산화물 박막 트랜지스터를 오랜 시간 동안 사용하면 내부의 저항이 높아져 열이 발생하게 되고, 열은 산화물 박막 트랜지스터의 특성에 변화를 줄 수 있다.
열에 의한 산화물 박막 트랜지스터의 특성의 변화를 바이어스 템퍼러쳐 스트레스(Bias Temperature Stress)라고 하며, 산화물 박막 트랜지스터의 문턱 전압이 변하여 성능이 저하되는 열화가 발생할 수 있다.
예를 들어, 포지티브 바이어스 템퍼러쳐 스트레스(Positive Bias Temperature Stress; PBTS)가 발생한 경우, 산화물 박막 트랜지스터의 문턱 전압이 높아져, 트랜지스터를 통해 흐르는 전류가 감소할 수 있다.
반면에, 네거티브 바이어스 템퍼러쳐 스트레스(Negative Bias Temperature Stress; NBTS)가 발생한 경우, 산화물 박막 트랜지스터의 문턱 전압이 낮아져, 트랜지스터를 통해 흐르는 전류가 증가할 수 있다.
산화물 박막 트랜지스터의 열화에 의한 변화에 대하여 보상이 이루어지지 않을 때, 화소 영역 별로 구동 성능에 차이가 발생하고 표시 장치의 수명이 저하될 수 있다. 따라서 산화물 박막 트랜지스터의 문턱 전압의 변화를 적절하게 개선하기 위하여, 그 열화를 개선하는 방법이 요구되고 있다.
본 명세서의 해결하고자 하는 과제는 박막 트랜지스터의 열화 정도를 개선 하는 박막 트랜지스터 및 이를 포함하는 표시장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한하지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서에 따른 박막 트랜지스터 및 이를 포함하는 표시 장치는 반도체 패턴, 반도체 패턴과 중첩되는 상부 게이트 전극, 반도체 패턴과 상부 게이트 전극 사이에 배치되는 상부 절연층, 반도체 패턴과 중첩되는 제1 하부 게이트 전극, 반도체 패턴과 제1 하부 게이트 전극 사이에 배치되며 반도체 패턴과 중첩되는 제2 하부 게이트 전극, 제1 하부 게이트 전극과 제2 하부 게이트 전극 사이에 배치되는 제1 하부 절연층, 제2 하부 게이트 전극과 반도체 패턴 사이에 배치되는 제2 하부 절연층을 포함하고, 상부 게이트 전극보다 작은 폭을 갖는 제2 하부 게이트 전극을 포함할 수 있다.
본 명세서의 박막 트랜지스터 및 표시 장치는 산화물 반도체 패턴을 포함하는 박막 트랜지스터를 구성함으로써 오프 상태에서 누설 전류를 감소시켜 전력 소비를 줄일 수 있다. 산화물 반도체 패턴을 포함하면서 기생 커패시턴스를 조절하여 산화물 반도체 패턴에 걸리는 실효 전압을 줄일 수 있으므로, 저계조에서 정밀한 계조 표현을 통해 얼룩 발생 등의 불량을 개선할 수 있다.
또한, 본 명세서의 박막 트랜지스터 및 표시 장치는 스위칭 박막 트랜지스터의 하부에 상부 게이트와 비교하여 좁은 폭을 가지는 하부 게이트를 구성함으로써, 드레인 부에 근접합 채널 영역 하부의 절연막 두께를 두껍게 할 수 있다. 이에 의해, 구동하면서 발생하는 과열 전하를 방지하여 박막 트랜지스터의 신뢰성이 손상되는 것을 방지할 수 있다.
본 명세서의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치를 나타내는 도면이다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 평면도이다.
도 3은 본 명세서의 실시예에 따른 터치 센서부를 포함한 표시 장치의 평면도이다.
도 4는 본 명세서의 실시예에 따른 표시 장치의 화소 구동 회로를 나타내는 회로도이다.
도 5는 본 명세서의 실시예에 따른 표시 장치의 단면도이다.
도 6a는 본 명세서의 실시예에 따른 스위칭 박막 트랜지스터의 단면도이다.
도 6b는 본 명세서의 실험예에 따른 스위칭 박막 트랜지스터의 단면도이다.
도 7은 명세서의 일 실시예에 따른 표시장치의 비 표시 영역 중 일부를 나타낸 단면도이다.
도 8a는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 8b는 도 8a에 도시된 박막 트랜지스터의 확대된 단면도이다.
도 8c는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 9a는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 9b는 도 9a에 도시된 박막 트랜지스터의 확대된 단면도이다.
도 9c는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 명세서가 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 명세서를 설명할 때, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석할 때, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부(lower)",
위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1항목, 제2항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1항목, 제2항목 또는 제3항목 각각 뿐만 아니라 제1항목, 제2항목 및 제3항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 명세서의 실시예들을 설명하는 각 도면의 구성요소들에 참조 부호를 부가할 때 동일한 구성요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 명세서의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 명세서의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 명세서의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 당업자에 의해 기술적으로 다양한 연동 및 구동될 수 있으며, 각 실시예들이 서로에 대하여 독립적으로 실시되거나 또는 연관 관계로 함께 실시될 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.
도 1은 은 본 명세서의 실시예에 따른 표시 장치를 나타내는 평면도이다.
본 명세서의 실시예에 따른 표시 장치(100)는 표시 패널(110)을 포함한다.
표시패널(110)은 복수의 서브 화소(PX)가 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 주변에 배치되는 비 액티브 영역(NA)을 포함한다. 표시패널(110)의 기판은 벤딩이 가능하도록 가요성(flexibility)을 가지는 플라스틱 재질로 형성된다. 예를 들어, 기판은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 등의 재질로 형성된다. 그러나 기판의 재질로서 유리가 배제되는 것은 아니다.
액티브 영역(AA)의 서브 화소(PX)는 액티브 층으로 산화물 반도체 물질 사용하는 박막 트랜지스터를 포함한다.
표시패널(110)의 비액티브 영역(NA)에는 데이터 구동부(104) 및 게이트 구동부(103) 중 적어도 어느 하나가 배치될 수 있다. 또한, 비액티브 영역(NA)은 표시패널(110)의 기판()이 구부러지는 벤딩 영역(BA)을 더 포함할 수 있다.
게이트 구동부(103)는 표시패널(110)의 기판 상에 직접 형성되는 박막 트랜지스터를 포함할 수 있다. 게이트 구동부(103)는 액티브 층으로서 다결정 반도체 물질을 사용하는 박막 트랜지스터를 포함할 수 있다. 또는, 게이트 구동부(103)는 다결정 반도체 물질을 액티브 층으로 사용하는 박막 트랜지스터와 산화물 반도체 물질을 액티브 층으로 사용하는 박막 트랜지스터로 구성되는 C-MOS(complementary metal-oxide-semiconductor) 트랜지스터를 포함할 수 있다.
이러한 산화물 반도체층을 갖는 박막 트랜지스터 및 다결정 반도체층을 갖는 박막 트랜지스터는 채널에서 전자 이동도가 높아 고해상도 및 저전력 구현이 가능하다.
액티브 영역(AA)에는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치될 수 있다. 예를 들어, 복수의 데이터 라인(DL)은 행(Row) 또는 열(Column)로 배치될 수 있고, 복수의 게이트 라인(RL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 그리고 데이터 라인(DL)과 게이트 라인(GL)에 의해 정의되는 영역에는 서브 픽셀(PX)이 배치될 수 있다.
비액티브 영역(NA)에는 게이트 구동부(103)가 배치될 수 있다. 게이트 구동부(103)는, 복수의 게이트 라인(GL)에 스캔 신호를 순차적으로 공급함으로써, 액티브 영역의 각 화소 행들을 순차적으로 구동시킨다. 여기서, 게이트 구동부(103)는 스캔 구동부라고도 한다. 여기서 화소 행은 하나의 게이트 라인에 연결된 화소들이 이루는 행을 일컫는다.
게이트 구동부(103)는 다결정 반도체층을 갖는 박막 트랜지스터로 구성될 수 있고, 산화물 반도체층을 갖는 박막 트랜지스터로 구성될 수도 있으며, 다결정 반도체층을 갖는 박막 트랜지스터와 산화물 반도체층을 갖는 박막 트랜지스터를 한 쌍을 이루어 구성될 수도 있다. 비액티브 영역(NA)과 액티브 영역(AA)에 배치된 박막 트랜지스터에 동일한 반도체 물질을 사용하는 경우에는 동일한 공정에서 동시에 진행될 수 있다.
게이트 구동부(103)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
게이트 구동부(103)는 본 명세서의 실시예에 따른 표시 장치와 같이, GIP(Gate In Panel) 타입으로 구현되어 기판(101)의 기판 상에 직접 배치될 수 있다.
게이트 구동부(103)는 게이트 온(On) 전압 또는 게이트 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)에 순차적으로 공급한다.
본 명세서의 일 실시예에 따른 표시 장치(100)는 데이터 구동부(104)를 더 포함할 수 있다. 그리고 데이터 구동부(104)는, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하고, 게이트 구동부(103)에 의해 특정 게이트 라인이 구동될 때 데이터 전압을 복수의 데이터 라인(DL)으로 공급한다.
다수의 게이트 라인(GL)은 다수의 스캔 라인 및 다수의 발광제어라인 등을 포함할 수 있다. 다수의 스캔 라인 및 다수의 발광제어라인은 서브 화소(PX)에 배치되는 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드에 서로 다른 종류의 게이트 신호(스캔 신호, 발광제어신호)를 전달하는 배선들이다.
게이트 구동부(103)는 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 스캔 구동 회로와 게이트 라인의 다른 종류인 복수의 발광제어라인으로 발광제어신호들을 출력하는 발광 구동 회로를 포함할 수 있다.
데이터 라인(DL)은 벤딩 영역(BA)을 통과하도록 배치될 수 있으며 다양한 데이터 라인(DL)이 배치되어 데이터 패드를 통해 데이터 구동부(104)와 연결될 수 있다.
벤딩 영역(BA)은 표시패널(110)의 기판이 굽어지는 영역일 수 있다. 표시패널(110)의 기판은 벤딩 영역(BA)을 제외한 영역에서는 평탄한 상태로 유지될 수 있다.
도 2 및 도 3은 본 명세서의 일 실시예에 따른 터치 디스플레이 장치에서 디스플레이부, 봉지부 및 터치 센서부를 나타낸 평면도이다.
도 2 및 도 3을 참조하면, 본 명세서의 실시예에 따른 표시 장치(100)는 영상 표시 및 터치 센싱 기능을 갖는 액티브 영역(AA)과, 액티브 영역(AA)의 외측부에 위치하는 베젤 영역(NA)을 포함한다. 액티브 영역(AA)은 표시 영역이나 픽셀 매트릭스 영역 또는 터치 센싱 영역으로 표현될 수 있다. 베젤 영역(NA)은 비액티브 영역이나 비표시 영역 또는 터치 비센싱 영역으로 표현될 수 있다.
표시 장치(100)는 영상 표시를 위해 복수의 TFT(Thin Film Transistor)를 포함하는 회로 소자층(또는 구동소자부)과, 복수의 발광 소자를 포함하는 발광 소자층(또는 발광소자부)이 적층된 디스플레이부(DP), 그 디스플레이부(DP) 상에 발광 소자층을 밀봉하도록 배치되는 봉지부(Encapsulation layer)(300), 봉지부(300) 상에 고두께의 유기 버퍼층을 사이에 두고 배치되고 터치 센싱 기능을 갖는 터치 센서부(400)를 포함하는 패널 구조를 갖는다. 고두께의 유기 버퍼층의 단부와 고두께의 봉지부(300)의 단부는 계단형으로 배치되어 계단형 단부 프로파일을 갖는다. 또한, 표시 장치(100)는 터치 센서부(400) 상에 부착되는 편광 필름 등을 포함하는 광학 기능 필름, 광학 투명 접착제(Optical Clear Adhesive; OCA), 커버 기판, 보호 필름 등을 더 포함할 수 있다.
디스플레이부(DP)의 액티브 영역(AA)에는 영상 표시를 위한 복수의 서브픽셀(PX)과 복수의 배선을 포함하는 픽셀 어레이가 배치된다. 복수의 서브픽셀(PX)은 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀을 포함하고, 휘도 향상을 위한 백색 서브픽셀을 더 포함할 수 있다. 각 서브픽셀(PX)은 게이트 라인(GL), 데이터 라인(DL), 전원 라인(PL)을 포함하는 복수의 신호 라인과 접속된다. 각 서브픽셀(PX)은 발광 소자와, 발광 소자를 독립적으로 구동하는 픽셀 회로를 포함한다. 발광 소자는 유기 발광 다이오드(Organic Light Emitting Diode), 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode), 또는 무기 발광 다이오드(Inorganic Light Emitting Diode)가 적용될 수 있으며, 이하에서는 유기 발광 다이오드를 예로 들어 설명한다. 픽셀 회로는 구동 TFT, 스위칭 TFT를 적어도 포함하는 복수의 TFT와 스토리지 커패시터를 포함할 수 있다. 디스플레이부(DP)는 액티브 영역(AA)에 배치된 복수의 픽셀 회로를 포함하는 회로 소자층과, 액티브 영역(AA)에 배치된 복수의 발광 소자를 포함하는 발광 소자층이 적층된 구조를 갖는다.
디스플레이부(DP)의 베젤 영역(NA)에는 액티브 영역(AA)과 접속된 복수의 신호 라인 및 복수의 디스플레이 패드(D-PD)를 포함하는 회로 소자층이 위치한다. 베젤 영역(NA)의 신호 라인들은 액티브 영역(AA)의 신호 라인들(GL, DL, PL 등)과 각각 접속된 링크 라인, 전원 공급 라인 등을 포함할 수 있다. 베젤 영역(NA)의 일측부에 마련된 패드 영역에는 베젤 영역(NA)의 신호 라인들과 디스플레이 구동부의 접속을 위한 복수의 디스플레이 패드(D-PD)가 배치된다. 디스플레이부(DP)는 디스플레이 패드(D-PD) 중 하부 패드를 포함하고, 후술하는 터치 센서부(400)에 배치되는 상부 패드와 접속된 구조를 가질 수 있다.
디스플레이부(DP)의 베젤 영역(NA)의 일측 또는 양측에는 액티브 영역(AA)의 복수의 게이트 라인(GL)을 구동하는 게이트 구동부(103)가 배치될 수 있다. 게이트 구동부(103)는 액티브 영역(AA)과 제1 방향(X)으로 인접한 베젤 영역(NA)의 일측 또는 양측에 배치될 수 있다. 복수의 TFT를 포함하는 게이트 구동부(103)는 액티브 영역(AA)의 TFT 어레이와 함께 회로 소자층에 형성될 수 있다. 게이트 구동부(103)는 베젤 영역(NA)에 배치된 신호 라인들(GCL) 및 패드들(D-PD)을 통해 디스플레이 구동부로부터 제어 신호들을 공급받는다.
디스플레이 구동부는 디스플레이 패드들(D-PD)이 위치하는 패드 영역에 상에 실장되거나, 회로 필름에 실장되고, 이방성 도전 필름을 통해 디스플레이 패드들(D-PD)과 접속될 수 있다. 디스플레이 패드들(D-PD)은 액티브 영역(AA)과 제2 방향(Y)으로 인접한 베젤 영역(NA)의 일측에 배치될 수 있다. 회로 필름은 COF(Chip On Film), FPC(Flexible Printed Circuit), FFC(Flexible Flat Cable) 중 어느 하나일 수 있다. 디스플레이 구동부는 타이밍 컨트롤러, 감마 전압 생성부, 데이터 구동부 등을 포함할 수 있다.
디스플레이부(DP) 상에 배치되는 봉지부(300)는 액티브 영역(AA) 전체와 오버랩하고, 그 베젤 영역(NA)으로 연장되어, 베젤 영역(NA)에 배치된 댐부(DAM)와 오버랩하게 배치될 수 있다. 봉지부(300)는 디스플레이부(DP)의 발광 소자층을 밀봉하여 보호할 수 있다. 봉지부(300)는 수분 및 산소 침투를 차단하는 복수의 무기 봉지층과, 파티클 유입이나 유동을 차단하는 적어도 하나의 유기 봉지층의 적층 구조를 포함할 수 있다. 봉지부(300)는 저두께의 무기 봉지층들 사이에 파티클을 충분히 덮을 정도의 고두께를 갖는 유기 봉지층이 배치된 구조를 갖는다. 유기 봉지층은 파티클 커버층(Particle Cover Layer; PCL)으로 불릴 수 있다.
댐부(DAM)는 베젤 영역(NA)에 배치되어 봉지부(300) 중 유기 봉지층의 단부를 구속함으로써 유기 봉지층의 흘러내림이나 무너짐을 방지할 수 있다. 예를 들면, 댐부(DAM)는 디스플레이부(DP)의 액티브 영역(AA)과 게이트 구동부(103)를 포함하는 영역을 둘러싸는 폐루프 형태의 복수의 댐(DAM1, DAM2)을 포함할 수 있다.
봉지부(300) 상의 터치 센서부(400)는 사용자의 터치에 의한 커패시턴스 변화량이 반영된 신호를 터치 구동부에 제공하는 커패시턴스 방식을 이용할 수 있다. 터치 센서부(400)는 각 터치 전극의 커패시턴스 변화량이 반영된 신호를 터치 구동부에 독립적으로 제공하는 셀프 커패시턴스(Self-Capacitance) 방식이나, 제1 및 제2 터치 전극 간의 커패시턴스 변화량이 반영된 신호를 터치 구동부에 제공하는 뮤추얼 커패시턴스(Mutual Capacitance) 방식을 이용할 수 있다.
셀프 커패시턴스(Self-Capacitance) 방식의 터치 센서부(400)를 구성하는 복수의 터치 전극들 각각은 그 터치 전극 자체에 형성된 커패시턴스를 포함하므로, 사용자의 터치에 의한 커패시턴스 변화를 감지하는 셀프 커패시턴스(Self-Capacitance) 방식의 터치 센서로 이용된다. 복수의 터치 전극들 각각은 복수의 터치 라인과 개별적으로 접속된다. 예를 들면, 복수의 터치 전극들 각각은 그 터치 전극들을 가로지르는 복수의 터치 라인들 중 어느 하나와 전기적으로 접속되며 나머지 터치 라인들과 전기적으로 절연된다. 예를 들어, 제m(여기서, m은 자연수)번째 터치 전극은 적어도 하나의 터치 컨택홀을 통해 제m 번째 터치 라인과 전기적으로 접속되며, 제m 번째 터치 라인을 제외한 나머지 터치 라인과 전기적으로 절연된다. 제m+1 번째 터치 전극은 적어도 하나의 터치 컨택홀을 통해 제m+1 번째 터치 라인과 전기적으로 접속되며 제 m+1 번째 터치 라인을 제외한 나머지 터치 라인과 전기적으로 절연된다. 여기서, 터치 전극과 터치 라인은 터치 절연층을 사이에 두고 서로 다른 층에 형성되고, 그 터치 절연층을 관통하는 컨택홀을 통해 연결되어 형성될 수 있다,
이하의 실시예들에서는 뮤추얼 커패시턴스 방식의 터치 센서부(400)를 예로 들어 설명한다.
터치 센서부(400)는 액티브 영역(AA)에 배치되어 커패시턴스 방식의 터치 센서들을 제공하는 복수의 터치 전극(TE1, TE2) 및 복수의 연결 전극(BE1, BE2)을 포함한다. 터치 센서부(400)는 베젤 영역(NA)에 배치된 복수의 터치 라우팅 라인(RL1, RL2, RL3) 및 복수의 터치 패드(T-PD)를 포함한다. 터치 센서부(400) 형성시 디스플레이 패드들(D-PD) 중 상부 패드들이 터치 패드들(T-PD)의 상부 패드와 동일 층에 동일 금속 재질로 형성될 수 있고, 터치 전극(TE1, TE2)과 동일 층에 동일 금속 재질로 형성될 수 있다.
터치 센서부(400)는 액티브 영역(AA)에 제1 방향(X축 방향, 가로 방향)으로 배열되면서 전기적으로 연결된 복수의 제1 터치 전극들(TE1)이 접속되어 구성된 복수의 제1 터치 전극 채널(TX1~TXn)과, 제2 방향(Y축 방향, 세로 방향)으로 배열된 복수의 제2 터치 전극들(TE2)이 접속되어 구성된 복수의 제2 터치 전극 채널(RX1~RXm)을 포함한다. 인접한 제1 및 제2 터치 전극(TE1, TE2)이 뮤추얼 커패시턴스(Mutual Capacitance) 방식의 각 터치 센서를 구성할 수 있다.
각 제1 터치 전극 채널(TXi, i=1, …, n)에서 제1 방향(X)으로 배열된 제1 터치 전극들(TE1) 각각은 제1 연결 전극(BE1)을 통해 인접한 제1 터치 전극(TE1)과 접속된다. 각 제2 터치 전극 채널(RXi, i=1, …, m)에서 제2 방향(Y)으로 배열된 제2 터치 전극들(TE2) 각각은 제2 연결 전극(BE2)을 통해 인접한 제2 터치 전극(TE2)과 접속된다. 제1 터치 전극(TE1)은 송신(Tx) 전극으로, 제2 터치 전극(TE2)는 수신(Rx) 전극으로 불릴 수 있다. 제1 터치 전극 채널(TX1~TXn)은 송신 채널로, 제2 터치 전극 채널(RX1~RXm)은 수신 채널 또는 리드 아웃 채널로 불릴 수 있다. 제1 및 제2 터치 전극(TE1, TE2) 각각은 주로 마름모형으로 형성되나, 다른 다양한 다각형 형상으로 형성될 수 있다.
터치 센서부(400)의 베젤 영역(NA)에는 액티브 영역(AA)의 터치 전극 채널들(TX1~TXn, RX1~RXm)과 접속된 복수의 터치 라우팅 라인(RL1, RL2, RL3)과, 복수의 터치 라우팅 라인(RL1, RL2, RL3)과 접속된 복수의 터치 패드(T-PD)가 배치될 수 있다. 복수의 터치 라우팅 라인(RL1, RL2, RL3)은 액티브 영역(AA)을 둘러싸는 베젤 영역(NA)에서 봉지부(300)와 오버랩할 수 있다. 터치 구동부는 회로 필름 상에 실장되고 베젤 영역(NA)에 배치된 터치 패드들(T-PD)과 이방성 도전 필름을 통해 접속될 수 있다.
액티브 영역(AA)에 배치된 복수의 제1 터치 전극 채널(TX1~TXn)의 일측단은 베젤 영역(NA)에 배치된 복수의 제1 터치 라우팅 라인(RL1) 및 터치 패드(T-PD)를 통해 터치 구동부와 접속될 수 있다. 복수의 제1 터치 라우팅 라인(RL1)은 좌측 및 우측 베젤 영역(NA) 중 어느 하나와 하측 베젤 영역(NA)을 경유하여 그 하측 베젤 영역(NA)에 배치된 터치 패드들(T-PD)과 개별적으로 접속될 수 있다.
액티브 영역(AA)에 배치된 복수의 제2 터치 전극 채널(RX1~RXm)의 양측단은 베젤 영역(NA)에 배치된 복수의 제2 터치 라우팅 라인(RL2) 및 복수의 제3 터치 라우팅 라인(RL3)과 터치 패드(T-PD)를 통해 터치 구동부와 접속될 수 있다. 리드아웃 채널로 이용될 수 있는 제2 터치 전극 채널(RX1~RXm)이 제1 터치 전극 채널(TX1~TXn) 보다 길기 때문에 각 제2 터치 전극 채널(RXi)의 양측단이 제2 및 제3 터치 라우팅 라인(RL2, RL3)을 통해 터치 구동부와 접속되어 RC 딜레이를 저감하고 터치 센싱 성능을 향상시킬 수 있다.
예를 들면, 복수의 제2 터치 라우팅 라인(RL2)은 상측 베젤 영역(NA)에서 제2 터치 전극 채널(RX1~RXm)의 일측단과 접속되고 좌측 및 우측 베젤 영역(NA) 중 다른 하나와 하측 베젤 영역(NA)을 경유하여 그 하측 베젤 영역(NA)에 배치된 터치 패드들(T-PD)과 개별적으로 접속될 수 있다. 복수의 제3 터치 라우팅 라인(RL3)은 하부 베젤 영역(NA)에서 제2 터치 전극 채널(RX1~RXm)의 타측단과 접속되고, 하측 베젤 영역(NA)을 경유하여 그 하측 베젤 영역(NA)에 배치된 터치 패드들(T-PD)과 개별적으로 접속될 수 있다.
터치 구동부는 복수의 제1 터치 전극 채널(TX1~TXn)을 구동하고, 복수의 제2 터치 전극 채널(RX1~RXm)로부터 출력되는 리드아웃 신호들을 공급받을 수 있고, 리드아웃 신호들을 이용하여 터치 센싱 데이터를 생성할 수 있다. 예를 들면, 터치 구동부는 인접한 2개 채널의 리드아웃 신호를 차동 증폭기를 통해 비교하여 터치 여부를 나타내는 터치 센싱 신호를 생성하고 터치 센싱 데이터로 디지털 변환하여 터치 컨트롤러로 출력할 수 있다. 터치 컨트롤러는 터치 센싱 데이터를 토대로 터치 영역의 터치 좌표를 검출하여 호스트 시스템에 제공할 수 있다.
일 실시예에 따른 터치 센서부(400)는 액티브 영역(AA)에서 봉지부(300)와 유사한 고두께를 갖는 유기 버퍼층을 사이에 두고 봉지부(300) 상에 배치된다. 이에 따라, 터치 패널의 부착 방식보다 제조 공정을 단순화하여 제조 비용을 저감할 수 있으면서도, 터치 센서부(400)와 디스플레이부(DP) 간의 기생 커패시턴스를 저감하여 터치 센능 성능을 향상시킬 수 있으므로 제품 신뢰성을 향상시킬 수 있다.
유기 버퍼층의 단부와 봉지부의 단부가 계단형으로 배치되어 고두께의 유기 버퍼층 및 봉지부의 단부는 계단형 단차 프로파일을 갖는다. 터치 라우팅 라인들(RL1, RL2, RL3)은 유기 버퍼층 및 봉지부(300)의 계단형 단부를 따라 배치된다. 예를 들면, 터치 라우팅 라인들(RL1, RL2, RL3) 각각은 봉지부의 단부를 따라 배치되는 하부 라우팅 라인과, 유기 버퍼층의 단부를 따라 배치되고 봉지부의 단부 상에서 컨택홀을 통해 하부 라우팅 라인과 접속되는 상부 라우팅 라인을 포함할 수 있다. 이에 따라, 터치 라우팅 라인들(RL1, RL2, RL3)은 유기 버퍼층 및 봉지부의 계단형 단부 영역에 단선 불량없이 안정적으로 형성됨으로써 제품 수율 및 제품 신뢰성을 향상시킬 수 있다.
도 4는 본 명세서의 일 실시예에서 제안하는 서브 화소의 구동 회로도이다. 일 실시예로서 7개의 박막 트랜지스터(D-TFT, T2~T7)와 하나의 스토리지 커패시터(Cst)로 구성되는 구동 회로도를 개시한다. 7개의 박막 트랜지스터(D-TFT, T1~T7) 중 하나는 구동 박막 트랜지스터(D-TFT)이고 나머지는 내부 보상을 위한 스위칭 박막 트랜지스터(T2~T7)이다.
제2 스위칭 박막 트랜지스터(T2)는 제2 게이트 라인(412)에 공급되는 제1 스캔신호(Scan1[n])에 의해 스위칭되어, 데이터 라인(408)을 통해 공급되는 데이터 전압(Vdata)를 구동 TFT(DT)의 소스 전극(또는 제1 전극)에 공급한다.
제3 스위칭 박막 트랜지스터(T3)는 제1 게이트 라인(410)에 공급되는 제1 스캔신호(Scan1[n])에 의해 스위칭되어, 구동 TFT(D-TFT)의 게이트 전극과 드레인 전극(또는 제2 전극)을 다이오드 구조로 연결한다.
제4 스위칭 박막 트랜지스터(T4)는 제3 게이트 라인(414)에 공급되는 제3 스캔신호(Scan3[n])에 의해 스위칭되어, 초기화 전압 라인(404)을 통해 공급되는 초기화 전압(Vin)을 구동 박막 트랜지스터(D-TFT)의 드레인 전극(또는 제2 전극)에 공급한다.
제5 스위칭 박막 트랜지스터(T5)는 발광 제어 라인(418)에 공급되는 발광 제어 신호(EM)에 의해 스위칭되어, 제1 전원 라인(402)을 통해 공급되는 제1 전원 전압(VDDEL)을 구동 TFT(DT)의 소스 전극(또는 제1 전극)에 공급한다.
제6 스위칭 박막 트랜지스터(T6)는 발광 제어 라인(418)에 공급되는 발광 제어 신호(EM)에 의해 스위칭되어, 구동 박막 트랜지스터(D-TFT)의 드레인 전극(또는 제2 전극)와 발광 소자(EL)의 애노드 전극을 전기적으로 연결한다.
제7 스위칭 박막 트랜지스터(T7)는 제4 게이트 라인(416)에 공급되는 제4 스캔신호(Scan3[n+1])에 의해 스위칭되어, 리셋 전압 라인(406)을 통해 공급되는 리셋 전압(VAR)을 발광 소자(EL)의 애노드 전극에 공급한다. 제4 게이트 라인(416)은 n+1번째(n은 양의 정수) 화소행에 제3 게이트 신호(Scan3[n+1])를 공급하는 제3 게이트 라인과 동일할 수 있다.
스토리지 커패시터(Cst)는 전원 라인(402)과 구동 박막 트랜지스터(D-TFT)의 게이트 전극 사이에 접속되어 고전위 전원 전압(VDDEL)과, 구동 박막 트랜지스터(D-TFT)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdata+Vth)과의 차전압을 충전하여 구동 박막 트랜지스터(D-TFT)의 구동 전압으로 제공할 수 있다.
구동 박막 트랜지스터(D-TFT)는 스토리지 커패시터(Cst)에 충전된 구동 전압에 따라 제6 스위칭 박막 트랜지스터(T6)를 통해 발광 소자(EL)로 흐르는 전류를 제어함으로써 발광 소자(EL)의 발광 강도를 제어할 수 있다.
발광 소자(EL)는 제6 스위칭 박막 트랜지스터(T6)를 통해 구동 박막 트랜지스터(D-TFT)의 드레인 전극(또는 제2 전극)에 접속되는 애노드와, 제2 전원 전압(VSSEL)을 공급하는 제2 전원 라인(420)과 접속된 캐소드와, 애노드 및 캐소드 사이의 유기 발광층을 포함한다.
일 예로서 본 발명은 구동 박막 트랜지스터(D-TFT)를 산화물 반도체 패턴을 활성층으로 사용하고, 구동 박막 트랜지스터(D-TFT)에 전기적으로 연결된 스위칭 박막 트랜지스터(T3)를 산화물 반도체로 사용하는 것을 일 예로 설명한다. 더불어, 나머지 내부 보상을 위한 스위칭 박막 트랜지스터 중 적어도 하나는 다결정 반도체 패턴을 활성층으로 사용할 수 있다.
그러나 본 발명은 도 4에서 제시하는 일 예에 제한되지 않으며 다양한 구성의 내부 보상 회로에도 적용 가능하다.
--제1 실시예--
이하, 첨부한 도면을 참조하여 본 명세서의 실시예에 대해 상세히 설명한다.
도 5는 본 명세서의 실시예에 따른 표시 장치를 나타내는 도면이다. 도 5는 도 1의 선 I-I'에 따른 단면도이다.
도 1 및 도 5를 참조하면, 본 명세서의 실시예에 따른 표시 장치는 하나의 서브-화소(PX)를 포함할 수 있다. 하나의 서브-화소(PX)는 기판(101)상에 구동소자부(370)와, 구동소자부(370)가 전기적으로 연결되는 발광소자부(380)로 구성된다. 기판(101)은 표시 영역(AA)과 비 표시 영역(NA)을 포함할 수 있다.
구동소자부(370)는 표시 영역(AA)에 배치되는 구동 박막 트랜지스터(360), 스위칭 박막 트랜지스터(340), 및 스토리지 커패시터(350)를 포함할 수 있다. 구동소자부(370)는 하나의 서브 화소를 구동하는 어레이부로 지칭할 수 있다. 발광소자부(380)는 애노드 전극(323)과 캐소드 전극(327) 및 그 사이에 배치되는 발광층(325)을 포함하여 발광을 위한 어레이부를 지칭한다.
구동소자부(370)는 비 표시 영역(NA)에 배치되는 게이트 구동부(103)를 포함할 수 .
도 5에서는 구동소자부(370)의 일 예로서 구동 박막 트랜지스터(360)와 스위칭 박막 트랜지스터(340)와 스토리지 커패시터(350) 및 게이트 구동 부(103)의 구동 회로 박막트랜지스터(330)을 도시하였으나, 이에 한정되지 않는다.
예를 들면, 본 명세서의 일 실시예에서 구동 박막 트랜지스터(360)와 적어도 하나의 스위칭 박막 트랜지스터(340)는 산화물 반도체 물질을 활성층으로 사용한다. 산화물 반도체 물질을 활성층으로 사용하는 박막 트랜지스터는 누설전류 차단 효과가 우수하고 다결정 반도체 물질을 활성층으로 사용하는 박막 트랜지스터에 비해 상대적으로 제조 비용이 저렴하다. 따라서, 소비전력을 감소시키고 또 제조 비용을 낮추기 위해 본 발명의 일 실시예는 산화물 반도체 물질을 사용하여 구동 박막 트랜지스터를 제조하고, 적어도 하나의 스위칭 박막 트랜지스터도 산화물 반도체 물질을 이용하여 제조한다.
하나의 서브 화소를 구성하는 구동소자부(370)에서 전부를 산화물 반도체 물질을 이용하여 박막 트랜지스터를 구성할 수도 있고 일부의 스위칭 박막 트랜지스터를 산화물 반도체 물질을 이용하여 형성할 수도 있다.
그러나, 산화물 반도체 물질을 이용하는 박막 트랜지스터보다 다결정 반도체 물질을 이용하는 박막 트랜지스터는 동작 속도가 빠르고 신뢰성이 우수하여 도 5에 도시된 본 발명의 일 실시예는 스위칭 박막 트랜지스터(340)와 구동 박막 트랜지스터(360)가 산화물 반도체 물질을 이용하여 제조되고, 게이트 구동부(103)의 구동 회로 박막트랜지스터(330)는 다결정 반도체 물질을 이용하여 제조되는 것을 예를 들어 설명한다. 그러나, 도 5에 도시된 실시예에 한정되는 것은 아니다.
기판(101)은 유기막과 무기막이 교대로 적층된 멀티 레이어(multilayer)로 구성될 수 있다. 예를 들어, 기판(101)은 폴리이미드(polyimide)와 같은 유기막과 산화실리콘(SiO2)과 같은 무기막이 서로 교번하면서 적층되어 형성될 수 있다.
기판(101)상에 하부 버퍼층(301)이 형성된다. 하부 버퍼층(301)은 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것으로 산화실리콘(SiO2)막 등을 다층으로 적층하여 사용할 수 있다.
하부 버퍼층(301)위에는 한 번 더 투습으로부터 소자를 보호하기 위해 제2 버퍼층이 더 형성될 수도 있다.
기판(101) 상에는 구동 회로 박막 트랜지스터(330)가 형성된다. 구동 박막 트랜지스터(330)는 다결정 반도체 패턴을 활성층으로 사용할 수 있다. 그러나, 이에 한정하지 않는다. 구동 회로 박막 트랜지스터(330)는 전자 또는 정공이 이동하는 채널을 포함하는 제1 활성층(303)과, 제1 게이트 전극(306)과 제1 소스 전극(317S) 및 제1 드레인 전극(317D)을 포함한다.
제1 활성층(303)은 다결정 반도체 물질로 구성되는 것으로 가운데에 제1 채널 영역(303C)을 구비하고 제1 채널 영역(303C)을 사이에 두고 제1 소스 영역(303S) 및 제1 드레인 영역(303D)이 배치된다.
제1 소스 전극(317S) 및 제1 드레인 전극(317D)은 제5 컨택 홀(CH5) 및 제6 컨택 홀(CH6)을 통해 각각 제1 소스 영역(303S) 및 제1 드레인 영역(303D)에 연결된다. 컨택홀(CH5, CH6)은 제2 층간 절연막(316), 제2 게이트 절연층(313), 상부 버퍼층(310), 제1 층간 절연층(307), 제1 게이트 절연층(302)를 관통하도록 형성된다.
제1 소스 영역(303S) 및 제1 드레인 영역(303D)은 진성의 다결정 반도체 패턴에 5족 또는 3족의 불순물 이온, 예를 들어 인(P)이나 붕소(B)를 소정의 농도로 도핑하여 도체화시킨 영역이다.
제1 채널 영역(303C)은 다결정 반도체 물질이 진성의 상태를 유지하는 것으로 전자나 정공이 이동하는 경로를 제공한다.
구동 회로 박막 트랜지스터(330)는 제1 활성층(303) 중 제1 채널 영역(303C)과 중첩하는 제1 게이트 전극(306)을 포함한다. 제1 게이트 전극(306)과 제1 활성층(303) 사이에 제1 게이트 절연층(302)이 형성될 수 있다.
본 명세서의 일 실시예에서 구동 회로 박막 트랜지스터(330)는 제1 게이트 전극(306)이 제1 활성층(303)의 상부에 위치하는 탑 게이트 방식을 취한다. 그 결과, 제1 게이트 전극 물질로 구성되는 제1 게이트 전극(306)과 함께 제1 커패시터 전극(305)과 제1 하부 게이트 전극(304)을 하나의 마스크 공정을 통해 형성하여 마스크 공정을 줄일 수 있는 효과를 얻을 수 있다.
제1 게이트 전극(306)은 금속물질로 구성된다. 예를 들어 제1 게이트 전극(306)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
제1 게이트 전극(306) 상에는 제1 층간 절연층(307)이 증착된다. 제1 층간 절연층(307)은 질화 실리콘(SiNx)으로 구성될 수 있다. 예를 들면, 질화 실리콘(SiNx)으로 구성되는 제1 층간 절연층(307)은 수소 입자를 포함할 수 있다. 수소 입자는 제1 활성층(303)을 형성하고 그 위에 제1 층간 절연층(307)을 증착한 후 열처리 공정을 진행할 때 제1 층간 절연층(307)에 포함된 수소 입자가 제1 소스 영역(303S) 및 제1 드레인 영역(303D)에 침투하여 다결정 반도체 물질의 전도도를 향상시키고 안정화시키는데 기여한다. 이를 수소화 공정이라 부르기도 하며, 용어에 한정되는 것은 아니다.
구동 회로 박막 트랜지스터(330)는 제1 층간 절연층(307) 위에 상부 버퍼층(310), 제2 게이트 절연층(313) 및 제2 층간 절연층(316)을 차례로 더 포함할 수 있고, 제2 층간 절연층(316) 상에 형성되며 제1 소스 영역(303S) 및 제1 드레인 영역(303D)과 각각 연결되는 제1 소스 전극(317S) 및 제1 드레인 전극(317D)을 포함한다.
상부 버퍼층(310)은 다결정 반도체 물질로 구성되는 제1 활성층(303)과 산화물 반도체 물질로 구성되는 제2 스위칭 박막 트랜지스터(340)의 제2 활성층(312) 및 구동 박막 트랜지스터(360)의 제3 활성층(311)을 이격시키고, 제2 활성층(312) 및 제3 활성층(311)이 형성되는 기반을 제공한다.
제2 층간 절연층(316)은 스위칭 박막 트랜지스터(340)의 상부 게이트 전극(315) 및 구동 박막 트랜지스터(360)의 제3 게이트 전극(314)을 덮는 층간 절연층이다. 제2 층간 절연층(316)은 산화물 반도체 물질로 구성되는 제2 활성층(312) 및 제3 활성층(311) 위에 형성되기 때문에 수소 입자를 포함하지 않는 무기막으로 구성된다.
제1 소스 전극(317S) 및 제1 드레인 전극(317D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
스위칭 박막 트랜지스터(340)은 상부 버퍼층(310) 상에 형성되며 제2 산화물 반도체 패턴으로 구성되는 제2 활성층(312), 제2 활성층(312)을 덮는 제2 게이트 절연층(313), 제2 게이트 절연층(313) 상에 형성되는 상부 게이트 전극(315), 제2 게이트 전극(315)을 덮는 제2 층간 절연층(316), 제2 층간 절연층(316)상에 형성되는 제2 소스 전극(318S) 및 제2 드레인 전극(318D)을 포함한다.
제2 소스 전극(318S) 및 제2 드레인 전극(318D)은 제2 게이트 절연층(313) 및 제2 층간 절연층(316)를 관통하는 제1 컨택 홀(CH1) 및 제2 컨택 홀(CH2)을 통해 각각 제2 소스 영역(312S) 및 제2 드레인 영역(312D)에 연결된다. 컨택홀(CH1, CH2)은 제2 층간 절연막(316), 제2 게이트 절연층(313)을 관통하도록 형성된다. 도 6b는 도 5의 스위칭 박막 트랜지스터(340)와 대비되는 실험예에 따른 스위칭 박막 트랜지스터(340A)의 확대도이다. 스위칭 박막 트랜지스터(340A)는 상부 버퍼층(310)의 하부에 위치하며 활성층(312)과 중첩하는 하부 게이트 전극(333A)을 더 포함할 수 있다. 산화물 반도체 패턴으로 구성되는 활성층(312)의 하부에 하부 게이트 전극(333A)과 같은 금속을 추가로 배치함으로써 수소 침투를 막아 소자 특성을 안정화시킬 수 있다. 예를 들면, 하부 게이트 전극(333A)은 상부 게이트 전극(306)과 동일한 물질로 구성되면서 제1 층간 절연층(307)의 상부 표면에 형성될 수 있다. 상부 게이트 전극(315)과 하부 게이트 전극(333A)은 활성층(312)의 채널 영역(312C)과 동일 폭을 가질 수 있다. 상부 게이트 전극(315)과 하부 게이트 전극(333A)은 컨택홀(CHa)을 통해 전기적으로 연결될 수 있다.
도 6a는 본 명세서의 실시예에 따른 도 5의 스위칭 박막 트랜지스터(340)의 확대도이다.
도 5 및 도 6a에서 제1 하부 게이트 전극(304)와 상부 게이트 전극(315)은 컨택홀(CH7)을 통해 전기적으로 연결되고, 제2 하부 게이트 전극(333)과 상부 게이트 전극(315)은 컨택홀(CH8)을 통해 전기적으로 연결되어 삼중층 게이트를 구성할 수 있다. (I-I'와 직교한 단면에서 전기적으로 연결되어 점선으로 도시화하였다) 스위칭 박막 트랜지스터(340)가 삼중층 게이트 구조를 가짐으로써 제2 활성층(312)의 채널 영역(312C)에 흐르는 전류의 흐름을 더 정밀하게 제어할 수 있고 더 작은 크기로 제작할 수 있어 고해상도의 표시 장치를 구현할 수 있다.
반면, 도 6b에 도시된 이중 게이트 구조의 스위칭 박막 트랜지스터(340A)를 구동할수록 활성층(312)의 소스 영역(312S)에서 채널 영역(312C)을 통해 드레인 영역(312D)으로 전하가 이동하는 방향에서 채널 영역(312C)의 드레인 접합부(DD)에 전하가 몰리게 되는 병목 현상이 발생할 수 있고, 운동 에너지가 큰 과열 전하 (hot carrier)가 생성될 수 있다. 따라서 과도한 전류의 전하가 부도체, 예를 들면, 제2 게이트 절연층(313),상부 버퍼층(310)으로 포집 혹은 박힐 수가 있게 되고, 이로 인해 제2 게이트 절연층(313),상부 버퍼층(310) 계면에 전하가 포집되어 열화가 발생하여 채널 영역(312C)의 드레인 접합부(DD)에 손상이 될 수도 있다. 이는 소자의 신뢰성에 문제를 야기할 수 있다.
이 문제를 해결하기 위하여, 본 명세서의 실시예에 따른 스위칭 박막 트랜지스터(340)는 채널 채널 영역(312C)의 드레인 접합부(DD)의 부도체, 예를 들면, 드레인 접합부(DD)와 제3 방향(Z)으로 중첩하는 하부 절연막의 두께를 증가 시킬 수 있다. 드레인 접합부(DD)의 전계(electric field, E)를 결정하는 E = V/d 에서 d(거리)를 증가시켜 전계(E)를 감소시킴으로써 활성층(312)의 소스 영역(312S)에서 드레인 영역(312D)으로 이동하는 전류를 약하게 조절할 수 있고, 채널 영역(312C) 내부의 전계를 다양하게 조절할 수 있다.
이를 위하여, 도 5 및 도 6a에 도시된 본 명세서의 실시예에 따른 스위칭 박막 트랜지스터(360)에 제1 하부 게이트 전극(304)을 추가로 배치할 수 있다. 상부 게이트 전극(315)의 폭(W3) 및 제1 하부 게이트 전극(304)의 폭(W1) 대비 제2 하부 게이트 전극(333)의 폭(W2)을 작게(좁게) 형성할 수 있다. 상부 게이트 전극(315)의 폭(W3) 및 제1 하부 게이트 전극(304)의 폭(W1) 대비 제2 하부 게이트 전극(333)의 폭(W2)의 차이가 발생하는 영역(W4)은 소스 영역(312S) 보다 드레인 영역(312D)에 근접한 영역일 수 있다.
이에 따라, 도 6b와 같이 하부 게이트 전극(333A)만 적용할 경우의 하부 절연막의 두께(d2)와 대비하여, 도 6a와 같이 제2 하부 게이트 전극(333)과 함께 제1 하부 게이트 전극(304)을 추가로 적용함으로써, 드레인 접합부(DD)의 하부 절연막, 즉 부도체의 두께(d1)를 증가시킬 수 있다. 이에 따라, 드레인 접합부(DD)의 과열 전하를 쿨 다운(cool down)시킴으로써 채널(312C)에서 드레인 접합부(DD)와 상부 버퍼층(310), 제2 게이트 절연층(313)의 손상을 감소 및 개선시킬 수 있다.
도 5 및 도 6a에서 제1 하부 게이트 전극(304)은 제1 게이트 절연층(302) 상에 배치되고, 제2 하부 게이트 전극(333)은 제1 층간 절연층(307) 상에 배치되는 것을 실시예로 도시하였으나, 이에 한정되는 것은 아니다. 본 명세서의 실시예에 따라 복수의 절연층, 복수의 버퍼층에 포함되는 구성 중 적어도 일부가 생략되거나 다른 구성이 추가될 수도 있다. 또한 복수의 절연막 혹은 버퍼층 사이의 제1 하부 게이트 전극(304)과 제2 하부 게이트 전극(333) 간의 위치 관계가 상이할 수도 있다. 신뢰성을 만족하는 범위 내에서 전류, 문턱 전압(Vth), 에스 팩터(S factor)등의 소자 성능을 구현하는 정도에 따라 드레인 접합부(DD)의 하부 절연막의 두께(d1)를 다양화 할 수 있다.
제2 활성층(312)은 산화물 반도체 물질로 구성되며 불순물이 도핑되지 않은 진성의 제2 채널영역(312C)과 불순물이 도핑되어 도체화된 제2 소스 영역(312S) 및 제2 드레인 영역(312D)을 포함한다.
제2 소스 전극(318S) 및 제2 드레인 전극(318D)은 제1 소스 전극(317S) 및 제1 드레인 전극(317D)과 같이 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd,) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 소스 전극(318S) 및 제2 드레인 전극(318D)과 제1 소스 전극(317S) 및 제1 드레인 전극(317D)은 제2 층간 절연층(316) 상에서 동일한 물질로 동시에 형성함으로써 마스크 공정 수를 줄일 수 있다.
구동 박막 트랜지스터(360)는 상부 버퍼층(310) 위에 형성된다.
본 명세서의 일 실시예에서 구동 박막 트랜지스터(360)는 제1 산화물 반도체 패턴으로 구성되는 제3 활성층(311)을 포함한다. 여기서 제1 산화물 반도체 패턴과 제3 활성층(311)은 실질적으로 같은 것으로 동일한 부호를 사용하여 설명한다.
구동 박막 트랜지스터는 고속 동작에 유리한 다결정 반도체 패턴을 활성층으로 사용할 수 있다. 그러나, 다결정 반도체 패턴을 포함하는 구동 박막 트랜지스터는 오프(off)상태에서 누설전류가 발생하여 소비전력이 증가할 수 있다. 이에, 본 명세서의 일 실시예에서 누설전류 발생을 차단하는데 유리한 산화물 반도체 패턴을 활성층(311)으로 사용하는 구동 박막 트랜지스터(360)를 제안한다.
그러나, 산화물 반도체 패턴을 활성층(311)으로 사용하는 박막 트랜지스터의 경우, 산화물 반도체의 물질 특성상 단위 전압 변동 값에 대한 전류 변동 값이 크므로, 정밀한 전류제어가 필요한 저계조 영역에서 불량이 발생할 수 있다. 따라서, 본 명세서의 일 실시예에서는 게이트 전극(314)에 인가되는 전압의 변동 값에 대해 활성층(311)에서 전류의 변동 값이 상대적으로 둔감한 구동 박막 트랜지스터(360)를 제공한다.
도 5를 참조하면, 구동 박막 트랜지스터(360)는 상부 버퍼층(310) 상에 제1 산화물 반도체 패턴으로 구성되는 제3 활성층(311)과, 제3 활성층(311)을 덮는 제2 게이트 절연층(313)과, 제2 게이트 절연층(313) 상에 형성되며 제2 활성층(311)과 제3 방향(Z)으로 중첩하는 제3 게이트 전극(314)과, 제3 게이트 전극(314)을 덮는 제2 층간 절연층(316)과, 제2 층간 절연층(316) 상에 배치되는 제3 소스 전극(319S) 및 제3 드레인 전극(319D)을 포함한다.
제3 소스 전극(319S) 및 제3 드레인 전극(319D)은 제2 게이트 절연층(313) 및 제2 층간 절연층(316)를 관통하는 제3 컨택 홀(CH3) 및 제4 컨택 홀(CH4)을 통해 각각 제3 소스 영역(311S) 및 제3 드레인 영역(311D)에 연결된다.
구동 박막 트랜지스터(360)는 상부 버퍼층(310) 내부에 배치되면서 제3 활성층(311)과 제3 방향(Z)으로 중첩하는 제1 차광층(308)을 더 포함한다.
제1 차광층(308)은 제1 게이트 절연층(302) 상에 배치된다. 제1 게이트 절연층(302) 상에 제1 층간 절연층(307)이 배치된다. 제1 층간 절연층(307) 상에 상부 버퍼층(310)이 형성될 수 있다.
상부 버퍼층(310)은 제1 서브 버퍼층(310a), 제2 서브 버퍼층(310b) 및 제3 서브 버퍼층(310c)이 순차로 적층된 구조일 수 있다.
제1 서브 버퍼층(310a)과 제3 서브 버퍼층(310c)은 산화 실리콘(SiO2)으로 구성될 수 있다.
제1 서브 버퍼층(310a)과 제3 서브 버퍼층(310c)는 수소 입자를 포함하지 않는 산화 실리콘(SiO2)으로 구성됨으로써 수소 입자에 의해 신뢰성이 손상될 수 있는 산화물 반도체 패턴을 활성층으로 사용하는 스위칭 박막 트랜지스터(340) 및 구동 박막 트랜지스터(360)의 기반으로서 기여할 수 있다.
반면, 제2 서브 버퍼층(310b)은 수소 입자에 대한 포집능력이 우수한 질화 실리콘(SiNx)로 구성될 수 있다. 질화 실리콘(SiNx)은 산화 실리콘(SiO2)에 비해 수소 입자에 대한 포집 능력이 우수하다.
예를 들면, 상부 버퍼층(310)의 하부에는 수소 입자를 포함하는 제1 층간 절연층(307)이 위치하는데, 다결정 반도체 패턴을 활성층(303)으로 사용하는 구동 회로 박막 트랜지스터(330)의 수소화 공정 시 발생하는 수소 입자가 상부 버퍼층(310)을 통과하여 상부 버퍼층(310) 위에 위치하는 산화물 반도체 패턴(311, 312)의 신뢰성을 손상시킬 수 있다. 예를 들면, 수소 입자가 산화물 반도체 패턴에 침투하면 산화물 반도체 패턴을 활성층으로 사용하는 박막 트랜지스터들은 그 형성되는 위치에 따라 서로 다른 문턱 전압을 가지게 되거나 채널의 전도도가 달라지는 문제를 야기한다. 예를 들면, 구동 박막 트랜지스터(360)의 경우, 발광소자의 동작에 직접 기여하므로, 신뢰성 확보가 중요하다.
본 명세서의 실시예에서는 제1 차광층(308)을 수소 입자에 대한 포집 능력이 우수한 티타늄(Ti) 물질을 포함하는 금속층으로 구성한다. 예를 들어, 티타늄 단층 또는 몰리브덴(Mo)과 티타늄(Ti)의 복층 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있다. 그러나 이에 한정되지 않고 티타늄(Ti)을 포함하는 다른 금속층도 가능하다.
티타늄(Ti)은 상부 버퍼층(310) 내에 확산하는 수소 입자를 포집하여 수소 입자가 제1 산화물 반도체 패턴(311)에 도달하는 것을 방지한다.
질화 실리콘(SiNx)을 포함하는 제2 서브 버퍼층(310b)은 제1 서브 버퍼층(310a)처럼 표시 영역 전체 면에 증착되는 것이 아니라, 제1 차광층(308)만 선택적으로 덮을 수 있도록 제1 서브 버퍼층(310a)의 상면 일부에만 증착될 수 있다. 제2 서브 버퍼층(310b)은 제1 서브 버퍼층(310a)과 다른 물질, 예를 들면, 질화 실리콘(SiNx) 막으로 형성되기 때문에 표시 영역 전체 면에 증착할 경우 막 들뜸이 발생할 수 있는데, 이를 보완하기 위해 제2 서브 버퍼층(310b)은 그 기능상 필요한 제1 차광층(308)이 형성되는 위치에만 선택적으로 형성한다.
제1 차광층(308)과 제2 서브 버퍼층(310b)은 그 기능상 제1 산화물 반도체 패턴(311)과 중첩하도록 제1 산화물 반도체 패턴(311)의 수직 하방에 형성하는 것이 바람직하다. 또한 제1 차광층(308)과 제2 서브 버퍼층(310)은 제1 산화물 반도체 패턴(310)과 완전히 중첩될 수 있도록 제1 산화물 반도체 패턴(310)보다 더 크게 형성할 수 있다.
구동 박막 트랜지스터(360)의 제3 소스 전극(319S)은 컨택홀을 통해 제1 차광층(308)과 전기적으로 연결될 수 있다. 이 컨택홀은 제2 층간 절연막(316), 제2 게이트 절연층(313), 상부 버퍼층(310), 제1 층간 절연층(307), 제1 게이트 절연층(302)을 관통하도록 형성될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 구동소자부(370)는 스토리지 커패시터(350)를 더 포함한다.
스토리지 커패시터(350)는 데이터 라인을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 발광소자에 제공한다.
스토리지 커패시터(350)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체를 포함한다. 스토리지 커패시터(350)는 제1 게이트 전극(306) 및 차광층(308)과 같은 물질로 동일한 제1 게이트 절연층(302) 상에 배치되는 제1 스토리지 전극(305)과, 상부 버퍼층(310) 증 제2 서브 버퍼층(310b) 상에 배치되는 제2 스토리지 전극(309)을 포함한다.
제1 스토리지 전극(305)과 제2 스토리지 전극(309) 사이에는 제1 층간 절연층(307)과 제1 서브 버퍼층(310a) 및 제2 서브 버퍼층(310b)이 위치한다.
스토리지 커패시터(350) 중 제2 스토리지 전극(309)은 제3 소스 전극(319S)과 컨택홀을 통해 전기적으로 연결될 수 있다. 이 컨택홀은 제2 층간 절연막(316), 제2 게이트 절연층(313), 상부 버퍼층(310)의 제3 서브 버퍼층(310c)을 관통하도록 형성될 수 있다.
이상에서 본 발명의 단위 화소를 구성하는 구동소자부(370)의 구성에 관해 설명하였다. 본 발명의 일 실시예에 의한 구동소자부(370)은 서로 다른 종류의 반도체 물질을 포함하는 다수의 박막 트랜지스터로 구성되기 때문에 다수의 층을 가지고 많의 수의 마스크를 사용하여야 한다. 따라서 본 발명의 일 실시예에서는 사용되는 마스크 수를 가급적 줄일 수 있도록 다수의 층들이 동시에 형성되는 구성을 가짐을 알 수 있다.
예를 들면, 구동 회로 박막 트랜지스터(330)를 구성하는 제1 게이트 전극(306)과, 스위칭 박막 트랜지스터(340)를 구성하는 제1 하부 게이트 전극(340)과, 스토리지 커패시터(350)를 구성하는 제1 스토리지 전극(305)과, 구동 박막 트랜지스터(360)를 구성하는 제1 차광층(308)은 동일한 물질로 동일층 상에 형성된다. 스위칭 박막 트랜지스터(340)를 구성하는 상부 게이트 전극(315)과 구동 박막 트랜지스터(360)를 구성하는 제3 게이트 전극(314)은 동일한 물질로 동일층 상에 형성된다.
구동 회로 박막 트랜지스터(330)를 구성하는 제1 소스 전극(317S) 및 제1 드레인 전극(317D)과, 스위칭 박막 트랜지스터(340)를 구성하는 제2 소스 전극(318S) 및 제2 드레인 전극(318D)과, 구동 박막 트랜지스터(360)를 구성하는 제3 소스 전극(319S) 및 제3 드레인 전극(319D)은 동일한 물질로 동일층 상에 형성된다.
도 5를 참조하면, 구동소자부(370) 위에는 구동소자부(370)의 상단을 평탄화하기 위해 제1 평탄화층(320) 및 제2 평탄화층(322)이 차례로 형성된다. 제1 평탄화층(320) 및 제2 평탄화층(322)은 폴리이미드나 아크릴 수지와 같은 유기막으로 구성될 수 있다.
도 5를 참조하면, 제2 평탄화층(322) 위에는 발광소자부(380)가 형성된다.
구동소자부(370)와 발광소자부(380)는 서로 평탄화층(320,322)에 의해 절연되어 있다.
발광소자부(380)는 애노드 전극으로서 제1 전극(323), 제1 전극(323)과 대응하는 캐소드 전극인이 제2 전극(327) 및 제1 전극(323) 및 제2 전극(327) 사이에 개재되는 발광층(325)을 포함한다. 제1 전극(323)은 각 서브 화소마다 형성된다.
발광소자부(380)는 제1 평탄화층(320) 상에 형성되는 연결전극(321)을 통해 구동소자부(370)와 연결된다. 예를 들면, 발광소자부(380)의 제1 전극(323)과 구동소자부(370)를 구성하는 구동 박막 트랜지스터(360)의 제3 드레인 전극(319D)이 연결전극(321)에 의해 서로 연결된다.
제1 전극(323)은 제2 평탄화층(322)을 관통하는 컨택홀(CH9)을 통해 노출된 연결전극(321)과 접속된다. 또한, 연결전극(321)은 제1 평탄화층(320)을 관통하는 컨택홀(CH10)을 통해 노출된 제3 드레인 전극(319D)과 접속된다.
제1 전극(323)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(323)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다.
발광층(325)은 제1 전극(323) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다.
뱅크층(324)은 각 서브 화소의 제1 전극(323)을 노출시켜서 각 서브 화소의 발광 영역을 정의하는 화소정의막이다. 뱅크층(324)은 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크층(324)은 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함한다. 뱅크층(324) 상에는 스페이서(326)가 더 배치될 수 있다.
캐소드 전극인 제2 전극(327)은 발광층(325)을 사이에 두고 제1 전극(323)과 대향하며 발광층(325)의 상부면 및 측면 상에 형성된다. 제2 전극(327)은 액티브 영역 전체 면에 일체로 형성될 수 있다. 제2 전극(327)은 전면 발광형 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전막으로 이루어질 수 있다.
제2 전극(327) 상에는 수분 침투를 억제하는 봉지부(328)가 더 배치될 수 있다.
봉지부(328)는 차례로 적층되는 제1 무기 봉지층(328a), 제2 유기 봉지층(328b), 및 제3 무기 봉지층(328c)을 포함할 수 있다.
봉지부(328)의 제1 무기 봉지층(328a) 및 제3 무기 봉지층(328c)은 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(328)의 제2 유기 봉지층(328b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
터치 센서층(700)은 제1 터치 전극(TX1), 제1 터치 연결 전극(BE1), 제2 터치 전극, 및 제2 터치 연결 전극(RX1)을 포함할 수 있다.
봉지부(328) 상에 터치 버퍼층(710)이 배치될 수 있다. 터치 버퍼층(710)은 터치 센서층(700)의 제조 공정 시 이용되는 약액(현상액 또는 식각액 등등) 또는 외부로부터의 수분 등이 유기물을 포함하는 발광층(325)으로 침투되는 것을 차단할 수 있다. 또한 터치 버퍼층(710) 상부에 배치되는 다수의 터치 센서 메탈이 외부의 충격으로 단선이 되는 문제를 방지할 수 있으며, 터치 센서층(700)의 구동 시 발생할 수 있는 간섭 신호를 차단할 수 있다.
터치 버퍼층(710)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 또는, 터치 버퍼층(710)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
터치 버퍼층(710) 상에 제1 터치 연결 전극(BE1)이 배치될 수 있다.
예를 들면, 제1 터치 연결 전극(BE1)은 제1 방향(또는 X축 방향)으로 인접하는 제1 터치 전극(TX1)의 사이에 배치될 수 있다. 제1 터치 연결 전극(BE1)은 제1 방향(또는 X축 방향)으로 이격되어 인접하게 배치된 복수의 제1 터치 전극(TX1)을 전기적으로 연결할 수 있으며, 이에 한정되는 것은 아니다.
제1 터치 연결 전극(BE1)은 제2 방향(또는 Y축 방향)으로 인접하는 제2 터치 전극을 연결하는 제2 터치 연결 전극(RX1)과 중첩하도록 배치될 수 있다. 제1 터치 연결 전극(BE1)과 제2 터치 연결 전극(RX1)은 서로 다른 층에 형성되므로, 전기적으로 절연될 수 있다.
터치 버퍼층(710) 및 제1 터치 연결 전극(BE1) 상에 터치 절연층(730)이 배치될 수 있다.
터치 절연층(730)은 제1 터치 전극(TX1)과 제1 터치 연결 전극(BE1)을 전기적으로 연결하기 위하여 홀을 포함할 수 있다.
터치 절연층(730)은 제2 터치 전극 및 제2 터치 연결 전극(RX1)과, 제1 터치 연결 전극(BE1)을 전기적으로 절연시킬 수 있다.
터치 절연층(730)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
터치 절연층(730) 상에 제1 터치 전극(TX1), 제2 터치 전극, 및 제2 터치 연결 전극(RX1)이 배치될 수 있다.
제1 터치 전극(TX1)과 제2 터치 전극은 일정 간격 이격되어 배치될 수 있다. 제1 방향(또는 X축 방향)으로 인접하는 적어도 하나 이상의 제1 터치 전극(TX1)은 서로 이격되어 형성될 수 있다. 제1 방향(또는 X축 방향)으로 인접하는 적어도 하나 이상의 제1 터치 전극(TX1)의 각각은 각각의 제1 터치 전극(TX1) 사이에 배치된 제1 터치 연결 전극(BE1)과 연결될 수 있다. 예를 들면, 각각의 제1 터치 전극(TX1)은 터치 절연층(730)의 홀을 통해 제1 터치 연결 전극(BE1)과 연결될 수 있다.
제2 방향(또는 Y축 방향)으로 인접하는 제2 터치 전극은 제2 터치 연결 전극(RX1)에 의해 연결될 수 있다. 제2 터치 전극 및 제2 터치 연결 전극(RX1)은 동일한 층에 형성될 수 있다. 예를 들면, 제2 터치 연결 전극(RX1)은 제2 터치 전극과 동일한 층에 복수의 제2 터치 전극들 사이에 배치될 수 있다. 제2 터치 연결 전극(RX1)은 제2 터치 전극으로부터 연장되어 형성될 수 있다.
제1 터치 전극(TX1), 제2 터치 전극, 및 제2 터치 연결 전극(RX1)은 동일한 공정으로 형성될 수 있다. 제1 터치 전극(TX1) 및 제2 터치 전극은 메쉬 전극 구조를 가질 수 있다. 제1 터치 연결 전극(BE1) 및 제2 터치 연결 전극(RX1)도 메쉬 전극 구조를 가질 수 있다.
제1 터치 전극(TX1), 제2 터치 전극, 및 제2 터치 연결 전극(RX1) 상에 터치 평탄화층(750)이 배치될 수 있다.
터치 평탄화층(750)은 터치 절연층(730), 제1 터치 전극(TX1), 제2 터치 전극, 및 제2 터치 연결 전극(RX1)을 덮도록 배치될 수 있다.
터치 평탄화층(750)은 BCB (BenzoCycloButene), 아크릴계 수지 (Acryl resin), 에폭시 수지 (Epoxy resin), 페놀 수지 (Phenolic resin), 폴리아미드계 수지 (Polyamide resin), 또는 폴리이미드계 수지 (Polyimide resin)와 같은 유기 절연 물질 중 적어도 하나 이상의 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
터치 구동 회로는 제1 터치 전극(TX1)으로부터 터치 감지 신호를 수신할 수 있다. 또한, 터치 구동 회로는 제2 터치 전극으로부터 터치 구동 신호를 전송할 수 있다. 터치 구동 회로는 복수의 제1 터치 전극(TX1) 및 제2 터치 전극 사이의 상호 정전 용량(mutual capacitance)을 이용하여 사용자의 터치를 감지할 수 있다. 예를 들면, 표시 장치(100)에 터치 동작이 이루어질 경우, 제1 터치 전극(TX1)과 제2 터치 전극 사이에 정전 용량(capacitance) 변화가 발생할 수 있다. 터치 구동 회로는 이러한 정전 용량 변화를 감지하여 터치 좌표를 검출할 수 있다.
도 7은 본 명세서의 일 실시예에 따른 유기발광 표시 장치의 비표시 영역 중 일부를 나타낸 도면이다.
도 7은 도 2의 선 II-II'에 따른 단면의 또 다른 예를 설명하기 위한 도면이다.
도 5 및 도 7을 참조하면, 봉지부(328)의 일 실시예로서 무기층(328a)/유기층(328b)/무기층(328c)의 3층으로 구성되는 것을 개시하였다.
봉지부(328) 위에는 커버 글래스가 배치되어 접착층에 의해 부착될 수 있다. 접착층으로는 부착력이 좋고 내열성 및 내수성이 좋은 물질이라면 어떠한 물질을 사용할 수 있지만, 본 발명에서는 에폭시계 화합물, 아크릴레이트계 화합물 또는 아크릴계 러버과 같은 열경화성 수지를 사용할 수 있다. 그리고, 접착제로서 광경화성 수지를 사용할 수도 있으며, 이 경우 접착층에 자외선과 같은 광을 조사함으로써 접착층 경화시킨다.
접착층은 기판(101) 및 커버글래스를 합착할 뿐만 아니라 표시 장치 내부로 수분이 침투하는 것을 방지하기 위한 봉지제의 역할도 할 수 있다.
커버 글래스는 유기 발광 표시 장치를 봉지하기 위한 봉지캡(encapsulation cap)으로서, PS(Polystyrene)필름, PE(Polyethylene)필름, PEN(Polyethylene Naphthalate)필름 또는 PI(Polyimide)필름 등과 같은 보호필름을 사용할 수 있고 유리를 사용할 수도 있다.
비 표시 영역(NA)은, 도 2에 도시된 바와 같이 표시 영역(AA)의 외곽에 위치할 수 있으며, 그 위에 구동 회로(예: 게이트 구동부 103), 전원 배선 등이 배치될 수 있다. 또한, 비 표시 영역(NA)에는 표시 영역(AA)의 구성에 사용된 물질들이 다른 용도로 배치될 수 있다. 예를 들어, 표시 영역 TFT의 소스/드레인 전극과 동일한 금속(108)이 전원 배선 또는 전극용으로 비 표시 영역(NA)의 VSS/DAM 영역에 배치될 수 있다. 그리고, 유기발광 다이오드의 일 전극(예: 애노드)과 동일한 금속(329)이 배선, 전극용으로 비 표시 영역(NA)에 배치될 수도 있다.
표시 영역(AA)의 유기발광 소자의 상부를 봉지부(328)이 덮는다. 봉지 층은 유리, 금속, 산화 알루미늄(AlOx) 또는 실리콘(Si) 계열 물질로 이루어진 무기막으로 구성되거나, 또는 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 무기막(328a, 328c)은 수분이나 산소의 침투를 차단하는 역할을 하고, 유기막(328b)은 무기막(328a)의 표면을 평탄화하는 역할을 한다.
유기막(328b)은 일정 정도의 흐름성이 있어, 도포 중에 비표시 영역(NA)의 외곽으로 흐를 수 있다. 이에 차단 구조물(댐)(190)이 유기막(328b)이 비 표시 영역(NA)에 퍼지는 것을 제어하도록 배치된다. 도 7에는 차단 구조물(190)이 2개 배치된 것으로 도시되었으나, 차단 구조물(190)은다른 개수로도 배치될 수 있다. 또한, 차단 구조물(190)은 표시 영역(AA)을 둘러싸도록 배치되거나 표시 영역(AA)내에 배치될 수도 있다. 차단 구조물(190)은 적어도 하나 이상의 물질을 사용하여 다층으로 형성될 수 있다. 예를 들면, 차단 구조물(190)은 제1 평탄화층(320), 제2 평탄화층(322), 뱅크층(324) 등을 형성하는데 사용되는 물질을 사용하여 만들어질 수 있다.
비표시 영역(NA)에 배치된 각종 회로와 전극/전선은 게이트 금속과 동일한 물질 및/또는 소스/드레인 금속(108)으로 만들어질 수 있다. 이때, 소스/드레인 금속(108)은 TFT의 소스/드레인 전극과 동일한 물질로 동일 공정에서 형성된다.
예를 들어, 소스/드레인 금속은 전원(예: 저준위 전원(VSS), 고준위 전원(VDD) 등) 배선(108)으로 사용될 수 있다. 이때, 전원 배선(108)은 금속층(329)과 연결되고, 유기발광 다이오드의 캐소드(327)는 소스/드레인 금속(108) 및 금속층(329)과의 연결을 통해 전원을 공급받을 수 있다. 금속층(416)은 전원 배선(108)과 접촉하고, 제1 평탄화층(320), 제2 평탄화층(322)의 최외곽 측벽을 타고 연장되어 제1 평탄화층(320), 제2 평탄화층(322) 상부에서 캐소드(327)와 접촉할 수 있다. 금속층(329)은 유기발광 다이오드의 애노드(323)와 동일한 물질로 동일한 공정에서 형성된 금속층일 수 있다.
도 8a 내지 도 8c와 도 9a 내지 도 9c는 본 명세서의 다른 실시예를 나타낸 도면이다. 도 8a 및 도 8c와 도 9a 및 도 9c는 도 1의 선 I-I'에 따른 단면의 다른 실시예를 나타낸 도면이다.
도 8a 및 도 8b와 도 9a 및 도 9b는 도 5에서 설명한 스위칭 박막 트랜지스터(340)에서 제1 하부 게이트 전극, 제2 하부 게이트 전극과 복수의 절연막, 복수의 버퍼층 간의 위치 관계를 변경하여 구성한 것이다. 해당 구성을 다양하게 하여 신뢰성을 만족하는 범위 내에서 전류, 문턱 전압(Vth), 에스(S) 팩터 등의 소자 성능을 구현하는 정도에 따라 드레인 접합부(DD)의 하부 절연막의 두께를 다양화 할 수 있다. 이에 따라 이하의 설명에서는 도 5와 비교하여 제1 하부 게이트 전극, 제2 하부 게이트 전극과 복수의 절연막, 복수의 버퍼층, 및 이들과 관련된 구성을 제외한 나머지 동일한 구성 및 중복되는 내용에 대해서는 설명을 생략한다.
도 8a 및 도 8b에 도시된 스위칭 박막 트랜지스터(340')에서 제1 하부 게이트 전극(304)은 제1 게이트 절연층(302) 상에 배치되고, 제2 하부 게이트 전극(355)는 상부 버퍼층(310)에 포함되는 복수의 서브 버퍼층(310a, 310b, 310c) 중 제1 서브 버퍼층(310a) 상에 배치될 수 있다.
도 8a 및 도 8b는 도 5와 비교하여 제2 활성층(312)의 채널 영역(312C)에서 제 2 하부 게이트 전극(355)까지의 거리(d4)가 작아 E = v/d에서 d 값이 작아지므로 소스 영역(312S)에서 드레인 영역(312D)에 흐르는 더 많은 전류를 형성할 수 있다. 제2 하부 게이트 전극(355) 하부에 제1 하부 게이트 전극(304)을 추가로 배치한다. 채널 영역(312C)에서 제 2 하부 게이트 전극(355)까지의 거리(d4) 대비 채널 영역(312C)에서 제 1 하부 게이트 전극(304)까지의 거리(d3)는 크다(또는 길다). 상부 게이트 전극(315)의 폭(W3) 및 제1 하부 게이트 전극(304)의 폭(W1) 대비 제2 하부 게이트 전극(355)의 폭(W2)을 작게(좁게) 형성할 수 있다. 상부 게이트 전극(315)의 폭(W3) 및 제1 하부 게이트 전극(304)의 폭(W1) 대비 제2 하부 게이트 전극(355)의 폭(W2)의 차이가 발생하는 영역(W4)은 소스 영역(312S) 보다 드레인 영역(312D)에 근접한 영역일 수 있다. 따라서, 드레인 접합부(DD)에 모인 전하를 감소시켜 드레인 접합부(DD)의 열화를 개선할 수 있다.
도 9a 및 도 9b에 도시된 스위칭 박막 트랜지스터(340”)에서 제1 하부 게이트 전극(375)은 제1 층간 절연층(307) 상에 배치되고, 제2 하부 게이트 전극(377)은 상부 버퍼층(310)에 포함되는 복수의 서브 버퍼층(310a, 310b, 310c) 중 제1 서브 버퍼층(310a) 상에 배치될 수 있다.
도 9a 및 도 9b는 도 5와 비교하여 제2 활성층(312)의 채널 영역(312C)에서 제 2 하부 게이트 전극(377)까지의 거리(d6)가 작아 E = v/d에서 d 값이 작아지므로 소스 영역(312S)에서 드레인 영역(312D)에 흐르는 더 많은 전류를 형성할 수 있다. 제2 하부 게이트 전극(377) 하부에 제1 하부 게이트 전극(375)을 추가로 배치한다. 채널 영역(312C)에서 제 2 하부 게이트 전극(377)까지의 거리(d6) 대비 채널 영역(312C) 에서 제 1 하부 게이트 전극(375)까지의 거리(d5)는 크다(길다). 상부 게이트 전극(315)의 폭(W3) 및 제1 하부 게이트 전극(375)의 폭(W1) 대비 제2 하부 게이트 전극(377)의 폭(W2)을 작게(좁게) 형성할 수 있다. 상부 게이트 전극(315)의 폭(W3) 및 제1 하부 게이트 전극(375)의 폭(W1) 대비 제2 하부 게이트 전극(377)의 폭(W2)의 차이가 발생하는 영역(W4)은 소스 영역(312S) 보다 드레인 영역(312D)에 근접한 영역일 수 있다. 따라서, 드레인 접합부(DD)에 모인 전하를 감소시켜 드레인 접합부(DD)의 열화를 개선할 수 있다.
본 명세서의 실시예에 따라 복수의 절연층, 복수의 버퍼층에 포함되는 구성 중 적어도 일부가 생략되거나 다른 구성이 추가될 수도 있다. 또한 복수의 절연막 혹은 버퍼층 사이의 제1 하부 게이트 전극과 제2 하부 게이트 전극 간의 위치 관계가 상이할 수도 있다.
예를 들어, 도 8c 및 도 9c는 본 명세서의 다른 실시예를 나타낸 도면이다. 도 8c는 도 1의 선 I-I'에 따른 단면도이다.
도 8c, 9c는 도 5, 도 8a 및 9a와 비교하여 제1 하부 게이트 전극, 제2 하부 게이트 전극과 복수의 절연막, 복수의 버퍼층, 및 이들과 관련된 구성을 제외한 나머지 동일한 구성 및 중복되는 내용에 대해서는 설명을 생략한다.
도 8c에서 제2 하부 게이트 전극(355)은 제 2 스토리지 전극(309)과 동일층, 예를 들어, 제2 서브 버퍼층(310b) 상에 배치할 수 있다. 동일 마스크를 사용하여 동일 전극을 사용하기 때문에, 하나의 마스크 공정을 통해 형성하여 마스크 공정 및 비용을 줄일 수 있는 효과를 얻을 수 있다.
마찬가지로, 도 9c에서 제2 하부 게이트 전극(377)은 제 2 스토리지 전극(309)과 동일층, 예를 들어, 제2 서브 버퍼층(310b)에 배치할 수 있다. 동일 마스크를 사용하여 동일 전극을 사용하기 때문에, 하나의 마스크 공정을 통해 형성하여 마스크 공정 및 비용을 줄일 수 있는 효과를 얻을 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터 및 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 반도체층, 반도체층과 중첩되는 상부 게이트 전극, 반도체층과 상기 상부 게이트 전극 사이에 배치되는 상부 절연층, 반도체층과 중첩되는 제1 하부 게이트 전극, 반도체층과 제1 하부 게이트 전극 사이에 배치되며, 반도체층과 중첩되며, 상부 게이트 전극보다 작은 폭을 갖는 제2 하부 게이트 전극, 제1 하부 게이트 전극과 제2 하부 게이트 전극 사이에 배치되는 제1 하부 절연층 및 제2 하부 게이트 전극과 반도체층 사이에 배치되는 제2 하부 절연층을 포함할 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 상부 게이트 전극 상에 배치되는 층간 절연층, 층간 절연층 상에 배치되고, 층간 절연층 및 상기 상부 게이트 절연층을 관통하는 제1 컨택홀을 통해 반도체 패턴의 소스 영역과 연결되는 소스 전극 및 층간 절연층 상에 배치되고, 층간 절연층 및 상기 상부 게이트 절연층을 관통하는 제2 컨택홀을 통해 반도체 패턴의 드레인 영역과 연결되는 드레인 전극을 더 포함할 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 상기 상부 게이트 전극과 제2 하부 게이트 전극의 폭이 차이가 발생하는 영역은 소스 영역보다 드레인 영역에 가까울 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 제2 하부 게이트 전극과 반도체층의 채널 영역과의 중첩 폭은, 제1 하부 게이트 전극과 상기 반도체층의 채널 영역과의 중첩 폭보다 작을 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 제2 하부 게이트 전극과 제1 하부 게이트 전극의 폭이 차이가 발생하는 영역은 소스 영역 보다 상기 드레인 영역에 가까울 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 제2 하부 게이트 전극과 상기 반도체층 사이의 거리는, 상기 제1 하부 게이트 전극과 반도체층 사이의 거리보다 가까울 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 트랜지스터는 산화물 반도체층을 포함할 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 제1 하부 절연층은 복수의 절연층 중 적어도 한 개의 절연층을 포함할 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 제2 하부 절연층은 복수의 절연층 중 적어도 한 개의 절연층을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 박막 트랜지스터를 포함하는 복수의 화소를 포함하고, 박막 트랜지스터는 반도체층, 반도체층과 절연되며 중첩되는 상부 게이트 전극, 반도체층과 절연되며 중첩되는 제1 게이트 하부 전극 및 반도체층과 상기 제1 게이트 하부 전극 사이에 배치되고 반도체층과 절연되며 중첩되는 제2 게이트 하부 전극을 포함하고, 반도체층의 채널 영역과 제2 하부 게이트 전극 사이의 중첩 폭은, 반도체층의 채널 영역과 상부 게이트 전극 사이의 중첩 폭보다 작을 수 있다.
본 명세서의 실시예에 따른 표시 장치는 박막 트랜지스터의 상부 게이트 전극 상에 배치되는 층간 절연층, 상부 게이트 전극 하부에 배치되는 상부 게이트 절연층, 층간 절연층 상에 배치되고, 상기 층간 절연층 및 상부 게이트 절연층을 관통하는 제1 컨택홀을 통해 반도체 패턴의 소스 영역과 연결되는 소스 전극 및 층간 절연층 상에 배치되고, 층간 절연층 및 상부 게이트 절연층을 관통하는 제2 컨택홀을 통해 반도체 층의 드레인 영역과 연결되는 드레인 전극을 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 상부 게이트 전극과 제2 하부 게이트 전극의 폭이 차이가 발생하는 영역은 소스 영역보다 드레인 영역에 가까울 수 있다.
본 명세서의 실시예에 따른 표시 장치는 제2 하부 게이트 전극의 폭은, 상기 제1 하부 게이트 전극의 폭보다 작을 수 있다.
본 명세서의 실시예에 따른 표시 장치는 제2 하부 게이트 전극과 제1 하부 게이트 전극의 폭이 차이가 발생하는 영역은 상기 소스 영역보다 드레인 영역에 가까울 수 있다.
본 명세서의 실시예에 따른 표시 장치는 제2 하부 게이트 전극과 상기 반도체층 사이의 거리는, 제1 하부 게이트 전극과 반도체층 사이의 거리보다 가까울 수 있다.
본 명세서의 실시예에 따른 표시 장치는 트랜지스터는 산화물 반도체층을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 표시 영역 및 표시 영역 주변에 있는 비 표시 영역을 포함하는 기판, 기판 상에 배치되는 복수의 화소는 제1 트랜지스터 및 제2 트랜지스터 및 제1 트랜지스터 및 제2 트랜지스터 상에 배치된 발광 소자를 포함하고, 제1 트랜지스터는,상부 버퍼층 상에 배치되는 제1 반도체층, 제1 반도체층과 상부 게이트 절연층을 사이에 두고 중첩되는 상부 게이트 전극, 복수의 서브 버퍼층을 포함하는 상부 버퍼층 중 적어도 하나를 사이에 두고 반도체층과 중첩되며, 상부 게이트 전극의 폭보다 작은 폭을 갖는 제2 하부 게이트 전극, 반도체층과 상기 상부 버퍼층 및 제1 층간 절연층 중 적어도 하나를 사이에 두고 중첩되는 제1 하부 게이트 전극, 상부 게이트 전극을 덮는 제2 층간 절연층, 제1 하부 게이트 전극 하부에 배치되는 하부 게이트 절연층 및
제2 층간 절연층 상에 배치되며, 제2 층간 절연층 및 상기 상부 게이트 절연층을 관통하는 제1 및 제2 컨택홀 각각을 통해 반도체층과 연결된 소스 전극 및 드레인 전극을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치의 제2 트랜지스터는 상부 버퍼층 상에 배치되는 제2 반도체층, 상부 게이트 절연층을 사이에 두고 상기 제2 반도체층과 중첩하는 제2 게이트 전극, 제2 층간 절연층 상에 배치되며, 상기 제2 층간 절연층 및 상기 제2 게이트 절연층을 관통하는 제3 및 제4 컨택홀 각각을 통해 상기 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치의 상부 버퍼층은 제1 반도체 패턴 아래에 배치되는 제3 서브 버퍼층과, 제3 서브 버퍼층 아래에 배치되는 제2 서브 버퍼층 및 제2 서브 버퍼층 아래에 배치되는 제1 서브 버퍼층을 포함할 수 있다. .
본 명세서의 실시예에 따른 표시 장치는 기판의 비 표시 영역에 배치되는 게이트 구동 회로를 더 포함하고, 게이트 구동 회로에 포함된 복수의 박막 트랜지스터 각각은, 상기 기판 상에 배치되는 다결정 반도체층, 하부게이트 절연층을 사이에 두고 상기 다결정 반도체층과 중첩하는 제3 게이트 전극, 제3 게이트 전극 상에 배치되는 제1 층간 절연층, 제1 층간 절연층 상에 적층되는상기 상부 버퍼층, 상부 게이트 절연층, 및 제2 층간 절연층 및 제2 층간 절연층, 상부 게이트 절연층, 상부 버퍼층, 제1 층간 절연층, 및 하부 게이트 절연층을 관통하는 제5 및 제6 컨택홀 각각을 통해 상기 다결정 반도체층과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치의 상기 하부하부 게이트전극은 상기 제1 게이트 절연층 상에 배치되고, 상기 제2 하부 게이트 전극은 제1 층간 절연층 상에 배치되고, 제1 반도체층과 제2 하부 게이트 전극 사이에 상부 버퍼층이 배치되고, 제2 하부 게이트 전극과 제1 하부 게이트 전극 사이에 제1 층간 절연층이 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치의 제1 하부 게이트전극은 상부 게이트 절연층 상에 배치되고, 상기 제2 하부 게이트전극은 상기 상부 버퍼층에 포함되는 복수의 서브 버퍼층 중 제1 서브 버퍼층 상에 배치되고, 제1 반도페층과 제2 하부 게이트 전극 사이에 복수의 서브 버퍼층 중 제2 및 제3 서브 버퍼층이 배치되고, 제2 하부 게이트 전극과 제1 하부 게이트 전극 사이에 제1 서브 버퍼층과 제1 층간 절연층이 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치의 제1 하부 게이트전극은 상기 제1 층간 절연층 상에 배치되고, 제2 하부 게이트전극은 상부 버퍼층에 포함되는 복수의 서브 버퍼층 중 제1 서브 버퍼층 상에 배치되고, 제1 반도체 층과 제2 하부 게이트 전극 사이에 상부 버퍼층 중 적어도 어느 하나가 배치되고, 제2 하부 게이트 전극과 제1 하부 게이트 전극 사이에 상부 버퍼층 중 적어도 어느 하나가 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치의 제1 하부 게이트전극은 상기 제1 층간 절연층 상에 배치되고, 제2 하부 게이트전극은 상부 버퍼층에 포함되는 복수의 서브 버퍼층 중 제1 서브 버퍼층 상에 배치되고, 제1 반도체 층과 제2 하부 게이트 전극 사이에 상부 버퍼층 중 제2 및 제3 서브 버퍼층이 배치되고, 제2 하부 게이트 전극과 제1 하부 게이트 전극 사이에 제1 서브 버퍼층이 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치의 제1 하부 게이트 전극은 상기 하부 게이트 절연층 상에 배치되고, 제2 하부 게이트 전극은 상기 상부 버퍼층에 포함되는 상기 복수의 서브 버퍼층 중 제2 서브 버퍼층 상에 배치되고, 제1 반도체층과 상기 제2 하부 게이트 전극 사이에 상기 복수의 서브 버퍼층 중 제3 서브 버퍼층이 배치되고, 제2 하부 게이트 전극과 상기 제1 하부 게이트 전극 사이에 상기 제2 및 제1 서브 버퍼층과 상기 제1 층간 절연층이 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치의 제1 하부 게이트 전극은 상기 제1 층간 절연층 상에 배치되고, 제2 하부 게이트 전극은 상기 상부 버퍼층에 포함되는 복수의 서브 버퍼층 중 제2 서브 버퍼층 상에 배치되고, 제1 반도체층과 상기 제2 하부 게이트 전극 사이에 상기 상부 버퍼층 중 제3 서브 버퍼층이 배치되고, 제2 하부 게이트 전극과 상기 제1 하부 게이트 전극 사이에 상기 제2 및 제1 서브 버퍼층이 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치의 기판의 비 표시 영역에 배치되는 전원 배선, 기판의 비 표시 영역에 배치되는 차단 구조물 및
상기 기판의 비 표시 영역에 배치되는 게이트 구동 회로를 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 기판 상에서 복수의 화소를 덮는 봉지부, 봉지부 상에 배치되는 터치 센서층 및 봉지부와 터치 센서층 사이에 배치되는 터치 버퍼층을 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치의 터치 센서층은 제1 터치 연결 전극, 상기 제1 터치 연결 전극 상에 배치된 터치 절연층, 및 상기 터치 절연층 상에 배치된 제1 터치 전극 및 제2 터치 전극을 포함할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 또는 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치, 101: 기판, 110: 표시 패널
370: 구동 소자부, 380: 발광 소자부, 328: 봉지부
330: 구동 회로 박막 트랜지스터
340, 340', 340”: 스위칭 박막 트랜지스터
350: 스토리지 커패시터
360: 구동 박막 트랜지스터
301: 하부 버퍼층 302: 제1 게이트 절연층
303: 제1 활성층
303S: 제1 소스 영역, 303C: 제1 채널 영역, 303D: 제1 드레인 영역
304, 375: 제1 하부 게이트 전극, 333, 377: 제2 하부 게이트 전극
305: 제1 스토리지 전극 309: 제2 스토리지 전극
312: 제2 활성층
312S: 제2 소스 영역, 312C: 제2 채널 영역, 312D: 제2 드레인 영역
315: 제2 게이트 전극
318S: 제2 소스 전극, 318D: 제2 드레인 전극
310: 상부 버퍼층
310a: 제1 서브 버퍼층, 310b: 제2 서브 버퍼층
310c: 제3 서브 버퍼층
311: 제3 활성층
311S: 제3 소스 영역, 311C: 제3 채널 영역, 311D: 제3 드레인 영역
314: 제3 게이트 전극
319S: 제3 소스 전극, 319D: 제3 드레인 전극
320: 제1 평탄화층, 322: 제2 평탄화층
321: 연결전극
323: 애노드 전극(제1 전극), 327: 캐소드 전극(제2 전극)
324: 뱅크층, 325: 발광층, 326: 스페이서

Claims (28)

  1. 반도체층;
    상기 반도체층과 중첩되는 상부 게이트 전극;
    상기 반도체층과 상기 상부 게이트 전극 사이에 배치되는 상부 절연층;
    상기 반도체층과 중첩되는 제1 하부 게이트 전극;
    상기 반도체층과 상기 제1 하부 게이트 전극 사이에 배치되며, 상기 반도체층과 중첩되며, 상기 상부 게이트 전극보다 작은 폭을 갖는 제2 하부 게이트 전극;
    상기 제1 하부 게이트 전극과 상기 제2 하부 게이트 전극 사이에 배치되는 제1 하부 절연층; 및
    상기 제2 하부 게이트 전극과 상기 반도체층 사이에 배치되는 제2 하부 절연층을 포함하는 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 상부 게이트 전극 상에 배치되는 층간 절연층;
    상기 층간 절연층 상에 배치되고, 상기 층간 절연층 및 상기 상부 게이트 절연층을 관통하는 제1 컨택홀을 통해 상기 반도체 패턴의 소스 영역과 연결되는 소스 전극; 및
    상기 층간 절연층 상에 배치되고, 상기 층간 절연층 및 상기 상부 게이트 절연층을 관통하는 제2 컨택홀을 통해 상기 반도체 패턴의 드레인 영역과 연결되는 드레인 전극을 더 포함하는, 박막 트랜지스터.
  3. 제2 항에 있어서,
    상기 상부 게이트 전극과 제2 하부 게이트 전극의 폭이 차이가 발생하는 영역은 상기 소스 영역보다 상기 드레인 영역에 가까운, 박막 트랜지스터.
  4. 제2 항에 있어서,
    상기 제2 하부 게이트 전극과 상기 반도체층의 채널 영역과의 중첩 폭은, 상기 제1 하부 게이트 전극과 상기 반도체층의 채널 영역과의 중첩 폭보다 작은, 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 제2 하부 게이트 전극과 제1 하부 게이트 전극의 폭이 차이가 발생하는 영역은 상기 소스 영역 보다 상기 드레인 영역에 가까운, 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 제2 하부 게이트 전극과 상기 반도체층 사이의 거리는, 상기 제1 하부 게이트 전극과 상기 반도체층 사이의 거리보다 가까운, 박막 트랜지스터.
  7. 제1 항에 있어서,
    상기 트랜지스터는 산화물 반도체층을 포함하는, 박막 트랜지스터.
  8. 제1 항에 있어서,
    상기 제1 하부 절연층은 복수의 절연층 중 적어도 한 개의 절연층을 포함하는, 박막 트랜지스터.
  9. 제1 항에 있어서,
    상기 제2 하부 절연층은 복수의 절연층 중 적어도 한 개의 절연층을 포함하는, 박막 트랜지스터.
  10. 박막 트랜지스터를 포함하는 복수의 화소를 포함하고,
    상기 박막 트랜지스터는
    반도체층;
    상기 반도체층과 절연되며 중첩되는 상부 게이트 전극;
    상기 반도체층과 절연되며 중첩되는 제1 게이트 하부 전극; 및
    상기 반도체층과 상기 제1 게이트 하부 전극 사이에 배치되고 상기 반도체층과 절연되며 중첩되는 제2 게이트 하부 전극을 포함하고,
    상기 반도체층의 채널 영역과 상기 제2 하부 게이트 전극 사이의 중첩 폭은, 상기 반도체층의 채널 영역과 상기 상부 게이트 전극 사이의 중첩 폭보다 작은, 표시 장치.
  11. 제10 항에 있어서,
    상기 박막 트랜지스터는
    상기 상부 게이트 전극 상에 배치되는 층간 절연층;
    상기 상부 게이트 전극 하부에 배치되는 상부 게이트 절연층;
    상기 층간 절연층 상에 배치되고, 상기 층간 절연층 및 상기 상부 게이트 절연층을 관통하는 제1 컨택홀을 통해 상기 반도체 패턴의 소스 영역과 연결되는 소스 전극; 및
    상기 층간 절연층 상에 배치되고, 상기 층간 절연층 및 상기 상부 게이트 절연층을 관통하는 제2 컨택홀을 통해 상기 반도체 패턴의 드레인 영역과 연결되는 드레인 전극을 더 포함하는, 표시 장치.
  12. 제10 항에 있어서,
    상기 상부 게이트 전극과 제2 하부 게이트 전극의 폭이 차이가 발생하는 영역은 상기 소스 영역보다 상기 드레인 영역에 가까운, 표시 장치.
  13. 제11 항에 있어서,
    상기 제2 하부 게이트 전극의 폭은, 상기 제1 하부 게이트 전극의 폭보다 작은, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 하부 게이트 전극과 제1 하부 게이트 전극의 폭이 차이가 발생하는 영역은 상기 소스 영역보다 상기 드레인 영역에 가까운, 표시 장치.
  15. 제10 항에 있어서,
    상기 제2 하부 게이트 전극과 상기 반도체층 사이의 거리는, 상기 제1 하부 게이트 전극과 상기 반도체층 사이의 거리보다 가까운, 표시 장치.
  16. 제10 항에 있어서,
    상기 트랜지스터는 산화물 반도체층을 포함하는, 표시 장치.
  17. 표시 영역 및 표시 영역 주변에 있는 비 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되는 복수의 화소는 제1 트랜지스터 및 제2 트랜지스터와, 상기 제1 트랜지스터 및 제2 트랜지스터 상에 배치된 발광 소자를 포함하고,
    상기 제1 트랜지스터는,
    상부 버퍼층 상에 배치되는 제1 반도체층; 상기 제1 반도체층과 상부 게이트 절연층을 사이에 두고 중첩되는 상부 게이트 전극;
    복수의 서브 버퍼층을 포함하는 상기 상부 버퍼층 중 적어도 하나를 사이에 두고 상기 반도체층과 중첩되며, 상기 상부 게이트 전극의 폭보다 작은 폭을 갖는 제2 하부 게이트 전극;
    상기 반도체층과 상기 상부 버퍼층 및 제1 층간 절연층 중 적어도 하나를 사이에 두고 중첩되는 제1 하부 게이트 전극;
    상기 상부 게이트 전극을 덮는 제2 층간 절연층;
    상기 제1 하부 게이트 전극 하부에 배치되는 하부 게이트 절연층; 및
    상기 제2 층간 절연층 상에 배치되며, 상기 제2 층간 절연층 및 상기 상부 게이트 절연층을 관통하는 제1 및 제2 컨택홀 각각을 통해 상기 반도체층과 연결된 소스 전극 및 드레인 전극을 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 트랜지스터는,
    상기 상부 버퍼층 상에 배치되는 제2 반도체층;
    상기 상부 게이트 절연층을 사이에 두고 상기 제2 반도체층과 중첩하는 제2 게이트 전극;
    상기 제2 층간 절연층 상에 배치되며, 상기 제2 층간 절연층 및 상기 제2 게이트 절연층을 관통하는 제3 및 제4 컨택홀 각각을 통해 상기 제2 반도체층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는, 표시 장치.
  19. 제17 항에 있어서,
    상기 상부 버퍼층은 상기 제1 반도체층아래에 배치되는 제3 서브 버퍼층과, 상기 제3 서브 버퍼층 아래에 배치되는 제2 서브 버퍼층, 및 상기 제2 서브 버퍼층 아래에 배치되는 제1 서브 버퍼층을 포함하는, 표시 장치.
  20. 제17 항에 있어서,
    상기 기판의 비 표시 영역에 배치되는 게이트 구동 회로를 더 포함하고,
    상기 게이트 구동 회로에 포함된 복수의 박막 트랜지스터 각각은, 상기 기판 상에 배치되는 다결정 반도체층;
    상기 하부 게이트 절연층을 사이에 두고 상기 다결정 반도체층과 중첩하는 제3 게이트 전극;
    상기 제3 게이트 전극 상에 배치되는 상기 제1 층간 절연층;
    상기 제1 층간 절연층 상에 적층되는 상기 상부 버퍼층, 상기 상부 게이트 절연층, 및 상기 제2 층간 절연층; 및
    상기 제2 층간 절연층, 상기 상부 게이트 절연층, 상기 상부 버퍼층, 상기 제1 층간 절연층, 및 상기 하부 게이트 절연층을 관통하는 제5 및 제6 컨택홀 각각을 통해 상기 다결정 반도체층과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는, 표시 장치.
  21. 제17 항에 있어서,
    상기 제1 하부 게이트 전극은 상기 하부 게이트 절연층 상에 배치되고,
    상기 제2 하부 게이트 전극은 상기 제1 층간 절연층 상에 배치되고,
    상기 제1 반도체층과 상기 제2 하부 게이트 전극 사이에 상기 상부 버퍼층이 배치되고,
    상기 제2 하부 게이트 전극과 상기 제1 하부 게이트 전극 사이에 상기 제1 층간 절연층이 배치되는, 표시 장치.
  22. 제17 항에 있어서,
    상기 제1 하부 게이트 전극은 상기 하부 게이트 절연층 상에 배치되고,
    상기 제2 하부 게이트 전극은 상기 상부 버퍼층에 포함되는 상기 복수의 서브 버퍼층 중 제1 서브 버퍼층 상에 배치되고,
    상기 제1 반도체층과 상기 제2 하부 게이트 전극 사이에 상기 복수의 서브 버퍼층 중 적어도 하나가 배치되고,
    상기 제2 하부 게이트 전극과 상기 제1 하부 게이트 전극 사이에 상기 복수의 서브 버퍼층 중 적어도 하나와 상기 제1 층간 절연층이 배치되는, 표시 장치.
  23. 제17 항에 있어서,
    상기 제1 하부 게이트 전극은 상기 하부 게이트 절연층 상에 배치되고,
    상기 제2 하부 게이트 전극은 상기 상부 버퍼층에 포함되는 상기 복수의 서브 버퍼층 중 제2 서브 버퍼층 상에 배치되고,
    상기 제1 반도체층과 상기 제2 하부 게이트 전극 사이에 상기 복수의 서브 버퍼층 중 제3 서브 버퍼층이 배치되고,
    상기 제2 하부 게이트 전극과 상기 제1 하부 게이트 전극 사이에 상기 제2 및 제1 서브 버퍼층과 상기 제1 층간 절연층이 배치되는, 표시 장치.
  24. 제17 항에 있어서,
    상기 제1 하부 게이트 전극은 상기 제1 층간 절연층 상에 배치되고,
    상기 제2 하부 게이트 전극은 상기 상부 버퍼층에 포함되는 복수의 서브 버퍼층 중 제1 서브 버퍼층 상에 배치되고,
    상기 제1 반도체층과 상기 제2 하부 게이트 전극 사이에 상기 상부 버퍼층 중 제2 및 제3 서브 버퍼층이 배치되고,
    상기 제2 하부 게이트 전극과 상기 제1 하부 게이트 전극 사이에 상기 제1 서브 버퍼층이 배치되는, 표시 장치.
  25. 제17 항에 있어서,
    상기 제1 하부 게이트 전극은 상기 제1 층간 절연층 상에 배치되고,
    상기 제2 하부 게이트 전극은 상기 상부 버퍼층에 포함되는 복수의 서브 버퍼층 중 제2 서브 버퍼층 상에 배치되고,
    상기 제1 반도체층과 상기 제2 하부 게이트 전극 사이에 상기 상부 버퍼층 중 제3 서브 버퍼층이 배치되고,
    상기 제2 하부 게이트 전극과 상기 제1 하부 게이트 전극 사이에 상기 제2 및 제1 서브 버퍼층이 배치되는, 표시 장치.
  26. 제17 항에 있어서,
    상기 기판의 비 표시 영역에 배치되는 전원 배선;
    상기 기판의 비 표시 영역에 배치되는 차단 구조물; 및
    상기 기판의 비 표시 영역에 배치되는 게이트 구동 회로를 더 포함하는, 표시 장치.
  27. 제17 항에 있어서,
    상기 기판 상에서 상기 복수의 화소를 덮는 봉지부;
    상기 봉지부 상에 배치되는 터치 센서층; 및
    상기 봉지부와 상기 터치 센서층 사이에 배치되는 터치 버퍼층을 더 포함하는, 표시 장치.
  28. 제 27항에 있어서,
    상기 터치 센서층은 제1 터치 연결 전극, 상기 제1 터치 연결 전극 상에 배치된 터치 절연층, 및 상기 터치 절연층 상에 배치된 제1 터치 전극 및 제2 터치 전극을 포함하는, 표시 장치.
KR1020220080462A 2022-06-30 2022-06-30 박막 트랜지스터 및 이를 포함하는 표시 장치 KR20240003244A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220080462A KR20240003244A (ko) 2022-06-30 2022-06-30 박막 트랜지스터 및 이를 포함하는 표시 장치
US18/211,757 US20240008309A1 (en) 2022-06-30 2023-06-20 Thin film transistor and display apparatus including the same
CN202310733696.8A CN117334730A (zh) 2022-06-30 2023-06-20 薄膜晶体管和包括该薄膜晶体管的显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220080462A KR20240003244A (ko) 2022-06-30 2022-06-30 박막 트랜지스터 및 이를 포함하는 표시 장치

Publications (1)

Publication Number Publication Date
KR20240003244A true KR20240003244A (ko) 2024-01-08

Family

ID=89289103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220080462A KR20240003244A (ko) 2022-06-30 2022-06-30 박막 트랜지스터 및 이를 포함하는 표시 장치

Country Status (3)

Country Link
US (1) US20240008309A1 (ko)
KR (1) KR20240003244A (ko)
CN (1) CN117334730A (ko)

Also Published As

Publication number Publication date
US20240008309A1 (en) 2024-01-04
CN117334730A (zh) 2024-01-02

Similar Documents

Publication Publication Date Title
US11093064B2 (en) Touch panel display
CN110391277B (zh) 具有触摸传感器的有机发光显示装置
US20240090266A1 (en) Display Device
CN110400823B (zh) 具有触摸传感器的有机发光显示设备
KR20180124326A (ko) 표시 장치
KR20180076689A (ko) 표시 장치
KR20160127873A (ko) 표시 장치
CN112860137B (zh) 触摸显示装置
KR20210086245A (ko) 터치 센서를 포함하는 유기 발광 다이오드 표시 장치 및 그 제조 방법
JP2022013773A (ja) 表示装置
JP2023035999A (ja) 有機発光表示装置
JP2023177282A (ja) 薄膜トランジスタ、及びこれを含む表示装置
KR20210083841A (ko) 터치 디스플레이 장치
KR20240003244A (ko) 박막 트랜지스터 및 이를 포함하는 표시 장치
US20230337470A1 (en) Display apparatus
KR20240002841A (ko) 표시 장치
KR20240002838A (ko) 표시 장치
KR20240002840A (ko) 표시 장치
KR20240003301A (ko) 유기 발광 표시 장치
US11930688B2 (en) Display device for blocking penetration of moisture into interior while extending cathode electrode
US20230185400A1 (en) Touch display device
WO2024080620A1 (ko) 발광 표시 장치 및 그의 제조 방법
KR20240002740A (ko) 유기 발광 표시 장치
KR20240057845A (ko) 표시 장치
KR20240030618A (ko) 표시장치