KR20240033729A - 전자 장치 - Google Patents

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KR20240033729A
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신동희
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Abstract

본 발명의 전자 장치는 일 방향을 따라 배열된 제1 베이스 영역, 벤딩 영역, 제2 베이스 영역, 및 패드 영역을 포함하는 베이스 기판; 상기 제1 베이스 영역 상에 배치되고, 각각이 트랜지스터 및 발광 소자를 포함하는 화소들; 상기 발광 소자를 커버하고, 상기 벤딩 영역 및 상기 제2 베이스 영역과 이격되어 배치된 봉지층; 상기 봉지층 상에 배치되는 감지 전극들; 상기 감지 전극들에 각각 전기적으로 연결된 감지 라인들; 및 상기 발광 소자와 동일 층 상에 배치되고 상기 제1 베이스 영역으로부터 상기 제2 베이스 영역을 향해 연장된 차폐 전극;을 포함한다. 상기 차폐 전극은 상기 벤딩 영역 및 상기 제2 베이스 영역 상에서 상기 감지 라인들에 중첩할 수 있다.

Description

전자 장치{ELECTRONIC APPARATUS}
본 발명은 영상을 표시하고 외부 입력을 감지할 수 있는 전자 장치에 관한 것이다.
텔레비전, 휴대전화, 태블릿, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시부 및 외부 입력을 감지하기 위한 감지부와 같이 다양한 기능들을 수행하는 전자 소자들을 포함할 수 있다. 전자 소자들은 전기적 신호를 전달하는 신호 라인들을 통해 회로 기판과 전기적으로 연결될 수 있다.
전자 소자들의 집적도가 높아짐에 따라 신호 라인들의 수가 증가할 수 있고, 신호 라인들이 배치되기 위한 소정의 영역이 요구될 수 있다. 또한, 신호 라인들이 제한된 영역 내에서 서로 중첩하여 배치됨에 따라, 신호 라인들에 전달되는 전기적 신호들이 서로 영향을 미쳐 노이즈를 발생 시킬 수 있다. 따라서, 전자 장치의 신뢰성 향상을 위해 이러한 노이즈 발생의 최소화에 관한 연구가 필요하다.
본 발명의 목적은 차폐 전극을 이용하여 감지 라인들에 노이즈가 발생하는 것을 방지하고, 동시에 감지 라인들이 등저항을 갖도록 배치시킴으로써, 감도 및 신뢰성이 향상된 감지부를 갖는 전자 장치를 제공하는데 있다.
일 실시예는 일 방향을 따라 배열된 제1 베이스 영역, 벤딩 영역, 제2 베이스 영역, 및 패드 영역을 포함하는 베이스 기판; 상기 제1 베이스 영역 상에 배치되고, 각각이 트랜지스터 및 발광 소자를 포함하는 화소들; 상기 발광 소자를 커버하고, 상기 벤딩 영역 및 상기 제2 베이스 영역과 이격되어 배치된 봉지층; 상기 봉지층 상에 배치되는 감지 전극들; 상기 감지 전극들에 각각 전기적으로 연결된 감지 라인들; 및 상기 발광 소자와 동일 층 상에 배치되고 상기 제1 베이스 영역으로부터 상기 제2 베이스 영역을 향해 연장된 차폐 전극;을 포함하는 전자 장치를 제공한다. 상기 차폐 전극은 상기 벤딩 영역 및 상기 제2 베이스 영역 상에서 상기 감지 라인들에 중첩할 수 있다.
상기 발광 소자는 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고, 상기 차폐 전극은 상기 제1 전극 또는 상기 제2 전극과 동일 물질을 포함할 수 있다.
상기 차폐 전극은 상기 제1 전극과 동일 층 상에 배치될 수 있다.
상기 차폐 전극은 상기 제1 베이스 영역 상에서 상기 제2 전극과 연결될 수 있다.
상기 차폐 전극은 상기 제2 전극과 일체로 형성될 수 있다.
상기 전자 장치는 상기 화소들에 전기적으로 연결되는 신호 라인들을 더 포함하고, 두께 방향에서 상기 감지 라인들은 상기 차폐 전극을 사이에 두고 상기 신호 라인들과 이격될 수 있다.
상기 전자 장치는 상기 차폐 전극 아래 배치되고, 상기 화소들에 전기적으로 연결되어 전압을 제공하는 전원 패턴을 더 포함할 수 있다.
상기 차폐 전극은 상기 제1 베이스 영역 상에서 상기 전원 패턴과 접촉할 수 있다.
상기 제2 베이스 영역 상에서 상기 차폐 전극의 면적은 상기 전원 패턴의 면적보다 클 수 있다.
상기 감지 라인들 중 적어도 일부는 평면 상에서 상기 전원 패턴에 비 중첩할 수 있다.
상기 전자 장치는 상기 패드 영역 상에 배치되고 각각이 상기 감지 라인들에 연결된 감지 패드들을 더 포함하고, 상기 감지 패드들은 상기 전원 패턴과 동일 층 상에 배치될 수 있다.
상기 전자 장치는 상기 패드 영역 상에 배치되고, 상기 감지 패드들에 전기적으로 연결된 회로 기판을 더 포함할 수 있다.
상기 전자 장치는 상기 봉지층 및 상기 감지 전극들에 접촉하는 절연층을 더 포함하고, 두께 방향에서 상기 감지 라인들은 상기 절연층을 사이에 두고 상기 차폐 전극과 이격될 수 있다.
상기 봉지층은 상기 발광 소자 상에 배치된 제1 무기막, 상기 제1 무기막 상에 배치된 유기막, 및 상기 유기막 상에 배치된 제2 무기막을 포함하고, 상기 유기막의 끝 단은 상기 벤딩 영역과 이격될 수 있다.
상기 전자 장치는 상기 제1 베이스 영역 상에 배치된 댐을 더 포함하고, 평면 상에서 상기 유기막은 상기 댐을 사이에 두고 상기 벤딩 영역과 이격될 수 있다.
상기 벤딩 영역은 상기 일 방향과 교차하는 방향을 따라 연장된 벤딩축을 중심으로 벤딩되고, 상기 제1 베이스 영역은 상기 제2 베이스 영역과 평면 상에서 중첩할 수 있다.
일 실시예는 영상을 표시하는 표시부, 및 상기 표시부 상에 배치되고 외부 입력을 감지하는 감지부를 포함하는 전자 장치를 제공한다. 상기 표시부는 제1 베이스 영역, 상기 제1 베이스 영역과 평면 상에서 중첩하는 제2 베이스 영역, 및 상기 제1 베이스 영역과 상기 제2 베이스 영역 사이에 배치된 벤딩 영역을 포함하는 베이스 기판; 상기 제1 베이스 영역 상에 배치되고, 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자; 상기 발광 소자를 커버하는 봉지층; 상기 제1 전극 또는 상기 제2 전극과 동일 층 상에 배치되는 차폐 전극; 및 상기 차폐 전극 아래 배치되고 상기 제2 전극에 전기적으로 연결되어 전압을 제공하는 전원 패턴;을 포함할 수 있다. 상기 감지부는 상기 봉지층 상에 배치되고, 감지 전극들 및 감지 라인들을 포함하는 적어도 하나의 도전층을 포함할 수 있다. 상기 제2 베이스 영역 상에서 상기 감지 라인들은 상기 차폐 전극에 중첩할 수 있고, 상기 제2 베이스 영역 상에서 상기 차폐 전극의 면적은 상기 전원 패턴의 면적보다 클 수 있다.
상기 감지부는 상기 봉지층에 접촉하는 베이스층, 상기 베이스층 상에 배치되는 제1 도전층, 상기 제1 도전층 상에 배치되는 감지 절연층, 및 상기 감지 절연층 상에 배치되는 제2 도전층을 포함할 수 있고, 상기 제2 도전층은 상기 감지 라인들을 포함할 수 있다.
상기 차폐 전극은 상기 제2 전극과 상기 제1 베이스 영역 상에서 연결될 수 있다.
상기 봉지층은 상기 발광 소자 상에 배치된 제1 무기막, 상기 제1 무기막 상에 배치된 유기막, 및 상기 유기막 상에 배치된 제2 무기막을 포함할 수 있다. 상기 제1 무기막, 상기 유기막, 및 상기 제2 무기막 각각은 상기 벤딩 영역 및 상기 제2 베이스 영역과 이격될 수 있다.
일 실시예에 따른 차폐 전극은 전자 소자나 표시부에 연결된 신호 라인들에 의해 감지부에 연결된 감지 라인들에 노이즈가 발생하는 것을 방지함과 동시에 감지 라인들이 배치되는 영역을 충분히 확보시킬 수 있다. 이에 따라, 감지 라인들은 등저항을 갖도록 배치될 수 있다. 따라서, 전자 장치의 감지부는 차폐 전극에 의해 감도 및 신뢰성이 향상 될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자 패널의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시부의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 감지부의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 전자 패널의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 전자 패널의 확대 평면도이다.
도 7b는 비교 실시예에 따른 전자 패널의 확대 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 전자 장치에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치(EA)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 전자 장치(EA)의 분해 사시도이다.
도 1 및 도 2를 참조하면, 전자 장치(EA)는 전기적 신호에 따라 활성화되며 영상(IM)을 표시하고 외부 입력(TC)을 감지하는 장치일 수 있다. 예를 들어, 전자 장치(EA)는 모니터, 휴대 전화, 태블릿, 내비게이션, 게임기와 같은 장치를 포함할 수 있다. 그러나, 상술한 전자 장치(EA)의 실시예들은 예시적인 것으로, 본 발명의 개념에 벗어나지 않는 이상 어느 하나에 한정되지 않는다. 본 실시예에서, 전자 장치(EA)는 휴대 전화를 예시적으로 도시하였다.
전자 장치(EA)는 평면 상에서 제1 방향(DR1)으로 연장된 단변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 장변들을 갖는 직사각형 형상일 수 있다. 그러나 이에 한정되지 않고, 전자 장치(EA)는 평면 상에서 원형, 다각형 등의 다양한 형상을 가질 수 있다.
본 실시예에서, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면에 수직하는 방향으로 정의할 수 있다. 전자 장치(EA)를 구성하는 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에서 서로 대향(opposing)할 수 있고, 전면과 배면 각각의 법선 방향은 실질적으로 제3 방향(DR3)에 평행할 수 있다. 제3 방향(DR3)을 따라 정의되는 전면과 배면 사이의 이격 거리는 부재의 두께에 대응될 수 있다.
본 명세서에서, "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다. 본 명세서에서, "단면 상에서"는 제1 방향(DR1) 또는 제2 방향(DR2)에서 바라본 상태로 정의될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
전자 장치(EA)는 리지드(rigid)하거나 플렉서블(flexible)한 것 일 수 있다. "플렉서블"이란 휘어질 수 있는 특성을 의미하며, 완전히 접히는 구조에서부터 수 나노미터 수준으로 휠 수 있는 구조까지 모두 포함하는 것일 수 있다. 예를 들어, 플렉서블한 전자 장치(EA)는 커브드(curved) 전자 장치 또는 폴더블(foldable) 전자 장치를 포함할 수 있다.
전자 장치(EA)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)을 통해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계와 복수의 아이콘들을 도시하였다.
전자 장치(EA)의 표시면(FS)은 평면만을 포함하거나, 상기 평면의 적어도 1개 이상의 측으로부터 벤딩된 곡면을 더 포함할 수도 있다. 표시면(FS)은 전자 장치(EA)의 전면(front surface)에 대응될 수 있으며, 윈도우(WM)의 전면에 대응될 수 있다. 이하, 전자 장치(EA)의 표시면(FS)과 윈도우(WM)의 전면(FS)은 동일한 참조부호를 사용하기로 한다.
일 실시예에 따른 전자 장치(EA)는 외부에서 인가되는 외부 입력(TC)을 감지할 수 있다. 외부 입력(TC)은 힘, 압력, 온도, 또는 광과 같은 다양한 형태의 입력들을 포함할 수 있다. 본 실시예에서, 외부 입력(TC)은 전자 장치(EA)의 전면에 인가되는 사용자의 손으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 외부 입력(TC)은 펜에 의한 접촉 또는 호버링과 같이 전자 장치(EA)에 근접하게 인가되는 입력을 포함할 수 있다.
전자 장치(EA)는 전면에 정의된 표시면(FS)을 통해 사용자의 입력을 감지하고, 감지된 입력 신호에 반응할 수 있다. 그러나, 외부 입력(TC)을 감지하는 전자 장치(EA)의 영역은 전자 장치(EA)의 전면에 한정되지 않고, 전자 장치(EA)의 설계에 따라 변경될 수 있다. 예를 들어, 전자 장치(EA)는 전자 장치(EA)의 측면이나 배면에 인가되는 사용자의 입력을 감지할 수도 있다.
전자 장치(EA)는 윈도우(WM), 전자 패널(EP), 및 하우징(HAU)을 포함할 수 있다. 윈도우(WM)와 하우징(HAU)은 결합되어 전자 장치(EA)의 외관을 구성할 수 있다.
윈도우(WM)는 전자 패널(EP) 상에 배치될 수 있다. 윈도우(WM)는 전자 패널(EP)의 전면(IS)을 커버하며, 외부 충격 및 스크래치로부터 전자 패널(EP)을 보호할 수 있다. 윈도우(WM)는 접착층을 통해 전자 패널(EP)과 결합될 수 있다.
윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 베이스 필름으로써 유리 또는 합성 수지를 포함할 수 있다. 윈도우(WM)는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 다층 구조의 윈도우(WM)는 접착제로 결합된 플라스틱 필름들을 포함하거나, 접착제로 결합된 글라스 필름 및 플라스틱 필름을 포함할 수 있다. 윈도우(WM)는 베이스 필름 상에 배치된 지문 방지층, 위상 제어층, 하드 코팅층과 같은 기능층을 더 포함할 수 있다.
윈도우(WM)의 전면(FS)은 상술한 바와 같이 전자 장치(EA)의 전면에 대응할 수 있다. 윈도우(WM)의 전면(FS)은 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다.
투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 전자 패널(EP)이 제공하는 영상(IM)을 투과 시킬 수 있다. 본 실시예에서, 투과 영역(TA)은 사각 형상으로 도시되었으나, 이에 한정되지 않고, 투과 영역(TA)은 다양한 형상을 가질 수 있다.
베젤 영역(BZA)은 투과 영역(TA) 대비 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 소정의 컬러를 갖는 물질이 인쇄된 영역에 대응될 수 있다. 베젤 영역(BZA)은 광의 투과를 방지하여, 베젤 영역(BZA)에 중첩하여 배치된 전자 패널(EP)의 일 구성이 외부에서 시인되는 것을 방지할 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 인접할 수 있다. 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BZA)에 의해 정의될 수 있다. 예를 들어, 베젤 영역(BZA)은 투과 영역(TA)의 외측에 배치되어, 투과 영역(TA)을 둘러쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하거나, 전자 장치(EA)의 전면이 아닌 측면에 배치될 수 있다. 또한, 베젤 영역(BZA)은 생략될 수도 있다.
전자 패널(EP)은 윈도우(WM)와 하우징(HAU) 사이에 배치될 수 있다. 전자 패널(EP)은 영상(IM)을 표시하고, 외부 입력(TC)을 감지할 수 있다. 영상(IM)은 전자 패널(EP)의 전면(IS)에 표시될 수 있다. 전자 패널(EP)의 전면(IS)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함할 수 있다.
액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 예를 들어, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 액티브 영역(AA)은 투과 영역(TA)의 적어도 일부와 중첩할 수 있다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력(TC)을 제공할 수 있다. 다만, 이는 예시적인 것으로, 액티브 영역(AA) 내에서 영상(IM)이 표시되는 영역과 외부 입력(TC)이 감지되는 영역은 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 액티브 영역(AA)에 인접할 수 있다. 예를 들어, 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)의 적어도 일부에 중첩할 수 있고, 주변 영역(NAA)에 배치된 구성들은 베젤 영역(BZA)에 의해 외부에서 시인되는 것이 방지될 수 있다.
전자 패널(EP)은 표시부 및 감지부를 포함할 수 있다. 표시부는 영상(IM)을 표시할 수 있고, 감지부는 외부 입력(TC)을 감지할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
전자 패널(EP)의 일 부분은 제1 방향(DR1)으로 연장된 벤딩축을 중심으로 벤딩 될 수 있다. 즉, 전자 패널(EP)의 상기 일 부분은 액티브 영역(AA)에 대응되는 전자 패널(EP)의 배면을 향해 벤딩 될 수 있다. 벤딩된 전자 패널(EP)의 일 부분에는 회로 기판(MB)이 연결될 수 있고, 이에 따라, 회로 기판(MB)은 전자 패널(EP)과 평면 상에서 중첩할 수 있다.
회로 기판(MB)은 전자 패널(EP)의 일 측에 전자 패널(EP)과 전기적으로 연결될 수 있다. 회로 기판(MB)은 전자 패널(EP)에 제공되는 전기적 신호를 생성하거나, 전자 패널(EP)에서 생성된 신호를 수신하여 외부 입력(TC)이 감지된 위치나 강도 정보를 포함하는 결과값을 연산할 수 있다.
하우징(HAU)은 윈도우(WM)와 결합하여 전자 패널(EP) 및 회로 기판(MB)을 수용하는 내부 공간을 제공할 수 있다. 하우징(HAU)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HAU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HAU)은 외부로부터 가해지는 충격을 흡수하거나, 외부로부터 침투하는 이물질/수분 등을 방지하여 하우징(HAU)에 수납된 전자 장치(EA)의 구성들을 보호할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 패널(EP)의 단면도이다.
도 3을 참조하면, 전자 패널(EP)은 표시부(DP) 및 감지부(ISP)를 포함할 수 있다. 감지부(ISP)는 표시부(DP) 상에 배치될 수 있다. 예를 들어, 감지부(ISP)는 표시부(DP) 상에 직접 배치될 수 있다. 본 실시예에서, "감지부(ISP)가 표시부(DP) 상에 직접 배치된다."는 감지부(ISP)가 표시부(DP) 상에 연속 공정을 통해 형성되어, 별도의 접착층 없이 감지부(ISP)와 표시부(DP)가 결합되는 것을 의미한다. 즉, 감지부(ISP)의 구성들은 표시부(DP)가 제공하는 베이스 면 상에 형성될 수 있다.
표시부(DP)는 전기적 신호에 따라 영상을 표시할 수 있다. 일 실시예에 따른 표시부(DP)는 발광형 표시 패널일 수 있으나, 이에 특별히 제한되지 않는다. 예컨대, 표시부(DP)는 유기 발광 표시 패널, 무기 발광 표시 패널, 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있고, 무기 발광 표시 패널의 발광층은 무기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시부(DP)는 유기 발광 표시 패널로 설명된다.
표시부(DP)는 제3 방향(DR3)을 따라 순차적으로 적층된 베이스 기판(BS), 회로층(DP-CL), 표시 소자층(DP-OL), 및 봉지층(ECL)을 포함할 수 있다.
베이스 기판(BS)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 또는 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 예를 들어, 베이스 기판(BS)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 베이스 기판(BS)은 회로층(DP-CL)이 배치되는 베이스 면을 제공할 수 있다.
베이스 기판(BS)은 단층 또는 다층 구조를 가질 수 있다. 베이스 기판(BS)은 무기층, 유기층, 또는 복합 재료층을 포함할 수 있다. 예를 들어, 다층 구조의 베이스 기판(BS)은 합성 수지층들 및 합성 수지층들 사이에 배치된 다층 또는 단층의 무기층을 포함할 수 있다. 합성 수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 또는 페릴렌계 수지 등을 포함할 수 있으나, 합성 수지층의 물질은 이에 제한되지 않는다.
회로층(DP-CL)은 베이스 기판(BS) 상에 배치될 수 있다. 회로층(DP-CL)은 적어도 하나의 절연층, 반도체 패턴, 및 도전 패턴을 포함할 수 있다. 회로층(DP-CL)에 포함된 절연층, 반도체 패턴, 및 도전 패턴은 트랜지스터와 같은 구동 소자들, 신호 라인들, 및 패드들을 형성할 수 있다.
표시 소자층(DP-OL)은 회로층(DP-CL) 상에 배치될 수 있다. 표시 소자층(DP-OL)은 각각이 광을 발광하는 발광 소자들을 포함할 수 있다. 예를 들어, 발광 소자들은 유기 발광 소자, 무기 발광 소자, 마이크로 엘이디, 또는 나노 엘이디 등을 포함할 수 있다. 표시 소자층(DP-OL)의 발광 소자들은 회로층(DP-CL)의 구동 소자들에 전기적으로 연결되어, 구동 소자들이 제공하는 전기적 신호에 따라 광을 발광할 수 있다.
봉지층(ECL)은 표시 소자층(DP-OL) 상에 배치되어, 발광 소자들을 밀봉할 수 있다. 봉지층(ECL)은 표시 소자층(DP-OL)의 광학 효율을 향상 시키거나, 표시 소자층(DP-OL)을 보호하기 위한 적어도 하나의 박막을 포함할 수 있다. 예를 들어, 봉지층(ECL)은 무기막 및 유기막 중 적어도 하나를 포함할 수 있다. 봉지층(ECL)의 무기막은 수분/산소로부터 발광 소자들을 보호할 수 있다. 봉지층(ECL)의 유기막은 먼지 입자와 같은 이물질로부터 발광 소자들을 보호할 수 있다.
감지부(ISP)는 외부 입력을 감지하여, 표시부(DP)가 외부 입력에 대응하는 영상을 표시할 수 있도록, 외부 입력에 대한 정보를 포함하는 입력 신호를 제공할 수 있다. 감지부(ISP)는 정전용량 방식, 저항막 방식, 적외선 방식, 음파 방식, 또는 압력 방식과 같은 다양한 방식으로 구동될 수 있고, 감지부(ISP)의 구동 방식은 외부 입력을 감지할 수 있다면 어느 하나에 한정되지 않는다. 본 실시예에서, 감지부(ISP)는 정전용량 방식으로 구동되는 입력 감지 패널로 설명된다.
감지부(ISP)는 제3 방향(DR3)을 따라 순차적으로 적층된 베이스층(IL1), 제1 도전층(CL1), 제1 감지 절연층(IL2), 제2 도전층(CL2), 및 제2 감지 절연층(IL3)을 포함할 수 있다. 감지부(ISP)의 베이스층(IL1)은 봉지층(ECL)에 접촉할 수 있다. 그러나, 실시예는 이에 한정되지 않고, 베이스층(IL1) 또는 제2 감지 절연층(IL3) 중 적어도 하나는 생략될 수 있다.
제1 도전층(CL1) 및 제2 도전층(CL2) 각각은 단층 또는 다층 구조를 가질 수 있다. 다층 구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2 이상을 포함할 수 있다. 다층 구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 및 그라핀 중 적어도 하나를 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 도전층(CL1) 및 제2 도전층(CL2) 각각은 2층 구조, 예컨대, ITO/구리의 2층 구조를 가지거나, 이에 한정되지 않고, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
제1 도전층(CL1) 및 제2 도전층(CL2) 각각은 도전 패턴들을 포함할 수 있다. 제1 도전층(CL1) 및 제2 도전층(CL2)의 도전 패턴들은 감지부(ISP)를 구성하는 감지 전극들 및 이에 연결된 감지 라인들을 형성할 수 있다.
베이스층(IL1), 제1 감지 절연층(IL2), 및 제2 감지 절연층(IL3) 각각은 무기막 및 유기막 중 적어도 하나를 포함할 수 있다. 예를 들어, 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 어느 하나를 포함할 수 있고, 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그러나, 무기막 및 유기막의 물질이 상기 예에 제한되는 것은 아니다. 일 실시예에서, 베이스층(IL1)은 무기막을 포함하고, 제1 감지 절연층(IL2), 및 제2 감지 절연층(IL3)은 유기막을 포함할 수 있으나, 실시예가 이에 한정되지 않는다.
도 4는 본 발명의 일 실시예에 따른 표시부(DP)의 평면도이다.
도 4를 참조하면, 표시부(DP)는 베이스 기판(BS), 화소들(PX), 화소들(PX)에 전기적으로 연결된 신호 라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 발광 구동부(EDV)(emission driver), 및 표시 패드들(D-PD)을 포함할 수 있다.
베이스 기판(BS)은 표시부(DP)의 전기적 소자들, 라인들 등이 배치되는 베이스 면을 제공할 수 있다. 베이스 기판(BS)은 제2 방향(DR2)에서 구분되는 제1 베이스 영역(AA1), 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA)을 포함할 수 있다. 벤딩 영역(BA)은 제1 베이스 영역(AA1)으로부터 제2 방향(DR2)에서 연장될 수 있다. 제2 베이스 영역(AA2)은 벤딩 영역(BA)으로부터 제2 방향(DR2)에서 연장될 수 있다. 따라서, 제1 베이스 영역(AA1)과 제2 베이스 영역(AA2)은 벤딩 영역(BA)을 사이에 두고 이격될 수 있다. 패드 영역(PA)은 제2 베이스 영역(AA2)으로부터 제2 방향(DR2)에서 연장될 수 있다.
제1 베이스 영역(AA1)은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PX)의 발광 소자가 배치되는 영역일 수 있다. 이에 따라, 화소들(PX)은 표시 영역(DA)을 통해 영상을 표시할 수 있다. 표시 영역(DA)은 전자 패널(EP, 도 2 참조)의 액티브 영역(AA, 도 2 참조)에 대응될 수 있고, 투과 영역(TA, 도 2 참조)에 중첩할 수 있다.
표시 영역(DA)을 제외한 나머지 제1 베이스 영역(AA1), 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA)은 비표시 영역(NDA)으로 정의될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)에 인접하며 영상이 표시되지 않는 영역 일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 비표시 영역(NDA)에는 화소들(PX)을 구동하기 위한 주사 구동부(SDV), 데이터 구동부(DDV), 발광 구동부(EDV)와 신호 라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL)에 전기적으로 연결된 표시 패드들(D-PD)이 배치될 수 있다. 또한, 화소들(PX)에 전기적으로 연결되는 신호 라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL)은 비표시 영역(NDA) 상에 연장되어 배치될 수 있다.
벤딩 영역(BA)은 제1 방향(DR1)으로 연장된 벤딩축을 중심으로 벤딩되는 영역일 수 있다. 즉, 벤딩 영역(BA)은 제1 베이스 영역(AA1)에 대응하는 표시부(DP)의 배면을 향해 벤딩 될 수 있다. 벤딩 영역(BA)의 일 측으로부터 연장된 제2 베이스 영역(AA2) 및 패드 영역(PA)은 벤딩 영역(BA)이 벤딩 됨에 따라, 제1 베이스 영역(AA1)과 평면 상에서 중첩할 수 있다. 즉, 제2 베이스 영역(AA2) 및 패드 영역(PA)은 제1 베이스 영역(AA1)에 대응하는 표시부(DP)의 배면 상에 배치될 수 있다.
제1 방향(DR1)에서 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA) 각각의 폭은 제1 베이스 영역(AA1)의 폭보다 작을 수 있다. 즉, 벤딩축에 나란한 방향에서 벤딩 영역(BA)이 제1 베이스 영역(AA1)보다 작은 폭을 가짐으로써, 벤딩 영역(BA)은 용이하게 벤딩 될 수 있다. 그러나, 이는 예시적으로 도시한 것이고, 제1 방향(DR1)에서 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA)의 폭들 중 적어도 하나는 제1 베이스 영역(AA1)의 폭과 동일할 수 있으며, 어느 하나에 한정되지 않는다.
제2 베이스 영역(AA2)은 벤딩 영역(BA)의 벤딩에 의해, 제1 베이스 영역(AA1) 아래 위치하며 평탄하게 제공되는 영역일 수 있다. 제2 베이스 영역(AA2)은 벤딩 영역(BA)으로부터 패드 영역(PA)까지 연장되는 신호 라인들(DL1~DLn, CSL1, CSL2, PL)이 경유하는 영역일 수 있고, 데이터 구동부(DDV)가 배치되는 영역일 수 있다.
패드 영역(PA)은 표시 패드들(D-PD)이 배치되는 표시 패드 영역(PD-A)과 후술할 감지 패드들(I-PD, 도 5 참조)이 배치되는 감지 패드 영역(IPD-A)으로 구분될 수 있다. 도 4는 예시적으로 제1 방향(DR1)에서 표시 패드 영역(PD-A)과 감지 패드 영역(IPD-A)이 구분되는 것으로 도시하였다. 예를 들어, 감지 패드 영역(IPD-A)은 제1 방향(DR1)에서 패드 영역(PA)의 양 측에 인접하게 제공되고, 표시 패드 영역(PD-A)은 패드 영역(PA)의 중앙부에 제공될 수 있다. 그러나, 실시예가 반드시 이에 한정되는 것은 아니며, 표시 패드들(D-PD) 및 감지 패드들(I-PD, 도 5 참조)의 배치 위치는 다양하게 변경될 수 있다.
패드 영역(PA)은 표시 패드들(D-PD) 및 감지 패드들(I-PD, 도 5 참조)이 배치되며, 회로 기판(MB, 도 2 참조)이 연결되는 영역일 수 있다. 회로 기판(MB, 도 2 참조)이 패드 영역(PA)에 연결되고 벤딩 영역(BA)이 벤딩 됨에 따라, 회로 기판(MB, 도 2 참조)은 표시부(DP)의 배면 상에 위치할 수 있다. 제2 베이스 영역(AA2), 패드 영역(PA), 및 회로 기판(MB, 도 2 참조)이 전자 장치(EA)의 전면 상에서 제1 베이스 영역(AA1) 아래에 위치함에 따라, 전자 장치(EA)의 베젤 면적은 감소될 수 있다.
화소들(PX) 각각은 트랜지스터들(예를 들어, 스위칭 트랜지스터, 구동 트랜지스터 등), 및 적어도 하나의 커패시터로 구성되는 화소 구동 회로와 화소 구동 회로에 연결된 발광 소자를 포함할 수 있다. 화소들(PX)은 화소들(PX) 각각에 인가되는 전기적 신호에 대응하여 광을 생성할 수 있고, 표시 영역(DA)을 통해 영상을 표시할 수 있다. 실시예에 따라, 화소들(PX) 중 일부는 비표시 영역(NDA)에 배치된 트랜지스터를 포함할 수 있으며 어느 하나에 한정되지 않는다.
주사 구동부(SDV) 및 발광 구동부(EDV)는 제1 베이스 영역(AA1)에 대응되는 비표시 영역(NDA)에 배치될 수 있다. 데이터 구동부(DDV)는 제2 베이스 영역(AA2)에 대응되는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 구동부(DDV)는 표시부(DP)의 비표시 영역(NDA) 내에 실장된 집적 회로 칩 형태로 제공될 수 있다. 그러나, 이에 한정되지 않고, 데이터 구동부(DDV)는 회로 기판(MB, 도 2 참조) 상에 실장 될 수도 있다.
신호 라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL)은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)을 포함할 수 있다. 여기서, m 및 n은 자연수를 나타낸다.
데이터 라인들(DL1~DLn)은 주사 라인들(SL1~SLm) 및 발광 라인들(EL1~ELm)과 절연되며 교차할 수 있다. 예를 들어, 주사 라인들(SL1~SLm)은 제1 방향(DR1)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 전원 라인(PL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL) 중 제2 방향(DR2)으로 연장된 부분은 비표시 영역(NDA)에 배치되어, 제1 베이스 영역(AA1)으로부터 벤딩 영역(BA) 및 제2 베이스 영역(AA2)을 경유하여 패드 영역(PA)까지 연장될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 베이스 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 베이스 영역(AA2)의 하단을 향해 연장될 수 있다.
표시 패드들(D-PD)은 패드 영역(PA)에 배치될 수 있다. 이에 따라, 표시 패드들(D-PD)은 제2 베이스 영역(AA2)에 배치된 데이터 구동부(DDV)보다 베이스 기판(BS)의 하단에 더 인접하게 배치될 수 있다. 표시 패드들(D-PD)은 제1 방향(DR1)을 따라 이격되어 배치될 수 있다. 전원 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 각각 표시 패드들(D-PD) 중 대응하는 표시 패드(D-PD)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 각각 데이터 구동부(DDV)를 통해 표시 패드들(D-PD) 중 대응하는 표시 패드(D-PD)에 전기적으로 연결될 수 있다. 표시 패드들(D-PD)은 이방성 도전 접착층을 통해 회로 기판(MB, 도 2 참조)과 전기적으로 연결될 수 있고, 회로 기판(MB, 도 2 참조)에서 제공된 전기적 신호는 표시 패드들(D-PD)을 통해 표시부(DP)에 전달될 수 있다. 그러나, 표시 패드들(D-PD)과 회로 기판(MB, 도 2 참조)의 연결 방식은 이에 한정되지 않는다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 주사 신호들을 생성할 수 있다. 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 데이터 구동부(DDV)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 발광 제어 신호에 응답하여 발광 신호들을 생성할 수 있다. 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 생성할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어 될 수 있다.
도 4에는 표시부(DP)의 봉지층(ECL)의 가장 자리가 점선으로 도시되었다. 봉지층(ECL)의 가장 자리는 후술하는 봉지층(ECL)의 무기막의 끝 단을 따라 연장된 라인일 수 있다. 봉지층(ECL)의 가장 자리는 비표시 영역(NDA) 중 제1 베이스 영역(AA1) 상에 배치되며, 표시 영역(DA)의 외측에 형성될 수 있다.
벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA)은 표시부(DP)의 봉지층(ECL)과 이격되는 영역일 수 있다. 즉, 봉지층(ECL)은 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA) 상에 미 배치될 수 있다. 이에 따라, 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA)에 대응하는 표시부(DP)의 두께는 상대적으로 얇게 형성될 수 있고, 이로 인해, 벤딩 영역(BA)은 용이하게 벤딩 될 수 있다. 또한, 제2 베이스 영역(AA2) 및 패드 영역(PA)에 중첩하는 제1 베이스 영역(AA1)의 일 영역과 제2 베이스 영역(AA2) 및 패드 영역(PA)에 비 중첩하는 제1 베이스 영역(AA1)의 다른 일 영역 간의 단차가 최소화 될 수 있다.
도 5는 본 발명의 일 실시예에 따른 감지부(ISP)의 평면도이다. 도 5는 설명의 편의를 위해 베이스 기판(BS) 상에 배치된 감지부(ISP)의 구성들을 간략히 도시하였다.
일 실시예에서, 감지부(ISP)는 상호 정전용량 방식(mutual-cap type)으로 구동될 수 있다. 도 5를 참조하면, 감지부(ISP)는 제1 감지 전극들(TEX: TEX1~TEX6), 제2 감지 전극들(TEY: TEY1~TEY4), 제1 감지 라인들(TLX1~TLX6), 제2 감지 라인들(TLY1~TLY4), 및 감지 패드들(I-PD)을 포함할 수 있다. 그러나, 이에 한정되지 않고, 감지부(ISP)는 자기 용량 방식(self-cap type)으로 구동되는 것일 수 있다.
제1 감지 전극들(TEX) 각각은 제1 방향(DR1)을 따라 연장되고, 제1 감지 전극들(TEX)은 제2 방향(DR2)을 따라 배열될 수 있다. 도 5는 6개의 제1 감지 전극들(TEX1~TEX6)을 예시적으로 도시하였다. 그러나, 감지부(ISP)에 포함되는 제1 감지 전극들(TEX)의 개수는 이에 한정되지 않는다. 하나의 제1 감지 전극(TEX)은 제1 방향(DR1)을 따라 배열된 제1 감지 패턴들(SP1) 및 이들을 연결하는 제1 연결 패턴들(BP1)을 포함할 수 있다.
제2 감지 전극들(TEY) 각각은 제2 방향(DR2)을 따라 연장되고, 제2 감지 전극들(TEY)은 제1 방향(DR1)을 따라 배열될 수 있다. 도 5는 4개의 제2 감지 전극들(TEY1~TEY4)을 예시적으로 도시하였다. 그러나, 감지부(ISP)에 포함되는 제2 감지 전극들(TEY)의 개수는 이에 한정되지 않는다. 하나의 제2 감지 전극(TEY)은 제2 방향(DR2)을 따라 배열된 제2 감지 패턴들(SP2) 및 이들을 연결하는 제2 연결 패턴들(BP2)을 포함할 수 있다.
제1 감지 전극들(TEX)과 제2 감지 전극들(TEY)은 전기적으로 절연될 수 있다. 감지부(ISP)는 제1 감지 전극들(TEX)과 제2 감지 전극들(TEY) 사이의 정전 용량 변화를 통해 외부 입력을 감지할 수 있다. 제1 감지 전극들(TEX) 및 제2 감지 전극들(TEY)은 베이스 기판(BS)의 표시 영역(DA)에 대응하는 영역에 배치될 수 있다. 이에 따라, 전자 장치(EA, 도 1 참조)는 표시 영역(DA)을 통해 영상을 표시함과 동시에 표시 영역(DA)에 가해지는 외부 입력을 감지할 수 있다.
제1 감지 라인들(TLX1~TLX6)은 비표시 영역(NDA) 상에 배치되어 제1 감지 전극들(TEX1~TEX6)에 각각 전기적으로 연결될 수 있다. 제1 감지 라인들(TLX1~TLX6) 중 일부는 비표시 영역(NDA)의 좌측에 배치될 수 있고, 나머지 일부는 비표시 영역(NDA)의 우측에 배치될 수 있다. 예를 들어, 홀수 행에 배치된 제1 감지 전극들(TEX1, TEX3, TEX5)에 연결되는 제1 감지 라인들(TLX1, TLX3, TLX5)은 제1 감지 전극들(TEX1, TEX3, TEX5)의 좌측들에 각각 연결되고, 짝수 행에 배치된 제1 감지 전극들(TEX2, TEX4, TEX6)에 연결되는 제1 감지 라인들(TLX2, TLX4, TLX6)은 제1 감지 전극들(TEX2, TEX4, TEX6)의 우측들에 각각 연결될 수 있다. 그러나, 제1 감지 라인들(TLX1~TLX6)의 배치는 이에 한정되지 않고, 제1 감지 라인들(TLX1~TLX6)이 모두 비표시 영역(NDA)의 좌측에 배치되거나, 제1 감지 라인들(TLX1~TLX6)이 모두 비표시 영역(NDA)의 우측에 배치될 수 있다.
제1 감지 라인들(TLX1~TLX6) 각각은 제1 베이스 영역(AA1)으로부터 벤딩 영역(BA)을 경유하여 제2 베이스 영역(AA2)을 향해 연장될 수 있다. 제1 감지 라인들(TLX1~TLX6)은 각각 패드 영역(PA)의 감지 패드 영역(IPD-A)에 배치된 감지 패드들(I-PD)에 연결될 수 있다.
제2 감지 라인들(TLY1~TLY4)은 비표시 영역(NDA) 상에 배치되어 제2 감지 전극들(TEY1~TEY4)에 각각 전기적으로 연결될 수 있다. 제2 감지 라인들(TLY1~TLY4) 중 일부는 비표시 영역(NDA)의 좌측에 인접하게 배치될 수 있고, 나머지 일부는 비표시 영역(NDA)의 우측에 인접하게 배치될 수 있다. 예를 들어, 제2 감지 전극들(TEY1~TEY4) 중 중심으로부터 좌측에 배치된 제2 감지 전극들(TEY1, TEY2)에 연결된 제2 감지 라인들(TLY1, TLY2)은 제1 베이스 영역(AA1)의 좌측에 인접하게 배치될 수 있고, 중심으로부터 우측에 배치된 제2 감지 전극들(TEY3, TEY4)에 연결된 제2 감지 라인들(TLY3, TLY4)은 제1 베이스 영역(AA1)의 우측에 인접하게 배치될 수 있다. 그러나, 제2 감지 라인들(TLY1~TLY4)의 배치는 이에 한정되지 않는다.
제2 감지 라인들(TLY1~TLY4) 각각은 제1 베이스 영역(AA1)의 하단에 인접한 영역으로부터 벤딩 영역(BA)을 경유하여 제2 베이스 영역(AA2)을 향해 연장될 수 있다. 제2 감지 라인들(TLY1~TLY4)은 각각 패드 영역(PA)의 감지 패드 영역(IPD-A)에 배치된 감지 패드들(I-PD)에 연결될 수 있다.
감지 패드들(I-PD) 중 일부는 제1 방향(DR1)에서 패드 영역(PA)의 좌측에 인접한 영역에 배치될 수 있고, 나머지 일부는 패드 영역(PA)의 우측에 인접한 영역에 배치될 수 있다. 예를 들어, 감지 패드들(I-PD)은 표시 패드 영역(PD-A)을 사이에 두고 이격된 2 그룹으로 구분될 수 있다. 그러나, 감지 패드들(I-PD)의 배치는 이에 한정되지 않는다.
감지 패드들(I-PD)은 표시 패드들(D-PD, 도 4 참조)과 동일 층 상에 배치될 수 있다. 감지 패드들(I-PD)은 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4)과 상이한 층 상에 배치되어 컨택홀을 통해 연결될 수 있다. 그러나, 이에 한정되지 않고, 감지 패드들(I-PD)은 표시 패드들(D-PD, 도 4 참조)과 상이한 층 상에 배치될 수 있다. 예를 들어, 감지 패드들(I-PD)은 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4)과 동일한 층 상에 일체로 형성되는 것일 수 있다.
제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4)은 베이스 기판(BS)의 비표시 영역(NDA)에 대응하는 영역 상에서 표시부(DP, 도 4 참조)의 구성들보다 상부에 배치될 수 있다. 이에 따라, 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 표시부(DP, 도 4 참조)의 구성들과 중첩할 수 있다. 그러나, 봉지층(ECL, 도 4 참조)이 벤딩 영역(BA) 및 제2 베이스 영역(AA2)에 미 배치됨에 따라, 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 서로 중첩하는 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4)과 표시부(DP, 도 4 참조)의 구성들은 전기적으로 영향을 미칠 수 있다. 예를 들어, 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4)은 표시부(DP, 도 4 참조)의 신호 라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL, 도 4 참조) 중 적어도 일부와 평면 상에서 중첩할 수 있고, 표시부(DP, 도 4 참조)의 신호 라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL, 도 4 참조)에 전달되는 전기적 신호가 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4)에 영향을 미쳐 기생 커패시턴스 또는 노이즈가 발생될 수 있다.
본 발명의 전자 장치(EA, 도 1 참조)는 제1 베이스 영역(AA1)으로부터 벤딩 영역(BA) 및 제2 베이스 영역(AA2)을 향해 연장되어 배치되는 차폐 전극(BE, 도 6 참조)을 포함함으로써, 감지부(ISP)의 감지 라인들이 차폐 전극(BE, 도 6 참조)과 평면 상에서 중첩할 수 있고, 표시부(DP)의 신호 라인들에 의해 감지 라인들에 기생 커패시턴스나 노이즈가 발생하는 것을 차단할 수 있다. 또한, 차폐 전극(BE, 도 6 참조)이 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 소정의 면적을 가지며 형성됨에 따라, 감지 라인들은 표시부(DP)의 신호 라인들에 영향을 받지 않고 충분한 폭을 가지며 배치될 수 있다. 이하, 차폐 전극(BE, 도 6 참조)에 관하여는 이후 자세히 설명하도록 한다.
도 6은 본 발명의 일 실시예에 따른 전자 패널(EP)의 단면도이다. 도 6은 도 5의 선 I-I'에 대응하는 전자 패널(EP)의 단면을 예시적으로 도시하였다. 도 6에 도시된 것과 같이, 전자 패널(EP)은 표시부(DP) 및 표시부(DP) 상에 배치된 감지부(ISP)를 포함할 수 있고, 각 구성들에 관하여는 상술한 설명이 동일하게 적용될 수 있다.
도 6을 참조하면, 표시부(DP)는 베이스 기판(BS), 회로층(DP-CL), 표시 소자층(DP-OL), 및 봉지층(ECL)을 포함할 수 있다.
베이스 기판(BS)은 절연성을 가지며, 전자 패널(EP)의 구성들이 배치되는 베이스 면을 제공할 수 있다. 베이스 기판(BS)은 벤딩 가능하도록 연성을 가질 수 있다. 상술한 것과 같이, 베이스 기판(BS)은 제1 베이스 영역(AA1), 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA)을 포함할 수 있고, 베이스 기판(BS)의 벤딩 영역(BA)은 소정의 곡률로 벤딩 될 수 있다.
회로층(DP-CL)은 베이스 기판(BS) 상에 배치된 절연층들(10~60), 화소(PX)의 트랜지스터(TR), 연결 전극들(CN1, CN2), 및 신호 라인들(SCL)을 포함할 수 있다. 절연층들(10~60)은 베이스 기판(BS) 상에 순차적으로 적층된 제1 내지 제6 절연층들(10~60)을 포함할 수 있다. 그러나, 회로층(DP-CL)에 포함되는 절연층들(10~60)의 실시예는 이에 한정되지 않고, 회로층(DP-CL)의 구성 또는 제조 공정에 따라 변경될 수 있다.
제1 절연층(10)은 베이스 기판(BS) 상에 배치될 수 있다. 제1 절연층(10)은 외부로부터 이물질이 유입되는 것을 방지하는 배리어층으로 제공될 수 있다. 제1 절연층(10)은 실리콘 옥사이드층 및 실리콘 나이트라이드층 중 적어도 어느 하나를 포함할 수 있다. 일 실시예에서, 제1 절연층(10)은 교번하게 적층된 실리콘 옥사이드층들과 실리콘 나이트라이드층들을 포함할 수 있다.
제2 절연층(20)은 제1 절연층(10) 상에 배치될 수 있다. 제2 절연층(20)은 베이스 기판(BS)과 회로층(DP-CL)의 반도체 패턴 및/또는 도전 패턴과의 결합력을 향상시키는 버퍼층으로 제공될 수 있다. 제2 절연층(20)은 실리콘 옥사이드층 및 실리콘 나이트라이드층 중 적어도 어느 하나를 포함할 수 있다. 일 실시예에서, 제2 절연층(20)은 교번하게 적층된 실리콘 옥사이드층들과 실리콘 나이트라이드층들을 포함할 수 있다.
화소(PX)는 베이스 기판(BS) 상에 배치될 수 있다. 도 6은 화소(PX)의 일부 구성을 예시적으로 도시하였다. 화소(PX)는 트랜지스터(TR) 및 발광 소자(OL)를 포함할 수 있다.
트랜지스터(TR)는 반도체 패턴(SM) 및 게이트(GA)를 포함할 수 있다. 반도체 패턴(SM)은 제2 절연층(20) 상에 배치될 수 있다. 반도체 패턴(SM)은 채널(S1), 소스(S2), 및 드레인(S3)을 포함할 수 있다. 반도체 패턴(SM)은 실리콘 반도체를 포함할 수 있으며, 단결정 실리콘 반도체, 폴리 실리콘 반도체, 또는 비정질 실리콘 반도체를 포함할 수 있다. 이에 한정되지 않고, 반도체 패턴(SM)은 산화물 반도체를 포함할 수도 있다. 본 발명의 일 실시예에 따른 반도체 패턴(SM)은 반도체 성질을 가진다면 다양한 물질로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
반도체 패턴(SM)은 도핑 여부 또는 환원 여부에 따라 전기적 성질이 다른 복수의 영역들을 포함할 수 있다. 예를 들어, 반도체 패턴(SM)은 도핑 되거나 금속 산화물이 환원되어 전도성이 큰 영역을 포함할 수 있고, 전도성이 큰 영역은 전극 또는 신호 배선의 역할을 할 수 있다. 이는 트랜지스터(TR)의 소스(S2) 및 드레인(S3)에 해당할 수 있다. 반도체 패턴(SM)은 비 도핑 되어 상대적으로 전도성이 작은 영역을 포함할 수 있고, 이는 트랜지스터(TR)의 채널(S1)(또는 액티브)에 해당할 수 있다.
제3 절연층(30)은 제2 절연층(20) 상에 배치되어 반도체 패턴(SM)을 커버할 수 있다. 게이트(GA)는 제3 절연층(30) 상에 배치될 수 있다. 즉, 제3 절연층(30)은 트랜지스터(TR)의 반도체 패턴(SM)과 게이트(GA) 사이에 배치될 수 있다. 게이트(GA)는 평면 상에서 반도체 패턴(SM)의 채널(S1)에 중첩할 수 있다. 게이트(GA)는 반도체 패턴(SM)을 도핑하는 공정에서 마스크로써 기능할 수 있다.
한편, 제3 절연층(30) 및 후술할 제4 내지 제6 절연층들(40~60)은 무기층 및 유기층 중 적어도 하나를 포함할 수 있다. 예를 들어, 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
도 6에 도시된 트랜지스터(TR)의 구조는 예시적인 것으로, 트랜지스터(TR)의 소스(S2)나 드레인(S3)은 반도체 패턴(SM)으로부터 독립적으로 형성된 전극들일 수도 있다. 이때, 소스(S2) 및 드레인(S3)은 반도체 패턴(SM)에 접촉하거나, 절연층을 관통하여 반도체 패턴(SM)에 접속될 수 있다. 또한, 게이트(GA)는 반도체 패턴(SM)의 아래에 배치될 수도 있다. 본 발명의 일 실시예에 따른 트랜지스터(TR)는 다양한 구조로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제4 절연층(40)은 제3 절연층(30) 상에 배치되며, 게이트(GA)를 커버할 수 있다. 제5 절연층(50)은 제4 절연층(40) 상에 배치될 수 있다. 일 실시예에서, 제4 절연층(40)은 무기층을 포함할 수 있고, 제5 절연층(50)은 유기층을 포함하며 평탄한 상면을 제공할 수 있다. 그러나, 실시예가 반드시 이에 한정되지 않는다.
연결 전극들(CN1, CN2)은 제1 연결 전극(CN1) 및 제2 연결 전극(CN2)을 포함할 수 있다. 제1 연결 전극(CN1)은 제4 절연층(40) 상에 배치될 수 있다. 제1 연결 전극(CN1)은 제3 절연층(30) 및 제4 절연층(40)을 관통하는 컨택홀을 통해 반도체 패턴(SM)에 전기적으로 연결될 수 있다. 제2 연결 전극(CN2)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CN2)은 제5 절연층(50)을 관통하는 컨택홀을 통해 제1 연결 전극(CN1)에 전기적으로 연결될 수 있다.
회로층(DP-CL)의 실시예에 따라, 제1 연결 전극(CN1) 및 제2 연결 전극(CN2) 중 적어도 어느 하나는 생략될 수 있다. 또는, 트랜지스터(TR)와 발광 소자(OL)를 연결하는 추가 연결 전극이 더 배치될 수 있다. 발광 소자(OL)와 트랜지스터(TR) 사이에 배치되는 절연층들의 수에 따라 발광 소자(OL)와 트랜지스터(TR) 사이의 전기적 연결 방식은 다양하게 변경될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제6 절연층(60)은 제5 절연층(50) 상에 배치되어 제2 연결 전극(CN2)을 커버할 수 있다. 일 실시예에서, 제6 절연층(60)은 유기층을 포함하며, 제6 절연층(60) 아래에 배치된 구성들의 단차를 커버할 수 있다. 그러나, 실시예가 반드시 이에 한정되는 것은 아니다.
표시 소자층(DP-OL)은 발광 소자(OL) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(OL) 및 화소 정의막(PDL)은 제6 절연층(60) 상에 배치될 수 있다. 발광 소자(OL)는 제1 전극(AE), 발광층(EM), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제2 연결 전극(CN2)에 전기적으로 연결될 수 있다. 제1 전극(AE)은 제1 및 제2 연결 전극들(CN1, CN2)을 통해 트랜지스터(TR)에 전기적으로 연결될 수 있다.
화소 정의막(PDL)은 제1 전극(AE)의 적어도 일부를 노출시키는 화소 개구부가 정의될 수 있다. 화소 정의막(PDL)으로부터 노출된 제1 전극(AE)의 일 영역은 발광 영역에 대응될 수 있다. 화소 정의막(PDL)은 무기층, 유기층, 또는 이들의 조합일 수 있다. 실시예에 따라, 화소 정의막(PDL)은 블랙 안료 또는 블랙 염료를 더 포함할 수 있다.
발광층(EM)은 제1 전극(AE) 상에 배치될 수 있다. 발광층(EM)은 소정의 색 광을 제공할 수 있다. 발광층(EM)은 화소 정의막(PDL)에 정의된 화소 개구부에 대응하여 배치될 수 있다. 즉, 발광 소자(OL)는 복수로 제공될 수 있고, 발광 소자들(OL)의 발광층들(EM)은 서로 이격된 패턴 형태로 제공될 수 있다. 그러나, 이에 한정되지 않고, 발광 소자들(OL)의 발광층들(EM)은 일체의 공통층으로 형성될 수도 있다.
제2 전극(CE)은 발광층(EM) 및 화소 정의막(PDL) 상에 배치될 수 있다. 제2 전극(CE)은 화소들(PX)에 공통으로 배치되는 공통 전극으로 제공될 수 있다. 제2 전극(CE)은 표시 영역(DA)으로부터 비표시 영역(NDA)을 향해 연장되어, 화소 정의막(PDL)의 끝 단을 커버할 수 있다.
제1 전극(AE) 및 제2 전극(CE) 각각은 투과형 전극, 반투과형 전극, 또는 반사형 전극일 수 있다. 투과형 전극은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등을 포함할 수 있다. 반투과형 전극 또는 반사형 전극은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca(LiF와 Ca의 적층 구조), LiF/Al(LiF와 Al의 적층 구조), Mo, Ti, Yb, W 또는 이들을 포함하는 화합물이나 혼합물(예를 들어, AgMg, AgYb, 또는 MgYb)을 포함할 수 있다.
제1 전극(AE) 및 제2 전극(CE) 각각은 상기 물질로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 다층 구조일 수 있다. 예를 들어, 다층 구조의 전극은 ITO/Ag/ITO의 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
한편, 발광 소자(OL)는 제1 전극(AE)과 발광층(EM) 사이에 배치되는 정공 제어 영역 및 발광층(EM)과 제2 전극(CE) 사이에 배치되는 전자 제어 영역 중 적어도 어느 하나를 더 포함할 수 있다. 정공 제어 영역은 정공 생성층, 정공 수송층, 및 전자 저지층 중 적어도 하나를 포함할 수 있고, 전자 제어 영역은 전자 생성층, 전자 수송층, 및 정공 저지층 중 적어도 하나를 포함할 수 있다.
봉지층(ECL)은 표시 소자층(DP-OL) 상에 배치될 수 있다. 봉지층(ECL)은 발광 소자(OL) 및 화소 정의막(PDL) 상에 배치되어, 발광 소자(OL)를 밀봉할 수 있다. 봉지층(ECL)은 무기막 및 유기막 중 적어도 하나를 포함할 수 있다. 본 실시예에서 봉지층(ECL)은 제1 무기막(EN1), 제2 무기막(EN3), 및 제1 및 제2 무기막들(EN1, EN3) 사이에 배치된 유기막(EN2)을 포함할 수 있다. 그러나, 봉지층(ECL)의 구성은 발광 소자(OL)를 밀봉할 수 있다면 이에 한정되는 것은 아니다.
제1 무기막(EN1)은 제2 전극(CE) 상에 배치될 수 있고, 유기막(EN2) 및 제2 무기막(EN3)은 제3 방향(DR3)에서 제1 무기막(EN1) 상에 순차적으로 배치될 수 있다. 제1 및 제2 무기막들(EN1, EN3)은 외부에서 유입되는 수분이나 산소로부터 발광 소자(OL)를 보호할 수 있다. 예를 들어, 제1 및 제2 무기막들(EN1, EN3) 각각은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 옥사이드, 티타늄 옥사이드, 및 알루미늄 옥사이드 중 적어도 하나를 포함할 수 있다. 그러나, 제1 및 제2 무기막들(EN1, EN3)의 물질이 상기 예에 제한되는 것은 아니다. 유기막(EN2)은 이물질이 발광 소자(OL)에 유입되는 것을 방지할 수 있고, 유기막(EN2) 하부에 배치된 구성들의 단차를 커버할 수 있다. 예를 들어, 유기막(EN2)은 아크릴 계열 유기물을 포함할 수 있다. 그러나, 유기막(EN2)의 물질이 상기 예에 제한되는 것은 아니다.
표시부(DP)의 신호 라인들(SCL)은 제1 베이스 영역(AA1) 중 비표시 영역(NDA) 및 제2 베이스 영역(AA2) 상에 배치될 수 있다. 도 6의 단면에 도시되지 않았으나, 신호 라인들(SCL)은 제1 베이스 영역(AA1)으로부터 연장되어 벤딩 영역(BA)을 경유하여 제2 베이스 영역(AA2) 상에 배치될 수 있다. 도 6에서 신호 라인들(SCL)은 제4 절연층(40) 상에 배치되는 것으로 도시하였으나, 신호 라인들(SCL)의 배치 위치는 제1 내지 제6 절연층들(10~60) 사이에 배치되는 것이라면 어느 하나에 한정되지 않는다. 도 6의 신호 라인들(SCL)은 표시부(DP)의 화소(PX)에 전기적으로 연결될 수 있고, 상술한 도 4의 신호 라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL) 중 적어도 일부에 대응될 수 있다.
전자 패널(EP)은 전원 패턴(ES)을 포함할 수 있다. 전원 패턴(ES)은 비표시 영역(NDA) 상에 배치될 수 있다. 전원 패턴(ES)은 제2 전극(CE)과 전기적으로 연결되어, 제2 전극(CE)에 제1 전압을 제공할 수 있다. 즉, 전원 패턴(ES)은 제2 전극(CE)을 통해 화소(PX)에 제1 전압을 제공할 수 있다.
전자 패널(EP)은 베이스 기판(BS)의 비표시 영역(NDA) 상에 배치된 댐들(DAM1, DMA2)을 더 포함할 수 있다. 댐들(DAM1, DAM2)은 제1 댐(DAM1) 및 제1 댐(DAM1)과 이격된 제2 댐(DAM2)을 포함할 수 있다. 댐들(DAM1, DAM2) 중 제1 댐(DAM1)은 제2 방향(DR2)에서 제2 댐(DAM2)보다 표시 영역(DA)에 더 인접하게 배치될 수 있다.
댐들(DAM1, DAM2)은 봉지층(ECL)의 배치 영역을 정의할 수 있다. 즉, 댐들(DAM1, DAM2)은 봉지층(ECL)이 벤딩 영역(BA) 상에 배치되는 것을 방지할 수 있다. 특히, 봉지층(ECL)의 유기막(EN2)은 유동성을 갖는 유기 수지에 의해 형성되는 것일 수 있고, 댐들(DAM1, DAM2)은 유기 수지가 벤딩 영역(BA)을 향해 넘쳐 흐르는 것을 방지할 수 있다.
댐들(DAM1, DAM2) 각각은 복수의 층들(I1, I2)을 포함할 수 있다. 도 6은 제1 댐(DAM1)과 제2 댐(DAM2)이 동일한 2층 구조를 갖는 것을 예시적으로 도시하였으나, 실시예는 이에 한정되지 않고, 제1 댐(DAM1)과 제2 댐(DAM2)은 서로 상이한 다층 구조를 가질 수 있다. 예를 들어, 제1 댐(DAM1)은 2층 구조를 가질 수 있고, 제2 댐(DAM2)은 3층 구조를 가질 수 있다. 댐들(DAM1, DAM2)은 봉지층(ECL)의 넘침을 방지할 수 있다면 다양한 구조를 가질 수 있다. 이하, 제1 댐(DAM1)을 기준으로 댐의 구조에 관하여 설명하도록 한다.
제1 댐(DAM1)은 제1 층(I1) 및 제1 층(I1) 상에 배치된 제2 층(I2)을 포함할 수 있다. 제1 층(I1) 및 제2 층(I2) 각각은 회로층(DP-CL)의 절연층들(10~60)이나 화소 정의막(PDL)의 형성 과정에서 동시에 형성되는 것일 수 있다. 예를 들어, 제1 댐(DAM1)의 제1 층(I1)은 제6 절연층(60)과 동일 층 상에 배치되어, 제6 절연층(60) 형성 과정에서 동시에 형성되는 것일 수 있고, 제2 층(I2)은 화소 정의막(PDL)과 동일 층 상에 배치되어 화소 정의막(PDL) 형성 과정에서 동시에 형성되는 것일 수 있다. 그러나, 이는 예시적인 것으로 제1 댐(DAM1)의 구성이 이에 한정되는 것은 아니다.
봉지층(ECL)의 유기막(EN2)이 제1 댐(DAM1)에 의해 유동이 제어됨에 따라, 제2 댐(DMA2)은 유기막(EN2)과 이격 될 수 있다. 봉지층(ECL)의 제1 및 제2 무기막들(EN1, EN3)은 댐들(DAM1, DAM2)을 커버할 수 있다. 제1 및 제2 무기막들(EN1, EN3)은 댐들(DAM1, DAM2)이 배치된 영역 상에서 서로 접촉할 수 있고, 서로 접촉하는 제1 및 제2 무기막들(EN1, EN3)은 유기막(EN2)에 수분이나 산소가 유입되는 것을 차단할 수 있다.
감지부(ISP)는 표시부(DP) 상에 배치될 수 있다. 감지부(ISP)는 베이스층(IL1), 제1 감지 절연층(IL2), 제1 도전층(CL1), 및 제2 도전층(CL2)을 포함할 수 있다. 감지부(ISP)는 도 3에 도시된 것처럼 제2 감지 절연층(IL3, 도 3 참조)을 더 포함할 수 있다. 각 구성들에 관하여 상술한 설명이 동일하게 적용될 수 있다.
베이스층(IL1)은 봉지층(ECL)의 최상부 층에 접촉할 수 있다. 예를 들어, 베이스층(IL1)은 봉지층(ECL)의 제2 무기막(EN3)에 접촉할 수 있다. 감지부(ISP)의 베이스층(IL1)은 봉지층(ECL)이 제공하는 베이스 면 상에 직접 형성될 수 있다. 그러나, 이에 한정되지 않고, 실시예에 따라, 베이스층(IL1)은 생략될 수 있고, 이 경우, 감지부(ISP)의 제1 도전층(CL1)이 봉지층(ECL)에 접촉할 수 있다.
제1 도전층(CL1)은 베이스층(IL1) 상에 배치될 수 있고, 제2 도전층(CL2)은 제1 감지 절연층(IL2) 상에 배치될 수 있다. 제1 도전층(CL1) 및 제2 도전층(CL2)은 감지 전극(TE)을 구성할 수 있다. 감지 전극(TE)은 상술한 제1 및 제2 감지 전극들(TEX, TEY, 도 5 참조)에 대응될 수 있다. 예를 들어, 제1 도전층(CL1)은 감지 전극(TE)의 연결 패턴(BP)을 포함할 수 있고, 제2 도전층(CL2)은 감지 전극(TE)의 감지 패턴(SP)을 포함할 수 있다. 그러나, 이에 한정되지 않고, 제1 도전층(CL1)이 감지 패턴(SP)을 포함하고, 제2 도전층(CL2)이 연결 패턴(BP)을 포함할 수 있다.
연결 패턴(BP)은 상술한 제1 연결 패턴(BP1) 또는 제2 연결 패턴(BP2)에 대응될 수 있고, 감지 패턴(SP)은 상술한 제1 감지 패턴(SP1) 또는 제2 감지 패턴(SP2)에 대응될 수 있다. 연결 패턴(BP)은 감지 패턴(SP)과 상이한 층 상에 배치되어 제1 감지 절연층(IL2)을 관통하는 컨택홀을 통해 접속할 수 있다. 그러나 이에 한정되지 않고, 연결 패턴(BP) 및 감지 패턴(SP)은 동일 층 상에 배치되어 일체로 형성될 수도 있다.
감지 전극(TE)은 메쉬 형상의 패턴일 수 있고, 화소 정의막(PDL)이 배치된 영역에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않고, 감지 전극(TE)은 발광 소자(OL)에 중첩하는 단일 형상의 패턴으로 제공될 수 있고, 이 경우, 감지 전극(TE)은 투명 전도성 물질을 포함할 수 있다.
베이스층(IL1) 및 제1 감지 절연층(IL2)은 제1 베이스 영역(AA1)에서 봉지층(ECL) 상에 배치될 수 있다. 베이스층(IL1) 및 제1 감지 절연층(IL2) 각각은 제1 베이스 영역(AA1)으로부터 봉지층(ECL)이 미 배치된 벤딩 영역(BA) 및 제2 베이스 영역(AA2)까지 연장되어 배치될 수 있다. 차폐 전극(BE)은 베이스층(IL1) 및 제1 감지 절연층(IL2)에 의해 커버될 수 있다. 그러나, 이에 한정되지 않고, 베이스층(IL1) 및 제1 감지 절연층(IL2) 중 하나의 층 만이 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에 배치될 수도 있다.
제2 도전층(CL2)은 감지 라인들(TLA, TLB, TLC)을 포함할 수 있다. 감지 라인들(TLA, TLB, TLC)은 상술한 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4, 도 5 참조) 중 적어도 일부에 대응될 수 있다. 감지 라인들(TLA, TLB, TLC)은 제1 감지 절연층(IL2) 상에 배치될 수 있다. 그러나, 이에 한정되지 않고, 제1 도전층(CL1)이 감지 라인들(TLA, TLB, TLC)을 포함할 수도 있다. 감지 라인들(TLA, TLB, TLC) 각각은 도 5에 도시된 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4, 도 5 참조)처럼 제1 베이스 영역(AA1)으로부터 제2 베이스 영역(AA2)을 향해 연장되어 배치될 수 있다.
감지 패드(I-PD)는 패드 영역(PA) 상에 배치될 수 있다. 감지 패드(I-PD)는 전원 패턴(ES)과 동일 층 상에 배치될 수 있다. 예를 들어, 감지 패드(I-PD)는 제5 절연층(50) 상에 배치될 수 있다. 그러나, 단면 상에서 감지 패드(I-PD)의 배치 위치는 이에 한정되지 않는다.
감지 라인들(TLA, TLB, TLC)은 각각 대응하는 감지 패드(I-PD)에 전기적으로 연결될 수 있다. 도 6은 감지 라인들(TLA, TLB, TLC) 중 감지 패드(I-PD)에 전기적으로 연결된 하나의 감지 라인(TLA, 이하 감지 라인(TLA)으로 칭함)의 단면을 예시적으로 도시하였다.
감지 패드(I-PD)의 상면의 적어도 일부는 패드 영역(PA) 상에 배치된 제6 절연층(60), 베이스층(IL1), 및 제1 감지 절연층(IL2)으로부터 노출될 수 있고, 노출된 감지 패드(I-PD)의 상면 상에 감지 라인(TLA)이 배치될 수 있다. 즉, 감지 라인(TLA)은 제1 베이스 영역(AA1)의 비표시 영역(NDA)으로부터 벤딩 영역(BA) 및 제2 베이스 영역(AA2)을 경유하여 감지 패드(I-PD)가 배치된 영역까지 연장될 수 있다. 감지 패드(I-PD)와 감지 라인(TLA)은 서로 접촉하며 전기적으로 연결될 수 있다.
봉지층(ECL)은 제1 베이스 영역(AA1) 내에서 표시 영역(DA)으로부터 비표시 영역(NDA)까지 연장되어 배치될 수 있다. 봉지층(ECL)은 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA)에 비 중첩할 수 있다. 즉, 봉지층(ECL)의 끝 단은 제1 베이스 영역(AA1) 상에 배치될 수 있다. 예를 들어, 봉지층(ECL)의 제1 무기막(EN1), 유기막(EN2), 및 제2 무기막(EN3) 각각의 끝 단들은 제1 베이스 영역(AA1) 상에 배치될 수 있다.
봉지층(ECL)의 미 배치에 의해, 벤딩 영역(BA), 제2 베이스 영역(AA2), 및 패드 영역(PA)에 대응하는 표시부(DP)의 두께는 상대적으로 얇게 형성될 수 있고, 이로 인해, 벤딩 영역(BA)은 용이하게 벤딩 될 수 있다. 또한, 벤딩 영역(BA)의 벤딩에 의해 제1 베이스 영역(AA1)의 배면 상에 위치하는 제2 베이스 영역(AA2) 및 패드 영역(PA)이 상대적으로 얇은 두께를 가짐으로써, 제2 베이스 영역(AA2) 및 패드 영역(PA)에 중첩하는 제1 베이스 영역(AA1)의 일 영역과 제2 베이스 영역(AA2) 및 패드 영역(PA)에 비 중첩하는 제1 베이스 영역(AA1)의 다른 일 영역 간의 단차가 최소화 될 수 있다.
그러나, 봉지층(ECL)이 벤딩 영역(BA) 및 제2 베이스 영역(AA2)에 미 배치됨에 따라, 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에 배치된 신호 라인들(SCL)과 감지 라인들(TLA, TLB, TLC)은 제3 방향(DR3)에서 더 인접하게 배치될 수 있다. 이로 인해, 신호 라인들(SCL)과 감지 라인들(TLA, TLB, TLC) 각각에 전달되는 전기적 신호들은 서로 쉽게 영향을 받을 수 있고, 기생 커패시턴스 또는 노이즈가 발생할 수 있다.
전자 패널(EP)은 전원 패턴(ES) 상에 배치된 차폐 전극(BE)을 포함할 수 있다. 차폐 전극(BE)은 제1 베이스 영역(AA1) 상에 배치될 수 있고, 제1 베이스 영역(AA1)으로부터 벤딩 영역(BA)을 경유하여 제2 베이스 영역(AA2)을 향해 연장되어 배치될 수 있다. 일 실시예에 따라, 단면 상에서 차폐 전극(BE)은 댐들(DAM1, DAM2)의 층들(I1, I2) 사이를 경유하여 배치될 수 있다. 그러나, 실시예가 반드시 이에 한정되는 것은 아니다.
차폐 전극(BE)은 제3 방향(DR3)에서 표시부(DP)의 신호 라인들(SCL)과 감지부(ISP)의 감지 라인들(TLA, TLB, TLC) 사이에 배치될 수 있다. 즉, 차폐 전극(BE)은 평면 상에서 신호 라인들(SCL) 및 감지 라인들(TLA, TLB, TLC) 각각에 중첩할 수 있다. 차폐 전극(BE)은 신호 라인들(SCL)과 감지 라인들(TLA, TLB, TLC) 사이에 기생 커패시턴스가 발생하거나, 신호 라인들(SCL)에 전달되는 전기적 신호에 의해 감지 라인들(TLA, TLB, TLC)에 노이즈가 발생하는 것을 차단할 수 있다. 특히, 차폐 전극(BE)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 봉지층(ECL)이 미 배치됨에 따라 전기적인 영향에 서로 취약한 신호 라인들(SCL) 및 감지 라인들(TLA, TLB, TLC)을 서로 차폐시켜, 전자 패널(EP)의 신뢰성을 향상 시킬 수 있다.
차폐 전극(BE)은 전원 패턴(ES)에 연결되어 전원 패턴(ES)에 인가되는 전압과 동일한 전압을 제공받을 수 있다. 차폐 전극(BE)의 일 단은 제1 베이스 영역(AA1) 상에서 제2 전극(CE)과 연결될 수 있고, 차폐 전극(BE)의 일 부분은 전원 패턴(ES)에 연결될 수 있다. 이에 따라, 전원 패턴(ES)에 인가되는 제1 전압은 차폐 전극(BE)을 통해 제2 전극(CE)에 전달될 수 있다.
차폐 전극(BE)은 제1 전극(AE)과 동일 층 상에 배치될 수 있다. 예를 들어, 차폐 전극(BE)은 제1 베이스 영역(AA1) 상에서 제6 절연층(60) 상에 배치될 수 있다. 차폐 전극(BE)은 제1 전극(AE)의 형성 과정에서 제1 전극(AE)과 동시에 형성되는 것일 수 있다. 이에 따라, 차폐 전극(BE)은 제1 전극(AE)과 동일한 물질을 포함할 수 있다.
그러나, 이에 한정되지 않고, 차폐 전극(BE)은 제2 전극(CE)과 일체로 형성되는 것일 수 있다. 이 경우, 화소 정의막(PDL) 상에 배치된 제2 전극(CE)은 제1 베이스 영역(AA1) 상에서 화소 정의막(PDL)의 끝 단을 커버할 수 있고, 제2 전극(CE)은 제1 베이스 영역(AA1)으로부터 벤딩 영역(BA)을 경유하여 제2 베이스 영역(AA2)을 향해 연장되어 배치될 수 있다. 해당 실시예에서, 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에 배치된 제2 전극(CE)의 일 부분이 차폐 전극(BE)에 대응될 수 있다. 따라서, 차폐 전극(BE)은 제2 전극(CE)과 동일 층 상에 배치되며, 제2 전극(CE)과 동일한 물질을 포함할 수 있다.
차폐 전극(BE)이 회로층(DP-CL) 내의 절연층들(10~60) 사이가 아닌 표시 소자층(DP-OL)의 제1 전극(AE) 또는 제2 전극(CE)과 동일 층 상에 형성됨에 따라, 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 넓은 평면적을 가지며 형성될 수 있다. 이로 인해, 차폐 전극(BE)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 감지 라인들(TLA, TLB, TLC) 모두에 중첩할 수 있다.
만약, 전원 패턴(ES)을 차폐 전극으로 이용하는 경우, 회로층(DP-CL) 내에 배치된 전원 패턴(ES)은 동일 층 상에 배치된 회로층(DP-CL)의 다른 구성들에 의해 배치 가능한 면적에 제한이 있을 수 있고, 제한된 면적 내에서만 감지 라인들(TLA, TLB, TLC)을 보호할 수 있다. 이에 관하여는 도 7a 및 도 7b를 참조하여 보다 자세히 설명하도록 한다.
도 7a는 본 발명의 일 실시예에 따른 전자 패널의 확대 평면도이다. 도 7b는 비교 실시예에 따른 전자 패널의 확대 평면도이다. 도 7a는 도 5의 일 영역(AA')에 대응하는 평면도를 도시하였으며, 도 7b는 도 7a에 도시된 일 영역(AA')과 대응하는 비교 실시예의 평면도를 도시하였다.
도 7a에 도시된 일 영역(AA')은 도 5의 제1 및 제2 감지 라인들(TLX1~TLX6, TLY1~TLY4) 중 일부의 제1 및 제2 감지 라인들(TLX2, TLX4, TLX6, TLY3, TLY4, 이하 감지 라인들(TL)로 칭함)이 배치된 일 영역에 대응된다. 도 7a를 참조하여 후술하는 설명은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에 배치되는 감지 라인들이라면 동일하게 적용될 수 있다.
도 7a를 참조하면, 감지 라인들(TL)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 일 방향을 따라 연장되며 배치될 수 있다. 예를 들어, 감지 라인들(TL)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 제2 방향(DR2)을 따라 연장되어 배치될 수 있다. 감지 라인들(TL)은 패드 영역(PA) 상에 배치된 감지 패드들(I-PD) 각각에 전기적으로 연결될 수 있다. 감지 라인들(TL)은 감지 패드들(I-PD)과 상이한 층 상에 배치되어 컨택홀을 통해 전기적으로 연결될 수 있다. 그러나, 이에 한정되지 않고, 감지 라인들(TL)은 감지 패드들(I-PD)과 동일 층 상에 배치되어 일체로 형성될 수도 있다.
전원 패턴(ES)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 중 일부 영역에 배치될 수 있다. 전원 패턴(ES)은 적어도 하나의 표시 패드(D-PD)에 전기적으로 연결될 수 있다. 전원 패턴(ES)은 표시 패드(D-PD)와 동일 층 상에 배치되어 일체로 형성될 수 있다. 그러나, 이에 한정되지 않고, 전원 패턴(ES)은 표시 패드(D-PD)와 상이한 층 상에 배치되어 컨택홀을 통해 전기적으로 연결될 수도 있다. 전원 패턴(ES)은 동일 층 상에 배치되는 회로층(DP-CL, 도 6 참조)의 다른 구성들에 의해 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 배치 가능한 면적이 제한될 수 있다.
차폐 전극(BE)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 전원 패턴(ES)에 중첩하게 배치될 수 있다. 차폐 전극(BE)은 전원 패턴(ES) 위에 배치될 수 있다. 회로층(DP-CL, 도 6 참조) 상에 배치되는 차폐 전극(BE)은 전원 패턴(ES) 대비 배치 가능한 면적의 제한이 작을 수 있다. 이에 따라, 차폐 전극(BE)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 전원 패턴(ES)보다 더 큰 평면적을 갖도록 형성될 수 있다.
차폐 전극(BE) 상에 배치되는 감지 라인들(TL)은 평면 상에서 차폐 전극(BE)에 중첩하도록 배치될 수 있다. 즉, 감지 라인들(TL) 각각은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 차폐 전극(BE)에 중첩할 수 있다. 감지 라인들(TL)이 차폐 전극(BE)이 형성된 영역 내에 배치됨에 따라, 감지 라인들(TL)에 중첩하며 배치된 회로층(DP-CL, 도 6 참조)의 구성들에 의해 감지 라인들(TL)에 노이즈가 발생하는 것이 방지될 수 있다.
또한, 차폐 전극(BE)이 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 큰 평면적을 가짐에 따라, 감지 라인들(TL)은 제1 방향(DR1)에서의 폭이나 감지 라인들(TL) 사이의 간격이 제한되지 않으며, 차폐 전극(BE)에 중첩하도록 배치될 수 있다. 즉, 감지 라인들(TL)의 폭이나 간격을 감소시키지 않고도, 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 차폐 전극(BE)에 중첩하도록 배치될 수 있다. 이에 따라, 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 감지 라인들(TL)의 배치의 자유도가 증가할 수 있다.
감지 라인들(TL)은 제1 방향(DR1)에서 소정의 폭을 가질 수 있다. 예를 들어, 감지 라인들(TL) 각각은 제1 방향(DR1)에서 수 내지 수십 마이크로미터(㎛)의 폭을 가질 수 있다. 감지 라인들(TL)이 제1 방향(DR1)에서 충분한 폭을 가지며 형성됨에 따라, 감지 라인들(TL)의 저항이 증가되지 않고, 등저항을 갖도록 설계될 수 있다.
감지 라인들(TL)은 제1 방향(DR1)에서 충분한 간격으로 이격되어 배치될 수 있다. 예를 들어, 감지 라인들(TL)은 제1 방향(DR1)에서 수 내지 수십 마이크로미터(㎛)의 간격으로 이격될 수 있다. 감지 라인들(TL)이 서로 충분한 간격으로 이격 됨에 따라, 감지 라인들(TL)을 형성하는 공정에서 요구되는 정밀도가 크게 증가되지 않을 수 있고, 감지 라인들(TL)의 신뢰성이 향상될 수 있다.
따라서, 본 발명의 일 실시예에 따른 감지 라인들(TL)은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 소정의 면적을 갖는 차폐 전극(BE)에 의해, 감지 라인들(TL)과 중첩하여 배치되는 회로층(DP-CL, 도 6 참조)의 구성들로부터 발생하는 노이즈가 차단될 수 있고, 동시에 감지 라인들(TL)의 배치 자유도가 향상될 수 있다. 또한, 감지 라인들(TL)이 실질적으로 등저항을 가짐에 따라, 감지부(ISP, 도 5 참조)의 감도가 개선될 수 있고, 감지부(ISP, 도 5 참조)의 신뢰성이 향상될 수 있다.
도 7b는 벤딩 영역(BA) 및 제2 베이스 영역(AA2)에서 전원 패턴(ES) 상에 차폐 전극이 배치되지 않는 비교 실시예를 도시하였다. 도 7b에 도시된 전원 패턴(ES)은 실질적으로 도 7a에 도시된 전원 패턴(ES)의 구성과 동일할 수 있다.
차폐 전극을 미 포함하는 비교 실시예에서 전원 패턴(ES)이 감지 라인들(TL': TLY3', TLY4', TLX6', TLX4', TLX2')의 차폐 전극 역할을 할 수 있다. 전원 패턴(ES)은 동일 층 상에 배치되는 회로층(DP-CL, 도 6 참조)의 다른 구성들에 의해 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 배치 가능한 면적이 제한될 수 있다.
비교 실시예의 감지 라인들(TL')은 감지 라인들(TL')에 발생하는 노이즈가 방지되도록 전원 패턴(ES)에 중첩하여 배치될 수 있다. 특히, 봉지층(ECL, 도 6 참조)이 미 배치되어 노이즈에 취약한 제2 베이스 영역(AA2) 상에서 감지 라인들(TL')은 전원 패턴(ES)에 중첩하도록 배치될 수 있다.
그러나, 제2 베이스 영역(AA2) 상에서 전원 패턴(ES)의 형성 면적이 제한됨에 따라, 감지 라인들(TL')이 전원 패턴(ES)에 중첩하도록 배치되기 위해 배치될 수 있는 면적은 제한적일 수 있다. 즉, 비교 실시예의 감지 라인들(TL')은 벤딩 영역(BA) 및 제2 베이스 영역(AA2) 상에서 배치 자유도가 감소될 수 있다.
비교 실시예의 감지 라인들(TL')은 전원 패턴(ES)에 중첩하도록 배치되기 위해, 제1 방향(DR1)에서의 폭이 감소될 수 있다. 이로 인해, 비교 실시예의 감지 라인들(TL')은 저항이 증가될 수 있다. 또한, 비교 실시예의 감지 라인들(TL')은 전원 패턴(ES)의 형상에 대응하도록 형성되기 위해서, 평면 상에서 꺾이거나 절곡되는 부분이 포함될 수 있고, 이로 인해, 감지 라인들(TL')의 저항이 증가되고 형성 공정의 정밀도 및 공정 난이도가 증가될 수 있다. 또한, 연장 방향에서 비교 실시예의 감지 라인들(TL') 사이의 길이 차이가 증가될 수 있고, 이로 인해, 감지 라인들(TL') 간의 저항 차이가 발생할 수 있다.
도 7a 도시된 일 실시예의 감지 라인들(TL)은 일 부분이 전원 패턴(ES)에 비 중첩하더라도 차폐 전극(BE)에 의해 다른 신호 라인들로부터 전달되는 노이즈가 차폐될 수 있다. 그러나, 차폐 전극이 미 배치된 도 7b의 비교 실시예에서, 감지 라인들(TL')은 전원 패턴(ES)에 비 중첩하게 배치되는 경우 감지 라인들(TL')에 노이즈가 발생하여 신뢰성이 저하될 수 있고, 전원 패턴(ES)에 중첩하도록 배치하는 경우, 감지 라인들(TL')의 배치 면적이 제한되어, 감지 라인들(TL')의 저항이 증가하거나, 감지 라인들(TL') 사이에 저항 차이가 생길 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EA: 전자 장치 EP: 전자 패널
DP: 표시부 ISP: 감지부
BS: 베이스 기판 AA1: 제1 베이스 영역
BA: 벤딩 영역 AA2: 제2 베이스 영역
PA: 패드 영역 TR: 트랜지스터
OL: 발광 소자 AE: 제1 전극
EM: 발광층 CE: 제2 전극
ECL: 봉지층 EN1: 제1 무기막
EN2: 유기막 EN3: 제2 무기막
IL1: 베이스층 IL2, IL3: 감지 절연층
CL1: 제1 도전층 CL2: 제2 도전층
I-PD: 감지 패드 TL: 감지 라인
ES: 전원 패턴 BE: 차폐 전극
DAM1, DAM2: 댐

Claims (20)

  1. 일 방향을 따라 배열된 제1 베이스 영역, 벤딩 영역, 제2 베이스 영역, 및 패드 영역을 포함하는 베이스 기판;
    상기 제1 베이스 영역 상에 배치되고, 각각이 트랜지스터 및 발광 소자를 포함하는 화소들;
    상기 발광 소자를 커버하고, 상기 벤딩 영역 및 상기 제2 베이스 영역과 이격되어 배치된 봉지층;
    상기 봉지층 상에 배치되는 감지 전극들;
    상기 감지 전극들에 각각 전기적으로 연결된 감지 라인들; 및
    상기 발광 소자와 동일 층 상에 배치되고 상기 제1 베이스 영역으로부터 상기 제2 베이스 영역을 향해 연장된 차폐 전극을 포함하고,
    상기 차폐 전극은 상기 벤딩 영역 및 상기 제2 베이스 영역 상에서 상기 감지 라인들에 중첩하는 전자 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고,
    상기 차폐 전극은 상기 제1 전극 또는 상기 제2 전극과 동일 물질을 포함하는 전자 장치.
  3. 제2 항에 있어서,
    상기 차폐 전극은 상기 제1 전극과 동일 층 상에 배치되는 전자 장치.
  4. 제3 항에 있어서,
    상기 차폐 전극은 상기 제1 베이스 영역 상에서 상기 제2 전극과 연결되는 전자 장치.
  5. 제2 항에 있어서,
    상기 차폐 전극은 상기 제2 전극과 일체로 형성되는 전자 장치.
  6. 제1 항에 있어서,
    상기 화소들에 전기적으로 연결되는 신호 라인들을 더 포함하고,
    두께 방향에서 상기 감지 라인들은 상기 차폐 전극을 사이에 두고 상기 신호 라인들과 이격되는 전자 장치.
  7. 제1 항에 있어서,
    상기 차폐 전극 아래 배치되고, 상기 화소들에 전기적으로 연결되어 전압을 제공하는 전원 패턴을 더 포함하는 전자 장치.
  8. 제7 항에 있어서,
    상기 차폐 전극은 상기 제1 베이스 영역 상에서 상기 전원 패턴과 접촉하는 전자 장치.
  9. 제7 항에 있어서,
    상기 제2 베이스 영역 상에서 상기 차폐 전극의 면적은 상기 전원 패턴의 면적보다 큰 전자 장치.
  10. 제7 항에 있어서,
    상기 감지 라인들 중 적어도 일부는 평면 상에서 상기 전원 패턴에 비 중첩하는 전자 장치.
  11. 제7 항에 있어서,
    상기 패드 영역 상에 배치되고 각각이 상기 감지 라인들에 연결된 감지 패드들을 더 포함하고,
    상기 감지 패드들은 상기 전원 패턴과 동일 층 상에 배치되는 전자 장치.
  12. 제11 항에 있어서,
    상기 패드 영역 상에 배치되고, 상기 감지 패드들에 전기적으로 연결된 회로 기판을 더 포함하는 전자 장치.
  13. 제1 항에 있어서,
    상기 봉지층 및 상기 감지 전극들에 접촉하는 절연층을 더 포함하고,
    두께 방향에서 상기 감지 라인들은 상기 절연층을 사이에 두고 상기 차폐 전극과 이격되는 전자 장치.
  14. 제1 항에 있어서,
    상기 봉지층은 상기 발광 소자 상에 배치된 제1 무기막, 상기 제1 무기막 상에 배치된 유기막, 및 상기 유기막 상에 배치된 제2 무기막을 포함하고,
    상기 유기막의 끝 단은 상기 벤딩 영역과 이격되는 전자 장치.
  15. 제14 항에 있어서,
    상기 제1 베이스 영역 상에 배치된 댐을 더 포함하고,
    평면 상에서 상기 유기막은 상기 댐을 사이에 두고 상기 벤딩 영역과 이격되는 전자 장치.
  16. 제1 항에 있어서,
    상기 벤딩 영역은 상기 일 방향과 교차하는 방향을 따라 연장된 벤딩축을 중심으로 벤딩되고,
    상기 제1 베이스 영역은 상기 제2 베이스 영역과 평면 상에서 중첩하는 전자 장치.
  17. 영상을 표시하는 표시부; 및
    상기 표시부 상에 배치되고 외부 입력을 감지하는 감지부를 포함하고,
    상기 표시부는
    제1 베이스 영역, 상기 제1 베이스 영역과 평면 상에서 중첩하는 제2 베이스 영역, 및 상기 제1 베이스 영역과 상기 제2 베이스 영역 사이에 배치된 벤딩 영역을 포함하는 베이스 기판;
    상기 제1 베이스 영역 상에 배치되고, 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자;
    상기 발광 소자를 커버하는 봉지층;
    상기 제1 전극 또는 상기 제2 전극과 동일 층 상에 배치되는 차폐 전극; 및
    상기 차폐 전극 아래 배치되고, 상기 제2 전극에 전기적으로 연결되어 전압을 제공하는 전원 패턴을 포함하고,
    상기 감지부는
    상기 봉지층 상에 배치되고, 감지 전극들 및 감지 라인들을 포함하는 적어도 하나의 도전층을 포함하고,
    상기 제2 베이스 영역 상에서 상기 감지 라인들은 상기 차폐 전극에 중첩하고,
    상기 제2 베이스 영역 상에서 상기 차폐 전극의 면적은 상기 전원 패턴의 면적보다 큰 전자 장치.
  18. 제17 항에 있어서,
    상기 감지부는
    상기 봉지층에 접촉하는 베이스층;
    상기 베이스층 상에 배치되는 제1 도전층;
    상기 제1 도전층 상에 배치되는 감지 절연층; 및
    상기 감지 절연층 상에 배치되는 제2 도전층을 포함하고,
    상기 제2 도전층은 상기 감지 라인들을 포함하는 전자 장치.
  19. 제17 항에 있어서,
    상기 차폐 전극은 상기 제2 전극과 상기 제1 베이스 영역 상에서 연결되는 전자 장치.
  20. 제17 항에 있어서,
    상기 봉지층은 상기 발광 소자 상에 배치된 제1 무기막, 상기 제1 무기막 상에 배치된 유기막, 및 상기 유기막 상에 배치된 제2 무기막을 포함하고,
    상기 제1 무기막, 상기 유기막, 및 상기 제2 무기막 각각은 상기 벤딩 영역 및 상기 제2 베이스 영역과 이격되는 전자 장치.
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