TWI670801B - 複合天線基板以及半導體封裝模組 - Google Patents

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TWI670801B
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金斗一
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曺正鉉
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Abstract

一種複合天線基板以及半導體封裝模組包括：扇出型半導體封裝，包括半導體晶片、包封半導體晶片的至少部分的包封體、以及包括電性連接至連接墊的重佈線層的連接構件；以及天線基板，包括天線構件及配線構件，天線構件包括天線圖案、接地圖案及饋線，配線構件配置於天線構件下方且包括配線層，配線層包括電性連接至饋線的饋入圖案。

Description

複合天線基板以及半導體封裝模組
本揭露是有關於一種複合天線基板以及半導體封裝模組。
[相關申請案的交叉參考]
本申請案主張2017年5月19日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0062550號以及2017年9月15日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0118704號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
使用10吉赫或大於10吉赫的毫米波的應用已廣泛用於對運動進行偵測以增加使用者介面(user interface，I/F)便利性的運動感測器產品、對預定空間內的入侵者進行確認的用於安全的行動監測感測器產品、用於汽車的近場及遠場偵測的24吉赫及77吉赫的雷達系統等、以及第五代(fifth generation，5G)行動通訊或60吉赫的通訊。在使用上述毫米波的產品的情形中，當將訊號 自射頻積體電路(radio frequency integrated circuit，RFIC)傳輸至天線或自天線傳輸至射頻積體電路時，訊號應被傳輸成使得訊號的損耗最小化。傳統上，為了達成此目的，射頻積體電路與天線藉由同軸纜線彼此連接以使訊號衰減最小化，此在空間及成本方面是低效率的。
在最近的60吉赫的通訊系統中，正在使用的是使用例如低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)等材料來設計60吉赫的天線且接著將60吉赫的天線附接至射頻積體電路以顯著縮短各組件之間的距離。另外，在一些用於汽車的雷達系統中，將射頻積體電路安裝在主印刷電路板(printed circuit board，PCB)上。將天線圖案形成於主印刷電路板上且連接至主印刷電路板或者作為單獨的天線模組安裝於主印刷電路板上。然而，以此種方式，難以充分地防止在各組件之間產生線間損耗(line-to-line loss)。
近來，隨著封裝技術的發展，已開發出一種在射頻積體電路封裝中形成天線的方法，且在一些情形中已使用在射頻積體電路封裝的重佈線層(redistribution layer，RDL)上形成天線圖案的方式。然而，以此種方式，在確保天線的輻射效能方面存在若干設計限制，或者存在將出現效能錯誤(performance error)的可能性。因此，需要一種能夠具有一定程度的設計靈活性且顯著減少設計錯誤的穩定的射頻積體電路及天線積體封裝設計技術。
本揭露的態樣可提供一種複合天線基板以及半導體封裝模組，其中天線與半導體晶片之間的訊號通路可被設計成具有最短的距離，可確保全向覆蓋(omnidirectional coverage)特性，且天線的接收靈敏度可得到提高。
根據本揭露的態樣，可對包括半導體晶片的半導體封裝與包括天線的天線基板進行複合模組化。
根據本揭露的態樣，一種複合天線基板以及半導體封裝模組可包括：扇出型半導體封裝，包括半導體晶片、包封體及連接構件，所述半導體晶片具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊，所述包封體包封所述半導體晶片的至少部分，所述連接構件配置於所述半導體晶片上且包括電性連接至所述連接墊的重佈線層；以及天線基板，包括天線構件及配置於所述天線構件下方的配線構件，所述天線構件包括絕緣層、第一圖案層、第二圖案層以及通孔，所述第一圖案層配置於所述絕緣層的上表面上且包括天線圖案，所述第二圖案層配置於所述絕緣圖案的下表面上且包括接地圖案，所述通孔貫穿所述絕緣層且包括電性連接至所述天線圖案的饋線，且所述配線構件包括配線層，所述配線層包括電性連接至所述饋線的饋入圖案，其中所述扇出型半導體封裝與所述天線基板彼此耦合，以使得所述連接構件與所述配線構件面對彼此。
根據本揭露的另一態樣，一種複合天線基板以及半導體封裝模組可包括：扇出型半導體封裝，包括核心構件、半導體晶 片、包封體及連接構件，所述核心構件具有貫穿孔，所述半導體晶片配置於所述貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊，所述包封體包封所述半導體晶片的至少部分，所述連接構件配置於所述半導體晶片上，所述核心構件及所述連接構件分別包括電性連接至所述連接墊的核心配線層以及重佈線層；以及天線基板，包括天線構件及配線構件，其中包括天線圖案的第一圖案層配置於絕緣層上，包括接地圖案的第二圖案層配置於所述絕緣層下方，且在所述絕緣層中形成有通孔，所述通孔貫穿所述絕緣層且包括電性連接至所述天線圖案的饋線，所述配線構件配置於所述天線構件下方且包括配線層，所述配線層包括電性連接至所述饋線的饋入圖案，其中所述天線基板堆疊於所述扇出型半導體封裝上，且所述天線基板與所述扇出型半導體封裝藉由電性連接結構彼此連接。
100A、2100‧‧‧扇出型半導體封裝
100B、100C、100D、100E、100F、100G、100H、100I、100J‧‧‧半導體封裝
110‧‧‧核心構件
110H‧‧‧貫穿孔
111‧‧‧介電層
111a‧‧‧介電層
111b‧‧‧介電層
111c‧‧‧介電層
112a‧‧‧核心配線層
112b‧‧‧核心配線層
112c‧‧‧核心配線層
112cR、222R‧‧‧濾波器圖案
112d‧‧‧核心配線層
113‧‧‧核心通孔
113a‧‧‧核心通孔
113b‧‧‧核心通孔
113c‧‧‧核心通孔
115、122‧‧‧金屬層
117‧‧‧貫穿通孔
120、2120、2220‧‧‧半導體晶片
120B‧‧‧凸塊
120P、2122、2222‧‧‧連接墊
125‧‧‧被動組件
128‧‧‧晶粒貼合膜
130、2130‧‧‧包封體
132‧‧‧背側配線層
133‧‧‧背側通孔
140、2140、2240‧‧‧連接構件
141、211、221、241、2141、2241‧‧‧絕緣層
142、2142‧‧‧重佈線層
142a‧‧‧第一重佈線層
143、213、223、243、2143、2243‧‧‧通孔
150、190、230、250、2150、2223、2250‧‧‧鈍化層
160、2160、2260‧‧‧凸塊下金屬層
170、180‧‧‧電性連接結構
200A、200B、200C、200D、200E、200F、200G、200H、200K‧‧‧天線基板
210‧‧‧天線構件
210DA‧‧‧偶極天線
210PA‧‧‧塊狀天線
212a‧‧‧第一圖案層
212aA、212bA‧‧‧天線圖案
212aG、212bG、222G‧‧‧接地圖案
212b‧‧‧第二圖案層
213F、223F‧‧‧饋線
213G‧‧‧接地通孔
220‧‧‧配線構件
222、242‧‧‧配線層
222F‧‧‧饋入圖案
240‧‧‧配線構件
300A、300B、300C、300D、300E、300F、300G、300H、300I、300J、300K‧‧‧複合天線基板以及半導體封裝模組
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
2121、2221‧‧‧本體
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I'‧‧‧線
R‧‧‧輻射
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文配合所附圖式作詳細說明如下：
圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝 於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
圖9為示出複合天線基板以及半導體封裝模組的實例的剖面示意圖。
圖10為沿圖9的複合天線基板以及半導體封裝模組的線I-I'所截取的平面示意圖。
圖11A及圖11B為示出圖9的複合天線基板以及半導體封裝模組的天線基板的各種實例的示意圖。
圖12為示出圖9的複合天線基板以及半導體封裝模組的天線基板的塊狀天線(patch antenna)的應用的示意圖。
圖13為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖14為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖15為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖16為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖17為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖18為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖19為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖20為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖21為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖22為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
圖23為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
表達「耦合」在概念上包括兩個組件彼此整合成彼此接觸的情形以及兩個組件使用中間物堆疊於一起的形式。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性 不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中，組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接(disconnection)。舉例而言，「電性連接」包括訊號連接，儘管所述連接是物理斷接的。應理解，當以「第一」及「第二」來指代元件時，所述元件並不因此受到限制。使用此類用語可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
在本文中，基於所附圖式來使用上部分、下部分、上側面、下側面、上表面、下表面等。舉例而言，第一連接構件配置在高於重佈線層的水平高度上。然而，申請專利範圍並非僅限於此。另外，垂直方向意指上述向上方向及向下方向，且水平方向意指與上述向上方向及向下方向垂直的方向。在此種情形中，垂直橫截面意指沿垂直方向上的平面截取的情形，且垂直橫截面的 實例可為圖式中所示的剖面圖。另外，水平橫截面意指沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如(舉例而言)中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：舉例而言， 無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括(但不受限制)高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵 氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為例如智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位靜態照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，電子裝置可為例如智慧型電話1100。在智慧型電話1100中，射頻積體電路(RFIC)可採用半導體封裝形式來使用，且天線可採用基板或模組形式來使用。射頻積體電路與天線在智慧型電話1100中可彼此電性連接，且因此天線信號在各個方向上的輻射R是可能的。包括射頻積體電路的半導體封裝以及包括天線的基板或模組可在例如智慧型電話等電子裝置中以各種形式來使用。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝接墊的尺寸及主板的組件安裝接墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而可能 需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括(但不受限制)矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如(舉例而言)鋁(Al)等導電材料；以及鈍化層2223，例如氧化物膜或氮化物膜等，且形成於本體2221的一個表面上並覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240 可藉由以下步驟來形成：利用例如(舉例而言)感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出安裝於智慧型電話中進行快速訊號傳輸並同時具有緊密尺寸的諸多元件。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊密尺寸的半導體晶片。另外，由於上述問題，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出 端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面是由包封體2130保護，且半導體晶片2120的連接墊2122是藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上進一步形成鈍化層2150，且在鈍化層2150的開口中進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈 局可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更緊密的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是 不同的，印刷電路板具有與扇出型半導體封裝不同的規格、目的等，且有扇入型半導體封裝嵌入於其中。
複合天線基板以及半導體封裝模組
圖9為示出複合天線基板以及半導體封裝模組的實例的剖面示意圖。
圖10為沿圖9的複合天線基板以及半導體封裝模組的線I-I'所截取的平面示意圖。
參照圖9及圖10，根據本揭露中的例示性實施例的複合天線基板以及半導體封裝模組300A可具有扇出型半導體封裝100A與天線基板200A彼此耦合的形式。更詳言之，複合天線基板以及半導體封裝模組300A可具有扇出型半導體封裝100A與天線基板200A彼此整合的形式。
扇出型半導體封裝100A包括：核心構件110，具有貫穿孔110H；半導體晶片120，配置於貫穿孔110H中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊120P；被動組件125，鄰近半導體晶片120配置於貫穿孔110H中。扇出型半導體封裝100A更包括包封體130，包封體130包封核心構件110的至少部分、半導體晶片120的至少部分及被動組件125的至少部分。連接構件140配置於半導體晶片120的主動面上。背側配線層132配置於半導體晶片120的非主動面以及核心構件110上。鈍化層150配置於包封體130之下。凸塊下金屬層160連接至背側配線層132，且電性連接結構170連接至所述凸塊下金屬 層。核心構件110包括電性連接至連接墊120P的核心配線層112a及核心配線層112b，且連接構件140包括電性連接至連接墊120P的重佈線層142。在實施例中，半導體晶片120可朝向天線基板200A被配置成面朝上的形式。
天線基板200A包括天線構件210，其中包括天線圖案212aA的第一圖案層212a配置於絕緣層211的上表面上，包括接地圖案212bG的第二圖案層212b配置於所述絕緣層的下表面上，且在絕緣層211中形成有通孔213，通孔213貫穿絕緣層211且包括電性連接至天線圖案212aA的饋線213F。天線基板200A更包括配線構件220，配線構件220配置於天線構件210下方且包括配線層222，配線層222包括電性連接至饋線213F的饋入圖案222F。鈍化層230配置於天線構件210上且覆蓋第一圖案層212a。在實施例中，天線構件210可較配線構件220厚。
天線基板200A的配線構件220與扇出型半導體封裝100A的連接構件140接觸，且彼此整合而無需使用單獨的電性連接結構等。表達「耦合」在概念上包括兩個組件彼此整合成彼此接觸的情形以及兩個組件使用中間物堆疊於一起的形式。
在射頻積體電路及天線形成為一個複合模組的情形中，為了確定天線的諧振頻率及頻寬，需要考慮如何實施天線、接地面、介電材料、饋線等。舉例而言，天線與接地面之間的距離(即，空氣層的厚度或介電材料的厚度)對天線的特性具有敏感影響，需要將所述距離維持恆定不變並進行管理，以確保天線 的穩定輻射特性。
在相關技術的情形中，已利用在半導體封裝的重佈線層上形成天線以及在主板上形成接地面的方式。在此種情形中，天線與接地面之間的厚度或距離需要藉由此封裝的焊球來確保一定的高度。因此，當將主板安裝於封裝上時，可視焊球塌陷的高度程度而產生厚度差異。另外，在此種情形中，使用介電材料作為空氣層的材料，且因此會增大天線的尺寸。另外，在此種情形中，可將助焊劑或異物插入天線與接地面之間的空間中，因而會顯著地影響天線的特性。另外，在此種情形中，當在射頻積體電路中產生熱量時，難以確保足夠的散熱通路，且因此，在使用大量電力的產品中利用此種方式方面存在限制。
另一方面，根據例示性實施例的複合天線基板以及半導體封裝模組300A可具有以下結構，其中扇出型半導體封裝100A(其中例如射頻積體電路等半導體晶片120被封裝成面朝上的形式)與包括例如偶極天線、塊狀天線等天線圖案212aA的天線基板200A整合。在此種情形中，天線構件210可被引入至天線基板200A中。天線構件210可包括分別形成於絕緣層211的相對的表面上的天線圖案212aA及接地圖案212bG，且包括饋線213F，饋線213F被實施為穿過貫穿絕緣層211的通孔213等。因此，無論外部環境的變化如何，在單個複合模組中均可穩定地確保天線與接地面之間的距離以維持天線的輻射特性，且另外，可顯著縮短天線與半導體晶片之間的訊號通路以確保穩定的射頻(radio frequency，RF)特性。
此外，可藉由適當地使用天線構件210的絕緣層211的介電常數(Dk)以及核心構件110的介電層111的介電常數(Dk)來減小天線的尺寸以簡化複合天線基板以及半導體封裝模組的整體結構，進而提高空間效率並降低成本。此外，亦可防止因天線與接地面之間的空間中的異物的影響而造成天線的效能劣化。另外，可藉由引入核心構件110來提高複合天線基板以及半導體封裝模組300A的剛性，且核心構件110可提供電性連接通路以在複合天線基板以及半導體封裝模組中有效地提供一直到用於連接至主板等的電性連接結構170的訊號通路。被動組件125可與半導體晶片120一起嵌入於扇出型半導體封裝100A中以顯著減少訊號、電力等的損耗。
以下將參照圖式更詳細地闡述根據例示性實施例的複合天線基板以及半導體封裝模組300A的組件。
首先，扇出型半導體封裝100A包括：核心構件110，具有貫穿孔110H；半導體晶片120，配置於貫穿孔110H中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊120P。扇出型半導體封裝100A更包括：被動組件125，鄰近半導體晶片120配置於貫穿孔110H中；以及包封體130，包封核心構件110的至少部分、半導體晶片120的至少部分及被動組件125的至少部分。連接構件140配置於半導體晶片120的主動面上。背側配線層132配置於半導體晶片120的非主動面以及核 心構件110上。鈍化層150配置於包封體130下方。凸塊下金屬層160連接至背側配線層132，且電性連接結構170連接至所述凸塊下金屬層，如上所述。核心構件110包括電性連接至連接墊120P的核心配線層112a及核心配線層112b，且連接構件140包括電性連接至連接墊120P的重佈線層142。
核心構件110可包括核心配線層112a及核心配線層112b以由此減少連接構件140的層的數目。必要時，可為核心構件110選擇適宜的材料以視某些材料而提高扇出型半導體封裝100A的剛性，且確保包封體130的厚度均勻性。可藉由核心構件110的核心配線層112a及核心配線層112b以及核心通孔113在複合天線基板以及半導體封裝模組300A中提供電性通路。核心構件110可具有貫穿孔110H。半導體晶片120與被動組件125可並排地配置於貫穿孔110H中，以與核心構件110間隔開預定距離。半導體晶片120的側表面及被動組件125的側表面可被核心構件110環繞。然而，此種形式僅為實例，且本實施例可進行各種修改以具有其他形式，並且核心構件110可視此種形式而執行另一功能。
核心構件110可包括：介電層111；第一核心配線層112a，配置於介電層111的上表面上；第二核心配線層112b，配置於介電層111的下表面上；以及核心通孔113，貫穿介電層111且將第一核心配線層112a與第二核心配線層112b彼此連接。核心構件110的第一核心配線層112a及第二核心配線層112b的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110 的厚度可相似於或大於半導體晶片120等的厚度，因此可視核心構件110的規格而藉由基板製程形成具有大尺寸的第一核心配線層112a及第二核心配線層112b。另一方面，可藉由半導體製程以小尺寸來形成連接構件140的重佈線層142以達成薄度。
介電層111的材料不受特別限制。舉例而言，可使用絕緣材料作為介電層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電樹脂作為絕緣材料。舉例而言，視所需材料的特性而定，可使用低耗散因數(dissipation factor，Df)及低介電常數的一般銅箔積層板(copper clad laminate，CCL)或低耗散因數及高介電常數的玻璃或陶瓷系絕緣材料作為介電層111的材料。
核心配線層112a及核心配線層112b可用於對半導體晶片120的連接墊120P進行重佈線。另外，當扇出型半導體封裝100A電性連接至配置於扇出型半導體封裝100A上及扇出型半導體封裝100A下方的其他組件時，核心配線層112a及核心配線層112b可用作連接圖案。核心配線層112a及核心配線層112b中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。核 心配線層112a及核心配線層112b可視其對應層的設計而執行各種功能。舉例而言，核心配線層112a及核心配線層112b可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，核心配線層112a及核心配線層112b可包括通孔接墊等。
核心通孔113可將形成於不同層上的核心配線層112a及核心配線層112b彼此電性連接，進而在核心構件110中形成電性通路。核心通孔113中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。核心通孔113中的每一者可利用導電材料完全填充，或者導電材料可沿相應通孔孔洞的壁形成。另外，核心通孔113中的每一者可具有任何已知的形狀，例如沙漏形狀、圓柱形形狀等。核心通孔113亦可包括用於訊號的通孔以及用於接地的通孔等。
必要時，可在核心構件110的貫穿孔110H的壁上進一步配置金屬層115。金屬層115可形成於貫穿孔110H的整個壁上以環繞半導體晶片120。因此，可改善散熱特性，且可達成電磁波阻擋效果。金屬層115的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。金屬層115可電性連接至第一核心配線層112a及/或第二核心配線層112b的接地圖案以因此用作接地面。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的處於裸露狀態的積體電路(IC)。積體電路(IC)可為例如射頻積體電路(RFIC)。亦即，根據例示性實施例的複合天線基板以及半導體封裝模組300A可為射頻積體電路與毫米波/5G天線彼此整合的封裝。半導體晶片120可包括上面形成有各種電路的本體，且連接墊120P可形成於所述本體的主動面上。本體可以例如主動晶圓為基礎而形成。在此種情形中，可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等作為所述本體的基材(basic material)。連接墊120P可將半導體晶片120電性連接至其他組件，且連接墊120P中的每一者的材料可為例如鋁(Al)等導電材料，但並非僅限於此。半導體晶片120的主動面指代半導體晶片120的上面配置有連接墊120P的表面，且半導體晶片120的非主動面指代半導體晶片120的與主動面相對的表面。儘管圖式中未示出，然而可在半導體晶片120的主動面上形成鈍化層(圖中未示出)，所述鈍化層具有暴露出連接墊120P的至少部分的開口，且由氧化物層、氮化物層等形成。半導體晶片120可被配置成面朝上的形式因而具有到達天線的最短的訊號通路。
被動組件125可與半導體晶片120並排地配置於貫穿孔110H中。被動組件125可為例如電容器、電感器等已知的被動組件。作為非限制性實例，被動組件125可為電容器。被動組件125可藉由連接構件140電性連接至半導體晶片120。另外，被動組件125亦可藉由連接構件140電性連接至天線基板200A。被動組件 125的數目不受特別限制。
包封體130可被配置成保護半導體晶片120、被動組件125等，且提供絕緣區域。包封體130的包封形式不受特別限制，但可為包封體130環繞半導體晶片120的至少部分及被動組件125的至少部分的形式。舉例而言，包封體130可覆蓋核心構件110的下表面，覆蓋半導體晶片120的側表面及非主動面，且覆蓋被動組件125的側表面及下表面。另外，包封體130可填充貫穿孔110H中的空間。包封體130的某種材料不受特別限制，而是可為例如感光成像包封體(photoimagable encapsulant，PIE)。或者，必要時，可使用例如味之素構成膜等絕緣材料。
背側配線層132用於對半導體晶片120的連接墊120P進行重佈線，且背側配線層132的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側配線層132可視對應層的設計而執行各種功能。舉例而言，背側配線層132可包括接地圖案、訊號圖案等。另外，背側配線層132可包括通孔接墊、電性連接結構接墊等。
背側通孔133將形成於不同層上的背側配線層132、第二核心配線層112b等彼此電性連接。另外，必要時，背側通孔133可連接至形成於半導體晶片120的非主動面上的金屬層122，因而用作散熱通孔。背側通孔133中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、 鉛(Pb)、鈦(Ti)、或其合金。背側通孔133中的每一者可利用導電材料完全填充，或者導電材料亦可沿各個背側通孔的壁形成。另外，背側通孔133中的每一者可具有任何已知的形狀，例如錐形形狀、圓柱形形狀等。
連接構件140對半導體晶片120的連接墊120P進行重佈線。半導體晶片120的具有各種功能的數十至數百個連接墊120P可藉由連接構件140來進行重佈線。另外，連接構件140可連接至配線構件220以因此提供連接通路，使得扇出型半導體封裝100A與天線基板200A可彼此整合。連接構件140可包括絕緣層141、配置在絕緣層141上的重佈線層142以及貫穿絕緣層141並連接至重佈線層142的通孔143。連接構件140可由單層形成，或可由層數比圖式中示出的層數多的多層形成。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性質時，絕緣層141可被形成為具有減小的厚度，且可更容易地達成通孔143的精細間距。絕緣層141可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於對連接墊120P實質上進行重佈 線。重佈線層142中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子接墊等。重佈線層142可包括電性連接至饋線223F的饋入圖案。
通孔143可將形成於不同層上的重佈線層142、連接墊120P等彼此電性連接，進而在扇出型半導體封裝100A中形成電性通路。通孔143中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿各個通孔的壁形成。另外，通孔143中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀、圓柱形形狀等。通孔143可包括電性連接至饋線223F的饋線。
鈍化層150可保護背側配線層132免受外部物理性或化學性損傷。鈍化層150可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層150可由味之素構成膜形成。然而，鈍化層150並非僅限於此，而是亦可由感光成像介電質、阻焊劑等形成。
凸塊下金屬層160可提高電性連接結構170的連接可靠 性，以提高扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由包封體130及/或鈍化層150的開口被暴露出的背側配線層132的電性連接結構的各種接墊。可藉由已知的金屬化方法，使用已知的導電材料(例如金屬)在包封體130的開口中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可另外配置以在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非僅限於此。電性連接結構170中的每一者可為接腳(land)、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構170並非僅限於此。電性連接結構170的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊120P的數目而設置為數十至數千的數量，或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一者可配置在扇出區域中。所述扇出區域為配置有半導體晶片120的區域之外的區域。扇出 型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
接下來，天線基板200A可包括：天線構件210，其中包括天線圖案212aA的第一圖案層212a配置於絕緣層211的上表面上，包括接地圖案212bG的第二圖案層212b配置於絕緣層的下表面上，且在絕緣層211中形成有通孔213，通孔213貫穿絕緣層211且包括電性連接至天線圖案212aA的饋線213F；配線構件220，配置於天線構件210下方且包括配線層222，配線層222包括電性連接至饋線213F的饋入圖案222F；以及鈍化層230，配置於天線構件210上且覆蓋第一圖案層212a。天線構件210可較配線構件220厚。配線構件220與連接構件140無需使用單獨的電性連接結構等即可彼此接觸。天線基板200A可具有相對於天線構件210的非對稱結構。
作為能夠實施毫米波/5G天線的區域的天線構件210可包括：絕緣層211；第一圖案層212a，形成於絕緣層的上表面上；第二圖案層212b，形成於絕緣層211的下表面上；以及通孔213，貫穿絕緣層211且將第一圖案層212a與第二圖案層212b彼此電性連接。在天線構件210中，第一圖案層212a可包括天線圖案212aA，第二圖案層212b可包括接地圖案212bG，且絕緣層211 可配置於第一圖案層212a與第二圖案層212b之間。因此，無論外部環境的變化如何，在單一複合模組中均可穩定地確保天線與接地面之間的距離以維持天線的輻射特性。另外，可藉由適當地使用絕緣層211的介電常數(Dk)來減小天線的尺寸以簡化複合天線基板以及半導體封裝模組的整體結構，進而提高空間效率並降低成本。舉例而言，天線構件210的絕緣層211的介電常數(Dk)可大於核心構件110的介電層111的介電常數(Dk)。天線構件210的絕緣層211的介電常數(Dk)可大於複合天線基板以及半導體封裝模組300A中的另一絕緣層或介電層的介電常數。
可使用絕緣材料作為絕緣層211的材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；包含例如玻璃纖維(或玻璃布或玻璃纖維布)等加強材料及/或無機填料以及熱固性樹脂及熱塑性樹脂的材料，例如預浸體、味之素構成膜、FR-R、雙馬來醯亞胺三嗪等。舉例而言，視絕緣材料的所需特性而定，可使用低耗散因數及低介電常數的一般銅箔積層板或低耗散因數及高介電常數的玻璃或陶瓷系絕緣材料作為絕緣層211的材料。當使用高介電常數及低耗散因數的玻璃或陶瓷系材料作為絕緣層211的材料時，可以更小的尺寸來形成天線。可視阻抗匹配特性而自由地改變絕緣層211的厚度。
第一圖案層212a可包括實質上實施毫米波/5G天線的天線圖案212aA，且可包括其他接地圖案212aG等。天線圖案212aA 可為偶極天線、塊狀天線等。天線圖案212aA可被接地圖案環繞，但並非僅限於此。第一圖案層212a的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。
第二圖案層212b可包括用於天線圖案212aA的接地圖案212bG，且可包括其他訊號圖案等。接地圖案212bG可具有接地面的形式。第二圖案層212b的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。
通孔213可將形成於不同層上的第一圖案層212a及第二圖案層212b彼此電性連接，進而在天線構件210中形成電性通路。通孔213可包括饋線213F，且可包括其他接地通孔213G等。饋線213F可電性連接至天線圖案212aA。接地通孔213G可密集地環繞饋線213F。通孔213中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。通孔213中的每一者可利用導電材料完全填充，或者與圖式所示不同，導電材料可沿各個通孔孔洞的壁形成。另外，通孔213中的每一者可具有任何已知的垂直橫截面形狀，例如錐形形狀、圓柱形形狀等。
配線構件220可包括：絕緣層221；配線層222，形成於絕緣層221上；以及通孔223，貫穿絕緣層221且將形成於不同層上的配線層222彼此電性連接或將配線層222電性連接至另一 構件的圖案層或重佈線層。配線構件220可具有較大數目的配線層或僅具有一個配線層。
絕緣層221中的每一者的材料可為絕緣材料。在此種情形中，可使用味之素構成膜、感光成像介電質等作為絕緣材料。當絕緣層221的數目為多個時，各絕緣層221之間的邊界可不明顯，但未必僅限於此。
配線層222可包括電性連接至饋線213F的饋入圖案222F，且可包括其他接地圖案222G等。配線層222中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。
通孔223可將形成於不同層上的配線層222彼此電性連接或將配線層222電性連接至另一構件的圖案層或重佈線層以提供電性通路。通孔223可包括電性連接至饋入圖案222F的饋線223F。通孔223中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。
鈍化層230可保護天線構件210免受外部物理性或化學性損傷。鈍化層230可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層230可由味之素構成膜形成。然而，鈍化層230並非僅限於此，而是亦可由感光成像介電質、阻焊劑等形成。
圖11A及圖11B為示出圖9的複合天線基板以及半導體 封裝模組的天線基板的各種實例的示意圖。
參照圖11A及圖11B，天線基板200A可具有其包括多個偶極天線210DA及多個塊狀天線210PA的形式。或者，天線基板200A可具有其包括更大數目的塊狀天線210PA的形式。亦即，天線基板200A可視設計而包括各種類型的天線。
圖12為示出圖9的複合天線基板以及半導體封裝模組的天線基板的塊狀天線的應用的示意圖。
參照圖12，塊狀天線210PA可具有天線圖案212bA及饋線213F被密集地形成的接地通孔213G環繞的形式。可在天線圖案212bA與接地通孔213G之間進一步配置例如鈍化層230等絕緣材料。饋線213F可電性連接至饋入圖案223F。因此，饋線213F可電性連接至連接墊120P。
圖13為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖13，根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300B可具有天線基板200B與半導體封裝100B彼此整合的形式。在此種情形中，在半導體封裝100B中，核心構件110可包括：第一介電層111a，接觸連接構件140；第一核心配線層112a，接觸連接構件140且嵌入於第一介電層111a中；第二核心配線層112b，配置於第一介電層111a的與第一介電層111a的嵌入有第一核心配線層112a的一個表面相對的另一表面上；第二介電層111b，配置於第一介電層111a上且覆蓋第二核心 配線層112b；以及第三核心配線層112c，配置於第二介電層111b上。第一核心配線層112a、第二核心配線層112b及第三核心配線層112c可電性連接至連接墊120P。第一核心配線層112a與第二核心配線層112b以及第二核心配線層112b與第三核心配線層112c可經由分別貫穿第一介電層111a及第二介電層111b的第一核心通孔113a及第二核心通孔113b彼此電性連接。同時，第一核心配線層112a、第二核心配線層112b及第三核心配線層112c中的至少一者可包括電性連接至天線圖案212aA的濾波器圖案(圖中未示出)。在此種情形中，可使用具有高介電常數的材料作為天線構件210的絕緣材料，以使天線微型化，且可使用具有低介電常數的材料作為核心構件110的絕緣材料以顯著降低濾波器的損耗。然而，天線構件210的絕緣材料及核心構件110的絕緣材料並非僅限於此。
當第一核心配線層112a嵌入於第一介電層111a中時，因第一核心配線層112a的厚度而產生的台階可顯著地減小，且連接構件140的絕緣距離可因而成為恆定不變。亦即，自連接構件140的第一重佈線層142a至第一介電層111a的下表面的距離與自連接構件140的第一重佈線層142a至半導體晶片120的連接墊120P的距離之間的差值可小於第一核心配線層112a的厚度。因此，可容易達成連接構件140的高密度配線設計。
連接構件140的重佈線層142與核心構件110的第一核心配線層112a之間的距離可大於連接構件140的重佈線層142與 半導體晶片120的連接墊120P之間的距離。原因在於第一核心配線層112a可凹陷於第一介電層111a中。如上所述，當第一核心配線層112a凹陷於第一介電層111a中，進而使得第一介電層111a的上表面與第一核心配線層112a的上表面之間具有台階時，可防止包封體130的材料滲入而污染第一核心配線層112a的現象。核心構件110的第二核心配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。核心構件110可被形成為具有與半導體晶片120的厚度對應的厚度。因此，形成於核心構件110中的第二核心配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的核心配線層112a、核心配線層112b及核心配線層112c的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110的厚度可等於或大於半導體晶片120的厚度，因此可視核心構件110的規格而形成具有大尺寸的核心配線層112a、核心配線層112b及核心配線層112c。另一方面，連接構件140的重佈線層142可被形成為其尺寸相對小於核心配線層112a、核心配線層112b及核心配線層112c的尺寸以達成薄度。
介電層111a及介電層111b中每一者的材料不受特別限制。舉例而言，可使用絕緣材料作為介電層111a及介電層111b中每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性 樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電樹脂作為絕緣材料。
核心配線層112a、核心配線層112b及核心配線層112c可用於對半導體晶片120的連接墊120P進行重佈線。核心配線層112a、核心配線層112b及核心配線層112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。核心配線層112a、核心配線層112b及核心配線層112c可視其對應層的設計而執行各種功能。舉例而言，核心配線層112a、核心配線層112b及核心配線層112c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，核心配線層112a、核心配線層112b及核心配線層112c可包括訊號通孔接墊、接地通孔接墊等。
核心通孔113a及核心通孔113b可將形成於不同層上的核心配線層112a、核心配線層112b及核心配線層112c彼此電性連接，進而在核心構件110中形成電性通路。核心通孔113a及核心通孔113b中的每一者的材料可為導電材料。核心通孔113a及核心通孔113b中的每一者可利用導電材料完全填充，或者導電材料亦可沿各個通孔孔洞的壁形成。另外，核心通孔113a及核心通 孔113b中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀、圓柱形形狀等。當第一核心通孔113a的孔形成時，第一核心配線層112a的一些接墊可用作終止元件(stopper)，且因此，可有利於第一核心通孔113a中的每一者具有下表面的寬度大於上表面的寬度的錐形形狀的製程。在此種情形中，第一核心通孔113a可與第二核心配線層112b的接墊圖案整合。另外，當第二核心通孔113b的孔形成時，第二核心配線層112b的一些接墊可充當終止元件，且因此，可有利於第二核心通孔113b中的每一者具有下表面的寬度大於上表面的寬度的錐形形狀的製程。在此種情形中，第二核心通孔113b可與第三核心配線層112c的接墊圖案整合。
其他配置的說明可與以上關於根據例示性實施例的複合天線基板以及半導體封裝模組300A闡述的說明重疊，且因此被省略。
圖14為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖14，根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300C可具有天線基板200C與半導體封裝100C彼此整合的形式。在此種情形中，在半導體封裝100C中，核心構件110可包括第一介電層111a；第一核心配線層112a及第二核心配線層112b，分別配置於第一介電層111a的相對的表面上；第二介電層111b，配置於第一介電層111a上且覆蓋第一核 心配線層112a；第三核心配線層112c，配置於第二介電層111b上；第三介電層111c，配置於第一介電層111a上且覆蓋第二核心配線層112b；以及第四核心配線層112d，配置於第三介電層111c上。第一核心配線層112a、第二核心配線層112b、第三核心配線層112c及第四核心配線層112d可電性連接至連接墊120P。由於核心構件110可包括大量的核心配線層112a、112b、112c及112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一核心配線層112a、第二核心配線層112b、第三核心配線層112c及第四核心配線層112d可經由分別貫穿第一介電層111a、第二介電層111b及第三介電層111c的第一核心通孔113a、第二核心通孔113b及第三核心通孔113c彼此電性連接。同時，第一核心配線層112a、第二核心配線層112b、第三核心配線層112c及第四核心配線層112d中的至少一者可包括電性連接至天線圖案212aA的濾波器圖案(圖中未示出)。在此種情形中，可使用具有高介電常數的材料作為天線構件210的絕緣材料，以使天線微型化，且可使用具有低介電常數的材料作為核心構件110的絕緣材料以顯著降低濾波器的損耗。然而，天線構件210的絕緣材料及核心構件110的絕緣材料並非僅限於此。
第一介電層111a的厚度可大於第二介電層111b及第三介電層111c的厚度。第一介電層111a基本上可為相對厚的以維持剛性，且第二介電層111b及第三介電層111c可被引入以形成數量 較多的核心配線層112c及112d。第一介電層111a所包含的絕緣材料可不同於第二介電層111b及第三介電層111c的絕緣材料。舉例而言，第一介電層111a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二介電層111b及第三介電層111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一介電層111a的材料以及第二介電層111b及第三介電層111c的材料並非僅限於此。相似地，貫穿第一介電層111a的第一核心通孔113a的直徑可大於貫穿第二介電層111b的第二核心通孔113b的直徑以及貫穿第三介電層111c的第三核心通孔113c的直徑。
連接構件140的重佈線層142與核心構件110的第三核心配線層112c之間的距離可小於連接構件140的重佈線層142與半導體晶片120的連接墊120P之間的距離。原因在於，第三核心配線層112c可在第二介電層111b上被配置成突出形式，因而會接觸連接構件140。核心構件110的第一核心配線層112a及第二核心配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。核心構件110可被形成為具有與半導體晶片120的厚度對應的厚度。因此，形成於核心構件110中的第一核心配線層112a及第二核心配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的核心配線層112a、核心配線層112b、核心配線層112c及核心配線層112d的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110的厚度可等於或大於 半導體晶片120的厚度，因此核心配線層112a、核心配線層112b、核心配線層112c及核心配線層112d亦可被形成為具有大尺寸。另一方面，連接構件140的重佈線層142可被形成為具有相對小的尺寸以達成薄度。
其他配置的說明可與以上在根據例示性實施例的複合天線基板以及半導體封裝模組300A中闡述的說明重疊，且因此可被省略。
圖15為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖15，根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300D可具有天線基板200D與半導體封裝100D彼此整合的形式。在此種情形中，在天線基板200D中，配線構件220的配線層222可包括濾波器圖案222R。濾波器圖案222R可電性連接至饋線213F、饋入圖案222F等。濾波器圖案222R可為微帶線、帶線等，但並非僅限於此。濾波器圖案222R可適當地形成於配線構件220的各個層上。可使用具有高介電常數(Er1)特性的材料作為天線構件210的絕緣材料以減小天線的尺寸，且可使用具有低介電常數(Er12)特性的材料作為配線構件220的絕緣材料以顯著減少濾波器的損耗。天線構件210的接地圖案212bG及/或配線構件220的接地圖案222G可為濾波器圖案222R提供接地面。
其他配置的說明可與以上在根據例示性實施例的複合 天線基板以及半導體封裝模組300A中闡述的說明重疊，且因此可被省略。同時，在根據另一例示性實施例的複合天線基板以及半導體封裝模組300B或300C中闡述的核心構件110的形式亦可應用於根據另一例示性實施例的複合天線基板以及半導體封裝模組300D。
圖16為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖16，根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300E可具有天線基板200E與半導體封裝100E彼此整合的形式。在此種情形中，在半導體封裝100E中，核心構件110可更包括嵌入於介電層111中的第三配線層112c以及將第三配線層112c電性連接至第一配線層112a及第二配線層112b的第二核心通孔113b及第三核心通孔113c。第三配線層112c可包括濾波器圖案112cR。濾波器圖案112cR可電性連接至饋線213F、饋入圖案222F等。濾波器圖案112cR可為微帶線、帶線等，但並非僅限於此。核心構件110的第一配線層112a及第二配線層112b的接地圖案可為濾波器圖案112cR提供接地面。半導體晶片120可配置為面朝下的形式。當半導體晶片120被配置為面朝下的形式時，半導體晶片120的主動面可變得靠近主板而對主板具有高散熱效果。在一些情形中，形成於半導體晶片120的非主動面上的金屬層122可被替換為晶粒貼合膜。
其他配置的說明可與以上在根據例示性實施例的複合 天線基板以及半導體封裝模組300A中闡述的說明重疊，且因此可被省略。同時，在根據另一例示性實施例的複合天線基板以及半導體封裝模組300B或300C中闡述的核心構件110的形式亦可應用於根據另一例示性實施例的複合天線基板以及半導體封裝模組300E。在此種情形中，配置於半導體封裝中的核心構件的配線層可包括濾波器圖案。
圖17為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖17，根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300F可具有天線基板200F與半導體封裝100F彼此整合的形式。同時，在根據另一例示性實施例的複合天線基板以及半導體封裝模組300F中，可首先形成天線基板200F，且可藉由以下方式來形成半導體封裝100F：使用例如焊料等凸塊120B將半導體晶片120安裝於天線基板200F的配線構件220上，利用包封體130包封半導體晶片120，且進一步形成背側配線層132、背側通孔133等。亦即，可藉由後晶片方法(chip-last method)來製造天線基板200F與半導體封裝100F彼此整合的複合天線基板以及半導體封裝模組300F。因此，半導體封裝100F的連接構件140可一體化於天線基板200F的配線構件220中。亦即，如圖17所示，配線構件220的一部分可用作連接構件140。亦即，配線構件220可包括連接構件140。同時，在此種情形中，半導體封裝100F可不包括核心構件110，且可藉由貫穿包封體130 的貫穿通孔117來提供半導體封裝100F的上部分與下部分之間的電性連接通路。
其他配置的說明可與以上在根據例示性實施例的複合天線基板以及半導體封裝模組300A中闡述的說明重疊，且因此可被省略。
圖18為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖18，根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300G可具有天線基板200G與半導體封裝100G彼此整合的形式。同時，在根據另一例示性實施例的複合天線基板以及半導體封裝模組300G中，半導體封裝100G的半導體晶片120可被配置成面朝下的形式。在此種情形中，半導體晶片120的非主動面可藉由晶粒貼合膜128貼合至天線基板200G的配線構件220。當半導體晶片120被配置為面朝下的形式時，半導體晶片120的主動面可變得靠近主板而對主板具有高散熱效果。此外在此種情形中，半導體封裝100G的連接構件140可一體化於天線基板200G的配線構件220中。亦即，如圖18所示，配線構件220的一部分可用作連接構件140。亦即，配線構件220可包括連接構件140。同時，在此種情形中，半導體封裝100G可不包括核心構件110，且可藉由穿過包封體130的貫穿通孔117來提供半導體封裝100G的上部分與下部分之間的電性連接通路。
其他配置的說明可與以上在根據例示性實施例的複合 天線基板以及半導體封裝模組300A中闡述的說明重疊，且因此可被省略。
圖19為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖19，在根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300H中，天線基板200H與半導體封裝100H可以疊層封裝(PoP)形式彼此耦合。在此種情形中，天線基板200H可更包括第二配線構件240，第二配線構件240配置於第一配線構件220下方且包括絕緣層241、配線層242及通孔243。鈍化層190及250可分別配置於連接構件140及第二配線構件240上。半導體封裝100H的連接構件140與天線基板200H的第二配線構件240可藉由例如焊球等電性連接結構180彼此電性連接。
其他配置的說明可與以上在根據例示性實施例的複合天線基板以及半導體封裝模組300A中闡述的說明重疊，且因此可被省略。
圖20為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖20，如在以上所述的根據另一例示性實施例的複合天線基板以及半導體封裝模組300B中一樣，在根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300I的半導體封裝100I中，核心構件110可包括：第一介電層111a，接觸 連接構件140；第一核心配線層112a，接觸連接構件140且嵌入於第一介電層111a中；第二核心配線層112b，配置於第一介電層111a的與第一介電層111a的嵌入有第一核心配線層112a的一個表面相對的另一表面上；第二介電層111b，配置於第一介電層111a上且覆蓋第二核心配線層112b；以及第三核心配線層112c，配置於第二介電層111b上。第一核心配線層112a、第二核心配線層112b及第三核心配線層112c可電性連接至連接墊120P。第一核心配線層112a與第二核心配線層112b以及第二核心配線層112b與第三核心配線層112c可經由分別貫穿第一介電層111a及第二介電層111b的第一核心通孔113a及第二核心通孔113b彼此電性連接。同時，第一核心配線層112a、第二核心配線層112b及第三核心配線層112c中的至少一者可包括電性連接至天線圖案212aA的濾波器圖案(圖中未示出)。在此種情形中，可使用具有高介電常數的材料作為天線構件210的絕緣材料，以使天線微型化，且可使用具有低介電常數的材料作為核心構件110的絕緣材料以顯著降低濾波器的損耗。然而，天線構件210的絕緣材料及核心構件110的絕緣材料並非僅限於此。
其他配置的說明與以上在根據例示性實施例的複合天線基板以及半導體封裝模組300A以及根據另一例示性實施例的複合天線基板以及半導體封裝模組300B或300H中闡述的說明重疊，且因此被省略。
圖21為示出複合天線基板以及半導體封裝模組的另一 實例的剖面示意圖。
參照圖21，如在以上所述根據另一例示性實施例的複合天線基板以及半導體封裝模組300C中一樣，在根據另一例示性實施例的複合天線基板以及半導體封裝模組300J的半導體封裝100J中，核心構件110可包括第一介電層111a；第一核心配線層112a及第二核心配線層112b，分別配置於第一介電層111a的相對的表面上；第二介電層111b，配置於第一介電層111a上且覆蓋第一核心配線層112a；第三核心配線層112c，配置於第二介電層111b上；第三介電層111c，配置於第一介電層111a上且覆蓋第二核心配線層112b；以及第四核心配線層112d，配置於第三介電層111c上。第一核心配線層112a、第二核心配線層112b、第三核心配線層112c及第四核心配線層112d可電性連接至連接墊120P。由於核心構件110可包括大量的核心配線層112a、112b、112c及112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一核心配線層112a、第二核心配線層112b、第三核心配線層112c及第四核心配線層112d可經由分別貫穿第一介電層111a、第二介電層111b及第三介電層111c的第一核心通孔113a、第二核心通孔113b及第三核心通孔113c彼此電性連接。同時，第一核心配線層112a、第二核心配線層112b、第三核心配線層112c及第四核心配線層112d中的至少一者可包括電性連接至天線圖案212aA的濾波器圖案(圖中未示出)。在此種情形中，可使用具有高介電常 數的材料作為天線構件210的絕緣材料，以使天線微型化，且可使用具有低介電常數的材料作為核心構件110的絕緣材料以顯著降低濾波器的損耗。然而，天線構件210的絕緣材料及核心構件110的絕緣材料並非僅限於此。
其他配置的說明與以上在根據例示性實施例的複合天線基板以及半導體封裝模組300A以及根據另一例示性實施例的複合天線基板以及半導體封裝模組300C或300H中闡述的說明重疊，且因此被省略。
圖22為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖22，如在以上所述的根據另一例示性實施例的複合天線基板以及半導體封裝模組300D中一樣，在根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300K的天線基板200K中，配線構件220的配線層222可包括濾波器圖案222R。濾波器圖案222R可電性連接至饋線213F、饋入圖案222F等。濾波器圖案222R可為微帶線、帶線等，但並非僅限於此。天線構件210的接地圖案212bG及/或配線構件220的接地圖案222G可為濾波器圖案222R提供接地面。
其他配置的說明與以上在根據例示性實施例的複合天線基板以及半導體封裝模組300A以及根據另一例示性實施例的複合天線基板以及半導體封裝模組300D或300H中闡述的說明重疊，且因此被省略。同時，在根據另一例示性實施例的複合天線 基板以及半導體封裝模組300I或300J中闡述的核心構件110的形式亦可應用於根據另一例示性實施例的複合天線基板以及半導體封裝模組300K。
圖23為示出複合天線基板以及半導體封裝模組的另一實例的剖面示意圖。
參照圖23，在根據本揭露中的另一例示性實施例的複合天線基板以及半導體封裝模組300L中，半導體晶片120可配置為面朝下的形式。當半導體晶片120被配置為面朝下的形式時，半導體晶片120的主動面可變得靠近主板而對主板具有高散熱效果。連接構件140可配置於半導體晶片120的主動面上，且背側重佈線層132及背側通孔133可配置於半導體晶片120的非主動面上。在一些情形中，形成於半導體晶片120的非主動面上的金屬層122可被替換為晶粒貼合膜。
其他配置的說明可與以上在根據例示性實施例的複合天線基板以及半導體封裝模組300A以及根據另一例示性實施例的複合天線基板以及半導體封裝模組300H中闡述的說明重疊，且因此被省略。同時，在根據另一例示性實施例的複合天線基板以及半導體封裝模組300I或300J中闡述的核心構件110的形式亦可應用於根據另一例示性實施例的複合天線基板以及半導體封裝模組300L。
如上所述，根據本揭露中的例示性實施例，可提供一種複合天線基板以及半導體封裝模組，其中天線與半導體晶片之間 的訊號通路可被設計成具有最短的距離，可確保全向覆蓋特性，且天線的接收靈敏度可得到提高。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (24)

  1. 一種複合天線基板以及半導體封裝模組，包括：扇出型半導體封裝，包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊，包封體，包封所述半導體晶片的至少部分，以及連接構件，配置於所述半導體晶片上，且包括電性連接至所述連接墊的重佈線層；以及天線基板，包括：天線構件及配置於所述天線構件下方的配線構件，所述天線構件包括絕緣層、第一圖案層、第二圖案層及通孔，所述第一圖案層配置於所述絕緣層的第一表面上且包括天線圖案，所述第二圖案層配置於所述絕緣層的與所述第一表面相對的第二表面上且包括接地圖案，所述通孔貫穿所述絕緣層且包括電性連接至所述天線圖案的饋線，且所述配線構件包括配線層，所述配線層包括電性連接至所述饋線的饋入圖案，其中所述扇出型半導體封裝與所述天線基板彼此耦合，以使得所述連接構件與所述配線構件面對彼此，所述天線圖案包括塊狀天線，且所述塊狀天線及連接至所述塊狀天線的所述饋線被貫穿所述天線構件的所述絕緣層的接地通孔環繞。
  2. 一種複合天線基板以及半導體封裝模組，包括：扇出型半導體封裝，包括：核心構件，具有貫穿孔，半導體晶片，配置於所述核心構件中，且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊，至少一個核心配線層，被包括於所述核心構件中且電性連接至所述連接墊，包封體，包封所述半導體晶片的至少部分，以及連接構件，配置於所述半導體晶片上，且包括電性連接至所述連接墊的重佈線層；以及天線基板，包括：天線構件及配置於所述天線構件下方的配線構件，所述天線構件包括天線圖案以及接地圖案，且所述配線構件包括配線層，其中所述扇出型半導體封裝與所述天線基板彼此耦合，以使得所述連接構件與所述配線構件面對彼此。
  3. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述天線圖案包括偶極天線及塊狀天線中的至少一者。
  4. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述半導體晶片包括射頻積體電路(RFIC)。
  5. 如申請專利範圍第2項所述的複合天線基板以及半導 體封裝模組，其中所述半導體晶片被配置成面朝上的形式，以使得所述主動面朝向所述配線構件。
  6. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述配線構件的所述配線層包括電性連接至所述天線圖案的濾波器圖案。
  7. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述天線基板與所述扇出型半導體封裝整合。
  8. 如申請專利範圍第7項所述的複合天線基板以及半導體封裝模組，其中所述連接構件與所述配線構件接觸且彼此整合。
  9. 如申請專利範圍第8項所述的複合天線基板以及半導體封裝模組，其中所述連接構件的所述重佈線層與所述配線構件的所述配線層藉由所述配線構件的通孔彼此電性連接。
  10. 如申請專利範圍第7項所述的複合天線基板以及半導體封裝模組，其中所述連接構件一體化於所述配線構件中。
  11. 如申請專利範圍第10項所述的複合天線基板以及半導體封裝模組，其中所述扇出型半導體封裝更包括貫穿通孔，所述貫穿通孔貫穿所述包封體且電性連接至所述配線構件的所述配線層。
  12. 如申請專利範圍第10項所述的複合天線基板以及半導體封裝模組，其中所述半導體晶片是藉由凸塊配置於所述配線構件上。
  13. 如申請專利範圍第10項所述的複合天線基板以及半 導體封裝模組，其中所述半導體晶片被配置成面朝下的形式，以使得所述非主動面朝向所述配線構件，且所述半導體晶片的所述非主動面藉由晶粒貼合膜貼合至所述配線構件。
  14. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述天線基板配置於所述扇出型半導體封裝上，且所述天線基板與所述扇出型半導體封裝藉由電性連接結構彼此連接。
  15. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述扇出型半導體封裝更包括被動組件，所述被動組件鄰近所述半導體晶片配置於所述貫穿孔中且藉由所述連接構件的所述重佈線層電性連接至所述連接墊。
  16. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述核心構件的所述核心配線層包括電性連接至所述天線圖案的濾波器圖案。
  17. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述核心構件包括第一介電層，接觸所述連接構件，第一核心配線層，接觸所述連接構件且嵌入於所述第一介電層中，第二核心配線層，配置於所述第一介電層的與所述第一介電 層上面配置有所述第一核心配線層的第二表面相對的第一表面上，以及第一核心通孔，貫穿所述第一介電層且將所述第一核心配線層與所述第二核心配線層彼此電性連接，且所述第一核心配線層及所述第二核心配線層電性連接至所述連接墊。
  18. 如申請專利範圍第17項所述的複合天線基板以及半導體封裝模組，其中所述核心構件更包括第二介電層，配置於所述第一介電層上且覆蓋所述第二核心配線層，第三核心配線層，配置於所述第二介電層的與所述第二介電層的上面配置有所述第二核心配線層的第二表面相對的第一表面上，以及第二核心通孔，貫穿所述第二介電層且將所述第二核心配線層與所述第三核心配線層彼此電性連接，且所述第三核心配線層電性連接至所述連接墊。
  19. 如申請專利範圍第2項所述的複合天線基板以及半導體封裝模組，其中所述核心構件包括第一介電層，第一核心配線層及第二核心配線層，分別配置於所述第一介電層的相對的表面上，以及第一核心通孔，貫穿所述第一介電層且將所述第一核心配線 層與所述第二核心配線層彼此電性連接，且所述第一核心配線層及所述第二核心配線層電性連接至所述連接墊。
  20. 如申請專利範圍第19項所述的複合天線基板以及半導體封裝模組，其中所述核心構件更包括：第二介電層，配置於所述第一介電層上且覆蓋所述第一核心配線層，第三介電層，配置於所述第一介電層上且覆蓋所述第二核心配線層，第三核心配線層，配置於所述第二介電層上，第四核心配線層層，配置於所述第三介電層上，第二核心通孔，貫穿所述第二介電層且將所述第一核心配線層與所述第三核心配線層彼此電性連接，以及第三核心通孔，貫穿所述第三介電層且將所述第二核心配線層與所述第四核心配線層彼此電性連接，且所述第三核心配線層及所述第四核心配線層電性連接至所述連接墊。
  21. 一種複合天線基板以及半導體封裝模組，包括：扇出型半導體封裝，包括：核心構件，具有貫穿孔，半導體晶片，配置於所述貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊， 包封體，包封所述半導體晶片的至少部分，以及連接構件，配置於所述半導體晶片上，所述核心構件包括電性連接至所述連接墊的核心配線層且所述連接構件包括電性連接至所述連接墊的重佈線層；以及天線基板，包括：天線構件，包括天線圖案以及接地圖案，以及配線構件，配置於所述天線構件下方且包括配線層，其中所述天線基板配置於所述扇出型半導體封裝上，且所述天線基板與所述扇出型半導體封裝藉由電性連接結構彼此連接。
  22. 如申請專利範圍第21項所述的複合天線基板以及半導體封裝模組，其中所述扇出型半導體封裝更包括：第一金屬層，配置於所述貫穿孔的壁面上且延伸至所述核心構件的至少一表面；第二金屬層，配置於所述包封體上以覆蓋所述半導體晶片的所述非主動面；以及金屬通孔，將所述第一金屬層與所述第二金屬層彼此連接，同時貫穿所述包封體。
  23. 如申請專利範圍第22項所述的複合天線基板以及半導體封裝模組，其中所述扇出型半導體封裝更包括：鈍化層，配置於所述包封體上且具有開口，所述開口暴露所述第二金屬層的至少部分；及 第二電性連接結構，配置於所述鈍化層的所述開口上，同時連接至所述第二金屬層，所述第二金屬層具有被所述開口暴露的所述至少部分。
  24. 如申請專利範圍第22項所述的複合天線基板以及半導體封裝模組，其中所述第一金屬層與所述第二金屬層包括接地圖案。
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