TWI780357B - 印刷電路板裝置 - Google Patents

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TWI780357B
TWI780357B TW108131990A TW108131990A TWI780357B TW I780357 B TWI780357 B TW I780357B TW 108131990 A TW108131990 A TW 108131990A TW 108131990 A TW108131990 A TW 108131990A TW I780357 B TWI780357 B TW I780357B
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circuit board
printed circuit
disposed
electronic component
substrate
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蘇源煜
金斗一
許榮植
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南韓商三星電機股份有限公司
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Abstract

一種印刷電路板裝置包括：第一印刷電路板；第二印刷 電路板，設置於第一印刷電路板上且包括天線圖案；第三印刷電路板，設置於第一印刷電路板上；一或多個第一電子組件，設置於第一印刷電路板與第二印刷電路板之間，且電性連接至第一印刷電路板及第二印刷電路板中的至少一者；一或多個第二電子組件，設置於第一印刷電路板與第三印刷電路板之間，且電性連接至第一印刷電路板及第三印刷電路板中的至少一者；第一中介基板，將第一印刷電路板與第二印刷電路板電性連接至彼此；及第二中介基板，將第一印刷電路板與第三印刷電路板電性連接至彼此。

Description

印刷電路板裝置
本揭露是有關於一種印刷電路板裝置。
[相關申請案的交叉參考]
本申請案主張2019年4月29日在韓國智慧財產局中申請的韓國專利申請案第10-2019-0049696號的優先權的權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
由於電子器件具有較以前更多的各種功能，因此已在電子器件中的印刷電路板上安裝更大數目的電子組件。然而，由於隨著各種功能的增加，電子器件需要高容量電池，因此在上面安裝電子組件的印刷電路板的面積已減小。
由於電子組件設置於較窄的空間中，因此在組件之間可能發生電磁干擾(electromagnetic interference，EMI)，組件之間的連接通路可能被拉長，進而使得可能難以散發自組件產生的熱。
本揭露的態樣旨在提供一種印刷電路板裝置，所述印刷電路板裝置具有改善的電子組件積體密度且具有改善的散熱性質、電磁干擾(EMI)屏蔽性質等。
根據本揭露的態樣，提供一種印刷電路板裝置，所述印刷電路板裝置包括：第一印刷電路板，具有第一側及與所述第一側相對的第二側；第二印刷電路板，設置於所述第一印刷電路板的所述第一側上且包括天線圖案；第三印刷電路板，設置於所述第一印刷電路板的所述第一側上且與所述第二印刷電路板間隔開；一或多個第一電子組件，設置於所述第一印刷電路板與所述第二印刷電路板之間，且電性連接至所述第一印刷電路板及所述第二印刷電路板中的至少一者；一或多個第二電子組件，設置於所述第一印刷電路板與所述第三印刷電路板之間，且電性連接至所述第一印刷電路板及所述第三印刷電路板中的至少一者；第一中介基板，圍繞所述一或多個第一電子組件設置，且將所述第一印刷電路板與所述第二印刷電路板電性連接至彼此；以及第二中介基板，圍繞所述一或多個第二電子組件設置，且將所述第一印刷電路板與所述第三印刷電路板電性連接至彼此。
根據本揭露的態樣，提供一種印刷電路板裝置，所述印刷電路板裝置包括：第一印刷電路板；第一天線基板，設置於所述第一印刷電路板的一側上且包括第一天線圖案；一或多個第一電子組件，設置於所述第一印刷電路板與所述第一天線基板之間，且電性連接至所述第一印刷電路板及所述第一天線基板中的至少一者；第一中介基板，圍繞所述一或多個第一電子組件設置，且將所述第一印刷電路板與所述第一天線基板電性連接至彼此；第二天線基板，與所述第一天線基板間隔開且包括第二天線圖 案；以及第三天線基板，與所述第一天線基板間隔開且包括第三天線圖案。所述第二天線基板及所述第三天線基板分別藉由設置於所述第一天線基板的上表面及下表面中的至少一個表面上的第一連接件及第二連接件電性連接至所述第一天線基板。
根據本揭露的態樣，提供一種印刷電路板裝置，所述印刷電路板裝置包括：第一印刷電路板，具有第一表面及與所述第一表面相對的第二表面；第二印刷電路板，設置於所述第一印刷電路板的所述第一表面上且包括天線圖案；第一電子組件，設置於所述第二印刷電路板的與所述天線圖案相對的表面上；第二電子組件，設置於所述第一印刷電路板的所述第一表面上；以及第一中介基板，圍繞所述第一電子組件及所述第二電子組件設置，且將所述第一印刷電路板與所述第二印刷電路板電性連接至彼此。所述第一印刷電路板、所述第二電子組件、所述第一電子組件及所述第二印刷電路板依序設置。
根據本揭露的態樣，提供一種印刷電路板裝置，所述印刷電路板裝置包括：第一印刷電路板，具有第一表面及與所述第一表面相對的第二表面；第二印刷電路板，設置於所述第一印刷電路板的所述第一表面上且包括第一天線圖案；互連結構，設置於所述第二印刷電路板的與所述第一天線圖案相對的表面上；框架，具有配線結構，設置於所述互連結構上，且具有貫穿孔；第一電子組件，設置於所述貫穿孔中且位於所述互連結構上；第二電子組件，設置於所述第一印刷電路板的所述第一表面上；以及 第一中介基板，圍繞所述第二電子組件設置。所述第一印刷電路板、所述第一中介基板、所述框架及所述第二印刷電路板依序設置。
1:後表面殼體
2:前表面殼體
10:第一印刷電路板
11、21、31、211、241、2141、2241:絕緣層
20、100:第二印刷電路板
21A、112A:天線圖案
30:第三印刷電路板
40:第一電子組件
41:積體電路/半導體晶片
42、52、425:被動組件
44、2130:包封體
45、85、215:金屬層
46:互連結構
50:第二電子組件
51:積體電路
60:第一中介基板
60H、70H:空腔
61:上部中介基板
62:下部中介基板/第一中介基板
62a:第一隔離基板
62b:第二隔離基板
63:第一輔助中介基板
70:第二中介基板
73:第二輔助中介基板
80:第三電子組件
90A、90B、90C、90D、90E、90F、90G、90H、90I、90J、90K、90L:印刷電路板裝置
100a:第一天線基板
100b:第二天線基板
100c:第三天線基板
112aA:第一天線圖案
112bA:第二天線圖案
112cA:第三天線圖案
120a:連接件/第一連接件
120b:連接件/第二連接件
121:纜線/同軸纜線/撓性印刷電路板
200:封裝/半導體封裝/第一封裝/第一半導體封裝
210:框架/第一框架
210H:第一貫穿孔
210HA、410HA:貫穿孔
210HB、410HB:貫穿孔
212a:配線層/第一配線層
212b:配線層/第二配線層
213:連接通孔
220:第一半導體晶片/射頻積體電路
221:半導體晶片/第一半導體晶片
221P:連接墊/第一連接墊
222:半導體晶片/第二半導體晶片
225、325:被動組件
230、430:包封體
232:背側配線層
233:背側連接通孔
234:背側金屬層
235:背側金屬通孔
240:互連結構/第一互連結構
242、2142:重佈線層
243:重佈線通孔
250:鈍化層/第一鈍化層
251、271、2251:開口
260:連接金屬/電性連接金屬
270:鈍化層/第二鈍化層
280:凸塊下金屬
300:第二封裝/第二半導體封裝
310:第二框架
310H:第二貫穿孔
320:第二半導體晶片/功率管理積體電路
330:第二包封體
340:第二互連結構
400:第二半導體封裝
421:第三半導體晶片
422:第四半導體晶片
1000:電子器件
1010、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101、2121、2221:本體
1110:母板
1120:電子組件
1121:半導體封裝
2100:扇出型半導體封裝
2120、2220:半導體晶片
2122、2222:連接墊
2140、2240:連接構件
2143、2243:通孔
2150、2223、2250:鈍化層
2160、2260:凸塊下金屬層
2170、2270:焊球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2280:底部填充樹脂
2290:模製材料
2301、2302:球柵陣列基板
P:電性通路
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵以及優點，在附圖中：圖1為示出電子器件系統的實例的方塊示意圖。
圖2為示出電子器件的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝製程前及封裝製程後狀態的剖面示意圖。
圖4為示出封裝扇入型半導體封裝的製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且安裝於電子器件的主板上的實例的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入於中介基板中且安裝於電子器件的主板上的實例的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子器件的主板上的實例的剖面示意圖。
圖9為示出根據圖11中所示實例的印刷電路板裝置的分解示意圖。
圖10A及圖10B為示出自下方觀察的圖9中所示元件的部分的示意圖。
圖11為示出根據例示性實施例的印刷電路板裝置的剖面示意圖。
圖12至圖20為示出根據例示性實施例的印刷電路板裝置的剖面示意圖。
圖21為示出圖22中所示印刷電路板裝置的立體示意圖。
圖22及圖23為示出根據另一例示性實施例的印刷電路板裝置的部分的剖面示意圖。
在下文中，將參照所附圖式闡述本揭露的實施例如下。
電子器件
圖1為示出電子器件系統的實例的方塊示意圖。
參照圖1，電子器件1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下欲闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理 器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定 及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子器件1000的類型，電子器件1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未示出)、視訊編解碼器(未示出)、功率放大器(未示出)、羅盤(未示出)、加速度計(未示出)、陀螺儀(未示出)、揚聲器(未示出)、大容量儲存單元(例如硬碟驅動機)(未示出)、光碟(compact disk，CD)驅動機(未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(未示出)等。然而，該些其他組件並非僅限於此，而是視電子器件1000的類型等而亦可包括用於各種目的的其他組件。
電子器件1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子器件1000並非僅限於此，而是亦可為處理資料的任何其他電子器件。
圖2為示出電子器件的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子器件1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子器件不必受限於智慧型電話1100，而是可為如上所述的其他電子器件。
半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可進行封裝且在電子器件等中以封裝狀態使用。
此處，由於半導體晶片與電子器件的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子器件中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝製程前及封裝製程後狀態的剖面示意圖。
圖4為示出封裝扇入型半導體封裝的製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部 分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子器件的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的連接墊(例如輸入/輸出(input/output，I/O)端子)中的所有者均設置於半導體晶片內部的封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子均需要設置於半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的 半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝可能無法在電子器件的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子器件的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且安裝於電子器件的主板上的實例的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入於球柵陣列(BGA)基板中且安裝於電子器件的主板上的實例的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可藉由球柵陣列基板2301重新分佈，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子器件的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於球柵陣列基板2302中的狀態下，藉由球柵陣列基板2302進行重新分佈，且扇入型半導體封裝 2200可最終安裝於電子器件的主板2500上。
如上所述，可能難以直接在電子器件的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子器件的主板上，或者扇入型半導體封裝可在其嵌入於球柵陣列基板中的狀態下在電子器件的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重新分佈。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142電性連接至彼此的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重新分佈並朝半導體晶片之外進行設置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端 子均需要設置於半導體晶片內部。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重新分佈並朝半導體晶片之外進行設置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子器件的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子器件的主板上的實例的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子器件的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子器件的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子器件的主板上，因此扇出型半導體封裝可以較使用球柵陣列基板的扇入型半導體封裝的厚度的小的厚度 實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適宜用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型的形式更緊湊的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝指代一種封裝技術，如上所述用於將半導體晶片安裝於電子器件的主板等上且保護半導體晶片免受外部影響，且其是與例如球柵陣列基板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入於其中。
圖9為示出根據圖11中所示實例的印刷電路板裝置90A的分解示意圖。
參照圖9，例示性實施例中的印刷電路板裝置90A可包括：第一印刷電路板10，具有第一側及與所述第一側相對的第二側；第二印刷電路板20，設置於第一印刷電路板10的第一側上且包括天線圖案21A；第三印刷電路板30，設置於第一印刷電路板10的第一側上且與第二印刷電路板20間隔開；一或多個第一電子組件40，設置於第一印刷電路板10與第二印刷電路板20之間，且電性連接至第一印刷電路板10及第二印刷電路板20中的至少一者；一或多個第二電子組件50，設置於第一印刷電路板10與第 三印刷電路板30之間，且電性連接至第一印刷電路板10及第三印刷電路板30中的至少一者；第一中介基板60，圍繞所述一或多個第一電子組件40設置，且將第一印刷電路板10與第二印刷電路板20電性連接；以及第二中介基板70，圍繞所述一或多個第二電子組件50設置，且將第一印刷電路板10與第三印刷電路板30電性連接。
印刷電路板裝置90A可設置於例如智慧型電話等電子器件的內部空間中。如圖中所示，第一印刷電路板10可安裝於後表面殼體1或前表面殼體2上。第一印刷電路板10、第二印刷電路板20及第三印刷電路板30的形式可不限於任何特定的形式，且可相依於電子器件中的設置空間而變化。第一電子組件40及第二電子組件50可安裝於第一印刷電路板10、第二印刷電路板20及第三印刷電路板30之間。第一印刷電路板10、第二印刷電路板20及第三印刷電路板30與第一中介基板60及第二中介基板70可藉由表面安裝技術(surface mount technology，SMT)製程耦合至彼此。
第一印刷電路板10可在印刷電路板裝置中佔用顯著大的面積，且可安裝於後表面殼體1或前表面殼體2上。第一印刷電路板10的形狀可不限於任何特定的形狀，且可相依於電子器件的殼體及電子器件中的內部安裝空間而變化。
第二印刷電路板20可實質上包括實施毫米波(mmWave)/5G天線等的天線圖案21A，且亦可包括其他接地圖 案、饋電圖案等(未示出)。視天線圖案21A的設置位置及形狀而定，天線圖案21A可為偶極天線(dipole antenna)、塊狀天線(patch antenna)等。接地圖案可具有接地平面形式。天線圖案21A可被設置於同一水平高度上的接地圖案(未示出)環繞，但其例示性實施例並非僅限於此。
第二印刷電路板20的一個表面可鄰近後表面殼體1或前表面殼體2設置(在圖中，所述表面可鄰近後表面殼體1設置)，且第一電子組件40可不設置於鄰近後表面殼體1或前表面殼體2的一個表面上以傳輸和接收訊號。因此，其上經由天線圖案21A傳輸和接收無線通訊訊號的一個表面可與上面安裝有第一電子組件40的另一表面有所不同。
第一中介基板60及第二中介基板70可分別圍繞第一電子組件40及第二電子組件50設置，且可具有容納第一電子組件40及第二電子組件50的空腔60H及空腔70H。第一中介基板60及第二中介基板70可包括在厚度方向上貫穿第一中介基板60及第二中介基板70的導電電路(未示出)，且可藉由導電電路將第一印刷電路板10、第二印刷電路板20及第三印刷電路板30電性連接。因此，電子組件的積體密度可增加，且印刷電路板裝置的厚度可顯著減小。
儘管未示出，然而電子組件亦可安裝於第一印刷電路板10的不被第二印刷電路板20及第三印刷電路板30覆蓋的部分區域中。第一印刷電路板10的可不被第二印刷電路板20及第三印 刷電路板30覆蓋的部分區域可包括第一表面的與第二印刷電路板20及第三印刷電路板30相對的部分區域以及與所述第一表面相對的第二表面，第一表面的所述部分區域可不與第二印刷電路板20及第三印刷電路板30重疊。
圖10A及圖10B為示出自下方觀察的圖9中所示元件的部分的圖。
參照圖10A及圖10B，第一電子組件40及第二電子組件50可分別安裝於第二印刷電路板20及第三印刷電路板30的與第一印刷電路板10相對的表面上。電子組件可不設置於第二印刷電路板20的包括天線圖案的另一表面上，所述另一表面與和第一印刷電路板10相對的表面相對。儘管未示出，然而電子組件可設置於第三印刷電路板30的另一表面上，所述另一表面與和第一印刷電路板10相對的表面相對。
第二印刷電路板20及第三印刷電路板30中的每一者可分別為包括絕緣層21及絕緣層31的眾所習知的印刷電路板，且包括電路圖案(未示出)。絕緣層21及絕緣層31可包括絕緣材料，且作為絕緣材料，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或者包含例如無機填料等加強件以及上述樹脂的材料，例如(舉例而言)味之素構成膜(Ajinomoto build-up film，ABF)。然而，所述材料的實例並非僅限於此，而是除上述材料以外，可使用感光成像介電質(PID)等。即使當絕緣層21及絕緣層31的材料相同時，材料之間的邊界亦可為明顯。第一印 刷電路板10亦可為與第二印刷電路板20及第三印刷電路板30相同的眾所習知的印刷電路板。
電路圖案可實質上包括實施毫米波/5G天線等的天線圖案，且亦可包括其他接地圖案、饋電圖案等。視天線圖案的設置位置及形狀而定，天線圖案可為偶極天線、塊狀天線等。接地圖案可具有接地平面形式(ground plane form)。天線圖案可被設置於同一水平高度上的接地圖案(未示出)環繞，但其例示性實施例並非僅限於此。電路圖案可更包括訊號圖案、功率圖案、電阻圖案等。
作為電路圖案的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等，但所述材料的實例可並非僅限於此。此外，作為形成電路圖案的方法，電路圖案可藉由用乾膜(dry film)塗佈覆銅層壓基板(copper clad laminate)的絕緣層並端視特定圖案執行曝光、顯影及蝕刻製程來形成，或者可藉由在包括預先形成的電路圖案的半固化狀態(semi-cured state)下對絕緣層進行加熱或施壓來形成。
第一電子組件40及第二電子組件50可為各種類型的主動組件及/或被動組件。第一電子組件40及第二電子組件50可為積體電路(IC)41及積體電路51，及/或可為被動組件42及被動組件52，例如電容器或電感器。第一電子組件40與第二電子組件50可為相同類型的電子組件，或者可為不同類型的電子組件。第 一電子組件40及第二電子組件50可藉由具有低熔點的金屬分別安裝於第二印刷電路板20及第三印刷電路板30上，且可電性連接至每一印刷電路板的電路圖案。作為另一選擇，第一電子組件40及第二電子組件50可安裝成包括連接至印刷電路板的重佈線層的封裝形式。
安裝於包括天線圖案的第二印刷電路板20上的第一電子組件40可包括射頻積體電路(radio frequency integrated circuit，RFIC)及功率管理積體電路(power management integrated circuit，PMIC)。因此，可縮短射頻積體電路及天線圖案的訊號通路，且可顯著降低訊號損耗。
圖11為示出根據例示性實施例的印刷電路板裝置90A的剖面示意圖。
參照圖11，例示性實施例中的印刷電路板裝置90A可包括：第二印刷電路板20，包括天線圖案21A且包括設置於第二印刷電路板20中的至少一個第一電子組件40；第三印刷電路板30，與第二印刷電路板20間隔開且包括安裝於第三印刷電路板30上的至少一個第二電子組件50；第一印刷電路板10，與第二印刷電路板20及第三印刷電路板30相對且包括安裝於第一印刷電路板10上的第一電子組件40及第二電子元件50中的至少一者；第一中介基板60，設置於第一印刷電路板10與第二印刷電路板20之間且圍繞第一電子組件40設置；以及第二中介基板70，設置於第一印刷電路板10與第三印刷電路板30之間且圍繞第二電子組 件50設置。
第一印刷電路板10可為包括絕緣層21及電路圖案(未示出)的眾所習知的印刷電路板。絕緣層11可包含絕緣材料，且作為絕緣材料，可使用通常使用的絕緣材料，例如(舉例而言)環氧樹脂。電路圖案可包含導電材料，且可藉由用乾膜塗佈覆銅層壓基板的絕緣層並端視特定圖案執行曝光、顯影及蝕刻製程來形成，或者可藉由在包括預先形成的電路圖案的半固化狀態下對絕緣層進行加熱或施壓來形成。
附加的第一電子組件40及第二電子組件50可設置於第一印刷電路板10的與第二印刷電路板20及第三印刷電路板30相對的一個表面上，且第三電子組件80可設置於與第一印刷電路板10的所述一個表面相對的另一表面上。因此，除設置於第一印刷電路板10、第二印刷電路板20及第三印刷電路板30之間的第一電子組件40及第二電子組件50以外，可更包括設置於第一印刷電路板10的下表面上的第三電子組件80及/或設置於第三印刷電路板30的上表面上的第三電子組件(未示出)。
可設置金屬層，所述金屬層覆蓋第一電子組件40、第二電子組件50及第三電子組件80的安裝於第一印刷電路板10、第二印刷電路板20及第三印刷電路板30上的可能需要電磁屏蔽的部分。舉例而言，可包括金屬層85，金屬層85覆蓋安裝於第一印刷電路板10的下表面上的第三電子組件80。藉由包括金屬層85，印刷電路板裝置的電磁干擾屏蔽功能可進一步改善。金屬層85可 包含金屬材料，且金屬材料可為銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。
圖12為示出根據另一例示性實施例的印刷電路板裝置90B的剖面示意圖。
參照圖12，印刷電路板裝置90B可更包括包封體44及金屬層45，包封體44包封第一電子組件40中設置於第二印刷電路板20的下表面上的至少一者，金屬層45被配置為覆蓋包封體44的外表面。
包封體44可被配置為保護第一電子組件40且提供絕緣區域。包封形式可不限於任何特定形式，且包封體44可環繞第一電子組件40的至少部分。舉例而言，包封體44可覆蓋第一電子組件40的下表面以及第一電子組件40的側表面中的每一者。包封體44的特定材料可不限於任何特定材料，且可使用例如味之素構成膜等絕緣材料。若需要，則可使用感光成像包封體(photo imageable encapsulant，PIE)。此外，若需要，則包封體44可包括包封被動組件42的第一包封體及包封半導體晶片41的第二包封體。此外，儘管未示出，然而可更包括包封第二電子組件50及第三電子組件80的包封體，且可形成覆蓋包封體的外表面中的每一者的金屬層。
金屬層45可形成於覆蓋第一電子組件40的包封體44的外表面上。藉由包括金屬層45，印刷電路板裝置的電磁干擾屏蔽功能可進一步改善。金屬層可包含金屬材料，且金屬材料可為 銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置90A的元件的說明相同，且因此，將不再對其予以贅述。
圖13為示出根據另一例示性實施例的印刷電路板裝置90C的剖面示意圖。
參照圖13，印刷電路板裝置90C可包括：互連結構46，在互連結構46上設置有第一電子組件40中的至少一者，互連結構46電性連接至第二印刷電路板20；包封體44，包封第一電子組件40的設置於互連結構46上的至少部分；以及金屬層45，被配置為覆蓋包封體44的外表面。
互連結構46可對第一電子組件40進行重新分佈。互連結構46可將第一電子組件40電性連接至彼此，且可提供與包括天線圖案21A的第二印刷電路板20的電性連接通路。互連結構46可被配置為單層，或者可包括多層。因此，安裝於第二印刷電路板20的絕緣層21的下表面上的第一電子組件40可嵌入於單一封裝中且可安裝於第二印刷電路板20上，且第一電子組件的電磁干擾(EMI)屏蔽功能可藉由包括覆蓋外表面的金屬層45來改善。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖14為示出根據另一例示性實施例的印刷電路板裝置90D的剖面圖。
參照圖14，另一例示性實施例中的印刷電路板裝置90D的第一中介基板60可包括上部中介基板61及下部中介基板62，上部中介基板61圍繞設置於第二印刷電路板20的下表面上的至少一個第一電子組件40設置，下部中介基板62圍繞設置於第一印刷電路板10的上表面上的至少一個第一電子組件40設置。上部中介基板61與下部中介基板62可在厚度方向上連接至彼此。上部中介基板61與下部中介基板62可彼此間隔開，且上部中介基板61及下部中介基板62中的每一者的高度可小於容納第二電子組件50的第二中介基板70的高度。藉由將第一中介基板60分成上部中介基板61及下部中介基板62，可進一步減小設置於第一印刷電路板10的上表面上的第一電子組件40與設置於第二印刷電路板20的下表面上的第一電子組件40之間的間隙。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖15為示出根據另一例示性實施例的印刷電路板裝置90E的剖面示意圖。
參照圖15，另一例示性實施例中的印刷電路板裝置90E可更包括包封體44及至少一個第一電子組件40，包封體44包封上部中介基板61，所述至少一個第一電子組件40設置於第二印刷 電路板20的下表面上。藉由包括覆蓋第一電子組件40以及上部中介基板61的側表面的包封體44，可保護第一電子組件40及上部中介基板61免受外部影響，且可提高連接可靠性。
若需要，則另一實例中的印刷電路板裝置可更包括覆蓋第二電子組件50或第三電子組件80的包封體(未示出)，或者第二中介基板70可被分成上部中介基板及下部中介基板(未示出)，且其說明將與前述例示性實施例中的說明相同。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖16為示出根據另一例示性實施例的印刷電路板裝置90F的剖面示意圖。
參照圖16，另一例示性實施例中的印刷電路板裝置90F可包括天線模組，在所述天線模組中，整合有半導體封裝200，半導體封裝200包括至少一個半導體晶片221及半導體晶片222，所述至少一個半導體晶片221及半導體晶片222包括第二印刷電路板100及第一電子組件40，第二印刷電路板100包括天線圖案112A。圍繞設置於第一印刷電路板10的上表面上的所述至少一個第一電子組件40設置且電性連接至半導體封裝200的第一中介基板62可具有較設置於第三印刷電路板30與第一印刷電路板10之間的第二中介基板70的高度小的高度。
包括天線圖案112A的第二印刷電路板100可為可實施 毫米波/5G天線的區域，且可包括天線圖案112A及接地圖案(未示出)。舉例而言，第二印刷電路板100可包括核心層、絕緣層、鈍化層、配線層及連接通孔層，且絕緣層可構成於核心層的兩側上。配線層可設置於核心層以及絕緣層中的每一者上，且配線層可藉由貫穿核心層以及絕緣層中的每一者的連接通孔層電性連接至彼此。
半導體封裝200可包括：框架210，具有第一貫穿孔210HA及與第一貫穿孔210HA間隔開的第二貫穿孔210HB；第一半導體晶片221，設置於第一貫穿孔210HA中，且具有第一主動面及與第一主動面相對的第一非主動面，第一主動面包括設置於所述第一主動面上的第一連接墊221P；第二半導體晶片222，設置於第二貫穿孔210HB中，且具有第二主動面及與第二主動面相對的第二非主動面，第二主動面包括設置於所述第二主動面上的第二連接墊(未示出)；包封體230，覆蓋框架210、第一半導體晶片221的第一非主動面及第二半導體晶片222的第二非主動面中的每一者的至少部分並填充第一貫穿孔210HA及第二貫穿孔210HB中的每一者的至少部分；以及互連結構240，設置於框架210、第一半導體晶片221的第一主動面及第二半導體晶片222的第二主動面上，且包括與第一連接墊及第二連接墊電性連接的重佈線層242。
框架210可更包括金屬層215，金屬層215設置於第一貫穿孔210HA及第二貫穿孔210HB的壁上並延伸至框架210的下 表面。框架210亦可包括背側金屬層234及背側金屬通孔235，背側金屬層234設置於包封體230的下表面上，背側金屬通孔235貫穿包封體230並將背側金屬層234連接至框架210的金屬層215。在圖式中，僅放大和示出圍繞第一貫穿孔210HA的元件，且第二貫穿孔210HB亦可具有相同的元件。
因此，藉由包括設置於貫穿孔210HA及貫穿孔210HB中的每一者的壁上的金屬層215、連接至金屬層215的背側金屬通孔235以及背側金屬層234，設置於貫穿孔210HA及貫穿孔210HB中的積體電路可被屏蔽而不受電磁干擾(EMI)影響。被動組件225可與例如第二半導體晶片222等積體電路一起設置於第二貫穿孔210HB中，且當積體電路是功率管理積體電路(PMIC)時，積體電路可與多個被動組件225一起設置。此外，與圖中所示的實例不同，可將多個被動組件單獨地設置於與第一貫穿孔210HA及第二貫穿孔210HB間隔開的第三貫穿孔中。
在以下說明中，將參照圖式根據例示性實施例更詳細地闡述半導體封裝200的元件。
由於框架210包括配線層212a及配線層212b，因此互連結構240的層數可減少。此外，端視絕緣層211的特定材料，半導體封裝200A的剛度(stiffness)可進一步改善，且包封體230可確保均勻的厚度等。藉由包括框架210的配線層212a及配線層212b以及連接通孔213，可在半導體封裝200中提供上部電性通路/下部電性通路。框架210可具有第一貫穿孔210HA及第二貫穿 孔210HB。第一半導體晶片221、第二半導體晶片222及被動組件225可並排地設置於第一貫穿孔210HA及第二貫穿孔210HB中的每一者中，且可與框架210間隔開一定距離。半導體晶片221及半導體晶片222以及被動組件225的側表面可被框架210環繞。然而，其例示性實施例可不限於上述實例，且可做出其他各種經修改實例，且不同的功能可被實施為例示性實施例。
框架210可包括絕緣層211；第一配線層212a，設置於絕緣層211的上表面上；第二配線層212b，設置於絕緣層211的下表面上；以及連接通孔213，貫穿絕緣層211且將第一配線層212a與第二配線層212b電性連接。框架210的第一配線層212a及第二配線層212b可具有較互連結構240的重佈線層242的厚度大的厚度。由於框架210可具有相似於或大於半導體晶片221及半導體晶片222的厚度的厚度，因此第一配線層212a及第二配線層212b可根據框架210的規格藉由基板製程而配置為具有較大的尺寸。藉由半導體製程，互連結構240的重佈線層242可具有減小的尺寸。
絕緣層211的材料可不限於任何特定材料。舉例而言，可使用絕緣材料，且作為絕緣材料，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或者將上述樹脂與無機填料一起浸漬於例如玻璃纖維(玻璃纖維、玻璃布、玻璃纖維布等)等核心材料中的樹脂，例如(舉例而言)預浸體(prepreg)，但所述材料可並非僅限於此。舉例而言，作為絕緣層211的材料， 可應用玻璃或陶瓷系絕緣材料拉來達成所需的材料性質。
配線層212a及配線層212b可對第一半導體晶片221的連接墊221P及第二半導體晶片222的連接墊(無參考編號)進行重新分佈。當半導體封裝200電性連接至上部部分及下部部分中的其他元件時，配線層212a及配線層212b亦可用作連接圖案。作為配線層212a及配線層212b的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層212a及配線層212b可端視相應層的設計而執行各種功能。舉例而言，配線層212a及配線層212b可包括接地(GrouND：GND)圖案、電源(PoWeR：PWR)圖案、訊號(Signal：S)圖案等。舉例而言，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等以外的各種訊號，例如資料訊號。此外，可包括通孔接墊等。
連接通孔213可將形成於不同層上的配線層212a及配線層212b電性連接，且可因此在框架210中形成電性通路。作為連接通孔213的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。連接通孔213可利用導電材料完全填充，或者導電材料可沿通孔孔洞的壁形成。此外，連接通孔213可具有眾所習知的形狀，例如沙漏形狀、圓柱形形狀等。連接通孔213亦可包括用於訊號的連接通孔、用於接地的連接通孔等。
金屬層215可進一步設置於框架210的貫穿孔210HA 及貫穿孔210HB的壁上。金屬層215可形成於貫穿孔210HA及210HB的壁上，且可環繞半導體晶片221及半導體晶片222以及被動組件225。因此，散熱性質可改善，且可實施電磁屏蔽效應。金屬層215可延伸至框架210的上表面及下表面、絕緣層211的上表面及下表面。作為金屬層215的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。金屬層215可電性連接至第一配線層212a及/或接地圖案及/或第一配線層212a的電源圖案，且可用作接地表面。
半導體晶片221及半導體晶片222中的每一者可為呈將數百至數百萬個器件整合於單一晶片中的裸露狀態的積體電路(IC)。第一半導體晶片221的積體電路(IC)可為射頻積體電路(RFIC)，且第二半導體晶片222的積體電路(IC)可為功率管理積體電路(PMIC)。
半導體晶片221及半導體晶片222中的每一者可包括其中設置有各種電路的本體，且在所述本體的主動面中的每一者上可設置有連接墊。本體可以主動晶圓為基礎形成，且在此種情形中，可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等作為基礎材料(base material)。可提供連接墊以將半導體晶片221及半導體晶片222中的每一者電性連接至其他元件，且作為連接墊的材料，可使用例如鋁(Al)等導電材料，但所述材料並非僅限於此。在半導體晶片221及半導體晶片222中，上面設置有連接墊的表面 可為主動面，且與主動面相對的表面可為非主動面。儘管未示出，然而在半導體晶片221及半導體晶片222中的每一者的主動面上可形成由氧化物膜及/或氮化物膜形成且具有用於暴露出連接墊的至少部分的開口的鈍化膜(未示出)。半導體晶片221及半導體晶片222中的每一者可以面朝上的形式設置，且因此可具有顯著減小的與第二印刷電路板100的訊號通路。
被動組件225可與半導體晶片221及半導體晶片222並排設置於第一貫穿孔210HA或第二貫穿孔210HB中。作為另一選擇，被動組件225亦可設置於與第一貫穿孔210HA及第二貫穿孔210HB間隔開的第三貫穿孔(未示出)中。被動組件225可為例如電容器、電感器等眾所習知的被動組件。作為例示性實施例(但並非僅限於此)，被動組件225可為電容器，更具體而言為多層陶瓷電容器(MLCC)。被動組件225可藉由互連結構240電性連接至半導體晶片221及半導體晶片222的連接墊中的每一者。被動組件225的數目可不限於任何特定數目。
可提供包封體230以保護半導體晶片221及半導體晶片222、被動組件225等，且可提供絕緣區域。包封形式可不限於任何特定形式，且包封體230可包封半導體晶片221及半導體晶片222的至少部分以及被動組件225的至少部分。舉例而言，包封體230可覆蓋框架210的下表面，可覆蓋半導體晶片221及半導體晶片222中的每一者的側表面及非主動面，且可覆蓋被動組件225的側表面及下表面。包封體230亦可填充第一貫穿孔210HA及第 二貫穿孔210HB中的空間。包封體230的具體材料可不限於任何特定材料，且可使用例如味之素構成膜等絕緣材料。若需要，則可使用感光成像包封體(PIE)。此外，若需要，則包封體230可包括多個包封體，即包封被動組件225的第一包封體、包封半導體晶片221及半導體晶片222的第二包封體等。
背側配線層232及背側金屬層234可設置於包封體230的下表面上。背側配線層232可藉由貫穿包封體230的背側連接通孔233連接至框架210的第二配線層212b。背側金屬層234可藉由貫穿包封體230的背側金屬通孔235連接至框架210的金屬層215。上述通孔可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。背側配線層232可包括訊號圖案或用於訊號的通孔接墊等。背側金屬層234可覆蓋半導體晶片221及半導體晶片222以及被動組件225的非主動面，且可藉由背側金屬通孔235連接至金屬層215，藉此實施改善的散熱效果及改善的電磁屏蔽效應。背側金屬層234可連接至框架110的配線層212a及配線層212b的接地圖案及/或電源圖案，且可用作接地。
互連結構240可對第一半導體晶片221的連接墊221P及第二半導體晶片222的連接墊(無參考編號)進行重新分佈。半導體晶片中的每一者的具有各種功能的數十至幾百個連接墊可藉由互連結構240進行重新分佈。此外，互連結構240可將半導體晶片的連接墊電性連接至被動組件225。互連結構240亦可提供 與第二印刷電路板100的電性連接通路。互連結構240可包括絕緣層241；重佈線層242，設置於絕緣層241上；以及重佈線通孔243，貫穿絕緣層241並連接至重佈線層242。互連結構240可被配置為單層，或者可包括多層，所述層數大於圖中所示實例中的層數。
作為絕緣層241的材料，可使用絕緣材料。作為絕緣材料，除上述絕緣材料以外，可使用例如感光成像介電樹脂等感光性絕緣材料。因此，絕緣層241可為感光性絕緣層。當絕緣層241具有感光性時，可進一步減小絕緣層241的厚度，且可容易地實施重佈線通孔243的精密節距。絕緣層241可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層241包括多層時，所述層的材料可為相同的，或者若需要，則可為不同的。當絕緣層241包括多層時，所述層可藉由製程而彼此整合，進而使得所述多層之間的邊界可為不明顯。
重佈線層242可對連接墊實質上進行重新分佈。作為重佈線層242的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層242可視相應層的設計而執行各種功能。舉例而言，重佈線層242可包括接地(GrouND：GND)圖案、電源(PoWeR：PWR)圖案、訊號(Signal：S)圖案等。舉例而言，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等以外的各種訊號，例如資料訊號。此外，可包括通孔接墊、連接 端子墊等。重佈線層242亦可包括饋電圖案。
重佈線通孔243可將形成於不同層上的重佈線層242、連接墊等電性連接，且可因此在封裝200A中形成電性通路。作為重佈線通孔243的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線通孔243可利用導電材料完全填充，或者導電材料可沿通孔孔洞的壁形成。此外，重佈線通孔243可具有在與背側連接通孔233及背側金屬通孔235的錐化方向相反的方向上錐化的錐形形狀。重佈線通孔243可包括饋電通孔。
具有暴露出重佈線層242的至少部分的開口251的第一鈍化層250可設置於互連結構240的上部部分中。第一鈍化層250可保護互連結構240免受外部物理性和化學性損傷以及其他損傷。第一鈍化層250可包含絕緣樹脂及無機填料，且可不包含玻璃纖維。舉例而言，第一鈍化層250可為味之素構成膜，但第一鈍化層250的材料可並非僅限於此。第一鈍化層250的材料可為感光成像介電質或阻焊劑等。
在第一鈍化層250的開口251上可設置有電性連接至所暴露出的重佈線層242的多個電性連接金屬260。電性連接金屬260可設置成將半導體封裝200物理連接至及/或電性連接至第二印刷電路板100。電性連接金屬260可以例如(舉例而言)錫(Sn)或包含錫(Sn)的合金等具有低熔點的金屬作為焊料形成，但連接金屬260的材料可並非僅限於此。電性連接金屬260可為接腳 (land)、球、引腳(pin)等。電性連接金屬260可包括多層或單層。當電性連接金屬260包括多層時，電性連接金屬260可包含銅柱及焊料，且當電性連接金屬260被配置為單層時，電性連接金屬260可包含錫-銀焊料或銅，但其例示性實施例並非僅限於此。電性連接金屬260的數目、間隙、設置形式等可不限於任何特定實例，且在例示性實施例中可有所變化。
電性連接金屬260中的至少一者可設置於扇出區域中。扇出區域可指設置有半導體晶片221及半導體晶片222的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有提高的可靠性，可實施多個輸入/輸出端子，且可容易地執行三維內連線(3D interconnection)。此外，相較於球柵陣列(BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝的厚度可進一步減小且可有成本競爭力。
在包封體230的下部部分中可設置有覆蓋背側配線層232及/或背側金屬層234的至少部分的第二鈍化層270。第二鈍化層270可保護背側配線層232及/或背側金屬層234免受外部物理性和化學性損傷等。第二鈍化層270亦可包含絕緣樹脂及無機填料，且可不包含玻璃纖維。舉例而言，第二鈍化層270可為味之素構成膜，但第二鈍化層270的材料可不限於此，且可為感光成像介電質、阻焊劑等。
第二鈍化層270亦可具有開口271以暴露出背側配線層232及/或背側金屬層234的至少部分。在開口271上可設置有與 所暴露出的背側配線層232及背側金屬層234電性接連的多個電性連接金屬260。設置於第二鈍化層270上的電性連接金屬260可設置成將半導體封裝200物理連接至及/或電性連接至第一中介基板62。
凸塊下金屬280可改善電性連接金屬260的連接可靠性，且因此可改善封裝200的板級可靠性。凸塊下金屬280可經由鈍化層250及鈍化層270的開口連接至重佈線層242及重佈線層342或者背側配線層232及/或背側金屬層234。凸塊下金屬280可藉由金屬化方法，使用導電材料(例如金屬)形成於開口中，但所述方法可並非僅限於此。可包括凸塊下金屬280，或者若需要，則可不提供凸塊下金屬280，且在圖中所示實例中，在第二鈍化層270的開口271中包括凸塊下金屬280，而在第一鈍化層250的開口251中則不提供凸塊下金屬280。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖17為示出根據另一例示性實施例的印刷電路板裝置90G的剖面圖。
參照圖17，印刷電路板裝置90G的第一中介基板62可包括第一輔助中介基板63，第一輔助中介基板63設置於第一中介基板62之間，且電性連接至設置於半導體封裝200的包封體230的下表面上的背側配線層及背側金屬層中的至少一者。經由半導 體封裝200並連接至第一印刷電路板10的電性通路P可藉由包括第一輔助中介基板63來另外固定。
第三電子組件80可設置於第三印刷電路板30的上表面上，且第三印刷電路板30中的至少一者可被金屬層85覆蓋且可被屏蔽而免受電磁干擾影響。在此種情形中，為減小印刷電路板裝置的厚度，可不在第一印刷電路板10的下表面上設置電子組件。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖18為示出根據另一例示性實施例的印刷電路板裝置90H的剖面圖。
參照圖18，例示性實施例中的印刷電路板裝置90H可包括第一封裝200及第二封裝300，第一封裝200包括嵌入於第一封裝200中的第一半導體晶片220，第二封裝300包括嵌入於第二封裝300中的第二半導體晶片320，第一封裝200及第二封裝300設置於第二印刷電路板100的下表面上。第一封裝200及第二封裝300可為各別的封裝，所述封裝中的每一者包括射頻積體電路(RFIC)220及功率管理積體電路(PMIC)320，且端視積體電路中的每一者的功能，亦可在所述封裝中的每一者中嵌入被動組件325。
舉例而言，第一封裝200可包括：第一框架210，具有第一貫穿孔210H；第一半導體晶片220，設置於第一貫穿孔210H 中且具有上面設置有第一連接墊的第一主動面及與第一主動面相對的第一非主動面；第一包封體230，覆蓋第一框架210的至少部分及第一半導體晶片220的第一非主動面的至少部分並填充第一貫穿孔210H的至少部分；以及第一互連結構240，設置於第一框架210以及第一半導體晶片220的第一主動面上，且包括電性連接至第一連接墊的重佈線層。
第二封裝300可包括第二框架310，具有第二貫穿孔310H；第二半導體晶片320，設置於第二貫穿孔310H中且具有上面設置有第二連接墊的第二主動面及與第二主動面相對的第二非主動面；被動組件325，設置於第二貫穿孔310H中且與第二半導體晶片320並排設置；第二包封體330，覆蓋第二框架310的至少部分、第二半導體晶片320的第二非主動面的至少部分以及被動組件的至少部分並填充第二貫穿孔210H的至少部分；以及第二互連結構340，設置於第二框架310及第二半導體晶片320上，且包括電性連接至第二連接墊的重佈線層。
第一中介基板62可包括第一隔離基板62a及第二隔離基板62b，第一隔離基板62a設置於半導體封裝200與第一印刷電路板10之間，且具有容納第一電子組件40中的至少一者的空腔，第二隔離基板62b設置於第二半導體封裝300與第一印刷電路板10之間，且具有容納第一電子組件40中的所述至少一者的空腔。因此，藉由將第一中介基板分成第一隔離基板62a及第二隔離基板62b，可減小第二印刷電路板100與第三印刷電路板30之間的 電性通路，且可確保附加的散熱通路，藉此改善印刷電路板裝置的散熱。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖19為示出根據另一例示性實施例的印刷電路板裝置90I的剖面圖。
參照圖19，另一例示性實施例中的印刷電路板裝置90I可更包括第二輔助中介基板73，第二輔助中介基板73設置於第二中介基板70之間且具有容納第二電子組件50中的至少一者的空腔。藉由包括第二輔助中介基板73，可減小電性通路，設置於第三印刷電路板30的下表面上的第二電子組件50經由所述電性通路連接至第一印刷電路板10。設置於第三印刷電路板30的下表面上並連接至第二輔助中介基板73的第二電子組件51可為嵌入於前述例示性實施例中所闡述的半導體封裝200中的半導體晶片。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖20為示出根據另一例示性實施例的印刷電路板裝置90J的剖面圖。
參照圖20，可包括第二半導體封裝400，第二半導體封裝400設置於第一半導體封裝200的下部部分中且包括電性連接 至第一印刷電路板10的第三半導體晶片421、第四半導體晶片422及被動組件425。第三半導體晶片421可包括5G基帶積體電路，且第四半導體晶片422可包括中頻積體電路。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖20為示出圖21及22中所示印刷電路板裝置90K及印刷電路板裝置90L的部分的透視圖。
參照圖20，第二天線基板100b及第三天線基板100c與第一天線基板100a間隔開，第一天線基板100a包括第一天線圖案112aA，且第二天線基板100b及第三天線基板100c分別包括第二天線圖案112bA及第三天線圖案112cA。舉例而言，可更包括：第一印刷電路板10；第一天線基板100a，設置於第一印刷電路板10的一側上且包括第一天線圖案；一或多個第一電子組件(未示出)，設置於第一印刷電路板10與第一天線基板100a之間，且電性連接至第一印刷電路板10及第一天線基板100a中的至少一者；第一中介基板60，圍繞所述一或多個第一電子組件設置，且將第一印刷電路板10與第一天線基板100a電性連接；第二天線基板100b，與第一天線基板100a間隔開且包括第二天線圖案112bA；以及第三天線基板100c，與第一天線基板100a間隔開且包括第三天線圖案112cA。第二天線基板100b及第三天線基板100c可分別藉由設置於第一天線基板100a的上表面及下表面中的 至少一個者上的第一連接件及第二連接件(參見圖21及圖22中的120a及120b)電性連接至第一天線基板100a。
第二天線基板100b及第三天線基板100c可安裝於電子器件的殼體1及殼體2上，且可使用同軸纜線、撓性印刷電路板(flexible printed circuit board，FPCB)等電性連接至第一天線基板100a。因此，第二天線基板100b及第三天線基板100c的位置可不限於任何特定位置，且第二天線基板100b及第三天線基板100c可與上面安裝有第一天線基板100a的第一印刷電路板10間隔開。
在所述一或多個例示性實施例中所闡述的印刷電路板裝置90A至90J中的第二印刷電路板20可對應於第一天線基板100a，且可更包括第二天線基板100b及第三天線基板100c。因此，藉由第一中介基板60在第一印刷電路板10上表面安裝(SMT)的第一天線基板100a以及與第一印刷電路板10間隔開並藉由同軸纜線電性連接至第一天線基板100a的第二天線基板100b及第三天線基板100c可應用於前述例示性實施例中所闡述的印刷電路板裝置90A至90J，且其詳細說明將與參照圖20所闡述的例示性實施例中的詳細說明相同。
圖22為示出根據另一例示性實施例的印刷電路板裝置90K的一部分的剖面圖。
參照圖22，可更包括第一連接件120a及第二連接件120b，第一連接件120a及第二連接件120b設置於第一天線基板 100a的上表面上且電性連接至第一天線基板100a，且第二天線基板100b及第三天線基板100c可藉由同軸纜線121、撓性印刷電路板(FPCB)121等分別電性連接至第一連接件120a及第二連接件120b。
藉由利用纜線121將第二天線基板100b及第三天線基板100c連接至第一天線基板100a，可提高第二天線基板100b及第三天線基板100c的放置靈活性。此外，藉由在第一天線基板100a的上表面上設置連接件120a及連接件120b，可顯著減小第一天線基板100a的水平面積。
連接件120a及連接件120b中的每一者可連接至同軸纜線121、撓性印刷電路板(FPCB)121等，且可提供與印刷電路板裝置中的其他元件的物理連接通路及/或電性連接通路。連接件的材料及形狀可不限於任何特定的實例，且可實施為眾所習知的材料及形狀。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
圖23為示出根據另一例示性實施例的印刷電路板裝置90L的一部分的剖面圖。
參照圖23，可包括第一連接件120a及第二連接件120b，第一連接件120a及第二連接件120b設置於第一天線基板100a的下表面上且電性連接至第一天線基板100a，且第二天線基 板100b及第三天線基板100c可藉由同軸纜線121、撓性印刷電路板(FPCB)121等分別電性連接至第一連接件120a及第二連接件120b。當連接件120a及連接件120b設置於第一天線基板100a的下表面上時，可減小與第一印刷電路板10(主基板)的訊號通路，且第一天線基板100a的其餘區可用於另一目的。
對其他元件的說明可與對前述例示性實施例中所闡述的印刷電路板裝置的元件的說明相同，且因此，將不再對其予以贅述。
根據前述例示性實施例，可提供一種印刷電路板裝置，所述印刷電路板裝置具有改善的電子組件積體密度且具有改善的散熱性質、電磁干擾(EMI)屏蔽性質等。
在例示性實施例中，「下側」、「下部部分」、「下表面」等可指代相對於圖中所示剖面而言朝向扇出型半導體封裝的安裝表面的方向，且「上側」、「上部部分」、「上表面」等可指代相反的方向。可如上定義所述方向是為了易於說明，且申請專利範圍的範圍或權利將不限於此。
在例示性實施例中，當稱一元件「連接至」另一組件時，此可意指所述元件直接連接至另一組件，且亦可意指所述元件間接連接至另一組件，且在所述元件與所述另一組件之間存在中間元件。儘管可能使用例如「第一(first)」及「第二(second)」等用語闡述各種組件，然而此種組件不能被理解為限於以上用語。以上用語僅用於區分各個組件。舉例而言，在不背離本發明的權 利範圍的條件下，第一組件可被稱為第二組件，且同樣地，第二組件亦可被稱為第一組件。
要理解，本發明的各種例示性實施例儘管不同，但未必相互排斥。舉例而言，在不背離本揭露的精神及範圍的條件下，可在另一例示性實施例中實施作為本揭露中的實施例中的實例而闡述的結構、形狀及尺寸。此外，在不背離本揭露的精神及範圍的條件下，可對例示性實施例中的元件的位置或佈置作出修改。
提供在以下說明中使用的用語是為了闡釋具體例示性實施例，且並非旨在進行限制。除非另外指明，否則單數用語包括複數形式。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
1:後表面殼體
2:前表面殼體
10:第一印刷電路板
20:第二印刷電路板
21A:天線圖案
30:第三印刷電路板
40:第一電子組件
50:第二電子組件
60:第一中介基板
60H、70H:空腔
70:第二中介基板
90A:印刷電路板裝置

Claims (27)

  1. 一種印刷電路板裝置，包括：第一印刷電路板，具有第一側及與所述第一側相對的第二側；第二印刷電路板，設置於所述第一印刷電路板的所述第一側上且包括天線圖案；第三印刷電路板，設置於所述第一印刷電路板的所述第一側上且與所述第二印刷電路板間隔開；一或多個第一電子組件，設置於所述第一印刷電路板與所述第二印刷電路板之間，且電性連接至所述第一印刷電路板及所述第二印刷電路板中的至少一者；一或多個第二電子組件，設置於所述第一印刷電路板與所述第三印刷電路板之間，且電性連接至所述第一印刷電路板及所述第三印刷電路板中的至少一者；第一中介基板，圍繞所述一或多個第一電子組件設置，且將所述第一印刷電路板與所述第二印刷電路板電性連接至彼此；第二中介基板，圍繞所述一或多個第二電子組件設置，且將所述第一印刷電路板與所述第三印刷電路板電性連接至彼此；以及半導體封裝，包括所述一或多個第一電子組件中嵌入於所述半導體封裝中的至少一者，且所述半導體封裝設置於所述第二印刷電路板的下表面上且電性連接至所述第二印刷電路板，其中所述第一中介基板設置於所述半導體封裝與所述第一印 刷電路板之間且具有較所述第二中介基板的高度低的高度。
  2. 如申請專利範圍第1項所述的印刷電路板裝置，其中所述第三印刷電路板具有與所述第一印刷電路板的所述第一側相對的第三側及與所述第三側相對的第四側，且其中所述印刷電路板裝置更包括：一或多個第三電子組件，設置於所述第一印刷電路板的所述第二側及所述第三印刷電路板的所述第四側中的至少一者上，且電性連接至所述第一印刷電路板及所述第三印刷電路板中的至少一者。
  3. 如申請專利範圍第1項所述的印刷電路板裝置，更包括：金屬層，覆蓋所述第一電子組件及所述第二電子組件中的至少一者。
  4. 如申請專利範圍第1項所述的印刷電路板裝置，其中所述第一電子組件中的至少一者設置於所述第二印刷電路板的下表面上，且其中所述印刷電路板裝置更包括：包封體，包封所述第一電子組件中設置於所述第二印刷電路板的所述下表面上的所述至少一者；以及金屬層，覆蓋所述包封體的外表面。
  5. 如申請專利範圍第1項所述的印刷電路板裝置，更包括： 互連結構，在所述互連結構上設置有所述第一電子組件中的至少一者，所述互連結構設置於所述第二印刷電路板的下表面上且電性連接至所述第二印刷電路板；包封體，包封所述第一電子組件中設置於所述互連結構上的所述至少一者；以及金屬層，覆蓋所述包封體的外表面。
  6. 如申請專利範圍第1項所述的印刷電路板裝置，其中所述第一中介基板包括連接至所述第二印刷電路板的第一上部中介基板及連接至所述第一印刷電路板的第一下部中介基板，且其中所述第一上部中介基板與所述第一下部中介基板在厚度方向上連接至彼此。
  7. 如申請專利範圍第6項所述的印刷電路板裝置，其中所述第一電子組件中的至少一者設置於所述第二印刷電路板的下表面上，且其中所述印刷電路板裝置更包括：包封體，包封所述第一上部中介基板及設置於所述第二印刷電路板的所述下表面上的所述第一電子組件。
  8. 如申請專利範圍第1項所述的印刷電路板裝置，其中所述第一電子組件中設置於所述第二印刷電路板的下表面上的至少一者包括射頻積體電路及功率管理積體電路。
  9. 如申請專利範圍第1項所述的印刷電路板裝置，更包 括：第二輔助中介基板，設置於所述第二中介基板之間且電性連接至所述第二電子組件中的至少一者，且其中所述第二輔助中介基板具有較所述第二中介基板的高度小的高度。
  10. 如申請專利範圍第1項所述的印刷電路板裝置，其中所述半導體封裝包括：框架，具有第一貫穿孔及與所述第一貫穿孔間隔開的第二貫穿孔；第一半導體晶片，設置於所述第一貫穿孔中，且具有上面設置有第一連接墊的第一主動面及與所述第一主動面相對的第一非主動面；第二半導體晶片，設置於所述第二貫穿孔中，且具有上面設置有第二連接墊的第二主動面及與所述第二主動面相對的第二非主動面；一或多個被動組件，設置於所述第二貫穿孔中；包封體，覆蓋所述框架、所述第一半導體晶片及所述第二半導體晶片中的每一者的至少部分並填充所述第一貫穿孔及所述第二貫穿孔中的每一者的至少部分；以及互連結構，設置於所述框架、所述第一半導體晶片的所述第一主動面及所述第二半導體晶片的所述第二主動面上，且包括與所述第一連接墊及所述第二連接墊電性連接的重佈線層，且其中所述第一電子組件包括所述第一半導體晶片、所述第二半導體晶片及所述一或多個被動組件。
  11. 如申請專利範圍第1項所述的印刷電路板裝置，更包括： 第一輔助中介基板，設置於所述第一中介基板之間且電性連接至所述半導體封裝。
  12. 一種印刷電路板裝置，包括：第一印刷電路板，具有第一側及與所述第一側相對的第二側；第二印刷電路板，設置於所述第一印刷電路板的所述第一側上且包括天線圖案；第三印刷電路板，設置於所述第一印刷電路板的所述第一側上且與所述第二印刷電路板間隔開；一或多個第一電子組件，設置於所述第一印刷電路板與所述第二印刷電路板之間，且電性連接至所述第一印刷電路板及所述第二印刷電路板中的至少一者；一或多個第二電子組件，設置於所述第一印刷電路板與所述第三印刷電路板之間，且電性連接至所述第一印刷電路板及所述第三印刷電路板中的至少一者；第一中介基板，圍繞所述一或多個第一電子組件設置，且將所述第一印刷電路板與所述第二印刷電路板電性連接至彼此；第二中介基板，圍繞所述一或多個第二電子組件設置，且將所述第一印刷電路板與所述第三印刷電路板電性連接至彼此；以及第一天線基板及第二天線基板，所述第一天線基板包括第一天線圖案，所述第二天線基板包括第二天線圖案，其中所述第一天線基板及所述第二天線基板藉由纜線電性連 接至所述第二印刷電路板。
  13. 一種印刷電路板裝置，包括：第一印刷電路板，具有第一側及與所述第一側相對的第二側；第二印刷電路板，設置於所述第一印刷電路板的所述第一側上且包括天線圖案；第三印刷電路板，設置於所述第一印刷電路板的所述第一側上且與所述第二印刷電路板間隔開；一或多個第一電子組件，設置於所述第一印刷電路板與所述第二印刷電路板之間，且電性連接至所述第一印刷電路板及所述第二印刷電路板中的至少一者；一或多個第二電子組件，設置於所述第一印刷電路板與所述第三印刷電路板之間，且電性連接至所述第一印刷電路板及所述第三印刷電路板中的至少一者；第一中介基板，圍繞所述一或多個第一電子組件設置，且將所述第一印刷電路板與所述第二印刷電路板電性連接至彼此；第二中介基板，圍繞所述一或多個第二電子組件設置，且將所述第一印刷電路板與所述第三印刷電路板電性連接至彼此；以及第一半導體封裝及第二半導體封裝，所述第一半導體封裝包括所述第一電子組件中嵌入於所述第一半導體封裝中的至少一者，且所述第一半導體封裝設置於所述第二印刷電路板的下表面上，所述第二半導體封裝包括所述第一電子組件中嵌入於所述第 二半導體封裝中的至少一者，且所述第二半導體封裝設置於所述第一印刷電路板的上表面上，其中所述第一半導體封裝與所述第二半導體封裝電性連接至彼此。
  14. 一種印刷電路板裝置，包括：第一印刷電路板；第一天線基板，設置於所述第一印刷電路板的一側上且包括第一天線圖案；一或多個第一電子組件，設置於所述第一印刷電路板與所述第一天線基板之間，且電性連接至所述第一印刷電路板及所述第一天線基板中的至少一者；第一中介基板，圍繞所述一或多個第一電子組件設置，且將所述第一印刷電路板與所述第一天線基板電性連接至彼此；第二天線基板，與所述第一天線基板間隔開且包括第二天線圖案；以及第三天線基板，與所述第一天線基板間隔開且包括第三天線圖案，其中所述第二天線基板及所述第三天線基板分別藉由設置於所述第一天線基板的上表面及下表面中的至少一個表面上的第一連接件及第二連接件電性連接至所述第一天線基板。
  15. 如申請專利範圍第14項所述的印刷電路板裝置，其中所述第一連接件及所述第二連接件藉由纜線或撓性印刷電路板分 別連接至所述第二天線基板及所述第三天線基板。
  16. 一種印刷電路板裝置，包括：第一印刷電路板，具有第一表面及與所述第一表面相對的第二表面；第二印刷電路板，設置於所述第一印刷電路板的所述第一表面上且包括天線圖案；第一電子組件，設置於所述第二印刷電路板的與所述天線圖案相對的表面上；第二電子組件，設置於所述第一印刷電路板的所述第一表面上；以及第一中介基板，圍繞所述第一電子組件及所述第二電子組件設置，且將所述第一印刷電路板與所述第二印刷電路板電性連接至彼此，其中所述第一印刷電路板、所述第二電子組件、所述第一電子組件及所述第二印刷電路板依序設置。
  17. 如申請專利範圍第16項所述的印刷電路板裝置，更包括：第三印刷電路板，設置於所述第一印刷電路板的所述第一表面上且與所述第二印刷電路板間隔開；第三電子組件，設置於所述第三印刷電路板的表面上；第四電子組件，設置於所述第一印刷電路板的所述第一表面上；以及 第二中介基板，圍繞所述第三電子組件及所述第四電子組件設置，且將所述第一印刷電路板與所述第三印刷電路板電性連接至彼此，其中所述第一印刷電路板、所述第四電子組件、所述第三電子組件及所述第三印刷電路板依序設置。
  18. 如申請專利範圍第17項所述的印刷電路板裝置，更包括：第五電子組件，設置於所述第一印刷電路板的所述第二表面上或設置於所述第三印刷電路板的與所述第三印刷電路板的上面設置有所述第三電子組件的所述表面相對的表面上；以及金屬層，覆蓋所述第五電子組件。
  19. 如申請專利範圍第16項所述的印刷電路板裝置，更包括：金屬層，設置於所述第一電子組件與所述第二電子組件之間。
  20. 如申請專利範圍第16項所述的印刷電路板裝置，更包括：互連結構，在所述互連結構上設置有所述第一電子組件，所述互連結構設置於所述第二印刷電路板的與所述天線圖案相對的所述表面上，其中所述第一電子組件藉由所述互連結構的重佈線層以及所述第一中介基板電性連接至所述第一印刷電路板。
  21. 一種印刷電路板裝置，包括： 第一印刷電路板，具有第一表面及與所述第一表面相對的第二表面；第二印刷電路板，設置於所述第一印刷電路板的所述第一表面上且包括第一天線圖案；互連結構，設置於所述第二印刷電路板的與所述第一天線圖案相對的表面上；框架，具有配線結構，設置於所述互連結構上，且具有貫穿孔；第一電子組件，設置於所述貫穿孔中且位於所述互連結構上；第二電子組件，設置於所述第一印刷電路板的所述第一表面上；以及第一中介基板，圍繞所述第二電子組件設置，其中所述第一印刷電路板、所述第一中介基板、所述框架及所述第二印刷電路板依序設置。
  22. 如申請專利範圍第21項所述的印刷電路板裝置，更包括：第三印刷電路板，設置於所述第一印刷電路板的所述第一表面上且與所述第二印刷電路板間隔開；第三電子組件，設置於所述第三印刷電路板的表面上；第四電子組件，設置於所述第一印刷電路板的所述第一表面上；以及第二中介基板，圍繞所述第三電子組件及所述第四電子組件 設置，且將所述第一印刷電路板與所述第三印刷電路板電性連接至彼此，其中所述第一印刷電路板、所述第四電子組件、所述第三電子組件及所述第三印刷電路板依序設置。
  23. 如申請專利範圍第22項所述的印刷電路板裝置，更包括：第五電子組件，設置於所述第一印刷電路板的所述第二表面上或設置於所述第三印刷電路板的與所述第三印刷電路板的上面設置有所述第三電子組件的所述表面相對的表面上；以及金屬層，覆蓋所述第五電子組件。
  24. 如申請專利範圍第21項所述的印刷電路板裝置，更包括：包封體，包封所述第一電子組件且填充所述貫穿孔的部分；以及金屬層，覆蓋所述包封體的外表面且設置於所述包封體與所述第二電子組件之間。
  25. 如申請專利範圍第24項所述的印刷電路板裝置，更包括：另一金屬層，設置於所述貫穿孔的壁上且電性連接至所述金屬層。
  26. 如申請專利範圍第21項所述的印刷電路板裝置，其中所述第一電子組件藉由所述互連結構的重佈線層、所述框架的所 述配線結構以及所述第一中介基板電性連接至所述第一印刷電路板。
  27. 如申請專利範圍第21項所述的印刷電路板裝置，更包括：第三印刷電路板，具有第二天線圖案；第三電子組件，設置於所述第三印刷電路板的與所述第二天線圖案相對的表面上；以及纜線或撓性印刷電路板，將所述第二印刷電路板與所述第三印刷電路板連接至彼此。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151516A (zh) * 2019-06-28 2020-12-29 台湾积体电路制造股份有限公司 封装
KR20210007217A (ko) * 2019-07-10 2021-01-20 삼성전자주식회사 인터포저를 포함하는 전자 장치
US11456227B2 (en) * 2019-12-17 2022-09-27 Nxp Usa, Inc. Topside heatsinking antenna launcher for an integrated circuit package
EP3840542A1 (en) * 2019-12-18 2021-06-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Compact laminated component carrier with front end chip and impedance matching circuitry for antenna communication
KR20210101671A (ko) 2020-02-10 2021-08-19 삼성전자주식회사 인쇄 회로 기판에 인터포저를 사용하는 전자 장치
CN114158256A (zh) * 2020-06-17 2022-03-08 株式会社藤仓 无线模块
US11552053B2 (en) 2020-06-25 2023-01-10 Apple Inc. Miniaturization of optical sensor modules through wirebonded ball stacks
US11776917B2 (en) * 2020-07-16 2023-10-03 Advanced Semiconductor Engineering Korea, Inc. Electronic package
KR20220022242A (ko) 2020-08-18 2022-02-25 삼성전자주식회사 회로 기판 모듈 및 이를 포함하는 전자 장치
US11515261B2 (en) * 2020-09-21 2022-11-29 Apple Inc. Multiple component integration in fanout package with different back side metallization and thicknesses
CN114520242A (zh) * 2020-11-20 2022-05-20 佳能株式会社 模块和装备
KR20220079218A (ko) * 2020-12-04 2022-06-13 삼성전자주식회사 안테나 및 인쇄회로기판을 포함하는 전자 장치
CN115135001A (zh) * 2021-03-24 2022-09-30 威刚科技股份有限公司 控制器装置
CN115757216A (zh) * 2021-09-03 2023-03-07 戴尔产品有限公司 具有电容器模块的存储驱动器
CN114267658A (zh) * 2021-11-16 2022-04-01 华为技术有限公司 封装结构、芯片模组、板级架构及通信设备
WO2023153684A1 (ko) * 2022-02-09 2023-08-17 삼성전자주식회사 자가정렬 기능을 갖는 스페이서를 포함하는 인쇄 회로 기판 어셈블리 및 이를 포함하는 전자 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090283889A1 (en) * 2008-05-16 2009-11-19 Byoung Wook Jang Integrated circuit package system
US20140048913A1 (en) * 2012-08-17 2014-02-20 Samsung Electronics Co., Ltd. Electronic devices including emi shield structures for semiconductor packages and methods of fabricating the same
US20140048906A1 (en) * 2012-03-23 2014-02-20 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
TW201637156A (zh) * 2015-01-09 2016-10-16 三星電子股份有限公司 半導體封裝及其製造方法

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214205A (ja) * 1989-02-14 1990-08-27 Fujitsu Ltd 電子回路装置
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
JP2005175423A (ja) * 2003-11-18 2005-06-30 Denso Corp 半導体パッケージ
US7258549B2 (en) * 2004-02-20 2007-08-21 Matsushita Electric Industrial Co., Ltd. Connection member and mount assembly and production method of the same
US7151010B2 (en) * 2004-12-01 2006-12-19 Kyocera Wireless Corp. Methods for assembling a stack package for high density integrated circuits
US7217994B2 (en) * 2004-12-01 2007-05-15 Kyocera Wireless Corp. Stack package for high density integrated circuits
DE202005020107U1 (de) * 2005-12-23 2007-02-15 Kathrein-Werke Kg An einer Leiterplatine elektrisch angeschlossene koaxiale H-Steckverbindungs-Einrichtung sowie zugehörige Steckverbindereinheit
WO2007083430A1 (ja) * 2006-01-20 2007-07-26 Matsushita Electric Industrial Co., Ltd. アンテナ内蔵モジュールとカード型情報装置およびそれらの製造方法
US7390700B2 (en) * 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer
JP2009060302A (ja) 2007-08-30 2009-03-19 Sony Ericsson Mobilecommunications Japan Inc 携帯通信端末
US9818680B2 (en) * 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US8624370B2 (en) * 2009-03-20 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with an interposer and method of manufacture thereof
US8710634B2 (en) * 2009-03-25 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with an integral-interposer-structure and method of manufacture thereof
US20100244223A1 (en) * 2009-03-25 2010-09-30 Cho Namju Integrated circuit packaging system with an integral-interposer-structure and method of manufacture thereof
US8653654B2 (en) * 2009-12-16 2014-02-18 Stats Chippac Ltd. Integrated circuit packaging system with a stackable package and method of manufacture thereof
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
JP5377671B2 (ja) * 2010-02-05 2013-12-25 三菱電機株式会社 マイクロストリップアンテナおよびレーダモジュール
US8384227B2 (en) * 2010-11-16 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame electrically connected to embedded semiconductor die
US20120228751A1 (en) * 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
KR101798918B1 (ko) 2011-03-25 2017-11-17 엘지전자 주식회사 인쇄회로기판 어셈블리, 이의 제조 방법 및 이를 구비하는 이동 단말기
US8699232B2 (en) * 2011-09-20 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with interposer and method of manufacture thereof
US8716065B2 (en) * 2011-09-23 2014-05-06 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and method of manufacture thereof
US8730681B2 (en) * 2011-09-23 2014-05-20 Infineon Technologies Ag Power semiconductor module with wireless saw temperature sensor
JP5474127B2 (ja) 2012-05-14 2014-04-16 株式会社野田スクリーン 半導体装置
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US20140048914A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Wiring board with embedded device and electromagnetic shielding
KR20140083657A (ko) * 2012-12-26 2014-07-04 하나 마이크론(주) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
US8941225B2 (en) * 2013-04-18 2015-01-27 Sts Semiconductor & Telecommunications Co., Ltd. Integrated circuit package and method for manufacturing the same
US20140367854A1 (en) * 2013-06-17 2014-12-18 Broadcom Corporation Interconnect structure for molded ic packages
KR101504955B1 (ko) * 2013-09-06 2015-03-23 (주)와이솔 양면 실장형 반도체 패키지
KR102245770B1 (ko) * 2013-10-29 2021-04-28 삼성전자주식회사 반도체 패키지 장치
US9831564B1 (en) * 2014-04-22 2017-11-28 Rockwell Collins, Inc. System-on-package integration with antenna elements
US20160086930A1 (en) * 2014-09-24 2016-03-24 Freescale Semiconductor, Inc. Fan-out wafer level package containing back-to-back embedded microelectronic components and assembly method therefor
US9941226B2 (en) 2014-12-15 2018-04-10 Industrial Technology Research Institute Integrated millimeter-wave chip package
WO2016111512A1 (en) 2015-01-09 2016-07-14 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
JP2017022352A (ja) * 2015-07-15 2017-01-26 富士通株式会社 半導体装置
US11901274B2 (en) * 2015-09-25 2024-02-13 Intel Corporation Packaged integrated circuit device with recess structure
CN108604587B (zh) * 2015-12-26 2023-01-13 英特尔公司 片上集成无源器件
US10347967B2 (en) * 2016-01-26 2019-07-09 Qualcomm Incorporated Signal delivery and antenna layout using flexible printed circuit board (PCB)
US20180090471A1 (en) * 2016-09-28 2018-03-29 Intel Corporation Package on Package Structure Having Package To Package Interconnect Composed of Packed Wires Having A Polygon Cross Section
CN109716509A (zh) * 2016-09-30 2019-05-03 英特尔公司 内插器封装上的嵌入式管芯
US10535597B2 (en) * 2017-01-13 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR102179166B1 (ko) 2017-05-19 2020-11-16 삼성전자주식회사 안테나 기판 및 반도체 패키지 복합 모듈
US10347598B2 (en) 2017-05-19 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Composite antenna substrate and semiconductor package module
KR101942737B1 (ko) * 2017-08-04 2019-01-29 삼성전기 주식회사 반도체 패키지 연결 시스템
US10535643B2 (en) 2017-08-04 2020-01-14 Samsung Electronics Co., Ltd. Connection system of semiconductor packages using a printed circuit board
JP2019036587A (ja) * 2017-08-10 2019-03-07 株式会社フジクラ 回路基板および電子装置
KR102400748B1 (ko) * 2017-09-12 2022-05-24 삼성전자 주식회사 인터포저를 포함하는 전자 장치
US10121722B1 (en) * 2017-09-30 2018-11-06 Intel Corporation Architecture material and process to improve thermal performance of the embedded die package
US11322449B2 (en) * 2017-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package with fan-out structures
KR102404058B1 (ko) * 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지
WO2019132958A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
US10356903B1 (en) * 2018-03-28 2019-07-16 Apple Inc. System-in-package including opposing circuit boards
KR102468136B1 (ko) * 2018-04-23 2022-11-18 삼성전자 주식회사 안테나 장치 및 이를 포함하는 전자 장치
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US11462480B2 (en) * 2018-06-27 2022-10-04 Intel Corporation Microelectronic assemblies having interposers
US11621354B2 (en) * 2018-09-05 2023-04-04 Intel Corporation Integrated circuit structures having partitioned source or drain contact structures
US11450560B2 (en) * 2018-09-24 2022-09-20 Intel Corporation Microelectronic assemblies having magnetic core inductors
US11521914B2 (en) * 2018-12-27 2022-12-06 Intel Corporation Microelectronic assemblies having a cooling channel
US10602612B1 (en) * 2019-07-15 2020-03-24 Apple Inc. Vertical module and perpendicular pin array interconnect for stacked circuit board structure
US11073872B2 (en) * 2019-09-06 2021-07-27 Apple Inc. Distributed auxiliary hub for a portable electronic device
US11296034B2 (en) * 2020-06-18 2022-04-05 Advanced Semiconductor Engineering, Inc. Substrate and semiconductor package comprising an interposer element with a slot and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090283889A1 (en) * 2008-05-16 2009-11-19 Byoung Wook Jang Integrated circuit package system
US20140048906A1 (en) * 2012-03-23 2014-02-20 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
US20140048913A1 (en) * 2012-08-17 2014-02-20 Samsung Electronics Co., Ltd. Electronic devices including emi shield structures for semiconductor packages and methods of fabricating the same
TW201637156A (zh) * 2015-01-09 2016-10-16 三星電子股份有限公司 半導體封裝及其製造方法

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