KR20210007217A - 인터포저를 포함하는 전자 장치 - Google Patents

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KR20210007217A
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장세영
김성진
박상훈
이경호
지윤오
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Abstract

전자 장치가 개시된다. 다양한 실시예에 따르는 전자 장치는 제1 회로 기판, 제1 회로 기판상에 배치되고, 제1 높이를 가지는 제1 인터포저, 제1 인터포저와 전기적으로 연결되고, 제1 인터포저 상에 배치되는 제2 회로 기판, 제1 인터포저 외부에 형성되도록 제1 회로 기판 상에 배치되고, 제2 높이를 가지는 제2 인터포저와, 제2 인터포저와 전기적으로 연결되고, 제2 인터포저 상에 배치되는 제3 회로 기판을 포함할 수 있다. 다양한 실시예가 가능하다.

Description

인터포저를 포함하는 전자 장치{AN ELECTRONIC DEVICE INCLUDING AN INTERPOSER}
다양한 실시예들은 인터포저(interposer)를 포함하는 전자 장치에 관한 것이다. 구체적으로, 다양한 실시예들은 다단 또는 격벽 구조를 형성하는 인터포저를 포함하는 전자 장치에 관한 것이다.
전자 장치는 사용자의 편의성과 심미감을 위하여, 전자 장치의 두께가 점점 얇아지고 있다. 전자 장치의 내부 공간은 한정되어, 전자 장치 내부 공간의 활용성을 위하여, 이종 PCB의 적층 구조의 활용이 증가하고 있다.
휴대용 전자 장치는 mmWave 모듈을 적용하는 경우, 전자 부품 또는 다양한 능동 소자의 실장 공간확보를 위해, 도전성 부재를 포함하는 인터포저를 구비할 수 있다.
인터포저는 기판과 기판 사이를 전기적으로 연결할 수 있다. 인터포저는 일정한 높이로 형성되어, 기판에 실장되는 전자 부품의 높이와 기판과 기판사이의 높이 차이가 존재할 수 있다. 다양한 전자 부품의 높이에 대한 기판의 배치가 어려워 공간의 낭비가 발생할 수 있다.
인터포저는 기판의 형상에 대응되도록 가장자리를 따라 폐곡선 형태로 형성될 수 있다. 인터포저는 기판의 가장자리를 지지하므로, 인터포저에 지지되지 않는 기판의 영역에서는 응력에 따른 굽힘이나 뒤틀림에 취약할 수 있다. 전자 부품의 높이 또는 두께에 따른 제약을 줄이고, 뒤틀림(warpage)를 방지할 수 있는 방안이 요구된다.
본 개시는 다양한 실시예에 따라 다단 또는 격벽 구조를 형성하는 인터포저를 포함하는 전자 장치를 제공함으로써, 상술한 기판의 뒤틀림을 방지하고자 한다.
다양한 실시예에 따르는 전자 장치는, 제1 회로 기판, 상기 제1 회로 기판상에 배치되고, 제1 높이를 가지는 제1 인터포저, 상기 제1 인터포저와 전기적으로 연결되고, 상기 제1 인터포저 상에 배치되는 제2 회로 기판, 상기 제1 인터포저 외부에 형성되도록 제1 회로 기판 상에 배치되고, 제2 높이를 가지는 제2 인터포저와, 상기 제2 인터포저와 전기적으로 연결되고, 상기 제2 인터포저 상에 배치되는 제3 회로 기판을 포함할 수 있다.
다양한 실시예에 따르는 전자 장치는, 제 1 회로 기판, 상기 제1 회로 기판상에 배치되고, 제1 높이를 가지는 제1 인터포저, 상기 제1 인터포저와 전기적으로 연결되고, 상기 제1 인터포저 위에 배치되는 제 2 회로 기판과, 상기 제1 인터포저 내부에 배치되고, 상기 제2 회로 기판의 적어도 일부를 지지 하도록 형성된 격벽을 포함할 수 있다.
다양한 실시예에 따르는 전자 장치는, 적어도 하나 이상의 부품이 배치되고 제1 방향을 향하는 제1 면, 및 상기 제1 방향에 반대 방향을 향하는 제2 면을 포함하는 제1 회로 기판, 상기 제1 회로 기판의 상기 제1 면에 배치되어 상기 제1 회로 기판과 전기적으로 연결되고, 상기 제1 회로 기판의 상기 제1 면을 기준으로 제1 높이를 가지는 제1 영역 및 상기 제1 면을 기준으로 제2 높이를 가지는 제2 영역을 포함하는 제 1 인터포저, 상기 제1 회로 기판의 상기 제1 면에 배치되어 상기 제1 회로 기판과 전기적으로 연결되고, 상기 제1 회로 기판의 상기 제 1면을 기준으로 상기 제1 높이를 가지는 제3영역을 포함하는 제2 인터포저, 상기 제1 회로 기판의 상기 제1 면을 마주하고, 상기 제1 인터포저의 상기 제1 영역 및 상기 제 2 인터포저의 상기 제3 영역 상에 배치되는 제2 회로 기판과, 상기 제1 회로 기판의 상기 제1 면을 마주하고, 상기 제1 인터포저의 상기 제2 영역 상에 배치되는 제3 회로 기판을 포함할 수 있다.
다양한 실시예에 따르는 인터포저를 포함하는 전자 장치는, 복수의 기판을 적층할 수 있어 수직방향의 공간활용성을 증가시킬 수 있다.
또한, 다양한 실시예에 따르는 인터포저를 포함하는 전자 장치는 기판을 지지할 수 있는 격벽을 포함할 수 있어 뒤틀림(warpage)을 방지할 수 있다. 전자 장치는 격벽을 통하여, 구분된 영역에 전자 부품을 배치할 수 있어 신호간섭을 줄일 수 있다.
도 1은, 일 실시예에 따른 모바일 전자 장치의 전면 사시도이다.
도 2는, 도 1의 전자 장치의 후면 사시도이다.
도 3은, 도 1의 전자 장치의 전개 사시도이다.
도 4는, 일 실시예에 따르는 격벽을 포함하는 인터포저가 배치된 회로 기판을 나타내는 사시도이다.
도 5는, 도 4의 회로기판을 A-A'방향으로 절단한 단면도이다.
도 6은, 단차부를 포함하는 인터포저가 배치된 회로 기판을 나타내는 사시도이다.
도 7은, 도 6의 회로 기판을 B-B'방향으로 절단한 단면도이다.
도 8은, 회로 기판에서 인터포저와 일부 기판의 변형된 결합을 나타낸다.
도 9는, 회로 기판에서 추가 회로 기판을 더 포함하는 구조를 나타낸다.
도 10은, 단차부가 형성된 격벽을 포함하는 인터포저가 배치된 회로 기판을 나타내는 사시도이다.
도 11은, 도 10의 회로 기판을 C-C'방향으로 절단한 단면도이다.
도 12는, 단차부 및 격벽을 포함하는 인터포저가 배치된 회로 기판을 나타내는 사시도이다.
도 13은, 단차부 및 격벽을 포함하는 인터포저가 배치된 회로 기판의 단면도이다.
도 14a, 14b, 및 14c는 단차부를 포함하는 인터포저의 제조 과정을 나타낸다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재될 수 있다
도 1은 본 문서에 개시된 다양한 실시예 중 하나에 따른 전자 장치(100)를 나타내는 사시도이다. 도 2는 도 1의 전자 장치(100)를 후면에서 바라본 모습을 나타내는 사시도이다.
도 1 및 2를 참조하면, 일 실시예에 따른 전자 장치(100)는, 제1 면(또는 전면)(110A), 제2 면(또는 후면)(110B), 및 제1 면(110A)과 제2 면(110B) 사이의 공간을 둘러싸는 측면(또는 측벽)(110C)을 포함하는 하우징(110)을 포함할 수 있다. 다른 실시예(미도시)에서는, 하우징은, 도 1의 제1 면(110A), 제2 면(110B) 및 측면(110C)들 중 일부를 형성하는 구조를 지칭할 수도 있다.
일 실시예에 따르면, 제1 면(110A)은 적어도 일부분이 실질적으로 투명한 전면 플레이트(102)(예: 다양한 코팅 레이어들을 포함하는 글라스 플레이트, 또는 폴리머 플레이트)에 의하여 형성될 수 있다. 실시예에 따라, 전면 플레이트(102)는, 적어도 일측 단부(side edge portion)에서 제1 면(110A)으로부터 후면 플레이트(111) 쪽으로 휘어져 심리스하게(seamless) 연장된 곡면 부분을 포함할 수 있다.
다양한 실시예에 따르면, 제2 면(110B)은 실질적으로 불투명한 후면 플레이트(111)에 의하여 형성될 수 있다. 상기 후면 플레이트(111)는, 예를 들어, 코팅 또는 착색된 유리, 세라믹, 폴리머, 금속(예: 알루미늄, 스테인레스 스틸(STS), 또는 마그네슘), 또는 상기 물질들 중 적어도 둘의 조합에 의하여 형성될 수 있다. 실시예에 따라, 후면 플레이트(111)는, 적어도 일측 단부에서 제2 면(110B)으로부터 전면 플레이트(102) 쪽으로 휘어져 심리스하게 연장된 곡면 부분을 포함할 수 있다.
다양한 실시예에 따르면, 상기 측면(110C)은, 전면 플레이트(102) 및 후면 플레이트(111)와 결합하며, 금속 및/또는 폴리머를 포함하는 측면 베젤 구조 (또는 "측면 부재 또는 측벽")(118)에 의하여 형성될 수 있다. 어떤 실시예에서는, 후면 플레이트(111) 및 측면 베젤 구조(118)는 일체로 형성되고 동일한 물질(예: 알루미늄과 같은 금속 물질)을 포함할 수 있다.
일 실시예에 따르면, 전자 장치(100)는, 디스플레이(101), 오디오 모듈(103, 114), 센서 모듈, 카메라 모듈(105), 키 입력 장치(117) 및 커넥터 홀(108) 중 적어도 하나 이상을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(100)는, 구성요소들 중 적어도 하나(예: 키 입력 장치(117))를 생략하거나 다른 구성요소를 추가적으로 포함할 수 있다. 예를 들어, 전자 장치(100)는 도시되지 않은 센서 모듈을 포함할 수 있다. 예컨대, 전면 플레이트(102)가 제공하는 영역 내에는 근접 센서 또는 조도 센서와 같은 센서가 디스플레이(101)에 통합되거나, 디스플레이(101)와 인접한 위치에 배치될 수 있다. 어떤 실시예에서, 전자 장치(100)는 발광 소자를 더 포함할 수 있으며, 발광 소자는 전면 플레이트(102)가 제공하는 영역 내에서 디스플레이(101)와 인접한 위치에 배치될 수 있다. 발광 소자는, 예를 들어, 전자 장치(100)의 상태 정보를 광 형태로 제공할 수 있다. 다른 실시예에서는, 발광 소자는, 예를 들어, 카메라 모듈(105)의 동작과 연동되는 광원을 제공할 수 있다. 발광 소자는, 예를 들어, LED, IR LED 및 제논 램프를 포함할 수 있다.
디스플레이(101)는, 예를 들어, 전면 플레이트(102)의 상당 부분을 통하여 노출될 수 있다. 어떤 실시예에서는, 디스플레이(101)의 모서리를 상기 전면 플레이트(102)의 인접한 외곽 형상(예: 곡면)과 대체로 동일하게 형성할 수 있다. 다른 실시예(미도시)에서는, 디스플레이(101)가 노출되는 면적을 확장하기 위하여, 디스플레이(101)의 외곽과 전면 플레이트(102)의 외곽간의 간격이 대체로 동일하게 형성될 수 있다. 다른 실시예(미도시)에서는, 디스플레이(101)의 화면 표시 영역의 일부에 리세스 또는 개구부(opening)을 형성하고, 상기 리세스 또는 상기 개구부(opening)와 정렬되는 다른 전자 부품, 예를 들어, 카메라 모듈(105), 도시되지 않은 근접 센서 또는 조도 센서를 포함할 수 있다.
다른 실시예(미도시)에서는, 디스플레이(101)의 화면 표시 영역의 배면에, 카메라 모듈(112, 113), 지문 센서(116), 및 플래시(106) 중 적어도 하나 이상을 포함할 수 있다. 다른 실시예(미도시)에서는, 디스플레이(101)는, 터치 감지 회로, 터치의 세기(압력)를 측정할 수 있는 압력 센서, 및/또는 자기장 방식의 스타일러스 펜을 검출하는 디지타이저와 결합되거나 인접하여 배치될 수 있다.
오디오 모듈(103, 114)은, 마이크 홀 및 스피커 홀을 포함할 수 있다. 마이크 홀은 외부의 소리를 획득하기 위한 마이크가 내부에 배치될 수 있고, 어떤 실시예에서는 소리의 방향을 감지할 수 있도록 복수개의 마이크가 배치될 수 있다. 어떤 실시예에서는 스피커 홀과 마이크 홀이 하나의 홀(103)로 구현 되거나, 스피커 홀 없이 스피커가 포함될 수 있다(예: 피에조 스피커). 스피커 홀은, 외부 스피커 홀 및 통화용 리시버 홀(114)을 포함할 수 있다.
전자 장치(100)는 도시되지 않은 센서 모듈을 포함함으로써, 내부의 작동 상태, 또는 외부의 환경 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 센서 모듈은, 예를 들어, 하우징(110)의 제1 면(110A)에 배치된 근접 센서, 디스플레이(101)에 통합된 또는 인접하게 배치된 지문 센서, 및/또는 상기 하우징(110)의 제2 면(110B)에 배치된 생체 센서(예: HRM 센서)를 더 포함할 수 있다. 전자 장치(100)는, 도시되지 않은 센서 모듈, 예를 들어, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서 중 적어도 하나를 더 포함할 수 있다.
카메라 모듈(105, 112, 113, 106)은, 전자 장치(100)의 제1 면(110A)에 배치된 제1 카메라 장치(105), 및 제2 면(110B)에 배치된 제2 카메라 장치(112, 113), 및/또는 플래시(106)를 포함할 수 있다. 상기 카메라 장치들(105, 112, 113)은, 하나 또는 복수의 렌즈들, 이미지 센서, 및/또는 이미지 시그널 프로세서를 포함할 수 있다. 플래시(106)는, 예를 들어, 발광 다이오드 또는 제논 램프(xenon lamp)를 포함할 수 있다. 어떤 실시예에서는, 2개 이상의 렌즈들(적외선 카메라, 광각 및 망원 렌즈) 및 이미지 센서들이 전자 장치(100)의 한 면에 배치될 수 있다.
키 입력 장치(117)는, 하우징(110)의 측면(110C)에 배치될 수 있다. 다른 실시예에서는, 전자 장치(100)는 상기 언급된 키 입력 장치(117) 중 일부 또는 전부를 포함하지 않을 수 있고 포함되지 않은 키 입력 장치(117)는 디스플레이(101) 상에 소프트 키 등 다른 형태로 구현될 수 있다. 어떤 실시예에서, 키 입력 장치는 하우징(110)의 제2면(110B)에 배치된 지문 센서(116)의 적어도 일부를 포함할 수 있다.
커넥터 홀(108)은, 외부 전자 장치와 전력 및/또는 데이터를 송수신하기 위한 커넥터, 및/또는 외부 전자 장치와 오디오 신호를 송수신하기 위한 커넥터를 수용할 수 있다. 예를 들어, 커넥터 홀(108)은 USB 커넥터 또는 이어폰 잭을 포함할 수 있다.
도 3을 참조하면, 전자 장치(200)는, 측면 베젤 구조(210), 제 1 지지부재(211)(예: 브라켓), 전면 플레이트(320), 디스플레이(230), 인쇄 회로 기판(240), 배터리(250), 제 2 지지부재(260)(예: 리어 케이스), 안테나(270), 및 후면 플레이트(280)를 포함할 수 있다. 어떤 실시예에서는, 전자 장치(200)는, 구성요소들 중 적어도 하나(예: 제 1 지지부재(211), 또는 제 2 지지부재(260))를 생략하거나 다른 구성요소를 추가적으로 포함할 수 있다. 전자 장치(200)의 구성요소들 중 적어도 하나는, 도 1, 또는 도 2의 전자 장치(100)의 구성요소들 중 적어도 하나와 동일, 또는 유사할 수 있으며, 중복되는 설명은 이하 생략한다.
제 1 지지부재(211)는, 전자 장치(200) 내부에 배치되어 측면 베젤 구조(210)와 연결될 수 있거나, 측면 베젤 구조(210)와 일체로 형성될 수 있다. 제 1 지지부재(211)는, 예를 들어, 금속 재질 및/또는 비금속 (예: 폴리머) 재질로 형성될 수 있다. 제 1 지지부재(211)는, 일면에 디스플레이(230)가 결합되고 타면에 인쇄 회로 기판(240)이 결합될 수 있다. 인쇄 회로 기판(240)에는, 프로세서, 메모리, 및/또는 인터페이스가 장착될 수 있다. 프로세서는, 예를 들어, 중앙처리장치, 어플리케이션 프로세서, 그래픽 처리 장치, 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서 중 하나 또는 그 이상을 포함할 수 있다.
메모리는, 예를 들어, 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다.
인터페이스는, 예를 들어, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 및/또는 오디오 인터페이스를 포함할 수 있다. 인터페이스는, 예를 들어, 전자 장치(200)를 외부 전자 장치와 전기적 또는 물리적으로 연결시킬 수 있으며, USB 커넥터, SD 카드/MMC 커넥터, 또는 오디오 커넥터를 포함할 수 있다.
배터리(250)는 전자 장치(200)의 적어도 하나의 구성 요소에 전력을 공급하기 위한 장치로서, 예를 들면, 재충전 불가능한 1차 전지, 또는 재충전 가능한 2차 전지, 또는 연료 전지를 포함할 수 있다. 배터리(250)의 적어도 일부는, 예를 들어, 인쇄 회로 기판(240)과 실질적으로 동일 평면 상에 배치될 수 있다. 배터리(250)는 전자 장치(200) 내부에 일체로 배치될 수 있고, 전자 장치(200)와 탈부착 가능하게 배치될 수도 있다.
안테나(270)는, 후면 플레이트(280)와 배터리(250) 사이에 배치될 수 있다. 안테나(270)는, 예를 들어, NFC(near field communication) 안테나, 무선 충전 안테나, 및/또는 MST(magnetic secure transmission) 안테나를 포함할 수 있다. 안테나(270)는, 예를 들어, 외부 장치와 근거리 통신을 하거나, 충전에 필요한 전력을 무선으로 송수신 할 수 있다. 다른 실시예에서는, 측면 베젤 구조(210) 및/또는 상기 제 1 지지부재(211)의 일부 또는 그 조합에 의하여 안테나 구조가 형성될 수 있다.
도 4는, 일 실시예에 따르는 격벽을 포함하는 인터포저가 배치된 회로 기판을 나타내는 사시도이고, 도 5는, 도 4의 회로기판을 A-A'방향으로 절단한 단면도이다.
도 4를 참조하면, 전자 장치(400)는 제1 회로 기판(410)(예: 도 3의 인쇄 회로 기판(240)), 제2 회로 기판(420) 및 제2 회로 기판(420) 사이에 내부 공간을 형성하는 제1 인터포저(interposer)(430)를 포함할 수 있다. 제1 인터포저(430)는 제1 회로 기판(410) 및 제2 회로 기판(420) 사이에 형성된 내부 공간을 차폐시키기 위하여 내부 공간을 감싸는 폐곡선으로 형성될 수 있다. 제1 인터포저(430)는 밑면이 다각형인 각기둥 내에 관통홀이 형성된 형상으로 이루어질 수 있다. 일 예시로, 제1 인터포저(430)는 사각기둥 내에 하나의 관통홀이 형성된 형상으로 이루어질 수 있다.
일 실시예에 따르면, 전자 장치(400)는 격벽으로 활용되는 제2 인터포저(432)를 포함할 수 있다. 제2 인터포저(432)은 제1 인터포저(430)가 형성하는 내부 공간을 가로질러 두개의 영역으로 분리할 수 있다. 제2 인터포저(432)는 제2 회로 기판(420)을 지지할 수 있다.
다양한 실시예에 따르면, 제1 회로 기판(410)은 제1 방향(41)을 향하는 제1 면(411) 및 제2 방향(42)을 향하는 제2 면(412)를 포함할 수 있다. 제1 회로 기판(410)의 제1 면(411)에 다양한 전자 부품(450, 예: 프로세서, 모뎀 칩, 각종 능동 소자들)이 배치될 수 있다. 제1 회로 기판(410)은 하나 이상의 전자 부품(450)을 전기적으로 연결하는 배선, 및 그라운드를 포함할 수 있다. 제2 회로 기판(420)은 제1 회로 기판(410)의 제1 면(411)을 향하는 제2 면(422) 및 상기 제2 회로 기판(420)의 제2 면(422)을 마주보는 제1면(421)을 포함할 수 있다. 제2 회로 기판(420)의 제1 면(421)에는 전자 부품들이 배치될 수 있다. 다른 실시예에 따르면, , 제2 회로 기판(420)의 제2 면(422)에 전자 부품이 배치될 수 있다. 제2 회로 기판(420)의 제2 면(422)에 배치된 전자 부품은 제1 회로 기판(410)의 제1 면(411)에 배치되는 전자 부품들(450)과 간섭되는 것을 방지하도록 배치될 수 있다.
다양한 실시 예에서, 인터포저(430)는 제1 회로 기판(410)과 제2 회로 기판(420) 사이의 내부 공간을 둘러싸도록 제1 회로 기판(410)과 제2 회로 기판(420) 사이에 형성될 수 있다.
일 실시 예에서, 제2 회로 기판(420)은 제1 회로 기판(410)과 후면 플레이트(도3의 후면 플레이트(280)) 사이에 배치될 수 있다. 즉, 제2 회로 기판(420)은 후면 플레이트(280)를 향하는 제1 회로 기판(410)의 제1 면(411)에 배치될 수 있다. 일례로, 제2 회로 기판(420)은 RF 신호를 방사하는 안테나 기판일 수 있다. 후면 플레이트(280)를 향하는 제2 회로 기판(420)의 제1 면(421)에 통신 모듈이 배치될 수 있다. 이경우, 제2 회로 기판(420)은 제2 회로 기판(420)의 전자 부품으로부터 방사되는 RF 신호가 후면 플레이트(280)를 적어도 일부 통과하도록, 제1 기판(410)과 후면 플레이트(280) 사이에 배치될 수 있다.
다른 실시 예에서, 제2 회로 기판(420)은 제1 회로 기판(410)과 제1 지지 부재(예: 도 3의 지지 부재(211)) 사이에 배치될 수 있다. 제2 회로 기판(420)은 하나 이상의 전기 소자, 전기 소자를 전기적으로 연결하는 배선, 및 그라운드를 포함할 수 있다.
일 실시 예에서, 인터포저(430)는 제1 회로 기판(410)의 제1 면(411)과 제2 회로 기판(420)의 제2 면(422) 사이에 배치되고, 제1 면(411)과 제2 면(422)을 연결할 수 있다. 인터포저(430)는 제1 회로 기판(410) 또는 제1 회로 기판(410)에 포함된 적어도 하나의 전자 부품(450)과 제2 회로 기판(420) 또는 제2 회로 기판에 포함된 적어도 하나의 전자 부품을 전기적으로 연결하기 위한 적어도 하나의 도전성 부재(435)를 포함할 수 있다. 인터포저(430)는 비도전성 부재로 형성된 몸체(body)를 포함하고, 상기 몸체를 관통하는 적어도 하나의 도전성 부재(435)(예를 들면, 도전성 비아)를 포함할 수 있다. 도전성 부재(435)는 일부는 전력 선로 일 수 있고, 나머지는 신호 전송 선로로 구성될 수 있다. 도전성 부재(435)는 배터리(예: 도 3의 배터리(250))로부터 전달되는 전력을 제1 회로 기판(410) 또는 제2 회로 기판(420)에 포함된 적어도 하나의 전자 부품에게 전달할 수 있고, 프로세서와 제1 회로 기판(410) 및 제2 회로 기판(420)에 배치되는 전자 부품들 간의 신호를 서로 송수신할 수 있다.
도 5를 참조하면, 제1 인터포저(430)는 도 4에 도시된 것과 같이 제1 회로 기판(410)과 제2 회로 기판(420) 사이에 형성되는 내부 공간을 차폐할 수 있도록 폐곡선 형태로 형성되는 바디(431), 상기 바디(431)의 내부를 관통하는 도전성 부재(435), 및 제1 회로 기판(410)과 제2 회로 기판(420) 사이에 형성되는 내부 공간을 감싸는 바디(431)의 외측면을 따라 형성되는 도전성 프레임(441)을 포함할 수 있다. 예를 들면, 도전성 프레임(441)은 상기 제 1 방향(41) 또는 상기 제 2 방향(42)에 실질적으로 수직인 제 3 방향(43, 44, 45, 및/또는 46)을 향하는 차폐면을 가질 수 있다. 도전성 프레임(441)은 상기 차폐면이 일 방향으로 길게 연장된 띠 형상의 부품으로서, 적층형 PCB 기판 내부의 공간을 둘러쌀 수 있다. 다양한 실시예들에 따르면, 도전성 프레임(441)이 둘러싸게 되는 내부 공간은 실질적으로 밀폐될 수 있으나, 차폐 효과만 보장된다면 미세한 홈이나 슬릿이 존재하여 밀폐되지 않는 구조라도 무방할 수 있다. 도전성 프레임(441)은 인터포저(430)에 의해 형성된 적층형 PCB 구조의 내부 공간을 차폐할 수 있다.
다양한 실시예에 따르면, 도전성 프레임(441)은 적어도 하나의 전자 부품(450)을 감싸도록 회로 기판(410) 위에 배치될 수 있다. 일 실시예에 따르면, 도전성 프레임(441)은 회로 기판(410)의 접지부에 전기적으로 연결될 수 있다.
다양한 실시예에 따르면, 제2 인터포저(432)는 제1 인터포저(430)에 의해 형성되는 내부 공간에 배치되어 내부 공간을 구분할 수 있다. 제2 인터포저(432)에 의해 구분된 공간에는 각각 전자 부품(450)이 배치될 수 있다. 예를 들면, 제1 전자 부품(451)은
제2 인터포저(432)에 의해 구분되는 제1 영역(430A)에 배치될 수 있고, 나머지 제2 전자 부품(452) 및 제3 전자 부품(453)은 제2 영역(430B)에 배치될 수 있다.
일 실시예에 따르면, 제2 인터포저(432)는 제2 회로 기판(420)의 적어도 일부를 지지할 수 있다. 지지부재(432)는 제2 회로 기판(420)의 적어도 일부를 제2 회로 기판(420)의 뒤틀림을 방지할 수 있는 역할을 할 수 있다.
도 6은, 단차부를 포함하는 인터포저가 배치된 회로 기판을 나타내는 사시도이다.
도 6을 참조하면, 전자 장치(600)는 제1 회로 기판(610)(예: 도 3의 인쇄 회로 기판(240)), 제2 회로 기판(620), 제3 회로 기판(670), 다단구조를 가지는 인터포저(630)를 포함할 수 있다.
다양한 실시예에 따르면, 제1 회로 기판(610)은 지지 부재(예: 도 3의 지지부재(211))의 일면에 제2 면(612)이 부착되어 지지되고, 상기 제1 회로 기판(610)의 제1 면(611)에 적어도 하나의 제1 전자 부품들(650)(예: 도 4의 전자 부품(450))이 배치될 수 있다.
일 실시예에 따르면, 제1 인터포저(633a)는 제1 높이(h1)로 형성되고, 제1 회로 기판(610)의 제1면(611)에 배치될 수 있다. 제1 인터포저(633a)는 제1 회로 기판(610)의 제1 면(611)에 배치되는 적어도 하나의 전자 부품(650)을 감싸도록 배치될 수 있다. 제2 인터포저(632)는 제1 인터포저(633a)의 외부에 형성되도록 제1 회로 기판(610)의 제1 면(611)에 배치될 수 있다. 예를 들면, 제2 인터포저(632)는 제1 인터포저(633a)의 외부 가장자리를 따라 형성되어 제1 인터포저(633a)를 감쌀 수 있다. 다양한 실시예에 따르면, 제2 인터포저(632)와 제1 인터포저(633a)는 일체로 형성될 수 있다.
다양한 실시예에 따르면, 제2 인터포저(632)는 제2 높이(h2)로 형성될 수 있다. 제2 높이(h2)는 제1 높이(h1)보다 높을 수 있다. 예를 들면, 제1 인터포저(633a) 및 제2 인터포저(632)로 형성된 인터포저는 외부 가장자리 부근에서 높게 형성되고, 전자 부품(650)이 포함된 영역을 바라보는 방향에서는 낮게 형성될 수 있다. 다양한 실시예에 따르면, 제1 인터포저(633a) 및 제2 인터포저(632)의 일면은 제1 회로 기판(610)의 제1 면(611) 상에 배치될 수 있다. 제1 회로 기판(610)에 접하는 인터포저의 면을 바라보는 제1 인터포저(633a) 및 제2 인터포저(632)의 타면은 서로 다른 높이로 형성될 수 있다. 예를 들면, 인터포저는 제1 인터포저(633a)와 제2 인터포저(632)의 경계에서 단차부를 포함할 수 있다.
다양한 실시예에 따르면, 제2 회로 기판(620)의 제2 면(622)은 제1 회로 기판(610)의 제1 면(611)을 마주보고 내부 공간을 형성할 수 있다. 제2 회로 기판(620)의 제2 면(622)은 제2 인터포저(632)의 타면과 접할 수 있다. 제1 회로 기판(610) 및 제2 회로 기판(620)은 제2 인터포저(632)에 의해 서로 전기적으로 연결될 수 있다.
다양한 실시예에 따르면, 제3 회로 기판(670)은 제2 회로 기판(620)보다 작게 형성될 수 있다. 예를 들면, 제3 회로 기판(670)은 제1 인터포저(633a) 및 제2 인터포저(632)에 의해 형성된 단차부의 안쪽에 배치될 수 있고, 제2 회로 기판(620)은 제1 인터포저(633a) 및 제2 인터포저(632)에 의해 형성된 단차부로부터 연장되는 높은 면에 배치될 수 있다. 예를 들면, 제3 회로 기판(670)은 제1 인터포저(633a)에 의해 지지될 수 있고, 제2 회로 기판(620)은 제2 인터포저(632)에 의해 지지될 수 있다. 제1 인터포저(633a)에 포함되는 도전성 부재(635)는 제1 회로 기판(610)의 배선과 연결되고, 제3 회로 기판(670)의 배선과 연결되어, 각 기판을 전기적으로 연결할 수 있다.
다양한 실시예에 따르면, 제3 회로 기판(670)의 제2 면(672)은 제1 회로 기판(610)의 제1 면(611)을 마주보고 내부 공간을 형성할 수 있다. 제3 회로 기판(670)의 제2 면(672)은 제1 인터포저(633a)의 타면과 접할 수 있다. 제1 회로 기판(610) 및 제3 회로 기판(670)은 서로 전기적으로 연결될 수 있다. 다양한 실시예에 따르면, 제1 회로 기판(610)에 실장되는 적어도 하나의 전자 부품(650)과 제3 회로 기판(670)에 실장되는 전자 부품(680, 예: 통신회로, 능동소자)은 제1 인터포저(633a)에 의해 전기적으로 연결될 수 있다. 제3 회로 기판(670)은 신호 전달을 위한 배선 또는 전력 배선을 포함할 수 있다.
도 7은, 도 6의 회로 기판을 B-B'방향으로 절단한 단면도이다.
도 7을 참조하면, 제1 회로 기판(610)은 제1 면(611)에 제1 인터포저(633a) 및 제2 인터포저(632)가 실장될 수 있고, 적어도 하나의 전자 부품(650)이 실장될 수 있다. 인터포저(도 6의 인터포저(630))는 적어도 하나의 전자 부품(650)이 배치되는 영역을 감싸도록 배치될 수 있다. 예를 들면, 인터포저(도 6의 인터포저(630))는 전자 부품(650)의 외곽을 따라 배치될 수 있다.
예를 들면, 인터포저(630)는 제1 높이(h1)를 가지는 제1 인터포저(633a) 및 제2 높이(h2)를 가지는 제2 인터포저(632)를 포함할 수 있다. 다양한 실시예에 따르면, 제2 인터포저(632)는 제1 인터포저(633a)의 외곽을 따라 형성될 수 있다. 제1 인터포저(633a)와 제2 인터포저(632)는 서로 일체로 형성될 수 있으며, 제1 인터포저(633a)와 제2 인터포저(632)의 경계에 단차가 형성될 수 있다. 제1 인터포저(633a)의 일단은 제1 회로 기판(610)의 제1 면(611)에 표면 실장 처리될 수 있다. 제1 인터포저(633a)의 타단은 제3 회로 기판(670)의 적어도 일부를 지지할 수 있도록 제3 회로 기판(670)의 제2 면(672)에 표면 실장(surface mounted)될 수 있다. 제3 회로 기판(670)의 제1 면(671) 및 제2 면(672) 모두에 적어도 하나의 전자 부품(680, 685)이 배치될 수 있다. 본 개시의 일 실시예에 따르면, 표면 실장은 부품(예: 제1 인터포저(633a))이 회로 기판(예: 제3 회로 기판(670))에 직접 장착되는 것을 의미할 수 있으며, 이하에서도 동일한 의미로 사용된다.
다양한 실시예에 따르면, 제3 회로 기판(670)과 제1 회로 기판(610)사이의 공간은 제1 회로 기판(610)의 제1 면(611)에 배치되는 적어도 하나의 전자 부품(650) 및 제3 회로 기판(670)의 제2 면(672)에 배치되는 적어도 하나의 전자 부품(685)이 위치할 수 있다. 제1 회로 기판(610)의 제1 면(611)에 배치되는 전자 부품(650)은 제3 회로 기판(670)의 제2 면(672)에 배치되는 전자 부품(685)과 간섭되지 않도록 배치될 수 있다.
다양한 실시예에 따르면, 제2 인터포저(632)의 일단은 제1 회로 기판(610)의 제1 면(611)에 표면 실장 처리될 수 있다. 제2 인터포저(632)의 타단은 제2 회로 기판(620)의 적어도 일부를 지지할 수 있도록 제2 회로 기판(620)의 제2 면(622)의 적어도 일측면에 표면 실장될 수 있다. 제2 회로 기판(620)의 제1 면(621) 및 제2 면(622) 모두에 적어도 하나의 전자 부품(690, 695)이 배치될 수 있다.
다양한 실시예에 따르면, 제2 회로 기판(620)과 제3 회로 기판(670)사이의 공간은 제3 회로 기판(670)의 제1 면(671)에 배치되는 전자 부품(680) 및 제2 회로 기판(620)의 제2 면(622)에 전자 부품(695)이 배치될 수 있다. 제3 회로 기판(670)의 제1 면(671)에 배치되는 적어도 하나의 전자 부품(680)은 제2 회로 기판(620)의 제2 면(622)에 배치되는 적어도 하나의전자 부품(695)과 간섭되지 않도록 배치될 수 있다.
도 7을 참조하면, 다양한 실시예에 따르면 제1 인터포저(633a) 및 제2 인터포저(632)를 포함하는 인터포저(예: 도 6의 인터포저(630))는 폐곡선으로 형성되는 바디(634), 도전성 부재(635, 637a), 및 도전성 프레임(641)을 포함할 수 있다. 다양한 실시예에 따른 인터포저의 구성 요소 중 적어도 하나는 도 5의 인터포저(예: 도 5의 인터포저(430))의 구성 요소 중 적어도 하나와 동일 또는 유사할 수 있으며, 중복되는 설명은 생략한다. 예를 들면, 도전성 프레임(641)은 상기 제 1 방향(예: 도6의 61) 또는 상기 제 2 방향(예: 도 6의 62)에 실질적으로 수직인 제 3 방향(예: 도 6의 63, 64, 65, 및/또는 66)을 향하는 차폐면을 가질 수 있다.
제1 인터포저(633a)에 포함되는 도전성 부재(637a)는 제1 회로 기판(610)의 배선과 연결되고, 제3 회로 기판(670)의 배선과 연결되어, 각 기판을 전기적으로 연결할 수 있다. 도전성 부재(637a)의 양단에는 도전성 패드(631)가 추가될 수 있다. 도전성 패드(631)는 제1 회로 기판(610) 및 제3 회로 기판(670)의 배선과 접촉할 수 있고, 전기 신호나 전력을 전달할 수 있다. 제1 인터포저(633a)는 상술한 바와 다르게, 제2 인터포저(632)의 내부 일 가장자리에 형성될 수 있다. 일 실시예에 따르면 전자 장치(600)는 제1 높이(h1)를 가지는 제1 인터포저(633a)와 동일한 추가 제1 인터포저(633b)를 포함할 수 있다. 일 실시예에 따르면, 제1 인터포저(633a)는 제1 회로 기판(610)과 제3 회로 기판(670) 사이의 내부 공간을 감싸는 폐곡선(633c) 형태로 형성될 수 있다. 추가 제1 인터포저(633b)는 제1 인터포저(633a)와 동일하게 제1 회로 기판(610)과 제3 회로 기판(670) 사이의 내부 공간을 감싸는 폐곡선(633d) 형태로 형성되어, 도전성 부재(637b)와 도전성 패드(631)를 포함할 수 있다..제1 인터포저(633a)와 추가 제1 인터포저(633b)는 이격되어 배치되어, 제1 인터포저(633a)와 추가 제1 인터포저(633b) 사이에는 적어도 하나의 전자 부품(예: 650, 685)이 배치될 수 있는 내부 공간(636)이 형성될 수 있다.
다양한 실시예에 따르면, 제1 회로 기판(610)에 실장되는 적어도 하나의 전자 부품(650)과 제2 회로 기판(620)에 실장되는 전자 부품은 제2 인터포저(632)에 의해 전기적으로 연결될 수 있다. 제2 인터포저(632)에 포함되는 도전성 부재(635)는 제1 회로 기판(610)의 배선과 연결되고, 제2 회로 기판(620)의 배선과 연결되어, 각 기판을 전기적으로 연결할 수 있다. 도전성 부재(635)의 양단에는 도전성 패드(631)가 추가될 수 있다. 도전성 패드(631)는 제1 회로 기판(610) 및 제2 회로 기판(620)의 배선과 접촉할 수 있고, 전기 신호나 전력을 전달할 수 있다.
다양한 실시예들에 따르면, 도전성 프레임(641)이 둘러싸게 되는 내부 공간은 실질적으로 밀폐될 수 있으나, 차폐 효과만 보장된다면 미세한 홈이나 슬릿이 존재하여 밀폐되지 않는 구조라도 무방할 수 있다. 도전성 프레임(641)은 인터포저(630)에 의해 형성된 적층형 PCB 구조의 내부 공간을 차폐할 수 있다.
다양한 실시예에 따르면, 도전성 프레임(641)은 적어도 하나의 전자 부품(650, 680, 685, 690및/또는 695)을 감싸도록 회로 기판(610) 위에 배치될 수 있다. 일 실시예에 따르면, 도전성 프레임(641)은 회로 기판(610)의 접지부에 전기적으로 연결될 수 있다.
도 8은, 회로 기판에서 인터포저와 일부 기판의 변형된 결합을 나타낸다.
도 8을 참조하면, 제1 인터포저(633a, 633b)의 도전성 부재(637a, 637b)의 단부에 형성된 도전성 패드(631) 중 제2 인쇄 회로 기판(620)의 도전성 패드(631)와 제3 인쇄 회로 기판(670)은 도전성 와이어(639)에 의해 연결될 수 있다. 일 실시예에 따르면 도전성 와이어(639)는 본딩 와이어(bonding wire)일 수 있다. 본딩 와이어는회로 기판(예: 제3 인쇄 회로 기판(670)) 상의 리드와 도전성 패드(예: 도전성 패드(631))을 전기적으로 연결하는 배선재을 의미할 수 있으며, 일 예시로 본딩 와이어는 금, 알루미늄 등으로 형성될 수 있다. 도전성 와이어(639)의 일단은 제3 회로 기판(670)의 배선과 연결되고, 도전성 와이어(639)의 타단은 제1 인터포저(633a, 633b)에 형성된 도전성 패드(631)와 연결될 수 있다. 이를 통하여, 제1 회로 기판(610)은 제3 회로 기판(670)과 전기적으로 연결될 수 있다.
도 9는, 회로 기판에서 추가 회로 기판을 더 포함하는 구조를 나타낸다.
도 9를 참조하면, 제1 인터포저(633)는 제2 인터포저(632)로부터 돌출되어 형성될 수 있다. 제1 인터포저(633)는 제2 인터포저(632)의 중앙부로부터 내부공간으로 연장될 수 있다. 다양한 실시예에 따르면, 제1 인터포저(633)는 제3 인쇄 회로 기판(670a) 및 제4 인쇄 회로 기판(670b)를 전기적으로 연결할 수 있다. 제3 인쇄 회로 기판(670a) 및 제4 인쇄 회로 기판(670b)은 각각 일면에 전자 부품(680a, 680b)을 실장할 수 있다. 제1 인터포저(633)에 의해 제3 인쇄 회로 기판(670a) 및 제4 인쇄 회로 기판(670b)의 일면에 실장된 전자 부품(680a, 680b)간에 전기적으로 연결할 수 있다.
도 10은, 단차부가 형성된 격벽을 포함하는 인터포저가 배치된 회로 기판을 나타내는 사시도이다.
도 10을 참조하면, 전자 장치(1000)는 제1 회로 기판(1010)(예: 도 3의 인쇄 회로 기판(240)), 제2 회로 기판(1020a), 제3 회로 기판(1020b) 및 제1 회로 기판(1010)과 제2 회로 기판(1020a) 사이에 내부 공간을 형성하는 제1 인터포저(interposer)(1030) 및 제1 회로 기판(1010)과 제3 회로 기판(1020b) 사이에 내부 공간을 형성하는 제2 인터포저(1032)를 포함할 수 있다. 제1 인터포저(1030)는 제1 회로 기판(1010) 및 제2 회로 기판(1020a) 사이에 형성된 내부 공간을 감싸는 폐곡선 형태(예: 도 11의 1042) 로 형성되어, 제1 인터포저(1030)가 배치되는 내부 공간은 완전히 차폐될 수 있다. 일 실시예에 따르면, 제1 인터포저(1030)는 밑면이 다각형인 각기둥 내에 관통홀이 형성된 형상으로 이루어질 수 있다. 제2 인터포저(1032)는 제1 회로 기판(1010) 및 제3 회로 기판(1020b) 사이에 형성된 내부 공간을 감싸는 폐곡선 형태(예: 도 11의 1043)로 형성되어, 제2 인터포저(1032)가 배치되는 내부 공간은 완전히 차폐될 수 있다. 제2 인터포저(1032)는 제1 인터포저(1030)와 같이 밑면이 다각형인 각기둥 내에 관통홀이 형성된 형상으로 이루어질 수 있다.
일 실시예에 따르면, 제1 인터포저(1030) 및 제2 인터포저(1032)는 하나의 인터포저로 구성될 수 있으며,하나의 인터포저는 높이가 상이한 제1 벽(도 11의 1030a)과 제2 벽(도 11의 1030b)을 포함하며, 제1 벽(도 11의 1030a)과 제2 벽(도 11의 1030b) 사이에는 제1 벽(도 11의 1030a)과 제2 벽(도 11의 1030b)의 높이 차이로 인하여, 다단(도 11의 1033)이 형성될 수 있다.
다양한 실시예에 따르면, 제1 인터포저(1030)는 제1 높이로 형성되고 제2 인터포저(1032)는 제1 높이와 상이한 제2 높이로 형성될 수 있다. 제1 인터포저(1030) 및 제2 인터포저(1032)의 높이는 각각의 인터포저가 형성하는 내부공간에 배치되는 적어도 하나의 전자 부품(1050a, 1050b)의 높이에 따라 결정될 수 있다. 일 예시로, 적어도 하나의 전자 부품 중 일부 부품(예: 1050a) 의 높이가 적어도 하나의 전자 부품 중 다른 부품(예: 1050b)의 높이보다 높은 경우, 높이가 높은 전자부품(예: 1050a)에는 더 높은 높이의 인터포저(예: 제1 인터 포저(1030))로 구성되고, 상대적으로 높이가 낮은 전자 부품(예: 1050b)에는 높이가 상대적으로 낮은 인터포저(예: 제2 인터포저(1032))로 구성될 수 있다
다양한 실시예에 따르면, 제1 회로 기판(1010)은 제1 방향을 향하는 제1 면(1011) 및 제2 방향을 향하는 제2 면(1012)를 포함할 수 있다. 제1 회로 기판(1010)의 제1 면(1011)에 다양한 전자 부품이 배치될 수 있다. 제1 회로 기판(1010)은 하나 이상의 전자 부품(1050a, 1050b)을 전기적으로 연결하는 배선, 및 그라운드를 포함할 수 있다. 제1 회로 기판(1010)에 실장되는 전자 부품(1050a, 1050b)들은 복수 개일 수 있다. 제1 회로 기판(1010)에 실장되는 전자 부품(1050a, 1050b)들은 제1 인터포저(1030)가 형성하는 내부 공간(1051) 또는 제2 인터포저(1032)가 형성하는 내부 공간(1052)에 배치될 수 있다.
다양한 실시예에 따르면, 제2 회로 기판(1020a)은 제1 회로 기판(1010)의 제1 면(1011)을 향하는 제2 면(1022a) 및 상기 제2 회로 기판(1020)의 제2 면(1022a)을 마주보는 제1면(1021a)을 포함할 수 있다. 제2 회로 기판(1020)은 제1 면(1021a)에 배치되는 전자 부품을 포함할 수 있다. 다른 실시예에 따르면, 제2 회로 기판(1020a)과 제1 회로 기판(1010) 사이에 형성되는 내부 공간에 제2 회로 기판(1020a)에 실장되는 전자 부품(1070)이 배치될 수 있다. 예를 들면, 제2 회로 기판(1020a)의 제2 면(1022a)에 전자 부품이 배치될 수 있다. 제2 회로 기판(1020a)의 제2 면(1022a)에 배치된 적어도 하나의 전자 부품(1070)은 제1 회로 기판(1010)의 제1 면(1011)에 배치되는 전자 부품들(1050a)과 간섭되는 것을 방지하도록 배치될 수 있다.
다양한 실시 예에서, 제1 인터포저(1030)는 제1 회로 기판(1010)과 제2 회로 기판(1020a) 사이의 내부 공간을 둘러싸도록 제1 회로 기판(1010)과 제2 회로 기판(1020a) 사이에 형성될 수 있다.
다양한 실시예에 따르면, 제3 회로 기판(1020b)은 제1 회로 기판(1010)의 제1 면(1011)을 향하는 제2 면(1022b) 및 상기 제3 회로 기판(1020b)의 제2 면(1022b)을 마주보는 제1면(1021b)을 포함할 수 있다. 제3 회로 기판(1020b)의 제1 면(1021b)에는 적어도 하나의 전자 부품이 배치 될 수 있다.. 다른 실시예에 따르면, 다양한 실시 예에서, 제2 인터포저(1032)는 제1 회로 기판(1010)과 제3 회로 기판(1020b) 사이의 내부 공간을 둘러싸도록 제1 회로 기판(1010)과 제3 회로 기판(1020b) 사이에 형성될 수 있다. 일 실시예에 따르면, 제2 인터포저(1032)는 제2 높이로 형성될 수 있으며, 제2 높이는 제2 인터포저(1032)에 의해 형성되는 공간 내에서, 제1 회로 기판(101)의 적어도 일면에 전자 부품(1050b)이 배치될 수 있는 높이를 의미할 수 있다.
도 11은 전자 장치의 적어도 하나의 인터포저와 도전성 부재가 배치되는 구성을 나타낸 도면이다.
도 11을 참조하면, 제1 인터포저(1030)는 제1 회로 기판(1010)의 제1 면(1011)과 제2 회로 기판(1020a)의 제2 면(1022a)을 연결할 수 있다. 제2 인터포저(1032)는 제1 회로 기판(1010)의 제1 면(1011)과 제3 회로 기판(1020b)의 제2 면(1022b)을 연결할 수 있다. 제1 인터포저(1030)는 제1 회로 기판(1010) 또는 제1 회로 기판(1010)에 포함된 적어도 하나의 전자 부품(1050a, 1050b)과 제2 회로 기판(1020) 또는 제2 회로 기판(1020)에 포함된 적어도 하나의 전자 부품을 전기적으로 연결하기 위한 도전성 부재(1035a)를 포함할 수 있다. 제2 인터포저(1032)는 제1 회로 기판(1010) 또는 제1 회로 기판(1010)에 포함된 적어도 하나의 전자 부품(1050a, 1050b)을 전기적으로 연결하기 위한 도전성 부재(1035b)를 포함할 수 있다. 제1 인터포저(1030) 및 제2 인터포저(1032)는 비도전성 부재로 형성된 몸체(body)를 포함하고, 상기 몸체를 관통하는 도전성 부재(1035a, 1035b)(예를 들면, 도전성 비아)를 포함할 수 있다. 도전성 부재(1035a)는 일부는 전력 선로 일 수 있고, 나머지는 신호 전송 선로일 수 있다.
다양한 실시예에 따르면, 제1 인터포저(1030) 및 제2 인터포저(1032)는 일체로 형성될 수 있다. 제1 인터포저(1030)는 제1 높이를 가지고, 제2 인터포저(1032)는 제1 높이보다 낮은 제2 높이를 가질 수 있다. 서로 상이한 높이로 인하여, 제1 인터포저(1030) 및 제2 인터포저(1032)의 경계는 단차부를 포함할 수 있다. 단차부가 형성된 제1 인터포저(1030) 및 제2 인터포저(1032)의 경계영역(1037)은 제2 회로 기판(1020a)를 지지하는 제1 높이를 가지는 영역(1037a) 및 제3 회로 기판(1020b)를 지지하는 제2 높이를 가지는 영역(1037b)로 형성될 수 있고, 영역(1037a)과 영역(1037b)는 단차부를 가질 수 있다.
다양한 실시예에 따르면, 제1 인터포저(1030)는 제1 회로 기판(1010)과 제2 회로 기판(1020a) 사이에 형성되는 내부 공간을 감싸는 폐곡선 형태로 형성되어, 제1 인터포저(1030)가 배치되는 내부 공간을 완전히 차폐할 수 있는 바디(1042), 상기 바디(1042)의 내부를 관통하는 도전성 부재(1035a), 및 바디(1042)의 외측면을 따라 형성되는 제1 도전성 프레임(1041a)를 포함할 수 있다.
제2 인터포저(1032)는 제1 회로 기판(1010)과 제3 회로 기판(1020b) 사이에 형성되는 내부 공간을 감싸는 폐곡선 형태로 형성되어, 제2 인터포저(1032)가 배치되는 내부 공간을 완전히 차폐할 수 있는 바디(1043), 상기 바디(1043)의 내부를 관통하는 도전성 부재(1035b), 및 바디(1043)의 외측면을 따라 형성되는 제2 도전성 프레임(1041b)를 포함할 수 있다.
예를 들면, 제1 도전성 프레임(1041a) 및 제2 도전성 프레임(1041b)은 상기 제 1 방향(예: 도 10의 1001) 또는 상기 제 2 방향(예: 도 10의 1002)에 실질적으로 수직인 제 3 방향(예: 도 10의 1003, 1004, 1005, 및/또는 1006)을 향하는 차폐면을 가질 수 있다. 제1 도전성 프레임(1041a) 및 제2 도전성 프레임(1041b)은 상기 차폐면이 일 방향으로 길게 연장된 띠 형상의 부품으로서, 적층형 PCB 기판 내부의 공간을 둘러쌀 수 있다.
다양한 실시예에 따르면, 제1 도전성 프레임(1041a)은 적어도 하나의 전자 부품(1050a)을 감싸도록 제1 회로 기판(1010) 위에 배치될 수 있다. 일 실시예에 따르면, 도전성 프레임(1041a)은 제1 회로 기판(1010)의 접지부에 전기적으로 연결될 수 있다. 제2 도전성 프레임(1041b)는 적어도 하나의 부품(1050b)를 감싸도록 제1 회로 기판(1010)에 배치될 수 있고, 제1 회로 기판(1010)의 접지부에 전기적으로 연결될 수 있다.
다른 실시예에 다르면, 제1 도전성 프레임(1041a) 및 제2 도전성 프레임(1041b)은 일체로 형성될 수 있다. 예를 들면, 제1 도전성 프레임(1041a) 및 제2 도전성 프레임(1041b)은 제1 인터포저(1030) 및 제2 인터포저(1032)가 일체로 형성된 인터포저의 외부를 따라 형성될 수 있다.
도 12는, 단차부 및 격벽을 포함하는 인터포저가 배치된 회로 기판을 나타내는 사시도이다.
도 12를 참조하면, 전자 장치(1200)는 제1 회로 기판(1210), 제2 회로 기판(1220a), 제3 회로 기판(1270a), 제4 회로 기판(1270b) 및 인터포저(1230)을 포함할 수 있다.
다양한 실시예에 따르면, 제1 회로 기판(1210)의 제1 면에 적어도 하나의 전자 부품(1250a, 1250b) 및 인터포저(1230)가 실장될 수 있다. 인터포저(1230)의 일면은 제1 회로 기판(1210)에 전체가 접하도록 형성될 수 있다. 인터포저(1230)의 타면은 제2 회로 기판(1220a), 제3 회로 기판(1270a), 및 제4 회로 기판(1270b)가 배치될 수 있도록 단차부를 포함할 수 있다.
적어도 하나의 부품(1250a)는 제1 회로 기판(1210)과 제3 회로 기판(1270a) 사이의 내부 공간(1251)에 실장될 수 있고, 제1 회로 기판(1210)에 실장되는 다른 부품(1250b)는 제1 회로 기판(1210) 및 제4 회로 기판(1270b) 사이의 내부 공간(1252)에 실장될 수 있다. 다양한 실시예에 따르면, 적어도 하나의 전자 부품(1280a, 1280b)는 제3 회로 기판(1270a) 또는 제4 회로 기판(1270b)에 실장될 수 있다.
도 13은 단차부 및 격벽을 포함하는 인터포저가 배치된 회로 기판의 단면도이다.
도 13을 참조하면, 인터포저(1230)는 제1 인터포저(1230b), 제2 인터포저(1230a) 및 제3 인터포저(1232)를 포함할 수 있다. 제1 인터포저(1230b)는 제1 회로 기판(1210)에 배치되는 전자 부품(1250a, 1250b)을 감싸도록 배치될 수 있다. 제1 인터포저(1230b)는 제1 높이를 가질 수 있다. 제2 인터포저(1230a)는 제1 인터포저(1230b)의 외부를 감싸도록 형성되어 제1 회로 기판(1210)상에 배치될 수 있다. 제 2 인터포저(1230a)는 제1 높이보다 높은 제2 높이를 가질 수 있다.
다양한 실시예에 따르면, 제2 인터포저(1230a) 상에 제2 회로 기판(1220a)가 배치될 수 있다. 제1 인터포저(1230b) 상에는 제3 회로 기판(1270a) 및 제4 회로 기판(1270b)가 배치될 수 있다.
일 실시예에 따르면, 전자 장치(1200)는 격벽으로 활용되는 제3 인터포저(1232)를 포함할 수 있다. 제3 인터포저(1232)은 제1 인터포저(1230b)가 형성하는 내부 공간을 가로질러 두개의 영역으로 분리할 수 있다. 제3 인터포저(1232)는 제2 회로 기판(1220a)을 지지할 수 있다. 제3 인터포저(1232)는 제2 회로 기판(1220a)와 접하는 제2 높이를 가지는 돌출 영역과 돌출 영역 주위에 형성되어 제3 회로 기판(1270a) 및 제4 회로 기판(1270b)를 지지하는 영역을 포함할 수 있다.
다양한 실시예에 따르면, 제1 회로 기판(1210)은 제1 회로 기판(1210)과 제3 회로 기판(1270a) 사이에 형성되는 공간에 배치되는 적어도 하나의 전자 부품(1250a) 및 제1 회로 기판(1210)과 제4 회로 기판(1270b) 사이에 형성되는 공간에 배치되는 적어도 하나의 전자 부품(1250b)을 실장할 수 있다. 적어도 하나의 전자 부품(1250a, 1250b)들은 제3 인터포저(1232)에 의해 구별되는 영역에 각각 배치될 수 있다. 다양한 실시예에 따르면, 제3 회로 기판(1270a)은 제3 회로 기판(1270a)과 제2 회로 기판(1220a) 사이에 형성된 공간에 배치되는 전자 부품(1280a)이 실장될 수 있다. 제4 회로 기판(1270b)는 제4 회로 기판(1270b)와 제2 회로 기판(1220a) 사이에 형성된 공간에 배치되는 전자 부품(1280b)가 배치될 수 있다. 제3 회로 기판(1270a)와 제4 회로 기판(1270b)은 제3 인터포저(1232)를 기준으로 서로 대칭되도록 배치될 수 있다. 제2 회로 기판(1220a)에 PCB 적층 구조의 외부에 적어도 하나의 전자 부품(1290)이 배치될 수 있다.
다양한 실시예에 따르면, 인터포저(1230)은 제1 회로 기판(1210)과 제2 회로 기판(1220a) 사이에 형성되는 내부 공간을 감싸는 폐곡선 형태로 형성되어, 인터포저(1230)가 배치되는 내부 공간을 차폐할 수 있는 바디(1231), 상기 바디(1231)의 내부를 관통하는 도전성 부재(1235a, 1235b), 및 바디(1231)의 외측면을 따라 형성되는 도전성 프레임(1241)을 포함할 수 있다. 예를 들면, 도전성 프레임(1241)은 상기 제 1 방향(예: 도 12의 121)) 또는 상기 제 2 방향(예: 도 12의 122)에 실질적으로 수직인 제 3 방향(예: 도 12의 123, 124, 125, 및/또는 126)을 향하는 차폐면을 가질 수 있다. 도전성 프레임(1241)은 상기 차폐면이 일 방향으로 길게 연장된 띠 형상의 부품으로서, 적층형 PCB 기판 내부의 공간을 둘러쌀 수 있다. 도전성 프레임(1241)은 적어도 하나의 전자 부품(1250a, 1250b, 1280a, 1280b)을 감싸도록 제1 회로 기판(1210) 위에 배치될 수 있다. 일 실시예에 따르면, 도전성 프레임(1241)은 제1 회로 기판(1210)의 접지부에 전기적으로 연결될 수 있다.
일 실시예에 따르면, 제3 인터포저(1232)는 제2 회로 기판(1220a)의 적어도 일부를 지지할 수 있다. 제3 인터포저(1232)는 제2 회로 기판(1220a)을 지지함으로써, 제2 회로 기판(1220a)의 뒤틀림을 방지할 수 있다.
상술한 다양한 실시예에 따르는 전자 장치는 다단 구조, 격벽 구조 또는 이들 조합으로 형성된 인터포저를 활용하여 적층형 PCB 내부에 공간을 분할 할 수 있고, 수직 방향의 실장 공간을 확보할 수 있다.
다양한 실시예에 따른 전자 장치는 다단 구조에 의해 구별되는 영역에 실장되는 전자 부품간의 노이즈 간섭을 방지할 수 있다. 다단 격벽 구조를 가지는 인터포저를 가지는 전자 장치는 전자 장치의 좁은 내부 공간에서의 전자 부품의 배치효율은 높일 수 있다.
도 14a, 14b, 및 14c는 단차부를 포함하는 인터포저의 제조 과정을 나타낸다.
도 14a를 참조하면, 인터포저는 복수의 레이어를 적층하여 형성될 수 있다.
일 실시예에 따르면, 복수의 도전성 부재(1405)를 포함하는 제1 레이어(1401)를 준비할 수 있다. 제1 레이어(1401)에는 제1 레이어(1401)을 관통하는 적어도 하나의 비아 홀(via hole, 1402)이 형성될 수 있다. 제1 도전성 부재(1405)는 비아 홀(1402)을 관통하는 비아(via)의 일종으로, 비아 홀(1402)에 배치되어 제1 레이어(1401)를 관통할 수 있다. 비아 홀(1402)을 관통한 제1 레이어(1401)의 일면(1405a)은 제1 레이어(1401)의 제1 방향을 향하며, 제1 도전성 부재(1405)의 다른 일면(1405b)은 제1 방향과 반대 방향인 제1 레이어(1401)의 제2 방향을 향할 수 있다.일 실시예에 따르면, 제1 도전성 부재(1405)는 적층형 PCB에서 각각의 기판의 배선과 전기적으로 연결되어 신호 또는 전력을 전송하는 선로로서 형성될 수 있다. 제1 도전성 부재(1405)의 양단(1405a, 1405b 방향)에 형성되는 제1 도전성 패드(1407)를 포함할 수 있다. 제1 도전성 패드(1407)는 기판의 배선과 접촉되는 단자부로 동작할 수 있다.
다양한 실시에에 따르면, 제1 레이어(1401) 상에 제2 레이어(1411)를 포함할 수 있다. 제2 레이어(1411)는 제1 레이어(1401)보다 좁은 면적의 레이어로 형성될 수 있다. 제2 레이어(1411)는 제2 도전성 부재(1415)를 포함할 수 있고, 제2 도전성 부재(1415)의 일단은 제1 도전성 부재(1415)의 일단에 형성된 제1 도전성 패드(1407)와 연결되고, 타단은 제2 도전성 패드(1417)에 연결될 수 있다. 제2 도전성 부재(1415)는 제1 도전성 부재(1405)와 연결될 수 있다. 또한, 제1 레이어(1401)와 제2 레이어(1411)의 상이하게 형성되어, 제1 레이어(1401)과 제2 레이어(1411) 사이에는 단차부(1490)가 형성될 수 있다. 인터포저는 제1 높이(hb)를 가지는 제1 레이어(1401)가 보여지는 제1 영역(1400B)과 제1 레이어(1401) 및 제2 레이어(1411)을 포함하여 제2 높이(ha)를 가지는 제2 영역(1400A)을 포함할 수 있다. 제1 영역(1400B)에 배치되는 회로 기판은 메인 기판으로부터 제1 높이(hb)만큼 이격될 수 있고, 제2 영역(1400A)에 배치되는 회로 기판은 메인 기판으로부터 제2 높이(ha)만큼 이격될 수 있다.
도 14b를 참조하면, 도 14a와 마찬가지로, 제1 도전성 부재(1405) 및 제1 도전성 패드(1407)을 포함하는 제1 레이어(1401)를 준비할 수 있다.
다양한 실시예에 따르면, 제2 레이어(1421)는 제1 레이어(1401)과 동일하게 제2 도전성 부재(1425) 및 제2 도전성 패드(1427)을 포함하는 레이어 일 수 있다. 제2 레이어(1421)는 제1 레이어(1401) 상에 배치될 수 있다. 인터포저에서 단차가 필요한 영역(a)을 제2 레이어(1421)에서 제거하여, 단차를 가지는 인터포저가 형성될 수 있다. 다양한 실시예에 따르면, 제2 레이어(1421)은 레이저 식각 등의 방식으로 영역(a)을 제거할 수 있다.
인터포저는 제1 높이(hb)를 가지는 제1 레이어(1401)가 보여지는 제1 영역(1400B)과 제1 레이어(1401) 및 제2 레이어(1421)을 포함하여 제2 높이(ha)를 가지는 제2 영역(1400A)을 포함할 수 있다. 제1 영역(1400B)에 배치되는 회로 기판은 메인 기판으로부터 제1 높이(hb)만큼 이격될 수 있고, 제2 영역(1400A)에 배치되는 회로 기판은 메인 기판으로부터 제2 높이(ha)만큼 이격될 수 있다
도 14c를 참조하면, 제2 높이를 가지는 인터포저 몸체(1450)를 준비할 수 있다. 몸체(1450)는 제1 도전성 부재(1455) 및 제2 도전성 부재(1465)를 포함하는 복수의 도전성 부재가 배치될 수 있다. 몸체(1450)는 비도전성 물질로 형성될 수 있다.
다양한 실시예에 따르면, 몸체(1450)는 제1 도전성 부재(1455) 및 제2 도전성 부재(1465)가 삽입될 수 있는 적어도 하나의 비아 홀(1452)을 포함할 수 있다. 제1 도전성 부재(1455) 및 제2 도전성 부재(1465)는 적층되는 PCB의 배선과 전기적으로 연결되어 신호 또는 전력을 전송하는 선로로 동작할 수 있다. 제1 도전성 부재(1455)는 제1 도전성 패드(1457)을 양단부에 포함할 수 있다. 제2 도전성 부재(1465)는 양단부에 도전성 패드(1467, 1468)를 포함할 수 있다. 일 예시로, 제2 도전성 부재(1465)는 메인 회로 기판의 배선에 접하는 일단부에 형성되는 제2 도전성 패드(1467) 및 타단부에 형성되는 제3 도전성 패드(1468)을 포함할 수 있다.
다양한 실시예에 따르면, 몸체(1450)는 단차부(1490)의 형성을 위해 영역(b)를 레이저 식각으로 제거할 수 있다. 레이저 식각에 의해 제거된 영역(b)에는 제3 도전성 패드(1468) 및 제2 도전성 부재(1465)의 일부가 포함될 수 있다. 제거된 영역(b)에는 도전성 패드가 제거되어 제4 도전성 패드(1469)를 일부가 제거된 제2 도전성 부재(1465)의 타단부에 형성할 수 있다.
인터포저는 제1 높이(hc)를 가지도록 영역(b)가 제거된 제1 영역(1400C) 및 몸체(1450)이 원형대로 유지되어 제2 높이(hd)를 가지는 제2 영역(1400D)을 포함할 수 있다. 제1 영역(1400C)에 배치되는 회로 기판은 메인 기판으로부터 제1 높이(hc)만큼 이격될 수 있고, 제2 영역(1400D)에 배치되는 회로 기판은 메인 기판으로부터 제2 높이(hd)만큼 이격될 수 있다.
본 개시의 다양한 실시예에 따르면, 전자 장치(예: 도 6의 전자 장치(600))에 있어서, 제1 회로 기판(예: 도 6의 제1 회로 기판(610)), 상기 제1 회로 기판상에 배치되고, 제1 높이(예: 도 6의 제1 높이(h1))를 가지는 제1 인터포저(예: 도 6의 제1 인터포저(633a)), 상기 제1 인터포저와 전기적으로 연결되고, 상기 제1 인터포저 상에 배치되는 제2 회로 기판(예: 도 6의 제3 회로 기판(670)), 상기 제1 인터포저 외부에 형성되도록 제1 회로 기판 상에 배치되고, 제2 높이(예: 도 6의 제2 높이(h2))를 가지는 제2 인터포저(예: 도 6의 제2 인터포저(632)) 및 상기 제2 인터포저와 전기적으로 연결되고, 상기 제2 인터포저 상에 배치되는 제3 회로 기판(예: 도 6의 제2 회로 기판(620))을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 인터포저는 폐곡선(예: 도 7 참조)으로 형성되고, 상기 제2 인터포저는 상기 제1 인터포저의 형상에 대응되는 폐곡선(예: 도 7 참조)으로 형성되어 상기 제1 인터포저에 인접하게 배치될 수 있다.
일 실시예에 따르면, 상기 제1 높이는 상기 제2 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 인터포저, 제1 회로 기판, 및 제2 회로 기판이 형성하는 내부 공간을 가로지르는 제3 인터포저(예: 도 12, 13의 제3 인터포저(1232))를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제3 인터포저는 상기 제1 높이로 형성되어 제2 회로 기판의 적어도 일부를 지지할 수 있다.
일 실시예에 따르면, 상기 제3 인터포저는 일부에서 제2 높이로 돌출되어 제3 회로 기판의 적어도 일부를 지지할 수 있다.
일 실시예에 따르면, 상기 제1 인터포저는 상기 제1 회로 기판 및 상기 제2 회로 기판 사이를 연결시키는 제1 도전성 부재(예: 도 7의 도전성 부재(637a)) 및 상기 제1 도전성 부재가 배치되는 제1 관통홀(예: 도 14a의 비아 홀(1402))을 포함하고, 상기 제2 인터포저는 상기 제1 회로 기판 및 상기 제3 회로 기판 사이를 연결시키는 제2 도전성 부재(예: 도 7의 도전성 부재(635)) 및 상기 제2 도전성 부재가 배치되는 제2 관통홀(예: 도 14a의 비아 홀(1402))을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 인터포저는 상기 제1 도전성 부재의 양단부에 형성된 접촉 패드(예: 도 7의 도전성 패드(631))를 포함하고, 상기 제2 인터포저는 상기 제2 도전성 부재의 양단부에 형성된 접촉 패드(예: 도 7의 도전성 패드(631))를 포함할 수 있다.
본 개시의 다양한 실시예에 따르면, 전자 장치(예: 도 4, 13의 전자 장치(400, 1200))에 있어서, 제 1 회로 기판(예: 도 4, 13의 제1 회로 기판(410, 1210)), 상기 제1 회로 기판상에 배치되고, 제1 높이를 가지는 제1 인터포저(예: 도 4, 13의 제1 인터포저(430, 1230b)), 상기 제1 인터포저와 전기적으로 연결되고, 상기 제1 인터포저 위에 배치되는 제 2 회로 기판(예: 도 4의 제2 회로 기판(420)) 및 상기 제1 인터포저 내부에 배치되고, 상기 제2 회로 기판의 적어도 일부를 지지 하도록 형성된 격벽(예: 도 4의 제2 인터포저(432), 도 13의 제3 인터포저(1232))을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 인터포저 외부에 형성되도록 제1 회로 기판상에 배치되고, 제2 높이를 가지는 제2 인터포저(예: 도 13의 제2 인터포저(1230a)) 및 상기 제2 인터포저와 전기적으로 연결되고, 상기 제2 인터포저 상에 배치되는 제3 회로 기판(예: 도 13의 제2 회로 기판(1220a)을 더 포함할 수 있다.
일 실시예(도 12 참조)에 따르면, 상기 제1 인터포저는 폐곡선으로 형성되고, 상기 제2 인터포저는 상기 제1 인터포저의 형상에 대응되는 폐곡선으로 형성되어 상기 제1 인터포저에 인접하게 배치될 수 있다.
일 실시예에 따르면, 상기 제1 높이는 상기 제2 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 격벽은 상기 제1 높이로 형성되어 제2 회로 기판의 적어도 일부를 지지하는 제3 인터포저(예: 도 13의 제3 인터포저(1232))를 포함할 수 있다.
일 실시예에 따르면, 상기 제3 인터포저는 일부에서 제2 높이로 돌출되어 제3 회로 기판의 적어도 일부를 지지할 수 있다.
일 실시예에 따르면, 상기 격벽은 상기 제1 높이로 형성되는 제3 인터포저를 포함하고, 상기 제3 인터포저는 상기 제1 회로 기판 및 상기 제2 회로 기판을 전기적으로 연결할 수 있다.
일 실시예에 따르면, 상기 제1 인터포저는 상기 제1 회로 기판 및 상기 제2 회로 기판 사이를 연결시키는 제1 도전성 부재(예: 도 13의 도전성 부재(1235b)) 및 상기 제1 도전성 부재가 배치되는 제1 관통홀(예: 도 14a의 비아 홀(1402))을 포함하고, 상기 제2 인터포저는 상기 제1 회로 기판 및 상기 제3 회로 기판 사이를 연결시키는 제2 도전성 부재(예: 도 13의 도전성 부재(1235a)) 및 상기 제2 도전성 부재가 배치되는 제2 관통홀(예: 도 14a의 비아 홀(1402))을 포함할 수 있다.
본 개시의 다양한 실시예에 따르면, 전자 장치(예: 도 10, 11의 전자 장치(1000)) 에 있어서, 적어도 하나 이상의 부품이 배치되고 제1 방향(예: 도 10의 1001)을 향하는 제1 면(예: 도 11의 제1 면(1011)), 및 상기 제1 방향에 반대 방향을 향하는 제2 면(예: 도 11의 제2 면(1012))을 포함하는 제1 회로 기판(예: 도 11의 제1 회로 기판(1010)), 상기 제1 회로 기판의 상기 제1 면에 배치되어 상기 제1 회로 기판과 전기적으로 연결되고, 상기 제1 회로 기판의 상기 제1 면을 기준으로 제1 높이를 가지는 제1 영역 및 상기 제1 면을 기준으로 제2 높이를 가지는 제2 영역을 포함하는 제 1 인터포저, 상기 제1 회로 기판의 상기 제1 면에 배치되어 상기 제1 회로 기판과 전기적으로 연결되고, 상기 제1 회로 기판의 상기 제1 면을 기준으로 상기 제1 높이를 가지는 제3 영역(예: 도 11의 1037b)을 포함하는 제2 인터포저, 상기 제1 회로 기판의 상기 제1 면을 마주하고, 상기 제1 인터포저의 상기 제1 영역 및 상기 제 2 인터포저의 상기 제3 영역 상에 배치되는 제2 회로 기판(예: 도 11의 제3 회로 기판(1020b)) 및 상기 제1 회로 기판의 상기 제1 면을 마주하고, 상기 제1 인터포저의 제2 영역 상에 배치되는 제3 회로 기판(예: 도 11의 제2 회로 기판(1020a))을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 인터포저는 상기 적어도 하나 이상의 부품들 중 적어도 일부 부품들(예: 도 10의 전자 부품(1050a, 1050b))을 둘러싸는 폐곡선으로 형성되고, 상기 제1 높이는 상기 제2 높이보다 낮고, 상기 제1 영역은 상기 제1 인터포저의 폐곡선의 내부를 향하는 방향으로 배치될 수 있다.
일 실시예에 따르면, 상기 제2 인터포저는 상기 제1 인터포저가 형성하는 폐곡선을 가로지르고, 상기 제1 면을 기준으로 제2 높이를 가지는 제4 영역(예: 도 11의 1037a)을 포함하고, 상기 제4 영역은 상기 제3 회로 기판을 지지할 수 있다.
일 실시예에 따르면, 상기 제2 인터포저는 상기 제1 인터포저의 일 가장자리와 연결되어 폐곡선을 형성하고, 상기 제1 영역은 상기 제3 영역과 연결될 수 있다.
본 문서에 개시된 다양한 실시 예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치 (예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시 예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시 예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시 예들로 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나," "A, B 또는 C," "A, B 및 C 중 적어도 하나,"및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로 등의 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일 실시 예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 다양한 실시 예들은 기기(machine)(예: 전자 장치(1501)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(1536) 또는 외장 메모리(1538))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(1540))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(1501))의 프로세서(예: 프로세서(1520))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장매체는, 비일시적(non-transitory) 저장매체의 형태로 제공될 수 있다. 여기서, '비일시적'은 저장매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일 실시 예에 따르면, 본 문서에 개시된 다양한 실시 예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory (CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어TM)를 통해 또는 두개의 사용자 장치들(예: 스마트폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시 예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시 예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시 예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

Claims (20)

  1. 전자 장치에 있어서,
    제1 회로 기판;
    상기 제1 회로 기판상에 배치되고, 제1 높이를 가지는 제1 인터포저;
    상기 제1 인터포저와 전기적으로 연결되고, 상기 제1 인터포저 상에 배치되는 제2 회로 기판;
    상기 제1 인터포저 외부에 형성되도록 제1 회로 기판 상에 배치되고, 제2 높이를 가지는 제2 인터포저; 및
    상기 제2 인터포저와 전기적으로 연결되고, 상기 제2 인터포저 상에 배치되는 제3 회로 기판을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 제1 인터포저는 폐곡선으로 형성되고, 상기 제2 인터포저는 상기 제1 인터포저의 형상에 대응되는 폐곡선으로 형성되어 상기 제1 인터포저에 인접하게 배치되는 전자 장치.
  3. 제1항에 있어서,
    상기 제1 높이는 상기 제2 높이보다 낮은 전자 장치.
  4. 제2항에 있어서,
    상기 제1 인터포저, 제1 회로 기판, 및 제2 회로 기판이 형성하는 내부 공간을 가로지르는 제3 인터포저;를 더 포함하는 전자 장치.
  5. 제4항에 있어서,
    상기 제3 인터포저는 상기 제1 높이로 형성되어 제2 회로 기판의 적어도 일부를 지지하는 전자 장치.
  6. 제5항에 있어서,
    상기 제3 인터포저는 일부에서 제2 높이로 돌출되어 제3 회로 기판의 적어도 일부를 지지하는 전자 장치.
  7. 제1항에 있어서,
    상기 제1 인터포저는 상기 제1 회로 기판 및 상기 제2 회로 기판 사이를 연결시키는 제1 도전성 부재 및 상기 제1 도전성 부재가 배치되는 제1 관통홀을 포함하고,
    상기 제2 인터포저는 상기 제1 회로 기판 및 상기 제3 회로 기판 사이를 연결시키는 제2 도전성 부재 및 상기 제2 도전성 부재가 배치되는 제2 관통홀을 포함하는 전자 장치.
  8. 제7항에 있어서,
    상기 제1 인터포저는 상기 제1 도전성 부재의 양단부에 형성된 접촉 패드를 포함하고, 상기 제2 인터포저는 상기 제2 도전성 부재의 양단부에 형성된 접촉 패드를 포함하는 전자 장치.
  9. 전자 장치에 있어서,
    제 1 회로 기판;
    상기 제1 회로 기판상에 배치되고, 제1 높이를 가지는 제1 인터포저;
    상기 제1 인터포저와 전기적으로 연결되고, 상기 제1 인터포저 위에 배치되는 제 2 회로 기판; 및
    상기 제1 인터포저 내부에 배치되고, 상기 제2 회로 기판의 적어도 일부를 지지 하도록 형성된 격벽을 포함하는 전자 장치.
  10. 제9항에 있어서,
    상기 제1 인터포저 외부에 형성되도록 제1 회로 기판상에 배치되고, 제2 높이를 가지는 제2 인터포저; 및
    상기 제2 인터포저와 전기적으로 연결되고, 상기 제2 인터포저 상에 배치되는 제3 회로 기판;을 더 포함하는 전자 장치.
  11. 제10항에 있어서,
    상기 제1 인터포저는 폐곡선으로 형성되고, 상기 제2 인터포저는 상기 제1 인터포저의 형상에 대응되는 폐곡선으로 형성되어 상기 제1 인터포저에 인접하게 배치되는 전자 장치.
  12. 제10항에 있어서,
    상기 제1 높이는 상기 제2 높이보다 낮은 전자 장치.
  13. 제10항에 있어서,
    상기 격벽은 상기 제1 높이로 형성되어 제2 회로 기판의 적어도 일부를 지지하는 제3 인터포저를 포함하는 전자 장치.
  14. 제13항에 있어서,
    상기 제3 인터포저는 일부에서 제2 높이로 돌출되어 제3 회로 기판의 적어도 일부를 지지하는 전자 장치.
  15. 제9항에 있어서,
    상기 격벽은 상기 제1 높이로 형성되는 제3 인터포저를 포함하고,
    상기 제3 인터포저는 상기 제1 회로 기판 및 상기 제2 회로 기판을 전기적으로 연결하는 전자 장치.
  16. 제1항에 있어서,
    상기 제1 인터포저는 상기 제1 회로 기판 및 상기 제2 회로 기판 사이를 연결시키는 제1 도전성 부재 및 상기 제1 도전성 부재가 배치되는 제1 관통홀을 포함하고,
    상기 제2 인터포저는 상기 제1 회로 기판 및 상기 제3 회로 기판 사이를 연결시키는 제2 도전성 부재 및 상기 제2 도전성 부재가 배치되는 제2 관통홀을 포함하는 전자 장치.
  17. 전자 장치에 있어서,
    적어도 하나 이상의 부품이 배치되고 제1 방향을 향하는 제1 면, 및 상기 제1 방향에 반대 방향을 향하는 제2 면을 포함하는 제1 회로 기판;
    상기 제1 회로 기판의 상기 제1 면에 배치되어 상기 제1 회로 기판과 전기적으로 연결되고, 상기 제1 회로 기판의 상기 제1 면을 기준으로 제1 높이를 가지는 제1 영역 및 상기 제1 면을 기준으로 제2 높이를 가지는 제2 영역을 포함하는 제 1 인터포저;
    상기 제1 회로 기판의 상기 제1 면에 배치되어 상기 제1 회로 기판과 전기적으로 연결되고, 상기 제1 회로 기판의 상기 제1 면을 기준으로 상기 제1 높이를 가지는 제3 영역을 포함하는 제2 인터포저;
    상기 제1 회로 기판의 상기 제1 면을 마주하고, 상기 제1 인터포저의 상기 제1 영역 및 상기 제 2 인터포저의 상기 제3 영역 상에 배치되는 제2 회로 기판; 및
    상기 제1 회로 기판의 상기 제1 면을 마주하고, 상기 제1 인터포저의 제2 영역 상에 배치되는 제3 회로 기판;을 포함하는 전자 장치.
  18. 제17항에 있어서,
    상기 제1 인터포저는 상기 적어도 하나 이상의 부품들 중 적어도 일부 부품들을 둘러싸는 폐곡선으로 형성되고,
    상기 제1 높이는 상기 제2 높이보다 낮고,
    상기 제1 영역은 상기 제1 인터포저의 폐곡선의 내부를 향하는 방향으로 배치되는 전자 장치.
  19. 제18항에 있어서,
    상기 제2 인터포저는 상기 제1 인터포저가 형성하는 폐곡선을 가로지르고, 상기 제1 면을 기준으로 제2 높이를 가지는 제4 영역을 포함하고,
    상기 제4 영역은 상기 제3 회로 기판을 지지하는 전자 장치.
  20. 제18항에 있어서,
    상기 제2 인터포저는 상기 제1 인터포저의 일 가장자리와 연결되어 폐곡선을 형성하고,
    상기 제1 영역은 상기 제3 영역과 연결되는 전자 장치.
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