TWI781336B - 半導體封裝 - Google Patents

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TWI781336B
TWI781336B TW108126174A TW108126174A TWI781336B TW I781336 B TWI781336 B TW I781336B TW 108126174 A TW108126174 A TW 108126174A TW 108126174 A TW108126174 A TW 108126174A TW I781336 B TWI781336 B TW I781336B
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semiconductor
chip
layer
wiring
semiconductor package
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金鍾錄
許榮植
曺正鉉
李榮官
李承恩
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南韓商三星電機股份有限公司
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Abstract

一種半導體封裝包括：核心結構，具有第一表面及第二表面且具有第一貫穿孔及第二貫穿孔；第一半導體晶片，嵌入於核心結構中且具有分別配置於其二個相對表面上的第一觸點及第二觸點；第一配線層，位於核心結構的表面上且連接至第一觸點；第二配線層，配置於核心結構的第二表面上且連接至第二觸點；晶片天線，配置於第一貫穿孔中；第二半導體晶片，位於第二貫穿孔中且具有連接墊；第一重佈線層，位於核心結構的第一表面上，並連接至連接端子、連接墊以及第一配線層；包封體，包封晶片天線以及第二半導體晶片；以及第二重佈線層，位於包封體上並連接至第二配線層。

Description

半導體封裝
本揭露是有關於一種半導體封裝。
[相關申請案的交叉參考]
本申請案主張於2019年4月12日在韓國智慧財產局中申請的韓國專利申請案第10-2019-0043219號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
當設計例如在智慧型電話及各種汽車組件中的具有各種形式的模組時，要考量的一個重要因素與在減小發揮各種功能的各種組件(例如，積體電路晶片、感測器、被動組件等)的尺寸的同時對所述各種組件進行整合有關。
由於包括各種半導體晶片的組件通常無法在單個模組內提供足夠的安裝空間，因此當此類組件連接至主板的表面時，可能難以使模組小型化，同時由於組件之間的擴展訊號路徑而有可能出現電性損耗。具體而言，半導體晶片(例如，需要用於連接配置在晶片的相對表面上的觸點的雙面連接電路(double-sided connection circuit)的電源積體電路晶片)往往需要複雜的電性連接，因此對使封裝結構小型化帶來巨大挑戰。
本揭露的態樣提供一種半導體封裝，所述半導體封裝具有適用於包括半導體晶片在內的各種形式的組件的結構，所述半導體晶片需要用於連接配置在半導體晶片的相對表面上的觸點的雙面連接電路。
根據本揭露的態樣，一種半導體封裝包括：核心結構，具有：框架，具有貫穿所述框架的彼此相對的第一表面及第二表面的空腔；配線結構，貫穿所述框架以將所述第一表面與所述第二表面彼此連接；第一半導體晶片，配置於所述空腔中且具有第一表面及第二表面，所述第一半導體晶片的所述第一表面具有第一觸點，所述第一半導體晶片的所述第二表面與所述第一半導體晶片的所述第一表面相對且具有第二觸點；第一包封體，包封所述第一半導體晶片且配置於所述框架的所述第一表面及所述第二表面上；以及貫穿孔，貫穿所述第一包封體的部分及所述框架的部分，所述核心結構具有分別與所述框架的所述第一表面及第二表面對應的第一表面及第二表面；第一配線層，配置於所述核心結構的所述第一表面上且貫穿所述第一包封體以連接至所述第一半導體晶片的所述第一觸點；第二配線層，配置於所述核心結構的所述第二表面上並貫穿所述第一包封體以連接至所述第一半導體晶片的所述第二觸點；晶片組件，配置於所述核心結構的所述貫穿孔中且具有連接端子；第一重佈線層，配置於所述核心結構的所述第一表面上，且連接至所述晶片組件的所述連接端子且連 接至所述第一配線層；第二包封體，包封所述晶片組件且配置於所述核心結構的所述第二表面上；以及第二重佈線層，配置於所述第二包封體上並貫穿所述第二包封體以連接至所述第二配線層。
根據本揭露的另一態樣，一種半導體封裝包括：核心結構，具有彼此相對的第一表面及第二表面，且具有第一貫穿孔及第二貫穿孔；第一半導體晶片，嵌入於所述核心結構中且具有配置於二個相對表面上的第一觸點及第二觸點；第一配線層，配置於所述核心結構的所述第一表面上且連接至所述第一半導體晶片的所述第一觸點；第二配線層，配置於所述核心結構的所述第二表面上且連接至所述第一半導體晶片的所述第二觸點；晶片天線，配置於所述核心結構的所述第一貫穿孔中且具有連接端子；第二半導體晶片，配置於所述核心結構的所述第二貫穿孔中且具有連接墊；第一重佈線層，配置於所述核心結構的所述第一表面上，並連接至所述連接端子、所述連接墊以及所述第一配線層；包封體，包封所述晶片天線以及所述第二半導體晶片，且配置於所述核心結構的所述第二表面上；以及第二重佈線層，配置於所述包封體上並貫穿所述包封體以連接所述第二配線層。
100、100’、100A、100B:半導體封裝
110:核心結構
110A:第一表面
110B:第二表面
110HA:第一貫穿孔
110HB:第二貫穿孔
110HC:第三貫穿孔
111、111’、111”:框架
111a:第一絕緣層
111b:第二絕緣層
111c:第三絕緣層
111A:第一表面
111B:第二表面
111H:空腔
112a:配線圖案/第一配線圖案
112b:配線圖案/第二配線圖案
112c:配線圖案/第三配線圖案
112d:配線圖案/第四配線圖案
113:配線通孔
113a:第一配線通孔
113b:第二配線通孔
113c:第三配線通孔
115:配線結構
120:第一半導體晶片
120P1:第一觸點
120P2:第二觸點
130:第一包封體
130a:第一區域
130b:第二區域
132a:第一配線圖案
132b:第二配線圖案
133a:第一配線通孔
133b:第二配線通孔
135A:第一配線層
135B:第二配線層
140A:晶片天線/第二半導體晶片/晶片組件
140B:第二半導體晶片/半導體晶片/晶片組件
140C:第二半導體晶片/半導體晶片
140P:連接墊
140T:連接端子
141:介電主體
142:導電圖案
150:第二包封體
160:連接結構
161:絕緣層
162a:第一重佈線圖案
162b:第二重佈線圖案
163a:第一重佈線通孔
163b:第二重佈線通孔
165A:重佈線層/重佈線結構
165B:重佈線層/重佈線結構
170A:第一鈍化層
170B:第二鈍化層
185:凸塊下金屬層
189:電性連接金屬
190:晶片組件/第三半導體晶片
190P:連接墊
195:晶片組件/被動組件
211:第一載體
212:第二載體
1000:電子裝置
1010:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101:本體
1110:母板
1120:電子組件
1130:照相機模組
2100:扇出型半導體封裝
2120:半導體晶片
2121:本體
2122:連接墊
2130:包封體
2140:連接構件
2141:絕緣層
2142:重佈線層
2143:通孔
2150:鈍化層
2160:凸塊下金屬層
2170:焊球
2200:扇入型半導體封裝
2220:半導體晶片
2221:本體
2222:連接墊
2223:鈍化層
2240:連接構件
2241:絕緣層
2242:配線圖案
2243:通孔
2243h:通孔孔洞
2250:鈍化層
2251:開口
2260:凸塊下金屬層
2270:焊球
2280:底部填充樹脂
2290:包封體
2301、2302:中介基板
2500:主板
(a)、(b)、(c)、(d)、(e):步驟
I-I’:線
II、II’:線
PF:濾頻器單元
PF1:第一濾波器
PF2:第二濾波器
S:訊號圖案
由以下結合所附圖式的詳細闡述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在所附圖式中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的剖面示意圖。
圖4示出一系列剖面示意圖，其示出扇入型半導體封裝的封裝製程。
圖5為示出安裝於中介基板上的扇入型半導體封裝的剖面示意圖，所述扇入型半導體封裝最終安裝於電子裝置的主板上。
圖6為示出嵌入於中介基板中的扇入型半導體封裝的剖面示意圖，所述扇入型半導體封裝最終安裝於電子裝置的主板上。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
圖9為根據本揭露的示例性實施例的半導體封裝的剖面示意圖。
圖10為沿圖9所示的線I-I’截取的圖9所示半導體封裝的平面圖。
圖11為沿圖9所示的線II-II’截取的圖9所示半導體封裝的平面圖。
圖12示出剖視圖，其示出一種製作圖9所示核心結構的方法的主要製程。
圖13示出剖視圖，其示出一種製作圖9所示半導體封裝的方法的主要製程。
圖14為示意性示出根據本揭露的示例性實施例的半導體封裝的剖視圖。
圖15及圖16為示意性示出根據本揭露的各種示例性實施例的半導體封裝的剖視圖。
在下文中，將參照所附圖式闡述本揭露的示例性實施例。在所附圖式中，為清晰起見，可誇大或簡化各組件的形狀、尺寸等。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器 (analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括例如以下組件實施協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此， 且亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起與彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，且亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置未必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，而是封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
由於半導體晶片與電子裝置的主板之間一般存在電性連接方面的電路寬度差異，因而通常使用半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且因此使用用於緩衝半導體與主板之間的電路寬度差異的封裝技術是有利的。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的剖面示意圖，且圖4示出一系列剖面示意圖，所述一系列剖面示意圖示出扇入型半導體封裝的封裝製程。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在 此種情形中，由於連接墊2222為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，端視半導體晶片2220的尺寸而定，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開至連接墊2222上的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，且可形成開口2251以具有於其中延伸貫穿的凸塊下金屬層2260。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子一般都需要配置於半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，可能難以將此結構應用於具有大量輸入/輸出端 子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出安裝於中介基板上的扇入型半導體封裝的剖面示意圖，所述扇入型半導體封裝最終安裝於電子裝置的主板上，且圖6為示出嵌入於中介基板中的扇入型半導體封裝的剖面示意圖，所述扇入型半導體封裝最終安裝於電子裝置的主板上。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可再次經由中介基板2301進行重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外表面可以包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，再次由中介基板2302進行重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板(例如，2500)上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板(例如，2301或2302)上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，例如，可藉由包封體2130保護半導體晶片2120的外表面，且可藉由連接構件2140將半導體晶片2120的連接墊2122朝半導體晶片2120外進行重新分佈。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造製程中，可在半導體晶片2120外形成包封體2130之後形成連接構件2140。在此種情形中，執行用於形成連接構件2140的製程以形成將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及重佈線層2142，並且通孔2143因此可 具有朝向半導體晶片2120減小的寬度(參見放大區域)。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片2120上的連接構件2140進行重新分佈並朝半導體晶片2120之外配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子一般都需要配置於半導體晶片內(例如，位於半導體晶片在封裝上的覆蓋區(footprint)內)。因此，當半導體晶片的尺寸減小時，一般需要減小球的尺寸及節距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有其中半導體晶片2120的輸入/輸出端子藉由形成於半導體晶片上的連接構件2140進行重新分佈並朝半導體晶片2120之外(例如，自半導體晶片的覆蓋區向外)配置的形式，如上所述。因此，即使在半導體晶片2120的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的區域/ 覆蓋區之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更緊湊的形式實施，且可解決由翹曲(warpage)現象出現而導致的問題。
同時，扇出型半導體封裝是指如上所述用於將半導體晶片安裝在電子裝置的主板等上，並保護半導體晶片免於外部衝擊的封裝技術。扇出型半導體封裝是與例如中介基板等印刷電路板(PCB)不同的概念，所述印刷電路板具有與扇出型半導體封裝不同的規格、目的等並具有扇入型半導體封裝嵌入於其中。
在下文中，將參照所附圖式更詳細地闡述本揭露的各種示例性實施例。
圖9為示意性地示出根據本揭露的示例性實施例的半導體封裝的剖視圖，且圖10及圖11為分別沿圖9所示的線I-I’及線II-II’截取的圖9所示半導體封裝的平面圖。
參照圖9至圖11，根據本示例性實施例的半導體封裝100包括：核心結構110，具有配置成彼此相對的第一表面110A及第二表面110B；第一半導體晶片120，嵌入於核心結構110中；以及第一配線層135A及第二配線層135B，分別配置於核心結構110的第一表面110A及第二表面110B上。
嵌入於核心結構110中的第一半導體晶片120在其兩個表面(亦即，下表面及上表面)上配置有第一觸點120P1及第二觸點120P2。在一些示例性實施例中，第一半導體晶片120可為電源裝置晶片(power device chip)，例如電源管理積體電路(power management IC，PMIC)。舉例而言，所述電源裝置晶片可包括絕緣閘雙極電晶體(insulated gate bipolar transistor，IGBT)晶片以及場效電晶體(field effect transistor，FET)晶片中的至少一者。與主板(未示出)相鄰的第一觸點120P1可包括具有相對大的面積的單個觸點，且沿與第一觸點120P1相反的方向配置的第二觸點120P2可包括各自具有相對小的面積的多個觸點。
第一配線層135A及第二配線層135B可分別連接至第一觸點120P1及第二觸點120P2。同樣，在核心結構110的層面上，第一配線層135A及第二配線層135B可被設置為用於第一半導體晶片120的雙面連接電路。
在本示例性實施例中採用的核心結構110可包括：框架111，具有配置成彼此相對的第一表面111A及第二表面111B，且具有空腔111H，空腔111H中容置有第一半導體晶片120；配線結 構115，連接框架111的第一表面111A與第二表面111B；以及第一包封體130(亦被稱為「包封層」)，配置於框架111的第一表面111A及第二表面111B上且包封第一半導體晶片120。
配線結構115可包括：配線圖案112a及配線圖案112b，分別配置於框架111的第一表面111A及第二表面111B上；以及配線通孔113，貫穿框架111並連接至配線圖案112a及配線圖案112b。核心結構110的上面配置有第一配線層135A及第二配線層135B的第一表面110A及第二表面110B可由第一包封體130的表面提供。
更具體而言，第一配線層135A可包括：第一配線圖案132a，配置於第一包封體130的被設置為核心結構110的第一表面110A的表面上；以及第一配線通孔133a，連接至第一配線圖案132a且部分貫穿第一包封體130。第一配線層135A經由第一配線通孔133a具有第一半導體晶片120的第一觸點120P1及配線結構115(具體而言，配線圖案112a)。
類似地，第二配線層135B可包括：第二配線圖案132b，配置於第一包封體130的被設置為核心結構110的第二表面110B的表面上；以及第二配線通孔133b，連接至第二配線圖案132b且部分貫穿第一包封體130。第二配線層135B經由第二配線通孔133b具有第一半導體晶片120的第二觸點120P2及配線結構115(具體而言，配線圖案112b)。
在本示例性實施例中採用的核心結構110具有第一貫穿 孔110HA及第二貫穿孔110HB。第一貫穿孔110HA及第二貫穿孔110HB的內側壁設置為核心結構110的橫截面。更具體而言，用於第一半導體晶片120的空腔111H的內側壁單獨由框架111的表面形成，而第一貫穿孔110HA及第二貫穿孔110HB的內側壁由框架111的表面以及第一包封體130的配置於框架111的表面之上及之下的表面形成。
晶片組件可容置於第一貫穿孔110HA及第二貫穿孔110HB中。在本示例性實施例中，在第一貫穿孔110HA中，可容置具有連接端子140T的晶片天線140A，且在第二貫穿孔110HB中，可容置具有連接墊140P的第二半導體晶片140B。
晶片天線140A可包括：介電主體141，具有多個介電層；以及導電圖案142，配置於所述多個介電層上以形成輻射圖案等。舉例而言，第二半導體晶片140B可為控制積體電路晶片。不同於第一半導體晶片120，第二半導體晶片140B可包括配置於其一個表面(亦即，主動面)上的連接墊140P。舉例而言，第二半導體晶片140B可包括中央處理單元(CPU)及/或以現場可程式閘陣列(field programmable gate array，FPGA)實作的積體電路晶片。
根據本示例性實施例的半導體封裝100可更包括由導電圖案形成的濾頻器單元PF，所述導電圖案配置於核心結構110的與晶片天線140A或第一貫穿孔110HA相鄰的區域中。
濾頻器單元PF可由配置於核心結構110的與晶片天線 140A相鄰的區域中的導電圖案形成。形成濾頻器單元PF的導電圖案被設置為配線結構115及/或第一配線層135A及第二配線層135B中的至少一者的部分，且可包括此項技術中已知的形成電感器或電容器的各種圖案中的圖案。在本示例性實施例中採用的濾頻器單元PF可包括在配線結構115的區域中實作的第一濾波器PF1以及在第一配線層135A的區域中實作的第二濾波器PF2。
根據本示例性實施例的半導體封裝100可包括：第二包封體150(亦被稱為「包封體」)，包封晶片天線140A及第二半導體晶片140B，且配置於核心結構110的第二表面110B上；第一重佈線層165A，配置於核心結構110的第一表面110A上並連接至第一配線層135A；以及第二重佈線層165B，配置於第二包封體150上並連接至第二配線層135B。
根據需要，第一重佈線層165A及第二重佈線層165B可形成於單個層或多個層中。
在本示例性實施例中，第一重佈線層165A設置於2層(2-level)結構中且包括：第一重佈線圖案162a，分別配置於二個絕緣層161上；以及第一重佈線通孔163a，貫穿絕緣層161。在本申請案中，包括絕緣層161及第一重佈線層165A的重佈線結構亦可被稱為「連接結構160」。第一重佈線層165A亦可連接至晶片天線140A的連接端子140T以及連接至第二半導體晶片140B的連接墊140P。
第二包封體150可配置於核心結構110的第二表面110B 上以覆蓋第二配線層135B，同時部分或完全填充第一貫穿孔110HA及第二貫穿孔110HB內的空間。第二重佈線層165B可貫穿第二包封體150以連接至第二配線層135B。第二重佈線層165B可包括：第二重佈線圖案162b，配置於第二包封體150的表面上；以及第二重佈線通孔163b，部分貫穿第二包封體150以將第二重佈線圖案162b與第二配線層135B彼此連接。根據需要，第二重佈線層165B可更包括絕緣層，從而類似於連接結構160以多層重佈線結構實作。
半導體封裝100可更包括配置於核心結構110的第一表面110A及第二表面110B上的第一鈍化層170A及第二鈍化層170B，以分別覆蓋第一重佈線層165A及第二重佈線層165B。
如上所述，可藉由利用基板形成製程將第一半導體晶片120(例如，電源裝置晶片)嵌入於框架111中、且然後藉由PLP技術將例如第二半導體晶片140A等晶片組件嵌入於核心結構110中而提供具有新穎結構的半導體封裝。將參照在圖12及圖13中所示的製程更詳細地闡述根據本示例性實施例的半導體封裝的製作製程。
在下文中，將更詳細闡述根據本示例性實施例的半導體封裝100中所包括的各個組件。
框架111依據框架111的形成材料可進一步改善半導體封裝100的剛性，且並非僅限於但可用於確保第一包封體130的均勻厚度。框架111被示出為具有用於第一半導體晶片的單個空 腔111H，然而，待被嵌入的晶片組件亦可包括其他晶片組件(例如，被動組件)，並且空腔111H可被設置成多個。
框架111的絕緣構件不受特別限制，但可包含：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；以及熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維、玻璃布及玻璃纖維布等核心材料中的樹脂。舉例而言，可將預浸體(prepreg)、味之素構成膜(Ajinomoto Build-up Film，ABF)、FR-4或雙馬來醯亞胺三嗪(bismaleimide triazine，BT)等用於絕緣構件。
第一包封體130包封框架111以及第一半導體晶片120的至少部分，且第二包封體150包封核心結構110、晶片天線140A以及第二半導體晶片140B的至少部分。第一包封體130與第二包封體150可包含彼此相同的絕緣材料或彼此不同的絕緣材料。對於絕緣材料而言，可使用含有無機填料及絕緣樹脂(例如：熱固性樹脂，例如環氧樹脂；或熱塑性樹脂，例如聚醯亞胺；或其中熱固性樹脂或熱塑性樹脂包含例如無機填料等硬化劑的樹脂)的材料，例如味之素構成膜、FR-4或雙馬來醯亞胺三嗪樹脂等。此外，亦可將此項技術中已知的模製材料(例如，EMC)用於絕緣材料，並且必要時，亦可使用感光成像包封體(photo-imageable encapsulant，PIE)。此外，對於絕緣材料而言，必要時亦可使用將例如熱固性樹脂及熱塑性樹脂等絕緣樹脂浸入於無機填料及/或例如玻璃纖維、玻璃布及玻璃纖維布等核心材料中的材料。
對於連接結構160的絕緣層161而言，可使用上述絕緣材料中的任一者，且在一些示例性實施例中，可使用例如感光成像介電樹脂等感光性絕緣材料。當絕緣層161是利用感光性材料形成的時，絕緣層161可被製作成相對較薄，並且可更方便地以精細的節距排列第一重佈線通孔163a。當絕緣層161包括多個絕緣層161時，絕緣層161可視需要為彼此相同的材料或彼此不同的材料。即使當絕緣層161被形成為多個層時，亦可依據製程對所述多個層進行整合使得相鄰層之間的邊界並非輕易顯而易見。
第一重佈線層165A及第二重佈線層165B與第一配線層135A及第二配線層135B一起可用於對例如第一半導體晶片及第二半導體晶片等嵌入式組件進行重新分佈。舉例而言，第一重佈線層165A及第二重佈線層165B以及第一配線層135A及第二配線層135B可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等，且可根據對應層的設計的規格而發揮各種功能。舉例而言，第一重佈線層165A及第二重佈線層165B以及第一配線層135A及第二配線層135B中的至少一者可包括接地(GrouND，GND)圖案、電源(PoWeR，PWR)圖案或訊號(Signal，S)圖案等。此處，訊號圖案包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。此外，第一重佈線層165A及第二重佈線層165B以及第一配線層135A及第二配線層135B可包括通孔接墊、連接端子墊等。
第一鈍化層170A及第二鈍化層170B可保護半導體封裝100免受外部物理/化學損害等。第一鈍化層170A及第二鈍化層170B可含有絕緣樹脂及無機填料，而不含有玻璃纖維。舉例而言，第一鈍化層170A及第二鈍化層170B可為味之素構成膜，但並非僅限於此。第一鈍化層170A及第二鈍化層170B可具有暴露出第一重佈線層165A及第二重佈線層165B的一些部分的開口。舉例而言，如在圖9中所示，開口可以數十至數千的量形成於第一鈍化層170A中。
圖12示出剖視圖，其示出一種製作圖9所示核心結構的方法的主要製程。
參照圖12中的步驟(a)，在具有配線結構115的框架111中形成空腔111H。
提供具有配置成彼此相對的第一表面111A及第二表面111B的框架111。舉例而言，可將覆銅層壓基板(copper clad laminate，CCL)用於框架111。藉由使用鍍覆製程，將配線圖案112a及配線圖案112b與配線通孔113一起形成於框架111的第一表面111A及第二表面111B上。隨後，藉由使用例如雷射鑽孔或噴砂等製程，在第一半導體晶片120將被嵌入於框架111中的區域中形成空腔111H。在此製程中，可形成作為濾頻器單元PF的一部分的第一濾波器PF1。在一些實施例中，第一濾波器PF1可由電感器及/或電容器組成，其被設置為配線結構115的一部分，配線結構115配置於將配置晶片天線的區域中。
參照圖12中所示的步驟(b)，將框架111配置在第一載體211上，並且將第一半導體晶片120配置在空腔111H中。
第一載體211可為膠帶。將框架111配置在第一載體211上，並且將第一半導體晶片120安裝在空腔111H中及第一載體211上。第一半導體晶片120在其一個表面上具有第一觸點120P1且在其另一個表面上具有第二觸點120P2。第一半導體晶片120可為電源裝置晶片，例如電源管理積體電路。舉例而言，所述電源裝置晶片可包括絕緣閘雙極電晶體晶片以及場效電晶體晶片中的至少一者。根據需要，可形成額外的空腔，並且第一半導體晶片120可更包括具有不同形式的半導體晶片以及被動組件。
參考圖12中的步驟(c)，形成第一包封體的第一區域130a以包封第一半導體晶片120並覆蓋框架111的第二表面111B，並且參考圖12中的步驟(d)，自框架111的第一表面111A移除第一載體211，並且在框架111的第一表面111A上形成第一包封體的第二區域130b。
在本示例性實施例中，可藉由包括兩個步驟的封裝製程來形成第一包封體130。第一半導體晶片120可藉由第一包封體130被嵌入。第一包封體130覆蓋框架111的第一表面111A及第二表面111B，且可與框架111一起提供核心結構110。
參考圖12中的步驟(e)，在核心結構110的第一表面110A及第二表面110B上形成第一配線層135A及第二配線層135B。
可利用雷射鑽孔製程及鍍覆製程形成第一配線層135A及第二配線層135B。在將感光性絕緣材料用於第一包封體130的一些示例性實施例中，可使用微影製程代替雷射鑽孔製程從而以更精細的圖案來實作第一配線層135A及第二配線層135B。
更具體而言，第一配線層135A可包括：第一配線圖案132a，配置於核心結構110的第一表面110A上；以及第一配線通孔133a，將第一配線圖案132a連接至第一半導體晶片120的第一觸點120P1且連接至配線圖案112a。同樣，第二配線層135B可包括：第二配線圖案132b，配置於核心結構110的第二表面110B上；以及第二配線通孔133b，將第二配線圖案132b連接至第一半導體晶片120的第二觸點120P2且連接至配線圖案112b。
圖13示出剖視圖，其示出一種製作圖9所示半導體封裝的方法的主要製程，且該些製程可被理解為利用在圖12中所示的步驟(e)的核心結構執行的製程。
參照圖13中的步驟(a)，在核心結構110中形成第一貫穿孔110HA及第二貫穿孔110HB，並且在核心結構110的第一貫穿孔110HA及第二貫穿孔110HB中配置晶片組件140A及晶片組件140B。
藉由使用雷射鑽孔製程或噴砂製程，在核心結構110中形成第一貫穿孔110HA及第二貫穿孔110HB，且將其中形成有第一貫穿孔110HA及第二貫穿孔110HB的核心結構110配置於第二載體212上。在核心結構110的第一貫穿孔110HA及第二貫穿孔 110HB中，可配置晶片天線140A及第二半導體晶片140B作為晶片組件。在本示例性實施例中，與第一半導體晶片120不同，第二半導體晶片140B可為在其一個表面上配置有連接墊140P的半導體晶片。舉例而言，第二半導體晶片140B可包括具有各種形式的積體電路晶片，例如中央處理單元及/或現場可程式閘陣列。
參考圖13中的步驟(b)，可形成第二包封體150以包封晶片組件140A及晶片組件140B並覆蓋核心結構110的第二表面110B。參照圖13中的步驟(c)，自核心結構110的第一表面110A移除第二載體212，並且在核心結構110的第一表面110A上形成連接結構160。
可以與形成第一包封體的第一區域130a的製程類似的方式實行形成第二包封體150的製程。在移除第二載體212之後，可利用形成絕緣層161及第一重佈線層165A的製程在核心結構110的第一表面110A上形成連接結構160。第一重佈線層165A不僅可連接至晶片天線140A的連接端子140T以及第二半導體晶片140B的連接墊140P，而且可連接至第一配線層135A。藉由以上配置，第一半導體晶片120可經由第一配線層135A及第一重佈線層165A連接至晶片天線140A且連接至第二半導體晶片140B。
絕緣層161可為感光性絕緣材料，並且在此種情形中，第一重佈線層可藉由光刻製程以更精細的圖案來實作。在此製程中，可形成作為濾頻器單元PF的另一部分的第二濾波器PF2。第二濾波器PF2可視需要藉由使用配置在其中將配置晶片天線的區 域中的第一重佈線層165A的一部分構成電感器及/或電容器來形成，並且第二濾波器PF2可與第一濾波器PF1組合以提供用於晶片天線140A的濾頻器單元PF。
參考圖13中的步驟(d)，在核心結構110的第二表面110B上形成第二重佈線層165B。
可藉由鍍覆製程形成用於形成第二重佈線層的製程。第二重佈線層165B配置於第二包封體150的表面上，且第二重佈線通孔163b部分貫穿第二包封體150以將第二重佈線圖案162b與第二配線層135B彼此連接。或者，視需要，第二重佈線層165B可更包括絕緣層且類似於連接結構160以多層重佈線結構實作。
如上所述，可藉由以下方式提供具有新穎結構的半導體封裝：利用此項技術中已知的基板形成製程將第一半導體晶片120(例如，電源裝置晶片)嵌入於框架111上(參見圖12)，並藉由PLP技術將例如第二半導體晶片140A(例如，積體電路晶片)等晶片組件嵌入於核心結構110中，藉此形成重佈線結構165A及重佈線結構165B(參見圖13)。藉由減小封裝的尺寸，從而減小其中的組件之間的訊號路徑，可減小由於訊號路徑而引起的傳輸損耗，且此外，藉由使用各種配線結構，可進一步將例如濾頻器等元件容置在其中。
舉例而言，可根據封裝中半導體晶片的連接方案(雙面觸點、單面觸點等)適當地利用多功能化模組內的安裝空間，以顯著減小封裝的尺寸及厚度。此外，此種封裝可有利地用於與需 要各種晶片組件的資訊技術(information technology，IT)合併的汽車組件中。
此外，由於可在半導體封裝的上部區域中提供類似於第一重佈線層的配線結構，因此如在圖14中所示，可在半導體封裝的上表面上進一步安裝各種組件。
圖14為示意性示出根據本揭露的示例性實施例的半導體封裝的剖視圖。
參照圖14，除了利用半導體封裝的上表面作為晶片組件的額外安裝區域的特徵以及包括電性連接金屬189的特徵之外，根據本示例性實施例的半導體封裝100’可被理解為類似於圖9至圖11所示的結構。除非明確地相反陳述，否則可參照在圖9至圖11中所示的半導體封裝100的相同或類似組件來理解本示例性實施例中的組件。
根據本示例性實施例的半導體封裝100’的上表面可用作額外的安裝空間。可在第二鈍化層170B中形成暴露出第二重佈線層165B的部分的開口，並且可在其中安裝額外的晶片組件190及晶片組件195。額外的晶片組件可包括多個被動組件195及第三半導體晶片190。
所述多個被動組件195可各自獨立地為多層陶瓷電容器(multilayer ceramic capacitor，MLCC)、低電感晶片電容器(low-inductance chip capacitor，LICC)、電感器、珠粒或各種類型的濾波器。具有連接墊190P的第三半導體晶片190可為半導體 晶片，例如積體電路晶片或記憶體晶片。在本示例性實施例中將被動組件195示出為覆晶接合；然而，由於被動組件195配置於半導體封裝100’的上表面上，因此被動組件195可為焊線接合連接。
半導體封裝100’可包括經由第一鈍化層170A的開口連接至第一重佈線層165A的凸塊下金屬(under-bump metal，UBM)層185、以及位於凸塊下金屬層185上的電性連接金屬189。
凸塊下金屬層185改善電性連接金屬189的連接可靠性，且因此用於改善半導體封裝100’的板級可靠性。凸塊下金屬層185可連接至第一重佈線層165A的經由第一鈍化層170A的開口被暴露出的部分。凸塊下金屬層185並非僅限於但可使用此項技術中已知的導電材料(例如，金屬)利用此項技術中已知的金屬化方法形成於第一鈍化層170A的開口上。
電性連接金屬189可為用於將半導體封裝100’物理及/或電性連接至外部組件的額外組件。舉例而言，半導體封裝100’可利用電性連接金屬189安裝於電子裝置的主板上。電性連接金屬189可利用例如焊料等低熔點金屬形成。電性連接金屬189可為接腳(land)、球或引腳(pin)等。電性連接金屬189可形成於多層或單層中。電性連接金屬189不限於任何特定數量的電性連接金屬189，且此外，電性連接金屬189不限於任何特定的間隔、排列形式等。
圖15為示意性示出根據本揭露的示例性實施例的半導 體封裝的剖視圖。
參照圖15，除了包括多個第二半導體晶片140B及第二半導體晶片140C的特徵以及具有與圖9至圖11中所示的框架不同的配線結構的框架111’的特徵之外，根據本示例性實施例的半導體封裝100A可被理解為類似於圖9至圖11所示的結構。除非明確地相反陳述，否則可參照在圖9至圖11中所示的半導體封裝100的相同或類似組件來理解本示例性實施例中的組件。
與先前闡述的示例性實施例不同，半導體封裝100A可包括第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC，且二個半導體晶片140B及140C可包含於第二貫穿孔110HB及第三貫穿孔110HC中。舉例而言，二個第二半導體晶片140B及140C可為相同類型的半導體晶片或可為不同類型的半導體晶片。舉例而言，二個半導體晶片140B及140C中的一者可為控制積體電路晶片，而另一者為記憶體半導體晶片。必要時，可將貫穿孔的部分用作用於放置被動組件的空間。
在本示例性實施例中採用的框架111’包括分別提供第一表面110A及第二表面110B的第一絕緣層111a及第二絕緣層111b。配線結構可包括：第一配線圖案112a，嵌入於第一絕緣層111a中並與連接結構160接觸；第二配線圖案112b，配置於第一絕緣層111a的另一表面上，所述另一表面與第一絕緣層111a的其中嵌入有第一配線圖案112a的一個表面相對；第三配線圖案112c，配置於第二絕緣層111b的另一表面上，所述另一表面與第 二絕緣層111b的上面配置有第二配線圖案112b的一個表面相對；第一配線通孔113a，貫穿第一絕緣層111a以將第一配線圖案112a與第二配線圖案112b彼此連接；以及第二配線通孔113b，貫穿第二絕緣層111b以將第二配線圖案112b與第三配線圖案112c彼此連接。
在本示例性實施例中，第一配線圖案112a可凹陷於第一絕緣層111a中。當第一配線圖案112a凹陷於第一絕緣層111a中時，在第一絕緣層111a的下表面與第一配線圖案112a的下表面之間可形成台階，且此台階可用於防止形成第二包封體150的材料滲出而污染第一配線圖案112a。
圖16為示意性示出根據本揭露的示例性實施例的半導體封裝的剖視圖。
參照圖16，除了如在先前示例性實施例中所述類似地包括多個第二半導體晶片140B及140C的特徵以及具有與圖9至圖11中所示的框架不同的配線結構的框架111”的特徵之外，根據本示例性實施例的半導體封裝100B可被理解為類似於圖9至圖11所示的結構。除非明確地相反陳述，否則可參照在圖9至圖11中所示的半導體封裝100的相同或類似組件來理解本示例性實施例中的組件。
在本示例性實施例中採用的框架111”包括：第一絕緣層111a；第一配線圖案112a，配置於第一絕緣層111a的一個表面上；第二配線圖案112b，配置於第一絕緣層111a的另一表面上；第二 絕緣層111b，配置於第一絕緣層111a的一個表面上且覆蓋第一配線圖案112a的至少部分；第三配線圖案112c，配置於第二絕緣層111b的另一表面上，所述另一表面與第二絕緣層111b的其中嵌入有第一配線圖案112a的一個表面相對；第三絕緣層111c，配置於第一絕緣層111a的另一表面上且覆蓋第二配線圖案112b的至少部分；第四配線圖案112d，配置於第三絕緣層111c的另一表面上，所述另一表面與第三絕緣層111c的其中嵌入有第二配線圖案112b的一個表面相對；第一配線通孔113a，貫穿第一絕緣層111a並將第一配線圖案112a與第二配線圖案112b彼此電性連接；第二配線通孔113b，貫穿第二絕緣層111b並將第一配線圖案112a與第三配線圖案112c彼此電性連接；以及第三配線通孔113c，貫穿第三絕緣層111c並將第二配線圖案112b與第四配線圖案112d彼此電性連接。在本示例性實施例中採用的框架111”由於包括相對較多數量的配線圖案112a、112b、112c及112d，因此用於進一步簡化連接結構160的第一重佈線層165A。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c中的每一者的厚度。第一絕緣層111a可為相對較厚用於維持基本剛性，且第二絕緣層111b及第三絕緣層111c可被包括以形成數量較多的配線圖案112c及配線圖案112d。第一絕緣層111a可包含不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a並非僅限於但可例如為包含核心材料(例如，玻璃纖維)、無機填料及絕緣樹脂的預浸體，且第二 絕緣層111b及第三絕緣層111c並非僅限於但可為包含無機填料及絕緣樹脂的ABF或PID。類似地，貫穿第一絕緣層111a的第一配線通孔113a的直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二配線通孔113b及第三配線通孔113c中的每一者的直徑。此外，第一配線通孔113a可具有圓柱形狀或類似於沙漏的形狀，而第二配線通孔113b及第三配線通孔113c可具有在彼此相反的方向上逐漸變窄的錐形形狀。第一配線圖案112a、第二配線圖案112b、第三配線圖案112c及第四配線圖案112d中的每一者的厚度可大於連接結構160的第一重佈線層165A的厚度。
如在上述示例性實施例中所述，可根據連接方案(雙面、單面等)將多功能化模組所需的各種半導體晶片嵌入半導體封裝內的適當空間中，以顯著減小半導體封裝的尺寸及厚度。根據示例性實施例的半導體封裝可有利地用於智慧型電話模組或與資訊技術(例如，5G通訊)合併的汽車模組中，因此需要各種晶片組件(例如，面部識別、3D照相機、人工智慧等)。
一個元件「連接至」或「耦合至」另一元件的表述包括所述元件利用黏著層等間接連接或耦合至所述另一元件的情形、以及所述元件直接連接或耦合至所述另一元件的情形。此外，一個元件「電性連接至」另一元件的表述包括所述二個元件彼此物理接觸的情形、以及所述二個元件未彼此物理接觸的情形。此外，在本文中使用的用語「第一」、「第二」及其任何變型並非指示任何次序及/或重要性等，而是用於區分各個元件。舉例而言，在不 背離本揭露的範圍的情況下，第一元件可被稱為第二元件，且類似地，第二元件可被稱為第一元件。
在本揭露中使用的用語「實施例」並非指同一實施例，且提供實施例是為了突出一個實施例相對於另一實施例的特性特徵。然而，在本文中所述的任意一個實施例皆可與關於另一實施例所述的其他特徵或特性組合。舉例而言，應理解，關於一個實施例所述的特徵可應用於另一實施例，除非另有明確表述。
在本揭露中使用的用語僅用於例示本揭露的實施例，而非用於限制本揭露的範圍。此外，除非另有明確表述，否則單數形式的使用包括複數形式。
100:半導體封裝
110:核心結構
110A:第一表面
110B:第二表面
110HA:第一貫穿孔
110HB:第二貫穿孔
111:框架
111A:第一表面
111B:第二表面
111H:空腔
112a:配線圖案/第一配線圖案
112b:配線圖案/第二配線圖案
113:配線通孔
115:配線結構
120:第一半導體晶片
120P1:第一觸點
120P2:第二觸點
130:第一包封體
132a:第一配線圖案
132b:第二配線圖案
133a:第一配線通孔
133b:第二配線通孔
135A:第一配線層
135B:第二配線層
140A:晶片天線/第二半導體晶片/晶片組件
140B:第二半導體晶片/半導體晶片/晶片組件
140P:連接墊
140T:連接端子
141:介電主體
142:導電圖案
150:第二包封體
160:連接結構
161:絕緣層
162a:第一重佈線圖案
162b:第二重佈線圖案
163a:第一重佈線通孔
163b:第二重佈線通孔
165A:重佈線層/重佈線結構
165B:重佈線層/重佈線結構
170A:第一鈍化層
170B:第二鈍化層
I-I’:線
II-II’:線
PF:濾頻器單元
PF1:第一濾波器
PF2:第二濾波器

Claims (20)

  1. 一種半導體封裝，包括：核心結構，具有：框架，具有貫穿所述框架的彼此相對的第一表面及第二表面的空腔；配線結構，貫穿所述框架以將所述第一表面與所述第二表面彼此連接；第一半導體晶片，配置於所述空腔中且具有第一表面及第二表面，所述第一半導體晶片的所述第一表面具有第一觸點，所述第一半導體晶片的所述第二表面與所述第一半導體晶片的所述第一表面相對且具有第二觸點；第一包封體，包封所述第一半導體晶片且配置於所述框架的所述第一表面及所述第二表面上；以及貫穿孔，貫穿所述第一包封體的部分及所述框架的部分，其中所述核心結構具有分別與所述框架的所述第一表面及所述第二表面對應的第一表面及第二表面；第一配線層，配置於所述核心結構的所述第一表面上且貫穿所述第一包封體以連接至所述第一半導體晶片的所述第一觸點；第二配線層，配置於所述核心結構的所述第二表面上且貫穿所述第一包封體以連接至所述第一半導體晶片的所述第二觸點；晶片組件，配置於所述核心結構的所述貫穿孔中且具有連接端子；連接結構，配置於所述核心結構的所述第一表面上，且具有連接至所述晶片組件的所述連接端子且連接至所述第一配線層的重佈線層；以及第二包封體，配置於所述核心結構的所述第二表面上且包封 所述晶片組件。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述晶片組件包括晶片天線及第二半導體晶片中的至少一者。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述貫穿孔包括第一貫穿孔及第二貫穿孔，其中所述晶片天線配置於所述第一貫穿孔中，且所述第二半導體晶片配置於所述第二貫穿孔中。
  4. 如申請專利範圍第2項所述的半導體封裝，更包括濾頻器單元，所述濾頻器單元包括配置於所述核心結構的與所述晶片天線相鄰的區域中的導電圖案。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述導電圖案包括所述配線結構以及所述第一配線層及所述第二配線層中的至少一者的部分。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述貫穿孔的內側壁被設置為所述框架的表面以及所述第一包封體的分別配置於所述框架的所述表面之上及之下的表面。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述第一半導體晶片包括電源裝置晶片。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述電源裝置晶片包括絕緣閘雙極電晶體以及場效電晶體中的至少一者。
  9. 如申請專利範圍第1項所述的半導體封裝，更包括額外 的重佈線層，所述額外的重佈線層配置於所述第二包封體上並貫穿所述第二包封體以連接至所述第二配線層。
  10. 如申請專利範圍第9項所述的半導體封裝，更包括鈍化層，所述鈍化層配置於所述第二包封體上且具有暴露出所述額外的重佈線層的部分的多個開口。
  11. 如申請專利範圍第10項所述的半導體封裝，更包括至少另一晶片組件，所述至少另一晶片組件配置於所述鈍化層上並電性連接至所述額外的重佈線層的所述部分。
  12. 一種半導體封裝，包括：核心結構，具有彼此相對的第一表面及第二表面，且具有第一貫穿孔及第二貫穿孔；第一半導體晶片，嵌入於所述核心結構中且具有配置於二個相對表面上的第一觸點及第二觸點；第一配線層，配置於所述核心結構的所述第一表面上且連接至所述第一半導體晶片的所述第一觸點；第二配線層，配置於所述核心結構的所述第二表面上且連接至所述第一半導體晶片的所述第二觸點；晶片天線，配置於所述核心結構的所述第一貫穿孔中且具有連接端子；第二半導體晶片，配置於所述核心結構的所述第二貫穿孔中且具有連接墊；第一重佈線層，配置於所述核心結構的所述第一表面上，並 連接至所述連接端子、所述連接墊以及所述第一配線層；包封體，包封所述晶片天線以及所述第二半導體晶片，且配置於所述核心結構的所述第二表面上；以及第二重佈線層，配置於所述包封體上並貫穿所述包封體以連接所述第二配線層。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述核心結構包括：框架，具有彼此相對的第一表面及第二表面以及其中嵌入有所述第一半導體晶片的空腔；配線結構，將所述框架的所述第一表面與所述第二表面彼此連接；以及包封層，包封所述第一半導體晶片且配置於所述框架的所述第一表面及所述第二表面上。
  14. 如申請專利範圍第13項所述的半導體封裝，更包括由導電圖案形成的濾頻器單元，所述導電圖案配置於所述核心結構的與所述晶片天線相鄰的區域中，其中所述導電圖案包括所述配線結構以及所述第一配線層及所述第二配線層中的至少一者的部分。
  15. 如申請專利範圍第12項所述的半導體封裝，其中所述第一半導體晶片為電源裝置晶片，且所述第二半導體晶片包括控制積體電路晶片。
  16. 如申請專利範圍第12項所述的半導體封裝，更包括：鈍化層，配置於所述包封體上，且具有暴露出所述第二重佈線層的部分的多個開口；以及 至少一個晶片組件，配置於所述鈍化層上並電性連接至所述第二重佈線層的所述部分，其中所述至少一個晶片組件包括第三半導體晶片及被動組件中的至少一者。
  17. 一種半導體封裝，包括：框架，具有空腔以及配線結構，所述空腔貫穿所述框架的彼此相對的第一表面及第二表面，所述配線結構貫穿所述框架以將分別配置於所述第一表面及所述第二表面上的第一配線圖案與第二配線圖案彼此連接；半導體晶片，配置於所述空腔中，且具有第一表面及第二表面，所述半導體晶片的所述第一表面具有第一觸點，所述半導體晶片的所述第二表面與所述半導體晶片的所述第一表面相對且具有第二觸點；第一包封體，包封所述半導體晶片且配置於所述框架的相對側上以覆蓋所述框架的所述第一表面及所述第二表面，所述第一包封體使所述半導體晶片自所述框架分隔開；第一配線層及第二配線層，分別配置於所述框架的相對表面上，所述第一配線層經由位於所述第一包封體的下部中的第一配線通孔而電性連接至所述第一配線圖案及所述第一觸點，且所述第二配線層經由位於所述第一包封體的上部中的第二配線通孔而電性連接至所述第二配線圖案及所述第二觸點；連接結構，上面配置有所述第一配線層且包括重佈線層； 晶片組件，配置於貫穿所述第一包封體的部分及所述框架的部分的貫穿孔中且具有連接端子，所述晶片組件配置於所述連接結構上；以及第二包封體，配置於所述第一包封體的所述上部上且填充所述貫穿孔，其中所述重佈線層電性連接至所述第一配線層及所述連接端子。
  18. 如申請專利範圍第17項所述的半導體封裝，更包括後部重佈線圖案，所述後部重佈線圖案配置於所述第二包封體上且經由所述第二包封體中的後部通孔而電性連接至所述第二配線層。
  19. 如申請專利範圍第17項所述的半導體封裝，其中所述晶片組件與所述連接結構的絕緣層接觸，且所述半導體晶片自所述連接結構的所述絕緣層間隔開。
  20. 如申請專利範圍第17項所述的半導體封裝，其中所述半導體晶片包括電源裝置晶片，所述晶片組件包括晶片天線，且所述第二配線圖案及所述重佈線層中的至少一者包括濾頻器單元。
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