KR20200120374A - 반도체 패키지 - Google Patents

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KR20200120374A
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 및 제2 관통홀을 갖는 코어 구조체;와, 상기 코어 구조체에 임베딩되며, 대향하는 양면에 각각 배치된 제1 및 제2 콘택을 갖는 제1 반도체 칩;과, 상기 코어 구조체의 제1 면에 배치되며, 상기 제1 반도체 칩의 제1 콘택에 연결된 제1 배선층;과, 상기 코어 구조체의 제2 면에 배치되며, 상기 제1 반도체 칩의 제2 콘택에 연결된 제2 배선층;과, 상기 코어 구조체의 제1 관통홀에 배치되며, 연결 단자를 갖는 칩 안테나;와, 상기 코어 구조체의 제2 관통홀에 배치되며, 접속 패드를 갖는 제2 반도체 칩;과, 상기 코어 구조체의 제1 면에 배치되며, 상기 연결 단자와 상기 접속 패드와 상기 제1 배선층에 각각 연결된 제1 재배선층;과, 상기 칩 안테나와 상기 제2 반도체 칩을 봉합하며, 상기 코어 구조체의 제2 면에 배치된 봉합재;와, 상기 봉합재 상에 배치되며, 상기 봉합재를 관통하여 상기 제2 배선층에 연결된 제2 재배선층;을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
스마트폰 및 다양한 전장 부품와 같은 다양한 형태의 모듈 설계시에 중요한 고려 사항 중 하나는 여러 기능의 부품들(예, 집적회로 칩, 파워 IC 칩, 센서, 수동부품 등)를 통합하면서도 사이즈를 줄이는 것이다.
다양한 반도체 칩과 같은 부품들은 단일한 모듈의 내부 실장공간이 부족하므로, 메인 보드의 표면 상에 부품들을 연결되면 모듈을 소형하기 어려울 뿐만 아니라, 부품 간의 신호라인이 길어져 전기적 손실이 발생할 수 있다. 특히, 양면에 연결이 요구되는 파워 IC 칩과 같은 반도체 칩은 전기적 연결이 복잡해져 패키지 구조를 소형화하는데 큰 제약이 될 수 있다.
본 개시의 여러 목적 중 하나는 양면 연결이 요구되는 반도체 칩을 포함하는 다양한 형태의 부품들에 적합한 구조를 갖는 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 관통하는 캐비티를 갖는 프레임과, 상기 프레임을 관통하며 상기 제1 및 제2 면을 연결하는 배선 구조와, 상기 캐비티에 배치되며 제1 콘택을 갖는 제1 면과 상기 제1 면과 반대에 위치하며 제2 콘택을 갖는 제2 면을 갖는 제1 반도체 칩과, 상기 제1 반도체 칩을 봉합하며 상기 프레임의 제1 및 제2 면에 배치된 제1 봉합재를 구비하고, 상기 제1 봉합재와 상기 프레임의 일부 영역을 관통하는 관통홀을 갖는 코어 구조체 - 상기 코어 구조체는 상기 프레임의 제1 및 제2 면에 각각 대응되는 제1 및 제2 면을 가짐 - ;와, 상기 코어 구조체의 제1 면에 배치되며, 상기 제1 봉합재를 관통하여 상기 제1 반도체 칩의 제1 콘택에 연결된 제1 배선층;과, 상기 코어 구조체의 제2 면에 배치되며, 상기 제1 봉합재를 관통하여 상기 제1 반도체 칩의 제2 콘택에 연결된 제2 배선층;과. 상기 코어 구조체의 관통홀에 배치되며, 연결 단자를 갖는 칩 부품;과. 상기 코어 구조체의 제1 면에 배치되며, 상기 칩 부품의 연결 단자와 상기 제1 배선층에 연결된 제1 재배선층;과, 상기 칩 부품을 봉합하며, 상기 코어 구조체의 제2 면에 배치된 제2 봉합재;와, 상기 제2 봉합재 상에 배치되며, 상기 제2 봉합재를 관통하여 상기 제2 배선층에 연결된 제2 재배선층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 및 제2 관통홀을 갖는 코어 구조체;와, 상기 코어 구조체에 임베딩되며, 대향하는 양면에 각각 배치된 제1 및 제2 콘택을 갖는 제1 반도체 칩;과, 상기 코어 구조체의 제1 면에 배치되며, 상기 제1 반도체 칩의 제1 콘택에 연결된 제1 배선층;과, 상기 코어 구조체의 제2 면에 배치되며, 상기 제1 반도체 칩의 제2 콘택에 연결된 제2 배선층;과, 상기 코어 구조체의 제1 관통홀에 배치되며, 연결 단자를 갖는 칩 안테나;와, 상기 코어 구조체의 제2 관통홀에 배치되며, 접속 패드를 갖는 제2 반도체 칩;과, 상기 코어 구조체의 제1 면에 배치되며, 상기 연결 단자와 상기 접속 패드와 상기 제1 배선층에 각각 연결된 제1 재배선층;과, 상기 칩 안테나와 상기 제2 반도체 칩을 봉합하며, 상기 코어 구조체의 제2 면에 배치된 봉합재;와, 상기 봉합재 상에 배치되며, 상기 봉합재를 관통하여 상기 제2 배선층에 연결된 제2 재배선층;을 포함하는 반도체 패키지를 제공한다.
본 실시예에 따르면, 다기능화된 모듈에 요구되는 여러 반도체 칩을 연결방식(양면, 일면)에 따라 적절한 공간에 임베딩함으로써 패키지의 소형화 및 박형화에 크게 기여할 수 있다. 본 실시예에 따른 반도체 패키지는 IT 기술(예, 5G 통신)이 융합되어 다양한 칩 부품이 요구되는 다기능화(예, 안면인식, 3D 카메라, 인공지능)된 스마트폰 모듈 및 자동차용 전장 모듈에 유익하게 활용될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베딩되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지를 Ⅱ-Ⅱ' 선으로 절단하여 본 평면도이다.
도 12a 내지 도 12e는 도 9의 코어 구조체의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 13a 내지 도 13d는 도 9의 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 15 및 도 16은 본 개시의 다양한 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속 패드의 크기와 접속 패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속 패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속 패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속 패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속 패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 구조체(2240)를 형성한다. 연결 구조체(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속 패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 구조체(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속 패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베딩되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속 패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 임베딩(Embedded) 될 수도 있으며, 임베딩된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속 패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 임베딩된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속 패드(2122)가 연결 구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속 패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속 패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 구조체(2140)가 형성될 수 있다. 이 경우에, 연결 구조체(2140)는 반도체 칩(2120)의 접속 패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속 패드(2122)를 재배선할 수 있는 연결 구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 임베딩되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이고, 도 10 및 도 11은 각각 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 절단하여 본 평면도들이다.
도 9 내지 도 11을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 갖는 코어 구조체(110)와, 상기 코어 구조체(110)에 임베딩된 제1 반도체 칩(120)과, 상기 코어 구조체(110)의 제1 및 제2 면(110A,110B)에 각각 배치된 제1 및 제2 배선층(135A,135B)을 포함한다.
상기 코어 구조체(110)에 임베딩된 제1 반도체 칩(120)은 그 양면(즉, 하면 및 상면)에 각각 배치된 제1 및 제2 콘택(120P1,120P2)을 갖는다. 일부 실시예에서, 상기 제1 반도체 칩(120)은 전력관리 집적회로(PMIC: Power Management IC)와 같은 파워 디바이스 칩일 수 있다. 예를 들어, 상기 파워 디바이스 칩은 IGBT(Insulated Gate Bipolar Transistor) 칩 및 FET(Field Effect Transister) 칩 중 적어도 하나를 포함할 수 있다. 메인보드(미도시)에 인접한 제1 콘택(120P1)은 상대적으로 넓은 면적을 갖는 하나의 콘택을 포함하며, 반대 방향에 위치한 제2 콘택(120P2)은 상대적으로 면적이 작은 복수의 콘택을 포함할 수 있다.
상기 제1 및 제2 배선층(135A,135B)은 각각 제1 및 제2 콘택(120P1,120P2)에 각각 연결될 수 있다. 이와 같이, 코어 구조체(110)의 레벨에서, 상기 제1 및 제2 배선층(135A,135B)은 상기 제1 반도체 칩(120)을 위한 양면 연결 회로로 제공될 수 있다.
본 실시예에 채용된 코어 구조체(110)는, 서로 반대에 위치한 제1 및 제2 면(111A,111B)을 가지며 제1 반도체 칩(120)이 수용된 캐비티(111H)를 갖는 프레임(111)과, 상기 프레임(111)의 제1 및 제2 면(111A,111B)을 연결하는 배선 구조(115)와, 상기 제1 반도체 칩(120)을 봉합하며 상기 프레임(111)의 제1 및 제2 면(111A,111B)에 배치된 제1 봉합재(130)("봉합층"이라고도 함)을 포함할 수 있다.
상기 배선 구조(115)는 상기 프레임(111)의 제1 및 제2 면(111A,111B)에 각각 배치된 배선 패턴(112a,112b)과, 상기 프레임(111)을 관통하며 배선 패턴(112a,112b)을 연결하는 배선 비아(113)를 포함할 수 있다. 상기 제1 및 제2 배선층(135A,135B)이 배치된 상기 코어 구조체(110)의 제1 및 제2 면(111A,111B)은 상기 제1 봉합재(130)의 표면에 의해 제공될 수 있다.
구체적으로, 상기 제1 배선층(135A)은 상기 코어 구조체(110)의 제1 면(111A)으로 제공되는 제1 봉합재(130)의 표면에 배치된 제1 배선 패턴(132a)과, 상기 제1 배선 패턴(132a)을 연결되며 상기 제1 봉합재(130)를 부분적으로 관통하는 제1 배선 비아(133a)를 포함할 수 있다. 상기 제1 배선층(135A)은 상기 제1 배선 비아(133a)를 통해서 상기 제1 반도체 칩(120)의 제1 콘택(120P1)과 배선 구조(115)(특히, 배선 패턴(112a))를 갖는다.
이와 유사하게, 상기 제2 배선층(135B)은 상기 코어 구조체(110)의 제2 면(111B)으로 제공되는 제1 봉합재(130)의 표면에 배치된 제2 배선 패턴(132b)과, 상기 제2 배선 패턴(132b)을 연결되며 상기 제1 봉합재(130)를 부분적으로 관통하는 제2 배선 비아(133b)를 포함할 수 있다. 상기 제2 배선층(135B)은 상기 제2 배선 비아(133b)를 통해서 상기 제1 반도체 칩(120)의 제2 콘택(120P2)과 배선 구조(115)(특히, 배선 패턴(112b))를 갖는다.
본 실시예에 채용된 코어 구조체(110)는 제1 및 제2 관통홀(110HA,110HB)을 갖는다. 상기 제1 및 제2 관통홀(110HA,110HB)의 내부 측벽은, 상기 코어 구조체(110)의 단면으로 제공된다. 구체적으로 제1 반도체 칩(120)을 위한 캐비티(111H)의 내부 측벽은 상기 프레임(111)의 표면만에 의해 제공되는 반면에, 제1 및 제2 관통홀(110HA,110HB)은 상기 프레임(111)의 표면과 함께 상기 프레임(111)의 표면의 상하에 각각 배치된 상기 제1 봉합재(120)의 표면으로 제공된다.
상기 제1 및 제2 관통홀(110HA,110HB)에는 칩 부품들이 수용될 수 있다. 본 실시예에서, 상기 제1 관통홀(110HA)에는 연결 단자(140T)를 갖는 칩 안테나(140A)가 수용되며, 상기 제2 관통홀(110HB)에는 접속 패드(140P)를 갖는 제2 반도체 칩(140B)이 수용될 수 있다.
상기 칩 안테나(140A)는 복수의 유전체층을 갖는 유전체 본체(141)와, 복수의 유전체층 상에 배치되어 방사 패턴 등을 구성하는 도체 패턴(142)을 포함할 수 있다. 예를 들어, 상기 제2 반도체 칩(140B)은 컨트롤 집적회로 칩일 수 있다. 상기 제2 반도체 칩(140B)은 상기 제1 반도체 칩(120)과 달리, 일면(즉, 활성면)에 배치된 접속 패드(140P)를 가질 수 있다. 예를 들어, 상기 제2 반도체 칩(140B)은 중앙처리유닛(CPU) 및/또는 FPGA(Field Programmable Gate Array)이 구현된 IC 칩을 포함할 수 있다.
본 실시예에 따른 반도체 패키지(100)는 상기 코어 구조체(110) 중 상기 칩 안테나(140A) 또는 제1 관통홀(110HA)에 인접한 영역에 위치한 도체 패턴으로 구성된 주파수 필터부(PF)를 더 포함할 수 있다.
상기 주파수 필터부(PF)는 상기 코어 구조체(110) 중 상기 칩 안테나(140A)에 인접한 영역에 위치한 도체 패턴으로 구성될 수 있다. 상기 주파수 필터부(PF)를 구성하는 도체 패턴은 상기 배선 구조(115) 및/또는 상기 제1 및 제2 배선층(135A,135B) 중 적어도 하나의 일부로 제공되며, 인덕터 또는 커패시터를 구성하는 다양한 형태의 공지된 패턴을 포함할 수 있다. 본 실시예에 채용된 주파수 필터부(PF)는 배선 구조(115)의 일부 영역에 구현된 제1 필터(PF1)와 제1 재배선층(135A)의 일부 영역에 구현된 제2 필터(PF2)를 포함할 수 있다.
본 실시예에 따른 반도체 패키지(100)는, 칩 안테나(140A)와 제2 반도체 칩(140B)을 봉합하며 상기 코어 구조체(110)의 제2 면(110B)에 배치된 제2 봉합재(150)("봉합재"라고도 함)와, 상기 코어 구조체(110)의 제1 면(110A)에 배치되며 제1 배선층(135A)에 연결된 제1 재배선층(165A)과, 상기 제2 봉합재(150) 상에 배치되며 상기 제2 배선층(135B)에 연결된 제2 재배선층(165B)을 포함할 수 있다.
필요에 따라, 상기 제1 및 제2 재배선층(165A,165B)은 단일 레벨 또는 복수의 레벨로 구성될 수 있다.
본 실시예에서, 제1 재배선층(165A)은 2 레벨 구조로 제공되며, 2 개의 절연층(161) 상에 각각 배치된 제1 재배선 패턴들(162a)과 상기 절연층(161)을 관통하는 제1 재배선 비아(163a)를 포함한다. 본 명세서에서 상기 절연층(161)과 상기 제1 재배선층(165A)을 포함한 재배선 구조체를 "연결 구조체(160)"라고도 한다. 상기 제1 재배선층(165A)은 상기 칩 안테나(140A)의 연결 단자(140T)와 상기 제2 반도체 칩(140B)의 접속 패드(140P)에도 각각 연결될 수 있다.
상기 제2 봉합재(150)는 제1 및 제2 관통홀(110HA,110HB)의 내부 공간의 일부 또는 전부를 충전하면서 제2 배선층(135B)을 덮도록 코어 구조체(110)의 제2 면(110B)에 배치될 수 있다. 상기 제2 재배선층(165B)은 상기 제2 봉합재(150)를 관통하여 제2 배선층(135B)과 연결될 수 있다. 상기 제2 재배선층(165B)은 상기 제2 봉합재(150) 표면에 배치된 제2 재배선 패턴(162b)과, 상기 제2 봉합재(150)를 부분적으로 관통하여 상기 제2 재배선 패턴(162b)과 상기 제2 배선층(135B)을 연결하는 제2 재배선 비아(163b)를 포함할 수 있다. 필요에 따라, 상기 제2 재배선층(165B)은 연결 구조체(160)와 유사하게, 절연층을 추가하여 복수 레벨의 재배선 구조로 구현될 수도 있다.
상기 반도체 패키지(100)는, 상기 코어 구조체(110)의 제1 및 제2 면(110A,110B)에 제1 및 제2 재배선층을 덮도록 배치된 제1 및 제2 패시베이션층(170A,170B)을 더 포함할 수 있다.
이와 같이, 기판 제조공정을 이용하여 프레임(111)에 제1 반도체 칩(120)(예, 파워 디비이스 칩)을 임베딩하고, PLP 공정 기술을 이용하여 코어 구조체(110)에 제2 반도체 칩(140A)(예, IC 칩) 등의 칩 부품을 임베딩함으로써 새로운 구조의 반도체 패키지를 제공할 수 있다. 본 실시예에 따른 반도체 패키지의 제조 공정은 도 12 및 도 13에 도시된 공정들을 참조하여 상세히 설명하기로 한다.
이하, 본 실시예에 따른 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(111)는 구체적인 재료에 따라 반도체 패키지(100)의 강성을 보다 개선시킬 수 있으며, 제1 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(111)은 제1 반도체 칩을 위한 하나의 캐비티(111H)를 갖는 것으로 예시되어 있으나, 임베딩될 칩 부품은 수동 부품과 같은 다른 칩 부품을 포함할 수 있으며, 캐비티(111H)도 복수의 개수로 제공될 수 있다. 이와 유사하게, 코어 구조체(110)는 제1 및 제2 관통홀(110HA,110HB)을 갖는 형태로 예시되어 있으나, 임베딩되는 부품도 수동 부품과 같은 다른 부품을 포함할 수 있으며, 하나 또는 다른 복수의 개수의 관통홀을 구비할 수 있다.
프레임(110)의 절연 부재는 특별히 한정되는 않으나, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 함께 유리 섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 포함할 수 있다. 예를 들면, 절연 부재는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
제1 봉합재(130)는 프레임(111)과 제1 반도체 칩(120)의 적어도 일부를 봉합하고, 제2 봉합재(150)는 코어 구조체(110)와 칩 안테나(140A) 및 제2 반도체 칩(140B)의 적어도 일부를 봉합한다. 제1 및 제2 봉합재(130,150)는 동일하거나 서로 다른 절연 물질을 포함할 수 있다. 절연 물질로는 무기 필러 및 절연 수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이며, 필요에 따라서는 PIE(PhotoImagable Encapsulant)을 사용할 수도 있다. 필요에 따라, 열경화성 수지나 열가소성 수지와 같은 절연 수지가 무기 필러 및/또는 유리 섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
연결 구조체(160)의 절연층(161)은 상술된 절연 물질이 사용될 수 있으며, 일부 실시예에서는 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 절연층(161)을 감광성 물질을 사용하는 경우, 절연층(161)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제1 재배선 비아(163a)를 파인 피치로 배열될 수 있다. 절연층(161)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라 서로 상이할 수도 있다. 절연층(161)을 다층으로 형성되더라도, 이들은 공정에 따라 일체화되어 경계가 불분명할 수도 있다.
제1 및 제2 재배선층(165A,165B)은 제1 및 제2 배선층(135A,135B)과 함께, 제1 및 제2 반도체 칩(120,140A) 등의 임베딩된 부품을 재배선하는 역할을 수행할 수 있다. 예를 들어, 제1 및 제2 재배선층(165A,165B)과 제1 및 제2 배선층(135A,135B)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있으며, 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 제1 및 제2 재배선층(165A,165B)과 제1 및 제2 배선층(135A,135B) 중 적어도 하나는 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
제1 및 제2 패시베이션층(170A,170B)은 외부의 물리적/화학적 손상 등으로부터 반도체 패키지(100)를 보호할 수 있다. 제1 및 제2 패시베이션층(170A,170B)은 절연 수지 및 무기 필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제1 및 제2 패시베이션층(170A,170B)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 패시베이션층(170A,170B)은 제1 및 제2 재배선층(165A,165B)의 일부 영역을 노출시키는 개구부를 가질 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제1 패시베이션층(165A)에는 수십 내지 수천 개의 개구부를 형성할 수 있다.
도 12a 내지 도 12e는 도 9의 코어 구조체의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 12a를 참조하면, 배선 구조(115)를 갖는 프레임(111)에 캐비티(111H)를 형성한다.
서로 반대에 위치한 제1 및 제2 면(111A,111B)을 갖는 프레임(111)을 마련한다. 예를 들어, 프레임(111)은 동박 적층판(CCL)을 사용할 수 있다. 도금 공정을 이용하여 프레임(111)에 배선 비아(113)와 함께 제1 및 제2 면(111A,111B)에 각각 배선 패턴(112a,112b)을 형성한다. 이어, 프레임(111)에서 제1 반도체 칩을 임베딩할 영역에 레이저 드릴 또는 샌드 블라스팅과 같은 공정을 이용하여 캐비티(111H)를 형성한다. 본 공정에서 주파수 필터부(PF)의 일부인 제1 필터(PF1)를 형성할 수 있다. 칩 안테나가 배치될 영역에 위치한 배선 구조(115) 부분을 이용하여 인덕터 및/또는 커패시터를 구성함으로써 원하는 제1 필터(PF1)를 구성할 수 있다.
도 12b를 참조하면, 프레임(111)을 제1 캐리어(211)에 배치하고 캐비티(111H)에 제1 반도체 칩(120)을 배치한다.
상기 제1 캐리어(211)는 점착성 테이프일 수 있다. 프레임(111)을 제1 캐리어(211)에 배치하고, 제1 반도체 칩(120)을 실장한다. 제1 반도체 칩(120)은 양면에 각각 제1 및 제2 콘택(120P1,120P2)을 갖는다. 상기 제1 반도체 칩(120)은 PMIC와 같은 파워 디바이스 칩일 수 있다. 예를 들어, 상기 파워 디바이스 칩은 IGBT 칩 및 FET 칩 중 적어도 하나를 포함할 수 있다. 필요에 따라, 추가적인 캐비티를 형성하고, 수동 부품 및 다른 형태의 반도체 칩을 더 포함할 수도 있다.
도 12c를 참조하면, 제1 반도체 칩(120)을 봉합하면서 상기 프레임(111)의 제2 면(111B)에 덮는 제1 봉합재의 제1 영역(130a)을 형성하고, 도 12d를 참조하면, 프레임(111)의 제1 면(111A)으로부터 제1 캐리어(211)를 제거하고, 프레임(111)의 제1 면(111A)에 제1 봉합재의 제2 영역(130b)을 형성한다.
본 실시예에서, 제1 봉합재(130)는 두 단계의 캡슐화 공정을 통해서 형성될 수 있다. 제1 봉합재(130)에 의해 제1 반도체 칩(120)은 임베딩될 수 있다. 상기 제1 봉합재(130)는 상기 프레임(111)의 제1 및 제2 면(111A,111B)에 덮여지고, 상기 프레임(111)과 함께 코어 구조체(110)를 제공할 수 있다.
도 12e를 참조하면, 코어 구조체(110)의 제1 및 제2 면(110A,110B)에 제1 및 제2 배선층(135A,135B)을 형성한다.
레이저 드릴 및 도금 공정을 이용하여 제1 및 제2 배선층(135A,135B)을 형성할 수 있다. 일부 실시예에서, 제1 봉합재(130)로 감광성 절연물질을 이용할 경우에는 레이저 드릴 공정을 대신하여 포토리소그래피 공정을 이용하여 제1 및 제2 배선층(135A,135B)을 더욱 미세된 패턴으로 구현할 수 있다.
구체적으로, 상기 제1 배선층(135A)은 코어 구조체(110)의 제1 면(110A)에 배치된 제1 배선 패턴(132a)과, 상기 제1 배선 패턴(132a)을 상기 제1 반도체 칩(120)의 제1 콘택(120P1)과 배선 패턴(112a)에 연결하는 제1 배선 비아(133a)를 포함할 수 있다. 이와 유사하게, 상기 제2 배선층(135B)은 상기 코어 구조체(110)의 제2 면(111B)에 배치된 제2 배선 패턴(132b)과, 상기 제2 배선 패턴(132b)을 상기 제1 반도체 칩(120)의 제2 콘택(120P2)과 배선 패턴(112b)에 연결하는 제2 배선 비아(133b)를 포함할 수 있다.
도 13a 내지 도 13d는 도 9의 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이며, 본 공정들은 도 12e의 코어 구조체를 이용하여 수행되는 공정으로 이해될 수 있다.
도 13a를 참조하면, 코어 구조체(110)에 제1 및 제2 관통홀(110HA,110HB)을 형성하고, 코어 구조체(110)의 제1 및 제2 관통홀(110HA,110HB)에 칩 부품(140A,140B)을 배치한다.
상기 코어 구조체(110)에 레이저 드릴 또는 샌드 블라스팅과 같은 공정을 이용하여 제1 및 제2 관통홀(110HA,110HB)을 형성하고, 제1 및 제2 관통홀(110HA,110HB)이 형성된 코어 구조체(110)를 제2 캐리어(212)에 배치한다. 코어 구조체(110)의 제1 및 제2 관통홀(110HA,110HB)에 칩 부품으로서 칩 안테나(140A) 및 제2 반도체 칩(140B)을 배치할 수 있다. 본 실시예에서, 제2 반도체 칩(140B)은 제1 반도체 칩(120)과 달리 일면에 접속 패드(140P)를 갖는 반도체 칩일 수 있다. 예를 들어, 제2 반도체 칩(140B)은 CPU 및/또는 FPGA와 같은 다양한 형태의 IC 칩을 포함할 수 있다
도 13b를 참조하면, 칩 부품(140A,140B)을 봉합하면서 상기 코어 구조체(110)의 제2 면(110B)을 덮는 제2 봉합재(150)를 형성하고, 도 13c를 참조하면, 코어 구조체(110)의 제1 면(110A)으로부터 제2 캐리어(212)를 제거하고, 코어 구조체(110)의 제1 면(110A)에 연결 구조체(140)를 형성한다.
제2 봉합재(150)의 형성공정은 제1 봉합재의 제1 영역(130a)을 형성하는 공정과 유사하게 수행될 수 있다. 제2 캐리어(212)를 제거한 후에, 코어 구조체(110)의 제1 면(110A)에 절연층(161) 및 제1 재배선층(165A)의 형성공정을 이용하여 연결 구조체(160)를 형성할 수 있다. 제1 재배선층(165A)은 상기 칩 안테나(140A)의 연결 단자(140T)와 상기 제2 반도체 칩(140B)의 접속 패드(140P)는 물론 제1 배선층(135A)에 연결될 수 있다. 이를 통해서, 제1 반도체 칩(120)은 제1 배선층(135A) 및 제1 재배선층(165A)에 의해 상기 칩 안테나(140A) 및 상기 제2 반도체 칩(140B)과 연결될 수 있다.
절연층(161)은 감광성 절연물질일 수 있으며, 이 경우에 제1 재배선층은 포토리소그래피 공정을 이용하여 더욱 미세화된 패턴으로 구현될 수 있다. 본 공정에서 주파수 필터부(PF)의 다른 일부인 제2 필터(PF2)를 형성할 수 있다. 칩 안테나가 배치될 영역에 위치한 제1 재배선층(165A) 부분을 이용하여 인덕터 및/또는 커패시터를 구성함으로써 원하는 제2 필터(PF2)를 구성할 수 있으며, 제1 필터(PF1)와 결합되어 칩 안테나(140A)를 위한 주파수 필터부(PF)를 제공할 수 있다.
도 13d를 참조하면, 코어 구조체(110)의 제2 면(110B)에 제2 재배선층(165B)을 형성한다.
본 제2 재배선층의 형성공정은 도금공정을 이용하여 형성될 수 있다. 상기 제2 재배선층(165B)은 상기 제2 봉합재(150) 표면에 배치된 제2 재배선 패턴(162b)과, 상기 제2 봉합재(150)를 부분적으로 관통하여 상기 제2 재배선 패턴(162b)과 상기 제2 배선층(135B)을 연결하는 제2 재배선 비아(163b)를 포함할 수 있다. 필요에 따라, 상기 제2 재배선층(165B)은 연결 구조체(160)와 유사하게, 절연층을 추가하여 복수 레벨의 재배선 구조로 구현될 수도 있다.
이와 같이, 통상의 기판 제조공정을 이용하여 프레임(111)에 제1 반도체 칩(120)(예, 파워 디비이스 칩)을 임베딩하고(도 12 참조), PLP 공정 기술을 이용하여 코어 구조체(110)에 제2 반도체 칩(140A)(예, IC 칩) 등의 칩 부품을 임베딩하면서 재배선 구조(165A,165B)를 형성함(도 13 참조)으로써 새로운 구조의 반도체 패키지를 제공할 수 있다. 패키지를 소형화항여 부품 간의 신호 경로를 단축시킴으로써 신호 경로로 인한 전송 손실을 감소시킬 수 있을 뿐만 아니라, 다양한 배선 구조를 이용하여 주파수 필터와 같은 요소를 부가할 수 있다.
예를 들어, 다기능화된 모듈에서 반도체 칩의 연결방식(양면, 일면)에 따라 내부 실장 공간을 적절히 활용함으로써, 패키지의 소형화 및 박형화에 크게 기여할 수 있다. 또한, 이러한 패키지는 IT 기술이 융합되어 다양한 칩 부품이 요구되는 자동차용 전장 부품에 유익하게 활용될 수 있다.
또한, 반도체 패키지의 상부 영역에도 제1 재배선층과 같은 배선 구조가 제공될 수 있으므로, 반도체 패키지의 상면에도 도 14에 도시된 바와 같이, 다양한 부품을 추가적으로 탑재할 수도 있다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 14를 참조하면, 본 실시예에 따른 반도체 패키지(100')는, 상면을 추가적인 칩 부품을 위한 실장영역으로 활용한 점과 외부 연결을 위한 전기 연결 금속(189)을 형성한 점을 제외하고, 도 9 내지 도 11에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 11에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100')의 상면은 추가적인 실장공간으로 활용될 수 있다. 제2 패시베이션층(170B)에 제2 재배선층(165B)의 일부 영역을 노출하는 개구를 형성하고, 추가적인 칩 부품(190,195)을 탑재할 수 있다. 추가적인 칩 부품은 복수의 수동 부품(195)과 제3 반도체 칩(190)을 포함할 수 있다.
복수의 수동부품(195)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 인덕터, 비즈, 그 외 각종 다른 종류의 필터 등일 수 있다. 제3 반도체 칩(190)은 집적회로 칩 또는 메모리 칩와 같은 반도체 칩일 수 있다. 본 실시예에서는, 플립칩 본딩된 형태로 예시되어 있으나, 반도체 패키지(100')의 상면에 배치되므로, 와이어 본딩 방식으로 연결되는 형태일 수 있다.
상기 반도체 패키지(100')는 제1 패시베이션층(170A)의 개구를 통해서 제1 재배선층(165A)에 연결된 언더범프 금속(UBM)층(185)과 상기 언더범프 금속층(185) 상에 전기 연결 금속(189)을 포함할 수 있다.
언더범프 금속층(185)은 전기 연결 금속(189)의 접속 신뢰성을 향상시켜주며, 그 결과 반도체 패키지(100')의 보드 레벨 신뢰성을 개선해준다. 언더범프 금속층(185)은 제1 패시베이션층(170A)의 개구를 통하여 노출된 제1 재배선층(165)의 일부 영역과 연결될 수 있다. 언더범프 금속층(185)은 제1 패시베이션층(170A)의 개구에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기 연결 금속(189)은 반도체 패키지(100')를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 반도체 패키지(100')는 전기 연결 금속(189)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기 연결 금속(189)은 저융점 금속, 예를 들면, 솔더(solder) 등으로 형성될 수 있다. 전기 연결 금속(189)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기 연결 금속(189)는 다중층 또는 단일층으로 형성될 수 있다. 전기 연결 금속(189)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않는다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 복수의 제2 반도체 칩(140B,140C)을 포함하는 점과, 프레임(111')의 배선 구조가 상이한 점을 제외하고, 도 9 내지 도 11에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 11에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
상기 반도체 패키지(100A)는, 앞선 실시예와 달리, 제1 내지 제3 관통홀을 포함하며, 제2 및 제3 관통홀(110HB,110HC)에는 2개의 제2 반도체 칩(140B,140C)을 포함할 수 있다. 예를 들어, 2개의 제2 반도체 칩(140B,140C)은 동종 또는 다른 종류의 반도체 칩일 수 있다. 예를 들어, 하나(140B)는 컨트롤 집적회로 칩이며, 다른 하나는 메모리 반도체 칩일 수 있다. 필요에 따라, 일부 관통홀은 수동 부품을 배치하기 위한 공간으로 활용될 수 있다.
본 실시예에 채용된 프레임(110')은, 각각 상기 제1 및 제2 면(110A,110B)을 제공하는 제1 및 제2 절연층(111a,11b)을 포함한다. 상기 배선 구조는, 상기 제1 절연층(111a)에 매립되며 상기 연결 구조체(160)에 접하는 제1 배선 패턴(112a)과, 상기 제1 절연층(111a)의 상기 제1 배선 패턴(112a)이 매립된 측의 반대 측 상에 배치된 제2 배선 패턴(112b)과, 상기 제2 절연층(111b)의 상기 제2 배선 패턴(112b)이 위치한 측과 반대 측 상에 배치된 제3 배선 패턴(113)과, 상기 제1 절연층(111a)을 관통하며 상기 제1 및 제2 배선 패턴(112a,112b)을 연결하는 제1 배선 비아(113a)와, 상기 제2 절연층(111b)을 관통하며 상기 제2 및 제3 배선 패턴(112b,112c)을 연결하는 제2 배선 비아(113b)를 포함할 수 있다.
본 실시예에서, 제1 배선 패턴(112a)은 제1 절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1 배선 패턴(112a)이 제1 절연층(111a) 내부로 리세스되어 제1 절연층(111a)의 하면과 제1 배선 패턴(112a)의 하면이 단차를 가지는 경우, 제2 봉합재(150) 형성 물질이 블리딩되어 제1 배선 패턴(112a)을 오염시키는 것을 방지할 수도 있다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 앞선 실시예와 유사하게 복수의 제2 반도체 칩(140B,140C)을 포함하는 점과, 프레임(111")의 배선 구조가 상이한 점을 제외하고, 도 9 내지 도 11에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 11에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 프레임(110")은 제1 절연층(111a), 제1 절연층(111a)의 일면 상에 배치된 제1 배선 패턴(112a), 제1 절연층(111a)의 타면 상에 배치된 제2 배선 패턴(112b), 제1 절연층(111a)의 일면 상에 배치되어 제1 배선 패턴(112a)의 적어도 일부를 덮는 제2절연층(111b), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 표면 상에 배치된 제3 배선 패턴(112c), 제1 절연층(111a)의 타면 상에 배치되어 제2 배선 패턴(112b)의 적어도 일부를 덮는 제3 절연층(111c), 제3 절연층(111c)의 제2 배선 패턴(112b)이 매립된 측의 반대측 표면 상에 배치된 제4 배선 패턴(112d), 제1 절연층(111a)을 관통하며 제1 및 제2 배선 패턴(112a,112b)을 전기적으로 연결하는 제1 배선 비아(113a), 제2 절연층(111b)을 관통하며 제1 및 제3 배선 패턴(112a,112c)을 전기적으로 연결하는 제2 배선 비아(113b), 및 제3 절연층(111c)을 관통하며 제2 및 제4 배선 패턴(112b,112d)을 전기적으로 연결하는 제3 배선 비아(113c)를 포함한다. 본 실시예에 채용된 프레임(110)은 보다 많은 수의 배선 패턴(112a,112b,112c,112d)를 가지므로, 연결 구조체(160)의 제1 재배선층(165A)을 더욱 간소화시킬 수 있다.
제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)보다 두께가 두꺼울 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(111b) 및 제3 절연층(111c)은 더 많은 수의 배선 패턴(112c,112d)을 형성하기 위하여 도입될 수 있다. 제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)과 상이한 절연물질을 포함할 수 있다. 예를 들면, 제1 절연층(111a)은 유리섬유와 같은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 절연층(111c) 및 제3 절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 절연층(111a)을 관통하는 제1 배선 비아(113a)는 제2 및 제3 절연층(111b,111c)을 각각 관통하는 제2 및 제3 배선 비아(113b, 113c)보다 직경이 클 수 있다. 또한, 제1 배선 비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3 배선 비아(113b,113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4 배선 패턴(112a,112b,112c,112d)의 두께는 연결 구조체(160)의 제1 재배선층(165A)의 두께보다 클 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 서로 반대에 위치한 제1 및 제2 면을 관통하는 캐비티를 갖는 프레임과, 상기 프레임을 관통하며 상기 제1 및 제2 면을 연결하는 배선 구조와, 상기 캐비티에 배치되며 제1 콘택을 갖는 제1 면과 상기 제1 면과 반대에 위치하며 제2 콘택을 갖는 제2 면을 갖는 제1 반도체 칩과, 상기 제1 반도체 칩을 봉합하며 상기 프레임의 제1 및 제2 면에 배치된 제1 봉합재를 구비하고, 상기 제1 봉합재와 상기 프레임의 일부 영역을 관통하는 관통홀을 갖는 코어 구조체 - 상기 코어 구조체는 상기 프레임의 제1 및 제2 면에 각각 대응되는 제1 및 제2 면을 가짐 - ;
    상기 코어 구조체의 제1 면에 배치되며, 상기 제1 봉합재를 관통하여 상기 제1 반도체 칩의 제1 콘택에 연결된 제1 배선층;
    상기 코어 구조체의 제2 면에 배치되며, 상기 제1 봉합재를 관통하여 상기 제1 반도체 칩의 제2 콘택에 연결된 제2 배선층;
    상기 코어 구조체의 관통홀에 배치되며, 연결 단자를 갖는 칩 부품;
    상기 코어 구조체의 제1 면에 배치되며, 상기 칩 부품의 연결 단자와 상기 제1 배선층에 연결된 재배선층을 갖는 연결 구조체; 및
    상기 칩 부품을 봉합하며, 상기 코어 구조체의 제2 면에 배치된 제2 봉합재;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 칩 부품은 칩 안테나 및 제2 반도체 칩 중 적어도 하나를 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 관통홀은 제1 및 제2 관통홀을 포함하며,
    상기 제1 관통홀에는 상기 칩 안테나가 배치되며, 상기 제2 관통홀에는 상기 제2 반도체 칩이 배치되는 반도체 패키지.
  4. 제2항에 있어서,
    상기 코어 구조체 중 상기 칩 안테나에 인접한 영역에 위치한 도체 패턴으로 구성된 주파수 필터부를 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 도체 패턴은 상기 배선 구조와 상기 제1 및 제2 배선층 중 적어도 하나의 일부로 제공되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 관통홀의 내부 측벽은, 상기 프레임의 표면과, 상기 프레임의 표면의 상하에 각각 배치된 상기 제1 봉합재의 표면으로 제공되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 반도체 칩은 파워 디바이스 칩을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 파워 디바이스 칩은 IGBT(Insulated Gate Bipolar Transistor) 칩 및 FET(Field Effect Transister) 칩 중 적어도 하나를 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 봉합재 상에 배치되며, 상기 제2 봉합재를 관통하여 상기 제2 배선층에 연결된 추가적인 재배선층을 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제2 봉합재 상에 배치되며 상기 추가적인 재배선층의 일 영역을 노출하는 복수의 개구를 갖는 패시베이션층을 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 패시베이션층 상에 배치되며, 상기 추가적인 재배선층의 일 영역에 전기적으로 연결된 적어도 하나의 칩 부품을 포함하는 반도체 패키지.
  12. 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 및 제2 관통홀을 갖는 코어 구조체;
    상기 코어 구조체에 임베딩되며, 대향하는 양면에 각각 배치된 제1 및 제2 콘택을 갖는 제1 반도체 칩;
    상기 코어 구조체의 제1 면에 배치되며, 상기 제1 반도체 칩의 제1 콘택에 연결된 제1 배선층;
    상기 코어 구조체의 제2 면에 배치되며, 상기 제1 반도체 칩의 제2 콘택에 연결된 제2 배선층;
    상기 코어 구조체의 제1 관통홀에 배치되며, 연결 단자를 갖는 칩 안테나;
    상기 코어 구조체의 제2 관통홀에 배치되며, 접속 패드를 갖는 제2 반도체 칩;
    상기 코어 구조체의 제1 면에 배치되며, 상기 연결 단자와 상기 접속 패드와 상기 제1 배선층에 각각 연결된 제1 재배선층;
    상기 칩 안테나와 상기 제2 반도체 칩을 봉합하며, 상기 코어 구조체의 제2 면에 배치된 봉합재; 및
    상기 봉합재 상에 배치되며, 상기 봉합재를 관통하여 상기 제2 배선층에 연결된 제2 재배선층;을 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 코어 구조체는,
    서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 반도체 칩을 임베딩된 캐비티를 갖는 프레임과, 상기 프레임의 제1 및 제2 면을 연결하는 배선 구조와, 상기 제1 반도체 칩을 봉합하며 상기 프레임의 제1 및 제2 면에 배치된 봉합층을 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 코어 구조체 중 상기 칩 안테나에 인접한 영역에 위치한 도체 패턴으로 구성된 주파수 필터부를 더 포함하고,
    상기 도체 패턴은 상기 배선 구조와 상기 제1 및 제2 배선층 중 적어도 하나의 일부로 제공되는 반도체 패키지.
  15. 제12항에 있어서,
    상기 제1 반도체 칩은 파워 디바이스 칩이며, 상기 제2 반도체 칩은 컨트롤 집적회로 칩을 포함하는 반도체 패키지.
  16. 제12항에 있어서,
    상기 봉합재 상에 배치되며 상기 제2 재배선층의 일 영역을 노출하는 복수의 개구를 갖는 패시베이션층을 더 포함하며,
    상기 패시베이션층 상에 배치되며, 상기 제2 재배선층의 일 영역에 전기적으로 연결된 적어도 하나의 칩 부품을 포함하며, 상기 적어도 하나의 칩 부품은 제3 반도체 칩 및 수동 부품 중 적어도 하나를 포함하는 반도체 패키지.
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