TW201717341A - 用於電子元件封裝的板、電子元件封裝和用於電子元件封裝的板的製造方法 - Google Patents

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Abstract

一種用於電子元件封裝的板包括：配線部，電子元件安置於所述配線部上，其中所述配線部包括絕緣層、電性連接至所述電子元件的訊號傳遞配線、及與所述電子元件電性斷開的電性測試配線，且所述電性測試配線包括形成於所述配線部的兩個表面上的導電圖案、及將所述導電圖案電性連接至彼此的導電介層窗。

Description

用於電子元件封裝的板、電子元件封裝和用於電子元件封裝的板的製造方法
本發明是有關於一種用於電子元件封裝的板、一種電子元件封裝、及一種用於電子元件封裝的板的製造方法。
電子元件封裝被定義為用於將電子元件電性連接至印刷電路板（printed circuit board，PCB）（例如電子裝置的主板等）、並保護電子元件不受外部影響的封裝技術。與此同時，與電子元件相關的技術發展近來的一個主要趨勢是減小電子元件的大小。因此，在封裝領域中，隨著對微型化電子元件等的需求的快速增加，已經需要實作具有緊湊的大小且包括多個引腳的電子元件封裝。
為滿足上述技術需求，所建議的一種封裝技術為利用在晶圓上所形成的電子元件的電極焊墊的重佈線路的晶圓級封裝（wafer level package，WLP）。所述晶圓級封裝的實例包括扇入（fan-in）式晶圓級封裝及扇出（fan-out）式晶圓級封裝。具體而言，扇出式晶圓級封裝具有緊湊的大小且有利於實作多個引腳。因此，近來，扇出式晶圓級封裝已得到積極開發。
本發明的態樣可提供一種結構緊湊、且藉由使得在安裝電子元件之前能夠實行配線部的電性測試而製造效率得到顯著提高的電子元件封裝。
本發明的另一態樣可提供一種能夠高效地製造所述電子元件封裝的電子元件封裝製造方法。
根據本發明的態樣，一種用於電子元件封裝的板可包括：配線部，電子元件安置於所述配線部上，其中所述配線部包括絕緣層、電性連接至所述電子元件的訊號傳遞配線、及與所述電子元件電性斷開的電性測試配線，且所述電性測試配線包括形成於所述配線部的兩個表面上的導電圖案（conductive pattern）、及將所述導電圖案電性連接至彼此的導電介層窗（conductive via）。所述配線部的電性測試可利用所述電性測試配線對所述配線部的整個上側來執行。
根據本發明的另一態樣，一種電子元件封裝可包括：配線部；電子元件，安置於所述配線部上；以及囊封體，保護所述電子元件。所述配線部包括絕緣層、電性連接至所述電子元件的訊號傳遞配線、及與所述電子元件電性斷開的電性測試配線，且所述電性測試配線包括形成於所述配線部的兩個表面上的導電圖案、及將所述導電圖案電性連接至彼此的導電介層窗。
根據本發明的另一態樣，一種用於電子元件封裝的板的製造方法可包括：在支撐架上形成配線部，所述配線部包括絕緣層、訊號傳遞配線、及電性測試配線，且所述電性測試配線包括形成於所述配線部的兩個表面上的導電圖案、及將所述導電圖案電性連接至彼此的導電介層窗；藉由將電性訊號施加至形成於所述配線部的上表面上的導電圖案來實行所述配線部的電性測試；以及將所述訊號傳遞配線與所述電性測試配線彼此電性斷開，以使得所述電性測試配線與安裝於所述配線部上且電性連接至所述訊號傳遞配線的電子元件電性斷開。
根據本發明的另一態樣，一種電子元件封裝可包括：配線部，包括多個導電圖案及電性測試配線，所述多個導電圖案藉由穿透過位於所述多個導電配線之間的多個絕緣層的介層窗而電性連接至彼此，所述電性測試配線與所述多個導電圖案電性隔離；以及電子元件，安置於所述配線部上，電性連接至所述配線部的所述多個導電圖案，且與電性測試配線電性隔離。
根據本發明的另一態樣，一種電子元件封裝的方法可包括：在支撐架上形成配線部，所述配線部包括絕緣層、訊號傳遞配線、及電性測試配線，所述電性測試配線藉由連接部而電性連接至所述訊號傳遞配線；藉由將電性訊號施加至形成於所述配線部的上表面上的導電圖案來實行所述配線部的電性測試；在所述配線部的上表面上安裝電子元件，以使得所述電子元件電性連接至所述訊號傳遞配線；將所述支撐架與所述配線部分離；以及移除位於所述訊號傳遞配線與所述電性測試配線之間的所述連接部，以將所述訊號傳遞配線與所述電性測試配線彼此電性斷開，以使得所述電性測試配線與所述電子元件電性隔離。
在下文中，將參照附圖如下般闡述本發明的實施例。
然而，本發明可被示例為諸多不同形式，而不應被示為僅限於本文所述具體實施例。確切而言，提供該些實施例是為了使此揭露內容將透徹及完整，並將向熟習此項技術者充分傳達本發明的範圍。
在本說明書通篇中，應理解，當稱一組件（例如，層、區、或晶圓（基板））位於另一組件「上」、「連接至」或「耦合至」另一組件時，所述組件可直接位於所述另一組件「上」、直接「連接至」或直接「耦合至」所述另一組件，抑或其間可存在其他中間組件。相比之下，當稱一組件「直接位於」另一組件「上」、「直接連接至」或「直接耦合至」另一組件時，則其間可不存在中間組件或層。通篇中相似的編號指代相似的組件。本文所用用語「及/或」包含相關列出項其中一或多個項的任意及所有組合。
將顯而易見的是，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種構件、元件、區、層及/或區段，然而，該些構件、元件、區、層及/或區段不應受該些用語限制。該些用語僅用於區分各個構件、元件、區、層或區段。因此，在不背離示例性實施例的教示內容的條件下，可將以下所論述的第一構件、元件、區、層或區段稱為第二構件、元件、區、層或區段。
在本文中，為易於說明，可使用例如「在…之上（above）」、「上方的（upper）」、「在…下面（below）」及「下方的（lower）」等空間相對性用語來闡述圖中所示的一個組件與另一（其他）組件的關係。應理解，所述空間相對性用語旨在除圖中所繪示定向以外亦囊括所述裝置在使用或操作中的不同定向。舉例而言，若圖中的所述裝置被翻轉，則被闡述為在其他組件「之上」或「上方」的組件此時將被定向為在其他組件或特徵「下面」或「下方」。因此，依圖的具體方向而定，用語「在…之上」可囊括上方及下方兩種定向。所述裝置亦可具有其他定向（旋轉90度或處於其他定向），且本文中所用的空間相對性用語可相應地進行解釋。
本文所用術語僅用於闡述特定實施例，且本發明並不受其限制。除非上下文中清楚地另外指明，否則本文所用的單數形式「一（a、an）」及「所述（the）」旨在亦包含複數形式。更應理解，當在本說明書中使用用語「包括（comprises及/或comprising）」時，是用於指明所陳述特徵、整數、步驟、操作、構件、組件及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、構件、組件及/或其群組的存在或添加。
在下文中，將參照示出本發明的實施例的示意圖來闡述本發明的實施例。在圖式中，舉例而言，由於製造技術及/或容差，因而可預估對所示形狀的修改。因此，本發明的實施例不應被視為僅限於本文中所示區的特定形狀，而是例如包括在製造中引起的形狀變化。以下實施例亦可藉由其中的一者或其組合來構成。
以下所闡述的本發明的內容可具有各種配置且在本文中僅提出一種所需配置，但並非僅限於此。
電子裝置
圖1是示意性地說明電子裝置系統的實例的方塊圖。參照圖1，電子裝置1000中可容置有母板1010。晶片相關元件1020、網路相關元件1030、其他元件1040等可物理地及/或電性連接至母板1010。所述元件可連接至以下所欲闡述的其他元件，以形成各種訊號線1090。
晶片相關元件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼學處理器（cryptographic processor）、微處理器、微控制器等；邏輯晶片，例如類比-數位轉換器（analog-to-digital converter）、應用專用積體電路（application-specific integrated circuit，ASIC）等；以及類似元件。然而，晶片相關元件1020並非僅限於此，而是亦可包括其它類型的晶片相關元件。另外，所述元件1020可彼此組合。
網路相關元件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical and Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定、及繼上述協定之後命名的任何其他無線協定及有線協定。然而，網路相關元件1030並非僅限於此，而是亦可包括多個其他無線標準或協定或者有線標準或協定中的任一者。另外，所述元件1030可與上述晶片相關元件1020一起相互組合。
其他元件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-firing ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他元件1040並非僅限於此，而是亦可包括用於各種其他目的的被動元件等。另外，所述元件1040可與以上所述晶片相關元件1020及/或網路相關元件1030一起相互組合。
依其種類而定，電子裝置1000可包括可物理地連接至及/或電性連接至母板1010或者可不物理地連接至及/或不電性連接至母板1010的其他元件。所述其他元件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存器（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）（圖中未示出）等。然而，所述其他元件並非僅限於此，而是依電子裝置1000的種類而定亦可包括用於各種目的的其他元件。
電子裝置1000可為智慧型電話、個人數位助理、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板電腦（tablet）、膝上型電腦、隨身型易網機（netbook）、電視、視訊遊戲機（video game console）、智慧型手錶等。然而，電子裝置1000並非僅限於此，而是亦可為用於處理資料的任何其他電子裝置。
圖2是示意性地說明用於電子裝置中的電子元件封裝的實例的圖。所述電子元件封裝可出於各種目的而用於如上所述的各種電子裝置1000中。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子元件1120可物理地連接至及/或電性連接至主板1110。另外，可物理地連接至及/或電性連接至主板1110或者可不物理地連接至及/或不電性連接至主板1110的另一元件（例如，照相機1130）可容置於主體1101中。此處，電子元件1120中的某些電子元件1120可為如上所述的晶片相關元件，且電子元件封裝100可為例如晶片相關元件中的應用處理器，但並非僅限於此。
電子元件封裝及其製造方法
圖3是示意性地說明電子元件封裝的實例的剖視圖。根據本示例性實施例的電子元件封裝100可包括安置於所述電子元件封裝的板上的電子元件120、及電性連接至電子元件120並保護電子元件120的囊封體130。在此種情形中，所述電子元件封裝的所述板可包括配線部110作為其主要元件。
配線部110可包括絕緣層111、導電圖案112、及導電介層窗113，且可包括電性連接至電子元件120的訊號傳遞配線、及與電子元件120電性斷開的電性測試配線S。在此種情形中，訊號傳遞配線及電性測試配線S二者可包括配線部110的導電圖案112及導電介層窗113。在配線部110的導電圖案112及導電介層窗113中，包含於電性測試配線S中的配線部110的導電圖案112及導電介層窗113由導電圖案112S及導電介層窗113S表示。
電性測試配線S可包括形成於配線部110的兩個表面上的導電圖案112S、及將導電圖案112S電性連接至彼此的導電介層窗113S，且可被設置以如下所述般實行配線部110的電性測試。儘管在根據實例的電子元件封裝100中已闡述了其中配線部110具有多層結構的情形，然而若需要，則配線部110亦可由單一層形成。另外，依設計特定細節而定，配線部110亦可具有較所述單一層更多的層。
絕緣層111中所可含有的絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸入於所述熱固性樹脂及所述熱塑性樹脂中的玻璃纖維或無機填料等加強材料的樹脂，例如預浸體、味之素增層膜（Ajinomoto build-up film，ABF）、FR-4、雙馬來醯亞胺三嗪（bismaleimide Triazine，BT）等。另外，在其中使用感光成像介電物（photo-imagable dielectric，PID）作為所述絕緣材料的情形中，絕緣層111可被形成為具有進一步減小的厚度，且可更易於實作精細圖案。若需要，則在配線部110中形成相應層的絕緣層111可由相同的材料形成或可由不同的材料形成。絕緣層111的厚度亦並無特別限制。舉例而言，絕緣層111的除導電圖案112以外的厚度可為約5微米（µm）至20微米，且當慮及導電圖案112的厚度時，絕緣層111的厚度可為約15微米至70微米。
導電圖案112及112S亦可充當配線圖案及/或焊墊圖案，且例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金等導電性材料可用作導電圖案112及112S的材料。導電圖案112可依對應層的設計而定實行各種功能。舉例而言，導電圖案112可充當接地（GND）圖案、電力（PWR）圖案、訊號（S）圖案等而作為重佈圖案。此處，訊號（S）圖案可包括除接地（GND）圖案、電力（PWR）圖案等以外的各種訊號，例如資料訊號等。另外，導電圖案112可充當介層窗焊墊、外部連接端子焊墊等而作為焊墊圖案。導電圖案112的厚度亦無特別限制，且可為例如約10微米至50微米。
與此同時，若需要，則可在自絕緣層111暴露至外部的導電圖案112及112S（例如，電子元件120所連接至的導電圖案112及112S）上進一步形成表面處理層。所述表面處理層並無特別限制，只要其為相關技術中的所習知者即可，且可藉由例如電解鍍金、無電鍍金、有機可焊性保護劑（organic solderability preservative，OSP）、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金（substituted gold plating）、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等而形成。
導電介層窗113及113S可將在不同的層上形成的導電圖案112及112S、電極焊墊121等電性連接至彼此，藉此在電子元件封裝100內形成電性路徑。例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金等傳導材料可用作導電介層窗113及113S的材料。導電介層窗113及113S亦可被完全填充以傳導材料。作為另一選擇，可沿導電介層窗113及113S的壁形成傳導材料。另外，導電介層窗113及113S可具有相關技術中習知的所有形狀，例如其中介層窗的直徑朝下表面變小的錐形形狀、其中介層窗的直徑朝下表面變大的倒錐形形狀、圓柱形形狀等。
如上所述，所述電性測試配線S可包括配線部110的導電圖案112S及導電介層窗113S，且可以其中電性測試配線S與電子元件120電性斷開的狀態（即，以其中電性測試配線S不電性連接至電子元件120的狀態）包含於所述板中。另外，屬於電性測試配線S的導電圖案112S可與屬於所述訊號傳遞配線的導電圖案112電性斷開。包含於電性測試配線S中的導電圖案112S可形成於配線部110的兩個表面上，即，形成於圖3中配線部110的上表面及下表面上。此形式的目的可為在其中支撐架耦合至配線部110的下部部分的狀態中對配線部110的整個上部部分實行電性測試。在對以上所欲闡述的製造電子元件封裝的方法的說明中，將對此予以更詳細的闡述。
如圖3中所示，電性測試配線S的欲實行配線部110的電性測試的導電圖案中的某些導電圖案112S可形成於配線部110的下表面上，且可具有其中某些導電圖案112S不屬於屬於訊號傳遞配線的導電圖案112的形式，即，其中所述某些導電圖案112S與屬於所述訊號傳遞配線的導電圖案112斷開的形式。圖4中更詳細地示出此電性斷開結構。圖4是示意性地說明圖3中的電性測試配線的形狀的平面圖。電性測試配線S可包括具有菊鍊（daisy chain）形狀的導電圖案112S，以實行電性測試。由於採用所述菊鍊而非使用封裝來實行電性測試，因此需要在電性測試之後移除所述菊鍊。如圖4中所示，將電性測試配線S與鄰近於電性測試配線S的另一導電圖案112連接至彼此的連接部C可為導電圖案中形成於配線部110的最下表面上的一者，且可對應於將至少兩個導電介層窗113連接至彼此的測試連接圖案。連接部C可在電性測試之後斷開，藉此形成斷開區R。如此一來，可獲得不連接至電子元件120的電性測試配線S。
如在本示例性實施例中，配線部110可單獨地包括電性測試配線S，且因此可在安裝電子元件120之前對配線部110的整個上部部分實行電性測試，且可減少相對昂貴的電子元件120的不必要消耗。亦即，在根據相關技術的其中在安置電子元件120之後實行電性測試的方案中，即使缺陷是產生於所述配線部中而非所述電子元件中，仍會存在可能無法使用所述電子元件的問題。本發明人期望解決此問題。此外，即使在其中在安置所述電子元件之前實行所述電性測試的情形中，仍會因在製造配線部110的製程中所需的支撐架而難以將電性訊號施加至配線部110的上部部分及下部部分。因此，本發明人已使得即使在其中支撐架是利用上述電性測試配線S來安置的狀態中，仍能夠對配線部110的整個上部部分實行電性測試。
電子元件120可為各種主動元件（例如，二極體、真空管、電晶體等）或被動元件（例如，電感器、電容器、電阻器等）。作為另一選擇，電子元件120可為積體電路（integrated circuit，IC）晶片，積體電路晶片表示其中將數百至數百萬個或更多個組件整合於一起的晶片。若需要，則電子元件120可為其中將積體電路以覆晶（flip-chip）形式封裝的電子元件。所述積體電路晶片可為應用處理器晶片，例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、數位訊號處理器、密碼學處理器、微處理器、微控制器等，但並非僅限於此。在此種情形中，儘管在圖3中示出一個電子元件120，然而亦可使用二或更多個電子元件。
電子元件120可包括電性連接至配線部110的電極焊墊121。電極焊墊121的目的可為將電子元件120電性連接至外部，且電極焊墊121的材料並無特別限制，只要其為傳導材料即可。所述傳導材料可為銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金，但並非僅限於此。電極焊墊121可藉由配線部110而重配置，且配線部110可出於以下所欲闡述的示例性實施例中的重配置的目的而被劃分成第一配線部及第二配線部。電極焊墊121可具有嵌入形式或突出形式。另外，位於配線部110的連接至電子元件120的最上部分處的導電圖案112可具有如圖3中所示其中導電圖案112形成於絕緣層111的上表面上的形式，或具有其中導電圖案112嵌入於絕緣層111中的形式（即，其中導電圖案112不自絕緣層111突出的形式）。
在其中電子元件120為積體電路晶片的情形中，電子元件120可具有主體（未由參考編號表示）、保護層（未由參考編號表示）、及電極焊墊121。所述主體可在例如主動晶圓的基礎上形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為主體的基材（basic material）。所述保護層可用於保護主體不受外部因素影響，且可由例如氧化物層、氮化物層等形成，或者可由氧化物層與氮化物層構成的雙層形成。例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金等傳導材料可用作電極焊墊121的材料。其上形成有電極焊墊121的層可變為主動層。
電子元件120在其橫截面中的厚度並無特別限制，且依電子元件120的種類而定可有所變化。舉例而言，在其中所述電子元件為積體電路晶片的情形中，所述電子元件的厚度可為約100微米至480微米，但並非僅限於此。
與此同時，如圖3中所示，配線部110上可安置有至少一個導電柱（conductive post）131。在本示例性實施例中，已使用其中設置有多個導電柱131的結構。導電柱131可用於將被施加至電子元件封裝100的上部部分的電性訊號傳遞至配線部110，且在本示例性實施例中所述導電柱131並非必需的。如圖3中所示，所述多個導電柱131可安置於配線部110的外側處以包圍電子元件120。導電柱131可在當電子元件120上方安置有另一電子元件或藉由所述上部部分而施加外部電性訊號時充當電性連接路徑，且可含有具有高導電性的材料，例如銅、銀等。在此種情形中，如圖3中所示，導電介層窗132或導電圖案133可形成於導電柱131上方，以將電子元件120連接至安置於電子元件120上方的另一電子元件等。
囊封體130可保護電子元件120及導電柱131。舉例而言，囊封體130可囊封電子元件120及導電柱131。其中囊封體130囊封電子元件120及導電柱131的形式並無特別限制，且可為其中囊封體130包圍電子元件120的至少部分及導電柱131的至少部分的形式。此處，囊封體130包圍目標元件的含義是：囊封體130因夾置於囊封體130與所述目標元件之間的分離元件而不直接接觸所述目標元件；以及囊封體130直接覆蓋所述目標元件。
囊封體130的材料並無特別限制，只要所述囊封體可用於保護電子元件120及導電柱131即可。舉例而言，可使用以下作為囊封體130的材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸入於所述熱固性樹脂及所述熱塑性樹脂中的玻璃纖維或無機填料等加強材料的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪、感光成像介電樹脂等。另外，如下所述，可藉由在配線部110上堆疊處於非硬化狀態中的樹脂膜並接著硬化所述樹脂膜的方法來獲得囊封體130。除上述方法以外，可藉由例如使用環氧樹脂模製化合物（epoxy molding compound，EMC）的方法等習知模製方法來獲得囊封體130。
與此同時，若需要，則囊封體130可含有傳導顆粒以阻擋電磁波。舉例而言，所述傳導顆粒可為可阻擋電磁波的任意材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、焊料等，但並非特別限定於此。
所述電子元件封裝可更包括：外層114，安置於配線部110之下且能夠保護配線部110不受外部物理或化學影響等。在此種情形中，外層114可具有開口部，所述開口部暴露出配線部110的導電圖案112的至少部分。外層114的材料並無特別限制。舉例而言，可使用阻焊劑（solder resist）作為外層140的材料。另外，可使用與配線部110的絕緣層111相同的材料作為外層140的材料，且外層114一般而言由單一層形成，但若需要，則亦可由多個層形成。
電子元件封裝100可包括安置於電子元件封裝100的最下部分處的連接端子115。使用連接端子115的目的可為將電子元件封裝100物理地連接至及/或電性連接至外部。舉例而言，電子元件封裝100可藉由連接端子115而安裝於所述電子裝置的主板上。連接端子115可經由在外層114中形成的開口部而連接至導電圖案112。因而，連接端子115亦可電性連接至電子元件120。連接端子115可由例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、焊料等傳導材料形成，但並非特別限定於此。連接端子115可為焊盤（land）、球、引腳等。連接端子115可由多個層或單一層形成。在其中連接端子115由多個層形成的情形中，連接端子115可含有銅柱及焊料，且在其中連接端子115由單一層形成的情形中，連接端子115可含有錫-銀焊料或銅。然而，此僅為實例，且連接端子115並非僅限於此。
與此同時，某些外部的連接端子115可安置於扇出區中。所述扇出區被定義為除其中安置有所述電子元件的區以外的區。亦即，根據實例的電子元件封裝100可為扇出式封裝。所述扇出式封裝可具有較扇入式封裝高的可靠性、可實作多個I/O端子、且可易於實行3D互連。另外，由於扇出式封裝相較於球柵陣列（ball grid array，BGA）封裝、焊盤柵陣列（land grid array，LGA）封裝等而言無需使用單獨的基板便可安裝於所述電子裝置上，因此所述扇出式封裝可被製造成具有減小的厚度，且可具有優異的價格競爭力。
連接端子115的數目、間距、安置形式等並無特別限制，且可由熟習此項技術者依設計特定細節而充分地進行修改。舉例而言，依電子元件120的電極焊墊121的數目而定，連接端子115的數目可為數十至數千個。然而，連接端子115的數目並非僅限於此，而是亦可為數十至數千個或更多個、或者為數十至數千個或更少個。
在下文中，將闡述根據本發明中示例性實施例的一種電子元件封裝的板及一種製造電子元件封裝的方法。藉由閱讀對製造電子元件封裝的方法的說明，可更清楚地理解根據上述示例性實施例或經修改實例的電子元件封裝的結構。
圖5至圖12是示意性地說明根據本發明中示例性實施例的用於電子元件封裝的板及製造使用所述板的電子元件封裝的方法的圖。
首先，如圖5中所示，可在支撐架160上形成配線部110。使用支撐架160的目的可為應對具有相對減小的厚度的配線部110，且支撐架160的材料並無特別限制，只要其可支撐配線部110即可。支撐架160可具有多層結構，且可包括離型層（release layer）、金屬層等，以易於在後續製程中自配線部110移除。在本示例性實施例中，可在其中支撐架160耦合至配線部110的狀態中實行配線部110的電性測試。為此，支撐架160的最上部分可由具有電性絕緣性質的材料形成。
可依所期望形狀來形成配線部110的絕緣層111、導電圖案112及導電介層窗113，且可以所需次數重複進行形成絕緣層111、導電圖案112及導電介層窗113的製程。詳言之，可藉由例如以下等習知方法來形成絕緣層111：對絕緣層111的前驅物（precursor）進行積層並接著硬化所述前驅物的方法；施加用於形成絕緣層111的材料並接著硬化所述材料的方法。可使用以下方法等作為積層所述前驅物的方法：實行在高溫下對前驅物壓製達預定時間的熱壓製製程、對所述前驅物進行減壓、並且接著將所述前驅物冷卻至室溫、在冷壓製製程中冷卻所述前驅物、並且接著分離作業工具。可使用例如利用刮板施加油墨的網版印刷方法、以霧形式施加油墨的噴霧印刷方法等作為施加所述材料的方法。所述硬化製程：其為後製程（post-process），可為將材料乾燥至不完全硬化以便使用光刻方法等的製程。
亦可藉由習知的方法來形成導電圖案112及導電介層窗113。首先，可使用上述機械鑽孔及/或雷射鑽孔形成介層窗孔（圖中未示出）。作為另一選擇，在其中絕緣層111含有感光成像介電物等的情形中，亦可藉由光刻方法來形成所述介層窗孔。亦可使用乾膜圖案藉由電解鍍銅、無電鍍銅等來形成導電圖案112及導電介層窗113。
如上所述，在本示例性實施例中，導電圖案112S及導電介層窗113S可形成電性測試配線S。然而，與最終結構不同，電性測試配線S可處於其中電性測試配線S連接至其他導電圖案112及導電介層窗113以實行配線部110的電性測試的狀態中。如圖5中所示，可在配線部110之下形成連接至電性測試配線S的所述連接部C。在其中在配線部110之下形成連接部C的情形中，在後續製程中可易於執行將電性測試配線S與電子元件120電性斷開的短路製程。
接下來，如圖6中所示，可從電性連接方面確認在配線部110中是否存在缺陷。為此，可將測試夾具161連接至配線部110上的導電圖案112。在此種情形中，測試夾具161可包括多個尖端162。可在與配線部110上的導電圖案112中的至少某些導電圖案112對應的位置處安置所述多個尖端162。
如上所述，為實行所述電性測試而設置的電性測試配線S可處於其中電性測試配線S電性連接至導電圖案112及導電介層窗113以連接至電子元件的狀態中，且可在配線部110上形成電性測試配線S的導電圖案112S。由於存在此結構，因此即使在其中電性訊號未施加至配線部110的上部部分及下部部分的情形中（即，即使在其中支撐架160耦合至配線部110的狀態中），可僅藉由安置於配線部110的上表面上的導電圖案112來實行電性測試，且可在安裝所述電子元件之前執行本測試製程。可棄用或出於另一目的而重複使用在本測試製程中被確定為不符合要求的配線部110，且不對被確定為不符合要求的配線部110實行後續製程，且因此可減少製程成本。
接下來，如圖7中所示，可在配線部110上形成具有柱形狀的導電柱131。可將導電柱131電性連接至配線部110的導電圖案112及導電介層窗113。如上所述，導電柱131可由例如銅、銀等材料形成，且可藉由恰當的鍍覆方法形成。除所述鍍覆方法以外，可使用另一方法作為形成導電柱131的方法。舉例而言，可考慮一種將具有柱形狀的結構結合至配線部110的方法。
與此同時，在形成導電柱131之後，亦可執行上述電性測試製程。亦即，在配線部110上安裝電子元件120之前，可對配線部110及導電柱131實行電性測試，以同時檢查在配線部110及導電柱131中是否產生缺陷。
接下來，如圖8中所示，可在配線部110上安置電子元件120，且可將電子元件120電性連接至配線部110。在此種情形中，電子元件120所安置的位置並無特別限制。然而，較佳地，可在配線部110上將電子元件120安置成處於不與電性測試配線S連接的狀態中。另外，在其中電性測試配線S直接位於電子元件120之下的情形中，電性測試配線S可能非所預期地連接至電子元件120。因此，較佳地，可將電子元件120所安裝於的位置加以調整，以使得電性測試配線S位於電子元件120的鄰近之處。與此同時，如上所述，可將電子元件120安置成被所述多個導電柱131包圍。為了提供穩定的安裝結構，可在電子元件120的電極焊墊121與配線部110的導電圖案112之間使用傳導黏合材料。
接下來，如圖9中所示，可形成用於囊封電子元件120及導電柱131的囊封體。可使用在配線部110上堆疊處於非硬化狀態的樹脂膜並接著硬化所述樹脂膜的方法作為形成囊封體130的方法的實例。在此種情形中，可在樹脂膜的表面（即，圖8中樹脂膜的上表面）上形成金屬薄膜。所述金屬薄膜可隨後用於形成配線圖案。可使用塗有樹脂的銅（resin coated copper，RCC）作為樹脂膜的具體實例。在形成囊封體130之後，可將導電介層窗132及導電圖案133形成為連接至導電柱131。以下將闡述形成導電介層窗132及導電圖案133的製程的詳細內容。
接下來，如圖10中所示，可將支撐架160與配線部110分離。在此種情形中，可恰當地利用相關技術中所使用的蝕刻製程、除汙製程等。另外，如上所述，可將測試連接圖案（即，連接部C）斷開，以將電性測試配線S電性隔離。將參照圖11來詳細闡述此斷開製程。
如圖11中所示，在藉由上述蝕刻製程、除汙製程等而暴露出導電圖案112之後，可形成例如乾膜光阻劑（dry film photo-resist，DFR）膜等遮罩層170。遮罩層170可具有其中將欲斷開的區開放的形式。可藉由此開放的區來蝕刻導電圖案112，以斷開所述連接部，藉此形成可將電性測試配線S電性隔離的斷開區。因此，可獲得原始預期的配線形式。
接著，可形成覆蓋導電圖案112的外層114。外層114可覆蓋包含於電性測試配線S中的導電圖案112S以使其不暴露至外部，且可具有開口部，所述開口部暴露出導電圖案112的連接至電子元件120的至少部分。
可藉由以下方法來形成外層114：對外層114的前驅物進行積層並接著硬化所述前驅物的方法；施加用於形成外層114的原材料並接著硬化所述原材料的方法。接著，可在外層114中形成開口部，且可形成參照圖3所闡述的連接端子115以填充於所述開口部中。形成連接端子115的方法並無特別限制。亦即，可依連接端子115的結構或形式而定藉由相關技術中眾所習知的方法來形成連接端子115。可藉由回焊（reflow）來固定連接端子115，可將連接端子115的部分嵌入於外層114中以增強固定力，且可將連接端子115的其餘部分暴露至外部，藉此可提高可靠性。
與此同時，作為經修改實例，如圖12中所示，可在囊封體130上安置附加電子元件140，且可形成覆蓋附加電子元件140的附加囊封體150，藉此可獲得堆疊式封裝（package-on-package，POP）結構。在下文中，為了將電子元件120與附加電子元件140彼此區分並將囊封體130與附加囊封體150彼此區分，若有必要，則電子元件120將稱作第一電子元件，附加電子元件140將稱作第二電子元件，囊封體130將稱作第一囊封體，且附加囊封體150將稱作第二囊封體。
第二電子元件140可為類似於第一電子元件120的各種主動元件或被動元件，且可為例如記憶體組件等。如上所述，第二電子元件140可電性連接至導電柱131。儘管圖12中已示出所述第二電子元件與導電柱131之間藉由導線151而進行的連接，然而所述第二電子元件與導電柱131之間藉由導線151而進行的所述連接僅為實例。亦即，可藉由另一連接方法（例如，覆晶結合方法等）來將第二電子元件與導電柱131連接至彼此。另外，儘管圖3中已示出一個電子元件120，然而亦可使用二或更多個電子元件。
與第一囊封體130類似，第二囊封體150可囊封第二電子元件140，以保護第二電子元件140。在此種情形中，如自圖12中所示形式所見，第一囊封體130與第二囊封體150可彼此接觸。詳言之，第一囊封體130的上表面與第二囊封體150的下表面可在至少局部區中彼此接觸，且藉由此結構，即使在其中使用多個電子元件的情形中，仍可獲得緊湊的封裝結構。第二囊封體150的材料並無特別限制，只要第二囊封體150可實行此功能即可。舉例而言，可利用絕緣樹脂藉由環氧樹脂模製化合物模製來形成第二囊封體150。另外，第二囊封體150亦可由與第一囊封體130相同的材料形成。此外，可藉由與形成第一囊封體130的方法相同的方法（例如，堆疊處於非硬化狀態中的樹脂膜的方法）來獲得第二囊封體150。
與此同時，可如圖12中所示在其中支撐架160耦合至配線部110的狀態中、或可在其中支撐架160與配線部110分離的狀態中執行安裝附加電子元件140的當前製程。另外，在安裝第二電子元件140之前，可藉由囊封體130上的導電圖案133來再次實行電性測試，且在其中支撐架160與配線部110分離的狀態中，可利用囊封體130上的導電圖案133及配線部110之下的導電圖案112二者來實行所述電性測試。在後續製程中，可使用上述製程，藉此恰當地完成堆疊式封裝結構。
在下文中，將闡述本發明中所提出的製造電子元件封裝的方法的另一實例。圖13至圖18是示意性地說明根據本發明中另一示例性實施例的製造電子元件封裝的方法的圖。根據本示例性實施例的製造電子元件封裝的方法與根據上述示例性實施例的製造電子元件封裝的方法的主要不同在於：使用具有不同特性的兩個配線部。然而，在上述示例性實施例中，亦可採用以下將結合製造電子元件封裝的方法來闡述的內容中並不與上述示例性實施例的技術精神相悖的技術精神。
首先，如圖13中所示，可在支撐架260上形成第一配線部210a。第一配線部210a可包括絕緣層211a、導電圖案212a（參見圖14）、及導電介層窗213a（參見圖14）。在此種情形中，第一配線部210a可包括用於實行電性測試的電性測試配線S。由於可藉由在上述示例性實施例中所闡述的方法來獲得第一配線部210a，因此將不再予以贅述。
接下來，如圖14中所示，可在第一配線部210a上形成第二配線部210b。與第一配線部210a類似，第二配線部210b可包括絕緣層211b、導電圖案212b、及導電介層窗213b，且可將用於實行電性測試的電性測試配線S形成為處於連接至第一配線部210a的狀態中。可利用相較於第一配線部210a而言更靠近電子元件安置的第二配線部210b作為重佈層。為此，包含於第二配線部210b中的導電圖案212b之間的最小間距可小於包含於第一配線部210a中的導電圖案212a之間的最小間距。為此，分別包含於第一配線部210a及第二配線部210b中的絕緣層211a及211b的材料可彼此不同。在其中第二配線部210b中需要形成精細圖案的情形中，絕緣層211b可由光可固化材料形成，以便可使用光刻製程。包含於第一配線部210a中的絕緣層211a可由與第二配線部210b的絕緣層211b的材料相同的材料形成。然而，慮及所述電子元件封裝的其他特性，包含於第一配線部210a中的絕緣層211a可由與第二配線部210b的絕緣層211b的材料不同的材料形成。舉例而言，慮及翹曲剛性（warpage rigidity）特性等，包含於第一配線部210a中的絕緣層211a可由包含預浸體或味之素增層膜的材料形成。
與此同時，與上述示例性實施例不同，在本示例性實施例中，已使用具有突出形式的電極焊墊214b。可將絕緣層211b蝕刻成具有恰當的厚度，以獲得具有突出形式的電極焊墊214b。在形成精細圖案時使用具有嵌入形式的電極焊墊可為恰當的，且在其中使用具有突出形式的電極焊墊的情形中，所述電極焊墊與所述電子元件之間的緊密黏合可得到改善。因此，若需要，則可使用具有恰當形式的電極焊墊。
接下來，儘管圖中未單獨示出，然而同樣在本示例性實施例中，如以上參照圖6所述，可對第二配線部210b的整個上部部分實行電性測試。當在本測試製程中確定在第一配線部210a及第二配線部210b中的至少一者中存在缺陷時，可不實行後續製程，且因此可提高製程效率。
如圖15中所示，可形成導電柱231。將更詳細地闡述形成導電柱231的製程。首先，可在配線部210a及210b上形成例如乾膜光阻劑膜等遮罩層280，且可移除其中欲形成導電柱的區。接著，可藉由例如鍍覆製程、濺鍍製程、施漿製程（paste applying process）等製程來填充被移除的區，以形成導電柱231。接著，可移除遮罩層280。因此，可提供其中安裝有電子元件的區。另外，與上述示例性實施例類似，若需要，則可在形成導電柱231之後藉由導電柱231來實行配線部210a及210b等的電性測試。
接著，如圖16中所示，可在配線部210a及210b上安裝包含電極焊墊221的電子元件220，並可藉由在電極焊墊221與電極焊墊214b之間施加導電黏合劑222而將電子元件220結合至配線部。
接下來，如圖17中所示，可形成囊封體230。在此種情形中，如上所述，可使用處於非硬化狀態中的塗有樹脂的銅（RCC）。在形成囊封體230之後，可形成用於電性連接至隨後所安裝的附加電子元件等的傳導結構。為此，可使用以下方法：局部地移除囊封體230以形成暴露出導電柱231的孔H，並接著形成將導電圖案233與導電柱231連接至彼此的導電介層窗232。
接下來，如圖18中所示，可在囊封體230上安置附加或第二電子元件240，且可形成覆蓋附加或第二電子元件240的附加或第二囊封體250。然而，可省略本製程。亦即，可在其中不形成附加電子元件240及附加囊封體250的狀態中實行後續製程。接著，與上述示例性實施例類似，可移除支撐架260，且可移除作為連接至其他導電圖案212a的測試圖案的連接部，以將電性測試配線S電性隔離。接著，與上述示例性實施例類似，可形成外層及連接端子，藉此可獲得封裝結構。
如上所述，根據本發明中的示例性實施例，所述電子元件封裝可具有緊湊的大小，且即使在其中使用多個電子元件的情形中仍可具有高利用率。另外，可在安裝電子元件之前實行電性測試，藉此可顯著提高製造效率。此外，可藉由根據本發明中示例性實施例的製造電子元件封裝的方法來高效地製造上述電子元件封裝。
儘管以上已示出並闡述了示例性實施例，然而對於熟習此項技術者將顯而易見，在不背離由隨附申請專利範圍界定的本發明的範圍的條件下，可作出潤飾及變型。
100‧‧‧電子元件封裝
110‧‧‧配線部
111‧‧‧絕緣層
112、112S‧‧‧導電圖案
113、113S‧‧‧導電介層窗
114‧‧‧外層
115‧‧‧連接端子
120‧‧‧電子元件/第一電子元件
121‧‧‧電極焊墊
130‧‧‧囊封體/第一囊封體
131‧‧‧導電柱
132‧‧‧導電介層窗
133‧‧‧導電圖案
140‧‧‧附加電子元件/第二電子元件
150‧‧‧附加囊封體/第二囊封體
151‧‧‧導線
160‧‧‧支撐架
161‧‧‧測試夾具
162‧‧‧尖端
170‧‧‧遮罩層
210a‧‧‧第一配線部/配線部
210b‧‧‧第二配線部/配線部
211a、211b‧‧‧絕緣層
212a、212b‧‧‧導電圖案
213a、213b‧‧‧導電介層窗
214b‧‧‧電極焊墊
220‧‧‧電子元件
221‧‧‧電極焊墊
222‧‧‧導電黏合劑
230‧‧‧囊封體
231‧‧‧導電柱
232‧‧‧導電介層窗
233‧‧‧導電圖案
240‧‧‧第二電子元件/附加電子元件
250‧‧‧第二囊封體/附加囊封體
260‧‧‧支撐架
280‧‧‧遮罩層
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關元件
1030‧‧‧網路相關元件
1040‧‧‧其他元件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧主體
1110‧‧‧主板
1120‧‧‧電子元件
1130‧‧‧照相機
C‧‧‧連接部
H‧‧‧孔
R‧‧‧斷開區
S‧‧‧電性測試配線
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明的以上及其他態樣、特徵、及優點，在附圖中： 圖1是示意性地說明電子裝置系統的實例的方塊圖。 圖2是示意性地說明用於電子裝置中的電子元件封裝的實例的圖。 圖3是示意性地說明電子元件封裝的實例的剖視圖。 圖4是示意性地說明圖3中的電性測試配線的形狀的平面圖。 圖5至圖12是示意性地說明根據本發明中示例性實施例的用於電子元件封裝的板及製造使用所述板的電子元件封裝的方法的圖。 圖13至圖18是示意性地說明根據本發明中另一示例性實施例的製造電子元件封裝的方法的圖。
100‧‧‧電子元件封裝
110‧‧‧配線部
111‧‧‧絕緣層
112、112S‧‧‧導電圖案
113、113S‧‧‧導電介層窗
114‧‧‧外層
115‧‧‧連接端子
120‧‧‧電子元件/第一電子元件
121‧‧‧電極焊墊
130‧‧‧囊封體/第一囊封體
131‧‧‧導電柱
132‧‧‧導電介層窗
133‧‧‧導電圖案
S‧‧‧電性測試配線

Claims (50)

  1. 一種用於電子元件封裝的板，包括： 配線部，電子元件安置於所述配線部上， 其中所述配線部包括絕緣層、電性連接至所述電子元件的訊號傳遞配線、及與所述電子元件電性斷開的電性測試配線，且 所述電性測試配線包括形成於所述配線部的兩個表面上的導電圖案、及將所述導電圖案電性連接至彼此的導電介層窗。
  2. 如申請專利範圍第1項所述的用於電子元件封裝的板，其中所述配線部具有多個堆疊的絕緣層。
  3. 如申請專利範圍第1項所述的用於電子元件封裝的板，其中屬於所述電性測試配線的所述導電圖案與屬於所述訊號傳遞配線的導電圖案電性斷開。
  4. 如申請專利範圍第3項所述的用於電子元件封裝的板，其中分別屬於所述訊號傳遞配線及所述電性測試配線的所述導電圖案中形成於所述配線部的下表面上的導電圖案彼此電性斷開。
  5. 如申請專利範圍第1項所述的用於電子元件封裝的板，其中所述配線部包括第一配線部及位於所述第一配線部與所述電子元件之間的第二配線部，且包含於所述第二配線部中的導電圖案之間的最小間距小於包含於所述第一配線部中的導電圖案之間的最小間距。
  6. 如申請專利範圍第5項所述的用於電子元件封裝的板，其中分別包含於所述第一配線部及所述第二配線部中的絕緣層的材料彼此不同。
  7. 如申請專利範圍第6項所述的用於電子元件封裝的板，其中所述包含於所述第二配線部中的絕緣層是由光可固化材料形成，且所述包含於所述第一配線部中的絕緣層是由包含預浸體或味之素增層膜（ABF）的材料形成。
  8. 如申請專利範圍第1項所述的用於電子元件封裝的板，更包括：至少一個導電柱，安置於所述配線部上且電性連接至所述配線部的所述訊號傳遞配線。
  9. 如申請專利範圍第8項所述的用於電子元件封裝的板，其中所述至少一個導電柱夾置於形成於所述至少一個導電柱之上的介層窗與所述訊號傳遞配線的介層窗之間，且 形成於所述至少一個導電柱之上的所述介層窗的大小及所述訊號傳遞配線的所述介層窗的大小均在所述板的厚度方向上減小。
  10. 如申請專利範圍第1項所述的用於電子元件封裝的板，更包括：多個導電柱，安置於所述配線部的外側處以包圍所述電子元件，且電性連接至所述配線部的所述訊號傳遞配線。
  11. 如申請專利範圍第1項所述的用於電子元件封裝的板，其中所述電性測試配線不安置於所述電子元件的任意電極焊墊之間。
  12. 如申請專利範圍第1項所述的用於電子元件封裝的板，更包括：外層，完全覆蓋所述電性測試配線，且具有暴露出一部分所述訊號傳遞配線的開口，所述訊號傳遞配線電性連接至所述電子元件。
  13. 如申請專利範圍第1項所述的用於電子元件封裝的板，更包括：導電性黏合劑，將所述訊號傳遞配線的電極焊墊與所述電子元件的電極焊墊電性連接至彼此。
  14. 一種電子元件封裝，包括： 配線部； 電子元件，安置於所述配線部上；以及 囊封體，保護所述電子元件， 其中所述配線部包括絕緣層、電性連接至所述電子元件的訊號傳遞配線、及與所述電子元件電性斷開的電性測試配線，且 所述電性測試配線包括形成於所述配線部的兩個表面上的導電圖案，及將所述導電圖案電性連接至彼此的導電介層窗。
  15. 如申請專利範圍第14項所述的電子元件封裝，其中所述配線部具有多個堆疊的絕緣層。
  16. 如申請專利範圍第14項所述的電子元件封裝，其中屬於所述電性測試配線的導電圖案與屬於所述訊號傳遞配線的導電圖案電性斷開。
  17. 如申請專利範圍第16項所述的電子元件封裝，其中分別屬於所述訊號傳遞配線及所述電性測試配線的所述導電圖案中形成於所述配線部的下表面上的導電圖案彼此電性斷開。
  18. 如申請專利範圍第14項所述的電子元件封裝，其中所述配線部包括第一配線部及位於所述第一配線部與所述電子元件之間的第二配線部，且包含於所述第二配線部中的導電圖案之間的最小間距小於包含於所述第一配線部中的導電圖案之間的最小間距。
  19. 如申請專利範圍第18項所述的電子元件封裝，其中分別包含於所述第一配線部及所述第二配線部中的絕緣層的材料彼此不同。
  20. 如申請專利範圍第19項所述的電子元件封裝，其中所述包含於所述第二配線部中的絕緣層是由光可固化材料形成，且所述包含於所述第一配線部中的絕緣層是由包含預浸體或味之素增層膜的材料形成。
  21. 如申請專利範圍第14項所述的電子元件封裝，更包括：至少一個導電柱，安置於所述配線部上，且電性連接至所述配線部的所述訊號傳遞配線。
  22. 如申請專利範圍第21項所述的電子元件封裝，其中所述至少一個導電柱夾置於形成於所述至少一個導電柱之上的介層窗與所述訊號傳遞配線的介層窗之間，且 形成於所述至少一個導電柱之上的所述介層窗的大小及所述訊號傳遞配線的所述介層窗的大小均在所述電子元件封裝的厚度方向上減小。
  23. 如申請專利範圍第21項所述的電子元件封裝，更包括： 附加電子元件，安置於所述囊封體上，且電性連接至所述至少一個導電柱；以及 附加囊封體，囊封所述附加電子元件。
  24. 如申請專利範圍第23項所述的電子元件封裝，其中所述囊封體的上表面及所述附加囊封體的下表面彼此接觸。
  25. 如申請專利範圍第14項所述的電子元件封裝，更包括：多個導電柱，安置於所述配線部的外側處以包圍所述電子元件，且電性連接至所述配線部的所述訊號傳遞配線。
  26. 如申請專利範圍第14項所述的電子元件封裝，其中位於所述配線部的最上部分處的導電圖案嵌入於所述絕緣層中。
  27. 如申請專利範圍第14項所述的電子元件封裝，其中所述電性測試配線不安置於所述電子元件的任意電極焊墊之間。
  28. 如申請專利範圍第14項所述的電子元件封裝，更包括：外層，其完全覆蓋所述電性測試配線，且具有暴露出所述訊號傳遞配線的一部分的開口，所述訊號傳遞配線電性連接至所述電子元件。
  29. 如申請專利範圍第14項所述的電子元件封裝，更包括：導電性黏合劑，將所述訊號傳遞配線的電極焊墊與所述電子元件的電極焊墊電性連接至彼此。
  30. 一種電子元件封裝板的製造方法，包括： 在支撐架上形成配線部，所述配線部包括絕緣層、訊號傳遞配線以及電性測試配線，且所述電性測試配線包括形成於所述配線部的兩個表面上的導電圖案、及將所述導電圖案電性連接至彼此的導電介層窗； 藉由將電性訊號施加至形成於所述配線部的上表面上的導電圖案來實行所述配線部的電性測試；以及 將所述訊號傳遞配線與所述電性測試配線彼此電性斷開，以使得所述電性測試配線與安裝於所述配線部上且電性連接至所述訊號傳遞配線的電子元件電性斷開。
  31. 如申請專利範圍第30項所述的電子元件封裝板的製造方法，其中實行所述電性測試是在其中所述支撐架耦合至所述配線部的下表面的狀態中執行。
  32. 如申請專利範圍第30項所述的電子元件封裝板的製造方法，其中實行所述電性測試是藉由將所述電性訊號僅施加至安置於所述配線部的所述上表面上的所述導電圖案來執行。
  33. 如申請專利範圍第30項所述的電子元件封裝板的製造方法，其中將所述訊號傳遞配線與所述電性測試配線彼此電性斷開包括：將在所述電性測試配線中形成於所述配線部的下表面上的導電圖案與所述訊號傳遞配線斷開。
  34. 一種電子元件封裝，包括： 配線部，包括多個導電圖案及電性測試配線，所述多個導電圖案藉由穿透過位於所述多個導電配線之間的多個絕緣層的介層窗而電性連接至彼此，所述電性測試配線與所述多個導電圖案電性隔離；以及 電子元件，安置於所述配線部上，所述電子元件電性連接至所述配線部的所述多個導電圖案，且與所述電性測試配線電性隔離。
  35. 如申請專利範圍第34項所述的電子元件封裝，其中所述配線部包括第一配線部及位於所述第一配線部與所述電子元件之間的第二配線部，且包含於所述第二配線部中的導電圖案之間的最小間距小於包含於所述第一配線部中的導電圖案之間的最小間距。
  36. 如申請專利範圍第35項所述的電子元件封裝，其中分別包含於所述第一配線部及所述第二配線部中的絕緣層的材料彼此不同。
  37. 如申請專利範圍第34項所述的電子元件封裝，更包括：導電柱，安置於所述配線部上且藉由所述配線部而電性連接至所述電子元件。
  38. 如申請專利範圍第37項所述的電子元件封裝，其中所述導電柱夾置於形成於所述導電柱之上的介層窗與所述配線部的電性連接至所述電子元件的介層窗之間，且 形成於所述導電柱之上的所述介層窗的大小及所述配線部的電性連接至所述電子元件的所述介層窗的大小均在所述電子元件封裝的厚度方向上減小。
  39. 如申請專利範圍第34項所述的電子元件封裝，其中所述電性測試配線不安置於所述電子元件的任意電極焊墊之間。
  40. 如申請專利範圍第34項所述的電子元件封裝，更包括：外層，完全覆蓋所述電性測試配線，且具有局部地暴露出部分的所述導電圖案的開口，所述導電圖案電性連接至所述電子元件。
  41. 如申請專利範圍第34項所述的電子元件封裝，更包括：導電性黏合劑，將所述配線部的導電圖案與所述電子元件的電極焊墊電性連接至彼此。
  42. 一種電子元件封裝的方法，包括： 在支撐架上形成配線部，所述配線部包括絕緣層、訊號傳遞配線以及電性測試配線，所述電性測試配線藉由連接部而電性連接至所述訊號傳遞配線； 藉由將電性訊號施加至形成於所述配線部的上表面上的導電圖案來實行所述配線部的電性測試； 在所述配線部的上表面上安裝電子元件，以使得所述電子元件電性連接至所述訊號傳遞配線； 將所述支撐架與所述配線部分離；以及 移除位於所述訊號傳遞配線與所述電性測試配線之間的所述連接部，以將所述訊號傳遞配線與所述電性測試配線彼此電性斷開，以使得所述電性測試配線與所述電子元件電性隔離。
  43. 如申請專利範圍第42項所述的電子元件封裝的方法，其中所述電性測試是藉由將所述電性訊號僅施加至安置於所述配線部的所述上表面上的所述導電圖案來實行。
  44. 如申請專利範圍第42項所述的電子元件封裝的方法，其中所述電性測試是在將所述支撐架與所述配線部分離之前實行。
  45. 如申請專利範圍第42項所述的電子元件封裝的方法，更包括：在所述配線部上形成導電柱，以電性連接至所述訊號傳遞配線。
  46. 如申請專利範圍第42項所述的電子元件封裝的方法，其中在所述配線部上安裝所述電子元件之前，在所述配線部上形成所述導電柱。
  47. 如申請專利範圍第45項所述的電子元件封裝的方法，更包括：形成覆蓋所述導電柱及所述電子元件的囊封體。
  48. 如申請專利範圍第47項所述的電子元件封裝的方法，更包括：在所述囊封體中形成開口，以暴露出所述導電柱；以及在所述開口中填充導電材料，以形成介層窗以電性連接至所述導電柱。
  49. 如申請專利範圍第42項所述的電子元件封裝的方法，其中在所述電子元件的焊墊與所述訊號傳遞配線之間施加導電性黏合劑，以在所述配線部上安裝所述電子元件。
  50. 如申請專利範圍第42項所述的電子元件封裝的方法，其中在安裝所述電子元件之前，實行所述配線部的所述電性測試。
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