CN104637889B - 半导体封装件及其制造方法 - Google Patents

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Abstract

一种半导体封装件及其制造方法。半导体封装件包括芯片、封装体、重布层及屏蔽层。芯片具有主动面。封装体包覆芯片。重布层包括介电层及导电层。介电层形成于封装体与芯片的主动面上并露出主动面的一部分。导电层形成于介电层上并电性连接于露出的主动面，其中导电层是作为阻抗匹配层。屏蔽层覆盖封装体的外表面并电性连接于导电层。

Description

半导体封装件及其制造方法
技术领域
本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种以重布线路做为阻抗匹配层的具有半导体封装件及其制造方法。
背景技术
传统的系统级封装(System in Package,SiP)是将主芯片及被动元件另外设于塑胶基板的上表面，然后再进行封装。然而，由于基板的体积大，导致系统级封装的尺寸无法有效缩小。
发明内容
本发明是有关于一种半导体封装件及其制造方法，可改善半导体封装件无法有效缩小的问题。
根据本发明，提出一种半导体封装件。半导体封装件包括一芯片、一封装体、一重布层及一屏蔽层。芯片具有一主动面。封装体包覆芯片。重布层包括一第一介电层及一第一导电层。第一介电层形成于封装体与芯片的主动面上并露出主动面的一部分。第一导电层形成于第一介电层上并电性连接于露出的主动面，其中第一导电层是作为阻抗匹配层。屏蔽层覆盖封装体的外表面并电性连接于第一导电层。
根据本发明，提出一种半导体封装件的制造方法。制造方法包括以下步骤。设置一芯片于一黏贴载板上，芯片具有一主动面，主动面面向黏贴载板；形成一封装体覆盖黏贴载板并包覆芯片；分离黏贴载板与芯片，以露出芯片的主动面；形成一重布层，其包括以下步骤：形成一第一介电层于封装体与芯片的主动面，其中第一介电层露出主动面的一部分；及，形成一第一导电层于第一介电层上，其中第一导电层电性连接于露出的主动面且第一导电层是作为阻抗匹配层；以及，形成一屏蔽层覆盖封装体的一外表面，其中屏蔽层电性连接于第一导电层。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1A绘示依照本发明一实施例的半导体封装件的功能方块图。
图1B绘示依照本发明一实施例的半导体封装件的剖视图。
图1C绘示图1B中沿方向1C-1C’的剖视图。
图1D绘示图1B中沿方向1D-1D’的剖视图。
图1E绘示图1B的第一导电层、第二介电层与第二导电层的局部示意图。
图2绘示依照本发明另一实施例的第一导电层、第二介电层与第二导电层的局部示意图。
图3绘示依照本发明另一实施例的第一导电层、第二介电层与第二导电层的局部示意图。
图4绘示依照本发明另一实施例的半导体封装件的剖视图。
图5A至5K绘示图1B的半导体封装件的制造过程图。
图6A至6D绘示图4的半导体封装件的制造过程图。
主要元件符号说明：
10：黏贴载板
11：可挠性黏贴层
20：冶具
21：侧部
21s：内侧面
22：盖部
100、200：半导体封装件
110：天线
120：芯片
1201：接垫
121a：接垫开孔
122：保护层
123：开关
120u：主动面
120b：背面
120s、130s、141s、1422s、143s、1442s：外侧面
124：第一无线通信芯片
126：第二无线通信芯片
125：被动元件
1251：第一接点
1252：第二接点
130：封装体
130u：第一表面
130u1：第一部分
130u2：第二部分
130b：第二表面
140：重布层
141：第一介电层
141a：第一信号开孔
142：第一导电层
1421：线路层
1422：第一接地层
1423：走线
143：第二介电层
143a1：第一接地开孔
143a2：第二信号开孔
144：第二导电层
1441：接垫层
1442：第二接地层
145：第三介电层
145a1：第二接地开孔
145a2：第三信号开孔
150：电性接点
151：接地接点
152：信号接点
160：屏蔽层
270：导电元件
270a：贯孔
P1：切割道
R1、R2、R3：介电层开孔
T1：刀具
W1：宽度
具体实施方式
请参照图1A，其绘示依照本发明一实施例的半导体封装件的功能方块图。半导体封装件100例如是一无线通信模块，其包括数个天线110、芯片120、开关123、第一无线通信芯片124、第二无线通信芯片126、及重布层140。
天线110从外界接收一无线信号，或辐射一无线信号至外界。开关123例如是单刀/双掷(Single Pole Double Throw,SPDT)，其可将从外界接收的无线信号切换至第一无线通信芯片124或及第二无线通信芯片126；或者，开关123可切换让来自于第一无线通信芯片124或及第二无线通信芯片126的无线信号通过而传输至天线110。本实施例中，第一无线通信芯片124例如是WiFi芯片，而第二无线通信芯片126例如是蓝牙芯片，然并不限于此些无线通信芯片的种类。
请参照图1B，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括芯片120、被动元件125、封装体130、重布层140、电性接点150及屏蔽层160。
芯片120具有相对的主动面120u、背面120b、外侧面120s且包括及至少一接垫121，接垫121形成于主动面120u上。芯片120更包括保护层122，其覆盖芯片120的主动面120u且具有至少一接垫开孔121a，其露出芯片120的接垫121。
被动元件125包括第一接点1251及第二接点1252，其中第一接点1251及第二接点1252通过第一导电层142电性连接于芯片120。被动元件125例如是电阻、电容或电感。此外，被动元件125亦可作为阻抗匹配层的一部分。另一实施例中，可省略被动元件125。
封装体130包覆芯片120的背面120b及外侧面120s，并露出芯片120的主动面120u。封装体130具有相对的第一表面130u与第二表面130b，其中第一表面130u与芯片120的主动面120u同向。由于本实施例的半导体封装件100是以封装体130固定芯片120，因此可省略基板，可缩小半导体封装件100的尺寸。
封装体130的材料可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体130亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体130，例如是压缩成型(compression molding)、液态封装型(liquid encapsulation)、注射成型(injection molding)或转注成型(transfer molding)。
重布层140是于晶圆(未绘示)未切割成数个芯片120前，即重布于晶圆(未绘示)，因此，半导体封装件100属于晶圆级封装(Wafer-level packaging,WLP)的封装件。重布层140包括第一介电层141、第一导电层142、第二介电层143、第二导电层144及第三介电层145。
第一介电层141形成于芯片120的主动面120u并具有数个第一信号开孔141a。一些第一信号开孔141a的位置对应接垫开孔121a，以露出芯片120的接垫121，而另一些第一信号开孔141a的位置对应被动元件125的第一接点1251及第二接点1252，以露出第一接点1251及第二接点1252。此外，第一介电层141覆盖封装体130的第一表面130u的第一部分130u1，但未覆盖第一表面130u的第二部分130u2，其中第二部分130u2是第一表面130u的边缘区域。由于第一介电层141未覆盖第一表面130u的第二部分130u2，因此第一介电层141的外侧面141s与第二部分130u2共同形成一凹陷结构(即图5D的介电层开孔R1)，以容纳部分第一导电层142及第二导电层144。此外，第一部分130u1与第二部分130u2定义第一表面130u的全部或部分。
第一介电层141的材料包括聚酰亚胺(PI)、环氧玻纤布半固化片(Prepreg,PP)或ABF(Ajinomoto Build-up Film)树脂。
第一导电层142形成于第一介电层141上并通过第一信号开孔141a电性连接于接垫121。第一导电层142除了传输信号外，其包括一阻抗匹配线路，阻抗匹配线路可使第一导电层142的阻抗值符合相关规定，本实施例中，阻抗匹配线路可使第一导电层142的阻抗值符合50欧姆，进而减少无线信号的反射损失，提升能量效率；另一实施例(未绘示)，阻抗匹配线路亦可使第一导电层142的阻抗值符合75欧姆，以适用于视讯或是影像处理的封装产品。
第一导电层142包括线路层1421及第一接地层1422，其中，线路层1421通过第一信号开孔141a电性连接于芯片120的接垫121。本实施例中，虽然图未绘示，然线路层1421可包括电阻电路、电容电路、电感电路或其组合，通过此些电路的设计可让第一导电层142的阻抗值符合所需(例如50欧姆)，或是通过调控线路层的宽度/厚度亦可让第一导电层142的阻抗值符合所需(例如50欧姆)。本发明实施例的阻抗匹配元件或线路可以扇出(Fan-out)及/或扇入(Fan-in)形式整合于重布层140的第一导电层142的工艺中，因此不需于半导体封装件100外或重布层140外额外形成。
第一接地层1422邻近于但不接触线路层1421，以将线路层1421周围的杂讯或干扰疏导至低电位的接地端。第一接地层1422覆盖第一介电层141的外侧面141s与第一表面130u的第二部分130u2并延伸至与封装体130的外侧面130s对齐，如齐平。
第二介电层143形成于第一导电层142上并具有至少一第一接地开孔143a1及至少一第二信号开孔143a2，其中第一接地开孔143a1露出第一导电层142的第一接地层1422，而第二信号开孔143a2露出第一导电层142的线路层1421。
第二导电层144形成于第二介电层143上并通过第一接地开孔143a1电性连接于第一导电层142的第一接地层1422，且通过第二信号开孔143a2电性连接于第一导电层142的线路层1421。具体而言，第二导电层144包括接垫层1441及第二接地层1442，其中第二接地层1442环绕接垫层1441。第二接地层1442延伸至第二介电层143的外侧面143s而与第一接地层1422电性连接。
由于第二接地层1442的外侧面1442s、第一接地层1422的外侧面1422s与封装体130的外侧面130s是于同一切割工艺中形成，因此第二接地层1442的外侧面1442s、第一接地层1422的外侧面1422s与封装体130的外侧面130s大致上对齐，如齐平。
第三介电层145覆盖第二导电层144，且具有至少一第二接地开孔145a1及至少一第三信号开孔145a2。第二接地开孔145a1露出第二导电层144的第二接地层1442，而第三信号开孔145a2露出第二导电层144的接垫层1441。
本实施例中，电性接点150包括至少一接地接点151及至少一信号接点152，其中接地接点151通过第二接地开孔145a1电性连接于第二导电层144的第二接地层1442，而信号接点152通过第三信号开孔145a2电性连接于第二导电层144的接垫层1441。另一实施例中，第二导电层144可省略接垫层1441，使电性接点152通过第二信号开孔143a2及第三信号开孔145a2直接电性连接于第二导电层144的第二接地层1442。此外，接地接点151可电性连接于一外部接地电位(未绘示)，使半导体封装件100的元件可通过接地接点151接地。
屏蔽层160屏蔽层160形成于封装体130的外侧面130s与第二表面130b并沿着封装体130的外侧面130s延伸至第一接地层1422的外侧面1422s与第二接地层1442的外侧面1442s，以与第一接地层1422及第二接地层1442电性连接，亦即，屏蔽层160电性连接于第一导电层142。由于外侧面130s、1422s与1442s大致上共平面，使形成于此共平面的屏蔽层160不容易形成段差；如此，屏蔽层160不会因为形成段差结构而断线或破裂。另一实施例中，屏蔽层160可沿着封装体130的外侧面130s延伸至第一接地层1422的外侧面1422s，但不延伸至第二接地层1442的外侧面1442s；在此设计下，屏蔽层160仍可通过第一接地层1422而与第二接地层1442电性连接。
请参照图1C，其绘示图1B中沿方向1C-1C’的剖视图。由图可知，第一导电层142包括线路层1421及第一接地层1422，其中线路层1421更包括数条走线1423，其中一些走线1423电性连接于芯片120的电路(未绘示)并从芯片120往外延伸，而一些走线1423延伸于芯片120与被动元件125之间，以电性连接芯片120与被动元件125。
请参照图1D，其绘示图1B中沿方向1D-1D’的剖视图。本实施例中，第二导电层144不包含走线，其接垫层1441是单纯作为半导体封装件100的输出/入接垫。由于第二导电层144覆盖大部分的芯片120，故其可对芯片120产生电磁干扰屏蔽效果。此外，第二导电层144的第二接地层1442覆盖第一接地开孔143a1，而第二导电层144的接垫层1441覆盖第二信号开孔143a2。第二接地层1442围绕接垫层1441，并与接垫层1441隔离，以提供一电磁干扰屏蔽作用。
请参照图1E，其绘示图1B的第一导电层、第二介电层与第二导电层的局部示意图。本实施例中，第一导电层142(包括线路层1421及第一接地层1422)、第二介电层143与第二导电层144的第二接地层1442共同构成接地共面波导(Coplanar wave guide Ground,CPWG)，此接地共面波导可传递一无线信号。具体而言，无线信号可经由第一导电层142的线路层1421传输于芯片120与天线110之间，且经由第二接地层1442与周围的第一接地层1422可避免或减少干扰负面地影响传输于线路层1421的无线信号。
请参照图2，其绘示依照本发明另一实施例的第一导电层、第二介电层与第二导电层的局部示意图。本实施例中，图1E的第一接地层1422被省略，使第一导电层142的线路层1421、第二介电层143与第二导电层144共同构成一波导结构。
请参照图3，其绘示依照本发明另一实施例的第一导电层、第二介电层与第二导电层的局部示意图。本实施例中，图1E的第二接地层1442可被省略，使第一导电层142(包括线路层1421及第一接地层1422)与第二介电层143共同构成一共面波导(Coplanar waveguide,CPW)。
请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200包括数个天线110(未绘示)、芯片120、被动元件125、封装体130、重布层140、电性接点150、屏蔽层160及至少一导电元件270。
本实施例中，第一导电层142的第一接地层1422的外侧面1422s被第二介电层143覆盖而未外露，使第一接地层1422受到完整的保护。相似地，第二导电层144的第二接地层1442的外侧面1442s被第三介电层145覆盖而未外露，使第二接地层1442受到完整的保护。第二介电层143具有一外侧面143s，第三介电层145具有一外侧面145s，外侧面143s和145s大致共平面。
屏蔽层160形成于封装体130的外侧面130s与第二表面130b。封装体130的外侧面130s与第一介电层的外侧面141s、第二介电层143的外侧面143s及第三介电层145的外侧面145s各具有一段差。
导电元件270从封装体130的第二表面130b直向地经由封装体130与第一介电层141而延伸至第一导电层142的第一接地层1422，以电性连接于第一接地层1422，使屏蔽层160通过导电元件270电性连接于第一接地层1422。另一实施例中，导电元件270可从封装体130的第二表面130b直向地经由封装体130、第一介电层141、第二介电层143而延伸至第二导电层144的第二接地层1442，以电性连接于第二接地层1442，使屏蔽层160通过导电元件270电性连接于第二接地层1442。
导电元件270是由导电材料填入贯孔270a而形成，贯孔270a贯穿封装体130与第一介电层141。导电元件270例如是导电柱，其填满整个贯孔270a。另一实施例中，导电元件270例如是导电环，其形成于贯孔270a的内侧壁上。
本实施例中，由于屏蔽层160可经由导电元件270电性连接至第一接地层1422或第二接地层1442，因此，第一接地层1422与第二接地层1442不需额外形成于封装体130的第一表面130u的第二部分130u2，如此，可藉此降低工艺成本。
请参照图5A至5K，其绘示图1B的半导体封装件100的制造过程图。
如图5A所示，可采用例如是表面黏贴技术(Surface Mounted Technology,SMT)，设置数个芯片120及数个被动元件125于黏贴载板10上。芯片120具有主动面120u且包括至少一接垫121及保护层122，其中接垫121形成于主动面120u上。保护层122覆盖主动面120u并具有至少一接垫开孔121a，接垫开孔121a露出接垫121。黏贴载板10包括一可挠性黏贴层11，使保护层122的至少一部分陷入于可挠性黏贴层11内。被动元件125包括第一接点1251及第二接点1252，其中第一接点1251及第二接点1252接触黏贴载板10。
如图5B所示，可采用例如是压缩成型(compression molding)、液态封装型(liquid encapsulation)、注射成型(injection molding)或转注成型(transfermolding)，形成封装体130覆盖黏贴载板10并包覆芯片120与被动元件125。
如图5C所示，分离黏贴载板10与芯片120及被动元件125，以露出芯片120的主动面120u及被动元件125的第一接点1251及第二接点1252。
如图5D所示，可采用例如是涂布技术搭配图案化技术，形成第一介电层141覆盖芯片120、被动元件125与封装体130的第一表面130u，其中第一介电层141具有数个第一信号开孔141a，其露出芯片120的接垫121及被动元件125的第一接点1251及第二接点1252。此外，第一介电层141定义一介电层开孔R1，其露出封装体130的第一表面130u，如此，在后续的切割工艺中，刀具可对准且沿着介电层开孔R1延伸，以形成半导体封装件100。由于介电层开孔R1的设计，使刀具可不经过第一介电层141的材料，可避免第一介电层141撕裂(peeling)。
上述的涂布技术例如是印刷(printing)、旋涂(spinning)或喷涂(spraying)，而图案化技术例如是微影工艺(photolithography)、化学蚀刻(chemical etching)、激光钻孔(laser drilling)或机械钻孔(mechanical drilling)。
如图5E所示，可采用例如是材料形成技术，形成第一导电层142于第一介电层141上，其中第一导电层142通过第一信号开孔141a电性连接于芯片120及被动元件125。具体而言，第一导电层142包括线路层1421及第一接地层1422，其中线路层1421通过第一信号开孔141a电性连接于芯片120与被动元件125，而第一接地层1422围绕线路层1421，可将线路层1421周围的杂讯或干扰疏导至低电位的接地端。虽然图未绘示，然线路层1421可包括电阻电路、电容电路、电感电路或其组合，通过此些电路的设计可让第一导电层142的阻抗值符合所需(例如50欧姆)，或是通过调控线路层的宽度/厚度亦可让第一导电层142的阻抗值符合所需(例如50欧姆)。
此外，第一导电层142延伸于介电层开孔R1内，并覆盖第一介电层141的外侧面141s与封装体130的第一表面130u的至少一部分；如此，后续切割工艺中，切割道可经过第一导电层142，以露出第一导电层142的外侧面，进而使后续形成的屏蔽层160可电性接触到第一导电层142的露出的外侧面。
上述材料形成技术例如是化学气相沉积、无电镀法(electroless plating)、电解电镀(electrolytic plating)、印刷、旋涂、喷涂、溅镀(sputtering)或真空沉积法(vacuumdeposition)。
如图5F所示，可采用例如是上述涂布技术搭配图案化技术，形成第二介电层143于第一导电层142上，其中第二介电层143露出第一导电层142的一部分。具体而言，第二介电层143具有至少一第一接地开孔143a1及至少一第二信号开孔143a2，其中第一接地开孔143a1露出第一导电层142的第一接地层1422，而第二信号开孔143a2露出第一导电层142的线路层1421。
此外，第二介电层143具有介电层开孔R2，其露出第一介电层141的介电层开孔R1及第一导电层142的第一接地层1422。如此，在后续的切割工艺中，刀具可对准且沿着介电层开孔R2延伸，以形成半导体封装件100。由于介电层开孔R2的设计，使刀具可不经过第二介电层143的材料，如此可避免第二介电层143撕裂。
如图5G所示，可采用例如是上述材料形成技术，形成第二导电层144于第二介电层143上，其中第二导电层144电性连接于第一导电层142。具体而言，第二导电层144包括接垫层1441及第二接地层1442，其中第二接地层1442环绕接垫层1441。接垫层1441通过第一接地开孔143a1电性连接于第一接地层1422，而第二接地层1442通过第一信号开孔143a2电性连接于线路层1421。第二接地层1442更延伸至第二介电层143的介电层开孔R2内，而覆盖于第一导电层142，以与第一导电层142电性连接。另一实施例中，可省略接垫层1441，使后续形成的电性接点150(图5I)直接形成于第一导电层142的线路层1421上。
如图5H所示，可采用例如是上述涂布技术搭配图案化技术，形成第三介电层145，其中第三介电层145具有至少一第二接地开孔145a1及至少一第三信号开孔145a2。第二接地开孔145a1露出第二导电层144的第二接地层1442，而第三信号开孔145a2露出第二导电层144的接垫层1441。
此外，第三介电层145具有介电层开孔R3，其露出第二介电层143的介电层开孔R2及第二导电层144的第二接地层1442。如此，在后续的切割工艺中，刀具可对准且沿着介电层开孔R3延伸，以形成半导体封装件100。由于介电层开孔R3的设计，使刀具可不经过第三介电层145的材料，如此可避免第三介电层145撕裂。
如图5I所示，形成数个电性接点150于第二导电层144上。具体而言，电性接点150包括至少一接地接点151及至少一信号接点152，其中接地接点151通过第二接地开孔145a1电性连接于第二导电层144的第二接地层1442，而信号接点152通过第三信号开孔145a2电性连接于第二导电层144的接垫层1441。
如图5J所示，可采用例如是刀具或激光，形成至少一切割道P1对准介电层开孔R3且经过第二接地层1442、第一接地层1422与封装体130，使第二接地层1442、第一接地层1422与封装体130分别形成外侧面1442s、1422s与130s，其中，第一接地层1422的外侧面1422s、第二接地层1442的外侧面1442s与封装体130的外侧面130s对齐。
以由刀具T1形成切割道P1举例来说，由于第三介电层145、第二介电层143与第一介电层141分别具有介电层开孔R3、介电层开孔R2与介电层开孔R1，且刀具T1的宽度W1小于各介电层开孔的宽度，因此刀具在进刀过程中不会切削到介电层材料，因此可避免介电层撕裂。
如图5K所示，可采用例如是上述材料形成技术，形成屏蔽层160覆盖封装体130的外表面，如外侧面130s与第二表面130b，以形成至少一如图1B所示的半导体封装件100。
屏蔽层160电性连接于第一导电层142的第一接地层1422而接地。本实施例中，在形成屏蔽层160之前，可提供冶具20覆盖电性接点150，以避免屏蔽层160材料电性接触到电性接点150而与电性接点150短路。冶具20包括侧部21及盖部22，侧部21连接于盖部22。侧部21的内侧面21s接触第一接地层1422的外侧面1422s的至少一部分，如此可避免屏蔽层160的材料经由侧部21的内侧面21s与第一接地层1422的外侧面1422s之间的缝隙进入到冶具20内部。另一实施例中，侧部21的内侧面21s可接触第一接地层1422的整个外侧面1422s与第二接地层1442的部分的外侧面1442s，可产生类似的技术效果。
请参照图6A至6D，其绘示图4的半导体封装件200的制造过程图。
如图6A所示，可采用例如是上述图案化技术，形成贯孔270a贯穿封装体130与第一介电层141，以露出第一导电层142的第一接地层1422。此处的贯孔270a可称为封胶穿孔(Through Mold Via,TMV)。另一实施例中，贯孔270a可贯穿封装体130、第一介电层141与第二介电层143，以露出第二导电层144的第二接地层1442。
虽然第一接地层1422的外侧面1422s及第二接地层1442的外侧面1442s分别被第三介电层145及第二介电层143包覆，然，由于后续形成的屏蔽膜160(图6D)仍可通过后导电元件270(图6B)电性连接于第一接地层1422或第二接地层1442，因此切割道P1(图6C)不需为了露出外侧面1422s及外侧面1442s而经过第一接地层1422及第二接地层1442。此外，通过上述图案化技术，第三介电层145的外侧面145s、第二介电层143的外侧面143s与第一介电层141的外侧面141s中至少二者可大致上对齐，如齐平，或之间具有微小错位。
如图6B所示，可采用例如是上述材料形成技术，形成导电元件270于贯孔270a内，以电性连接露出第一接地层1422。
然后，形成数个电性接点150于第二导电层144上。具体而言，电性接点150包括至少一接地接点151及至少一信号接点152，其中接地接点151通过第二接地开孔145a1电性连接于第二导电层144的第二接地层1442与导电元件270。信号接点152通过第三信号开孔145a2电性连接于第二导电层144的接垫层1441。
如图6C所示，可采用例如是刀具或激光，形成至少一切割道P1对准介电层开孔R3经过封装体130，使封装体130形成外侧面130s。由于刀具在进刀过程中不切削到第一介电层141、第二介电层143与第三介电层145的材料，因此可避免介电层撕裂。
如图6D所示，可采用例如是上述材料形成技术，形成屏蔽层160覆盖封装体130的外表面，如外侧面130s与第二表面130b，以形成至少一如图4所示的半导体封装件200。屏蔽层160通过电性连接于导电元件270而接地。本实施例中，在形成屏蔽层160之前，可提供冶具20覆盖电性接点150，以避免屏蔽层160材料电性接触到电性接点150而与电性接点150短路。
半导体封装件200的制造过程的其余步骤相似于半导体封装件100的制造过程的对应步骤，容此不再赘述。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (24)

1.一种半导体封装件，其特征在于，包括：
一芯片，具有一主动面；
一封装体，包覆该芯片；
一重布层，包括：
一第一介电层，形成于该封装体与该芯片的该主动面上并露出该主动面的一部分；
一第一导电层，形成于该第一介电层上并电性连接于露出的该主动面，其中该第一导电层是作为阻抗匹配层，该第一导电层包括：一线路层，电性连接于该主动面；以及一第一接地层，邻近但与该线路层隔离；及
一第二介电层，形成于该第一导电层上并露出该第一导电层的一部分；以及
一屏蔽层，覆盖该封装体的外表面并电性连接于该第一导电层的该第一接地层。
2.如权利要求1所述的半导体封装件，其特征在于，该重布层更包括：
一第二导电层，形成于该第二介电层上并电性连接于该第一导电层的露出的该部分；以及
一第三介电层，形成于该第二导电层上并露出该第二导电层的一部分；
其中，该第二导电层包括一第二接地层。
3.如权利要求2所述的半导体封装件，其特征在于，该第一导电层、该第二介电层与该第二导电层构成一波导结构。
4.如权利要求1所述的半导体封装件，其特征在于，更包括：
一第三介电层，形成于该第二介电层上方；
其中该第一介电层的外侧面、该第二介电层的外侧面与该第三介电层的外侧面的二者对齐。
5.如权利要求1所述的半导体封装件，其特征在于，更包括：
一第三介电层，形成于该第二介电层上方；
其中该封装体的外侧面与该第一介电层的外侧面、该第二介电层的外侧面及该第三介电层的外侧面之间各具有一段差。
6.如权利要求1所述的半导体封装件，其特征在于，该线路层、该第一接地层与该第二介电层构成一共面波导。
7.如权利要求2所述的半导体封装件，其特征在于，该线路层、该第一接地层、该二介电层与该第二导电层构成一接地共面波导。
8.如权利要求1所述的半导体封装件，其特征在于，该封装体具有一第一表面，该第一介电层覆盖该第一表面的一第一部分，该第一导电层包括一第一接地层，该第一接地层延伸至该第一介电层的外侧面与该第一表面的一第二部分，该屏蔽层延伸至与该第一接地层电性连接。
9.如权利要求8所述的半导体封装件，其特征在于，该重布层更包括：
一第二导电层，形成于该第二介电层上并电性连接于该第一导电层的露出的该部分，该第二导电层包括一第二接地层，该第二接地层延伸至该第二介电层的外侧面而与该第一接地层电性连接。
10.如权利要求1所述的半导体封装件，其特征在于，该第一导电层包括一第一接地层，该重布层更包括一第二接地层，其中该第一接地层的外侧面、该第二接地层的外侧面与该封装体的外侧面对齐。
11.如权利要求1所述的半导体封装件，其特征在于，该封装体具有一第二表面，该第一导电层包括一第一接地层；该半导体封装件包括：
一导电元件，从该封装体的该第二表面经由该封装体与该第一介电层延伸至该第一接地层，该屏蔽层形成于该第二表面上且通过该导电元件电性连接于该第一接地层。
12.一种半导体封装件的制造方法，其特征在于，包括：
设置一芯片于一黏贴载板上，该芯片具有一主动面，该主动面面向该黏贴载板；
形成一封装体覆盖该黏贴载板并包覆该芯片；
分离该黏贴载板与该芯片，以露出该芯片的该主动面；
形成一重布层，包括：
形成一第一介电层于该封装体与该芯片的该主动面，其中第一介电层露出该主动面的一部分；及
形成一第一导电层于该第一介电层上，其中该第一导电层电性连接于露出的该主动面且该第一导电层是作为阻抗匹配层，该第一导电层包括：一线路层，电性连接于该主动面；以及一第一接地层，邻近但与该线路层隔离；及
形成一第二介电层于该第一导电层上，其中该第二介电层露出该第一导电层的一部分；以及
形成一屏蔽层覆盖该封装体的一外表面，其中该屏蔽层电性连接于该第一导电层的该第一接地层。
13.如权利要求12所述的制造方法，其特征在于，更包括：
形成一第二导电层于该第二介电层上，其中该第二导电层电性连接于该第一导电层的露出的该部分，且该第二导电层包括一第二接地层；以及
形成一第三介电层于该第二导电层上，其中该第三介电层露出该第二导电层的一部分。
14.如权利要求13所述的制造方法，其特征在于，该第一导电层、该第二介电层与该第二导电层构成一波导结构。
15.如权利要求12所述的制造方法，其特征在于，该线路层、该第一接地层与该第二介电层构成一共面波导。
16.如权利要求13所述的制造方法，其特征在于，该线路层、该第一接地层、该第二介电层与该第二导电层构成一接地共面波导。
17.如权利要求13所述的制造方法，其特征在于，该第二导电层包括：
一接垫层；以及
一第二接地层，环绕但与该接垫层隔离。
18.如权利要求12所述的制造方法，其特征在于，于形成该封装体覆盖该黏贴载板并包覆该芯片的步骤中，该封装体具有一第一表面，该封装体的该第一表面面向该黏贴载板；
于形成该第一介电层于该芯片的该主动面的步骤中，该第一介电层覆盖该第一表面的一第一部分且具有一介电层开孔，该介电层开孔露出该第一表面的一第二部分；
于形成该第一导电层于该第一介电层的步骤中，该第一导电层包括一第一接地层，该第一接地层延伸至该介电层开孔内，且覆盖该第一介电层与该第一表面的该第二部分。
19.如权利要求18所述的制造方法，其特征在于，该第二介电层具有一介电层开孔，该第二介电层的该介电层开孔露出该第一介电层的该介电层开孔内的该第一接地层；以及
形成一第二导电层于该第二介电层上，其中该第二导电层电性连接于该第一导电层的露出的该部分，该第二导电层包括一第二接地层，该第二接地层通过该第二介电层的该介电层开孔覆盖该第一接地层。
20.如权利要求18所述的制造方法，其特征在于，更包括：
使用一刀具，形成一切割道对准该介电层开孔经过该第一接地层与该封装体，其中该刀具的宽度小于该介电层开孔的宽度。
21.如权利要求12所述的制造方法，其特征在于，该第一导电层包括一第一接地层；于形成该重布层的步骤包括形成一第二接地层的步骤；该制造方法更包括：
形成至少一切割道经过该第二接地层、该第一接地层与该封装体，使该第二接地层、该第一接地层与该封装体各形成一外侧面，其中该第一接地层的外侧面、该第二接地层的外侧面与该封装体的外侧面对齐。
22.如权利要求12所述的制造方法，其特征在于，该封装体具有一第二表面，该第一导电层包括一第一接地层；于形成该封装体覆盖该黏贴载板并包覆该芯片的步骤后，该制造方法更包括：
形成一贯孔从该封装体的该第二表面经过该封装体与该第一介电层而延伸至该第一接地层；
形成一导电元件经由该贯孔延伸至该第一接地层，以电性连接该第一接地层；
于形成该屏蔽层覆盖该封装体的该外表面的步骤中，该屏蔽层形成于该第二表面上且通过该导电元件电性连接于该第一接地层。
23.如权利要求12所述的制造方法，其特征在于，更包括：
形成一第三介电层于该第二介电层上方；
其中，该第一介电层、该第二介电层与该第三介电层各具有露出该封装体的第一表面的一介电层开孔，该第一介电层的一外侧面、该第二介电层的一外侧面与该第三介电层的一外侧面从该些介电层开孔露出，且该第一介电层的该外侧面、该第二介电层的该外侧面与该第三介电层的该外侧面的二者对齐。
24.如权利要求12所述的制造方法，其特征在于，更包括：
形成一第三介电层于该第二介电层上方；
其中，该封装体的外侧面与该第一介电层的外侧面、该第二介电层的外侧面及该第三介电层的外侧面之间各具有一段差。
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