TWI554196B - 電子封裝模組及其製造方法 - Google Patents

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TWI554196B
TWI554196B TW102127530A TW102127530A TWI554196B TW I554196 B TWI554196 B TW I554196B TW 102127530 A TW102127530 A TW 102127530A TW 102127530 A TW102127530 A TW 102127530A TW I554196 B TWI554196 B TW I554196B
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曹曉文
張鶴議
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環旭電子股份有限公司
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Description

電子封裝模組及其製造方法
本發明有關於一種電子封裝模組，且特別是有關於電子封裝模組的製造方法。
目前常見的電子封裝模組大多為在使用封裝材料封裝各種電子元件，在微型化的趨勢下，整體的電子封裝模組的封裝密度越來越高。此外，電子產品的功能越來越多，所以電子封裝模組內部所整合的電子元件的種類也越來越多。因此，不同的電子元件之間的電磁波彼此容易交互影響。
為降低各種電子元件間的交互影響，如電磁干擾效應與射頻干擾效應，通常會在電子封裝模組內設計一內電磁遮蔽(Electromagnetic Interference，EMI)層以隔絕不同的電子元件。
一般而言，傳統的方式係以金屬蓋作為內電磁遮蔽層以電子元件間的交互影響，因此，電子封裝模組的產品設計的彈性較低，而且不易減少電子封裝模組的體積。
本發明實施例提供一種電子封裝模組，其所形成的封裝體的側面形成有至少一凹口，其中凹口顯露出隔間遮蔽結構的側寬面，且電磁遮蔽層透過凹口與側寬面連接。
本發明實施例提供一種電子封裝模組，所述電子封裝模組包括基板、複數個電子元件、封裝體、隔間遮蔽結構以及電磁遮蔽層。基板具有上表面，且基板包括至少一接地墊，接地墊裸露於上表面。複數個電子元件配置於上表面上，並且與基板電性連接。封裝 體至少局部覆蓋於上表面且包覆電子元件，封裝體具有至少一側面，其中封裝體中形成有溝槽以將封裝體區隔出至少二封裝隔間，而側面形成有至少一凹口，凹口對應裸露該溝槽的端部。隔間遮蔽結構配置於溝槽中且位於這些封裝隔間之間，且隔間遮蔽結構與接地墊電性連接，隔間遮蔽結構具有至少一側寬面以及至少一側長面，其中凹口顯露出隔間遮蔽結構的側寬面。電磁遮蔽層配置於封裝體的表面，且電磁遮蔽層透過凹口與側寬面連接。
本發明實施例提供一種電子封裝模組的製造方法，用以改進對現有電子封裝模組的製程。
本發明實施例提供一種電子封裝模組的製造方法，所述電子封裝模組的製造方法包括提供基板，基板具有上表面，且基板包括至少一接地墊，接地墊裸露於上表面。裝設複數個電子元件於上表面上，而電子元件與基板電性連接。形成封裝體於上表面包覆於電子元件，其中封裝體具有至少一側面。於封裝體內形成溝槽以劃分出至少二封裝隔間，其中溝槽裸露出接地墊，而溝槽的端部位於封裝體內且未觸及側面。填置導電材料於溝槽以覆蓋溝槽的表面而形成一隔間遮蔽結構，隔間遮蔽結構具有至少一側寬面以及至少一側長面，其中隔間遮蔽結構連接接地墊。於側面對應溝槽的端部附近移除部分封裝體以分別形成一凹口，而凹口裸露出隔間遮蔽結構的側寬面。形成電磁遮蔽層覆蓋封裝體表面，其中電磁遮蔽層透過凹口而與側寬面連接。
綜上所述，本發明實施例提供電子封裝模組，所述電子封裝模組包括封裝體以及隔間遮蔽結構。隔間遮蔽結構位於相鄰的封裝隔間之間，用以降低封裝隔間之間的電磁干擾效應與射頻干擾效應。隔間遮蔽結構透過接地墊將所接收的電磁干擾信號傳遞至外界，進而增加電子封裝模組的電磁屏蔽效果。電磁遮蔽層透過凹口而與隔間遮蔽結構的側寬面連接，且亦可以與封裝體頂面所裸露出的部分隔間遮蔽結構連接，用以降低電子元件與外界之間的 電磁波傳遞。
本發明實施例提供電子封裝模組的製造方法，所述電子封裝模組的製造方法藉由於封裝體內形成溝槽以劃分出至少二封裝隔間，而溝槽位於封裝體內且溝槽的端部未觸及封裝體的側面。而後，填置導電材料於溝槽以覆蓋溝槽的表面而形成隔間遮蔽結構之後，在側面對應溝槽的端部附近移除部分封裝體以分別形成一凹口。隨後，以噴鍍的方式將導電材料覆蓋於封裝體側面以及隔間遮蔽結構的頂面，以形成電磁遮蔽層。而電磁遮蔽層可以透過凹口而與隔間遮蔽結構的側寬面連接。
為了能更進一步瞭解本發明為達成既定目的所採取之技術、方法及功效，請參閱以下有關本發明之詳細說明、圖式，相信本發明之目的、特徵與特點，當可由此得以深入且具體之瞭解，然而所附圖式與附件僅提供參考與說明用，並非用來對本發明加以限制者。
100、200‧‧‧電子封裝模組
110‧‧‧基板
112‧‧‧接地墊
120‧‧‧電子元件
130‧‧‧封裝體
130a‧‧‧封裝隔間
140、240‧‧‧隔間遮蔽結構
150‧‧‧電磁遮蔽層
160‧‧‧保護層
A1‧‧‧預設緩衝區域
C1‧‧‧側寬面
C2‧‧‧側長面
F1、F2‧‧‧溝槽
F12、F22‧‧‧端部
N1‧‧‧凹口
L1‧‧‧溝槽的寬度
L2‧‧‧凹口的寬度
P1‧‧‧側面
S1‧‧‧上表面
T1‧‧‧隔間遮蔽結構的寬度
圖1A是本發明第一實施例的電子封裝模組的結構示意圖。
圖1B是圖1A中沿線Q-Q剖面所繪示的剖面示意圖。
圖2是本發明第二實施例的電子封裝模組的結構示意圖。
圖3A至3I分別是本發明實施例的電路板的製造方法於各步驟所形成的半成品之示意圖。
圖1A是本發明第一實施例的電子封裝模組的結構示意圖，圖1B是圖1A中沿線Q-Q剖面所繪示的剖面示意圖。請參閱圖1A以及圖1B，電子封裝模組100包括基板110、複數個電子元件120、封裝體130、隔間遮蔽結構140以及電磁遮蔽層150。電子元件120配置於基板110上。封裝體130至少局部覆蓋於電子元件120上，而且封裝體包括至少二封裝隔間130a。隔間遮蔽結構140配置於相鄰的封裝隔間130a之間，電磁遮蔽層150形成於封裝體130表面、隔間遮蔽結構140表面及基板110側面。
基板110具有一上表面S1，且基板110包括至少一接地墊112，而接地墊112裸露於上表面S1。一般而言，基板110用以作為電路(trace)及各種電子元件120所配置的載板(carrier)。基板110上配置有接地墊112、接合墊(bonding pad)(未繪示)以及電路(未繪示)。而在實務上，這些接合墊、接地墊112以及電路可依電子元件120的擺設需求而設置。
基板110的材料通常包括環氧樹脂(Epoxy resin)、氰脂樹脂核心薄板(Cyanate ester core,CE core)、或者是雙順丁烯二酸醯亞胺核心薄板(Bismaleimide core,BMI core)等材料。
電子元件120配置於上表面S1上，並且與基板110電性連接。值得說明的是，電子元件120可以包括多種各種類型，亦即這些電子元件120的種類並不完全相同。電子元件120可以是多個不完全相同的電子元件，例如是晶片、電晶體、二極體、電容、電感或其他高頻、RF元件等。如圖1A中所繪示，電子元件120可以包括不同的種類，皆以電子元件120表示。不過，本發明並不對電子元件120的種類加以限定。
封裝體130位於基板110上而至少局部覆蓋於上表面S1，且包覆電子元件120。封裝體130具有至少一側面P1，而側面P1與封裝體130的頂面連接且位於頂面周圍。值得注意的是，封裝體130中形成有一溝槽F1，而溝槽F1將封裝體130區隔定義出至少二封裝隔間130a。詳細而言，溝槽F1由封裝體130的頂面直通封裝層130的底面，且溝槽F1裸露出接地墊112。封裝體130的側面P1形成有至少一凹口N1，凹口N1可視為側平面P1上內凹處，且凹口N1的數量及位置對應裸露溝槽F1的端部F12的數量及位置。
封裝體130包括至少二封裝隔間130a，其中至少一封裝隔間130a覆蓋電子元件120。於本實施例中，封裝體130包括兩個封裝隔間130a，而這兩個封裝隔間130a都包覆至少一個電子元件 120。不過，於其他實施例中，封裝體130可以包括三個以上的封裝隔間130a，而且這些封裝隔間130a可以皆包覆電子元件120，或者是，僅其中至少一封裝隔間130a包覆電子元件120。然而，本發明並不對封裝隔間130a所包覆的電子元件數量加以限制。
值得說明的是，封裝體130為模封膠，用以避免電子元件120之間產生不必要的電性連接或是短路等情形。封裝體130可以是具黏性的預浸材料層(Preimpregnated Material)，其中預浸材料層例如是玻璃纖維預浸材(Glass fiber prepreg)、碳纖維預浸材(Carbon fiber prepreg)、環氧樹脂(Epoxy resin)等材料。
隔間遮蔽結構140配置於溝槽F1中且位於封裝隔間130a之間，隔間遮蔽結構140透過溝槽F1而與接地墊112電性連接。詳細而言，隔間遮蔽結140位於封裝體130中且由封裝體130的頂面延伸至封裝體130的底面，從而能夠隔出不同的封裝隔間130a。隔間遮蔽結構140具有至少一側寬面C1以及至少一側長面C2，其中，側寬面C1位於側面P1附近且凹口N1顯露出隔間遮蔽結構140的側寬面C1，而側長面C2則延伸於封裝體130之內。
值得說明的是，隔間遮蔽結構140用以降低封裝隔間130a之間的電磁干擾效應與射頻干擾效應。隔間遮蔽結構140透過接地墊112將所接收的電磁干擾信號傳遞至外界，進而增加電子封裝模組的電磁屏蔽效果。從而被包覆於不同的封裝隔間130a裡的這些電子元件120之間的電磁遮蔽效果增加。
值得注意的是，凹口N1的寬度L2大於隔間遮蔽結構140的寬度T1，而隔間遮蔽結構140的寬度T1介於60微米(μm)至180微米(μm)之間，凹口N1的寬度L2介於80微米(μm)至200微米(μm)之間。
值得說明的是，隔間遮蔽結構140的材料為金屬材料，例如是銅、鋁或是銀化鎳等材料。不過，於其他發明實施例中，隔間遮蔽結構140也可以是導電高分子材料，例如，聚苯胺 (Polyaniline，PAn)、聚砒咯(Polypyrrole，PYy)或是聚賽吩(Polythiophene，PTh)等材料。不過，本發明並不限定隔間遮蔽結構140的材料。
電磁遮蔽層150用以降低電子元件120間及電子元件120與外界之間的電磁波干擾。於實際應用方面，電磁遮蔽層150透過凹口N1而與隔間遮蔽結構140的側寬面C1電性連接，且電磁遮蔽層150亦可以與封裝體130頂面所裸露出的隔間遮蔽結構140電性連接。
於本實施例中，電磁遮蔽層150由側面P1延伸至基板110的側面，並且可以與裸露於基板110的側面的接地墊(未繪示)電性連接，從而電磁遮蔽層150得以更加地將隔間遮蔽結構140接收的電磁干擾信號傳遞至位於基板110的側面的接地墊(未繪示)，進而增加電子封裝模組的電磁屏壁效果。不過，於其他實施例中，電磁遮蔽層150亦可以僅覆蓋封裝體130的表面而未延伸至基板110的側面。然而，本發明並不對此加以限制。
圖2為本發明第二實施例的電子封裝模組的結構示意圖。第二實施例的電子封裝模組200與第一實施例的電子封裝模組100二者結構相似，功效相同，例如電子封裝模組200與100同樣都包括基板110。以下將僅介紹電子封裝模組200與100二者的差異，而相同的特徵則不再重複贅述。
請參閱圖2，同樣地，第二實施例的電子封裝模組200的溝槽F2將封裝體130區隔定義出二封裝隔間130a。值得說明的是，為了不同的電子元件120的配置設計和顧及電磁遮蔽需求，溝槽F2的形狀可以具有多種變化，例如是，直線狀、半圓形、鋸齒狀或者是不規則彎曲狀。值得說明的是，凹口N1的數量及位置皆對應裸露溝槽F2的端部F22的數量及位置，而隔間遮蔽結構240配置於溝槽F2中且位於相鄰的封裝隔間130a之間。不過，本發明並不對溝槽F2的形狀加以限制。
圖3A至3I分別是本發明第一實施例的電子封裝模組的製造方法於各步驟所形成的半成品之示意圖。請依序配合參照圖3A~3I。
首先，請參閱圖3A，提供基板110，裝設複數個電子元件120於基板110的上表面S1上。詳細而言，基板110包括至少一接地墊112，而接地墊112裸露於上表面S1。於本實施例中，基板110為一大尺寸的電路聯板(circuit substrate panel或circuit substrate strip)(圖3A僅繪示部分基板110)，而電子元件120可以是晶片、電晶體、二極體、電容、電感或其他高頻、射頻元件等，而且電子元件120可以藉由多種方式與基板110電性連接，例如是打線方式(wire bonding)、覆晶方式(flip chip)或其他封裝方法與基板的接墊及/或線路電性連接。不過，本發明並不對電子元件120與基板110之間的電性連接方式加以限定。
請參閱圖3B，形成封裝體130於基板110上且包覆於電子元件120。一般來說，封裝體130可以是模封膠，為具有黏性的預浸材料層。封裝體130至少局部黏附於上表面S1且覆蓋電子元件120，且封裝體130具有至少一側面P1。
請參閱圖3C，電子封裝模組的製造方法可以更包括形成一保護層160覆蓋於封裝體130上。詳細而言，在形成溝槽的步驟之前，形成保護層160覆蓋於封裝體130上，主要用於降低後續製備工序中所帶來的汙染。一般來說，保護層160可以是絕緣油墨膠層(ink coating)，不過，本發明並不對此加以限制。
請參閱圖3D，於封裝體130內形成溝槽F1以劃分出至少二封裝隔間130a。詳細而言，由保護層160的表面透過雷射燒蝕(Laser scribing)且穿透封裝體130並且到達封裝體130的底面，以形成溝槽F1，其中溝槽F1裸露出接地墊112，需說明的是，本發明並不限定形成溝槽F1的方式。溝槽F1寬度L1介於80微米(μm)至200微米(μm)之間。溝槽F1位於封裝體130內且溝槽F1的端部F12未觸及封裝體130的側面P1。亦即，此時，溝槽F1端 部F12為位於封裝體130內的封閉端。值得注意的是，如圖3E所繪示，溝槽F1的端部F12與封裝體130側面P1之間定義一預設緩衝區域A1，而預設緩衝區域A1至少包括溝槽F1端部F12與側面P1之間所相距的間隔區域。溝槽F1端部F12與側面P1之間相距所述預設緩衝區域而並未與封裝體130的側面P1相連通。於其它實施例中，為了不同的電子元件120的配置設計和顧及電磁遮蔽需求，溝槽F1的形狀可以具有多種變化，且溝槽F1可以劃分出三個以上的封裝隔間130a。不過，而本發明並不對溝槽F2的形狀加以限制。
請參閱圖3F，填置導電材料於溝槽F1以形成隔間遮蔽結構140。詳細而言，以噴鍍(spray plating)或注入(injectioin)導電材質的方式將導電材料填入溝槽F。於本實施例中，導電材料不僅覆蓋於溝槽F1且填滿整個溝槽F1內，而且導電材料亦與溝槽F1所裸露的接地墊112電性連接，於其它實施例中，導電材料亦可以不填滿整個溝槽F1。接著，進行烘烤固化程序，而後形成隔間遮蔽結構140。如圖3G所繪示，隔間遮蔽結構140具有至少一側寬面C1以及至少一側長面C2，其中隔間遮蔽結構140電性連接接地墊112。於本實施例中，隔間遮蔽結構140與兩個接地墊112電性連接。不過，於其它實施例中，接地墊112為依據實際溝槽之形狀所形成之條狀、塊狀或其他圖案之金屬墊，本發明不限制其數量及形狀。值得說明的是，隔間遮蔽結構140的寬度T1即大致等於溝槽F1的寬度L1，因此隔間遮蔽結構140的寬度介於60微米(μm)至180微米(μm)之間。
請參閱圖3H，在形成隔間遮蔽結構140的步驟之後，去除保護層160。值得說明的是，在雷射燒蝕(laser scribing)部分封裝體130以形成溝槽F1的過程中，將會有許多粉塵產生，而大部分的粉塵將會附著於保護層160的表面。因此，藉由溶劑洗除保護層160，可同時將粉塵去除。
請參閱圖3I及圖3E，移除圖3E的預設緩衝區域A1的封裝體以形成凹口N1。值得說明的是，形成凹口N1的步驟是在形成隔間遮蔽結構140之後，而凹口N1裸露出隔間遮蔽結構140的側寬面C1。詳細而言，藉由雷射燒蝕(laser scribing)去除所述預設緩衝區域的封裝體130，以形成凹口N1，從而使得隔間遮蔽結構140的側寬面C1完全裸露。不過，本發明並不對形成凹口N1的方法加以限定。
值得注意的是，由於溝槽F1的寬度L1較窄，而為了便於後續形成電磁遮蔽層150的製程工序，凹口N1的寬度L2等於或是大於溝槽F1的寬度L1。而於本實施例中，凹口N1的寬度介於80微米(μm)至200微米(μm)之間。此外，由於凹口N1的數量及位置對應溝槽F1的端部F12的數量及位置，因此凹口N1的數量及位置與溝槽F1的端部F12的數量及位置相同。
接著，可以透過刀具或是使用雷射進行單體化切割，以將封裝體130與基板110切割成多個單元。
隨後，請再次參閱圖1B，形成電磁遮蔽層150覆蓋封裝體130表面。於本實施例中，以噴鍍(Spray)或濺鍍(Sputtering)的方式將導電材料覆蓋於封裝體130表面、隔間遮蔽結構140的表面以及基板110側面，惟本發明不限定形成電磁遮蔽層150的方式。值得說明的是，電磁遮蔽層150透過凹口N1而與隔間遮蔽結構140的側寬面C1電性連接。
綜上所述，本發明實施例提供電子封裝模組，所述電子封裝模組包括封裝體以及隔間遮蔽結構。隔間遮蔽結構位於相鄰的封裝隔間之間，用以降低封裝隔間之間的電磁干擾效應與射頻干擾效應。隔間遮蔽結構透過接地墊將所接收的電磁干擾信號傳遞至外界，進而增加電子封裝模組的電磁屏蔽效果。電磁遮蔽層透過凹口而與隔間遮蔽結構的側寬面連接，且亦可以與封裝體頂面所裸露出的部分隔間遮蔽結構連接，用以降低電子元件與外界之間的 電磁波傳遞。據此，本發明電子封裝模組的產品設計的彈性得以增加。
本發明實施例提供電子封裝模組的製造方法，所述電子封裝模組的製造方法藉由於封裝體內形成溝槽以劃分出至少二封裝隔間，而溝槽位於封裝體內且溝槽的端部未觸及封裝體的側面。而後，填置導電材料於溝槽以覆蓋溝槽的表面而形成隔間遮蔽結構之後，此目的在避免導電材質在填入溝槽的過程中溢流出來，在側面對應溝槽的端部附近移除部分封裝體以分別形成一凹口。隨後，以噴鍍或注入的方式將導電材料覆蓋於封裝體側面以及隔間遮蔽結構的頂面，以形成電磁遮蔽層。而電磁遮蔽層可以透過凹口而與隔間遮蔽結構的側寬面連接。承此，透過本發明電子封裝模組的製造方法，得以降低以濺鍍的方式製作隔間遮蔽結構的製作成本。
以上所述僅為本發明的實施例，其並非用以限定本發明的專利保護範圍。任何熟習相像技藝者，在不脫離本發明的精神與範圍內，所作的更動及潤飾的等效替換，仍為本發明的專利保護範圍內。
100‧‧‧電子封裝模組
110‧‧‧基板
112‧‧‧接地墊
120‧‧‧電子元件
130‧‧‧封裝體
130a‧‧‧封裝隔間
140‧‧‧隔間遮蔽結構
150‧‧‧電磁遮蔽層
F1‧‧‧溝槽
S1‧‧‧上表面
T1‧‧‧隔間遮蔽結構的寬度

Claims (12)

  1. 一種電子封裝模組，包括：一基板，該基板具有一上表面，且該基板包括至少一接地墊，該接地墊裸露於該上表面；複數個電子元件，該些電子元件配置於該上表面上，並且與該基板電性連接；一封裝體，該封裝體至少局部覆蓋於該上表面且包覆該些電子元件，該封裝體具有至少一側面，其中該封裝體中形成有一溝槽以將該封裝體區隔出至少二封裝隔間，而該側面形成有至少一凹口，該凹口對應裸露該溝槽的端部；一隔間遮蔽結構，配置於該溝槽中且位於該些封裝隔間之間，且該隔間遮蔽結構與該接地墊電性連接，該隔間遮蔽結構具有至少一側寬面以及至少一側長面，其中該凹口顯露出該隔間遮蔽結構的該側寬面；以及一電磁遮蔽層，該電磁遮蔽層覆蓋該封裝體的表面及隔間遮蔽結構，且該電磁遮蔽層透過該凹口與該側寬面電性連接，其中該凹口的寬度大於該隔間遮蔽結構的寬度。
  2. 如申請專利範圍第1項所述之電子封裝模組，其中該隔間遮蔽結構的寬度介於60微米(μm)至180微米(μm)之間。
  3. 如申請專利範圍第1項所述之電子封裝模組，其中該凹口的寬度介於80微米(μm)至200微米(μm)之間。
  4. 一種電子封裝模組的製造方法，包括：提供一基板，該基板具有一上表面，且該基板包括至少一接地墊，該接地墊裸露於該上表面；裝設複數個電子元件於該上表面上，而該些電子元件與該基板電性連接；形成一封裝體於該上表面包覆於該些電子元件，其中該封裝 體具有至少一側面；於該封裝體內形成一溝槽以劃分出至少二封裝隔間，其中該溝槽裸露出該接地墊，而該溝槽的端部位於該封裝體內且未觸及該側面，而該溝槽的端部與該封裝體的該側面之間定義一預設緩衝區域；填置導電材料於該溝槽以覆蓋該溝槽而形成一隔間遮蔽結構，該隔間遮蔽結構具有至少一側寬面以及至少一側長面，其中該隔間遮蔽結構連接該接地墊；去除該預設緩衝區域以形成一凹口，而該凹口裸露出該隔間遮蔽結構的該側寬面；以及形成一電磁遮蔽層覆蓋該封裝體的表面及隔間遮蔽結構，其中該電磁遮蔽層透過該凹口而與該側寬面電性連接，其中該凹口的寬度大於該溝槽的寬度。
  5. 如申請專利範圍第4項所述之電子封裝模組的製造方法，其中形成該溝槽的步驟包括：以雷射燒蝕部分該封裝體，以形成該溝槽。
  6. 如申請專利範圍第4項所述之電子封裝模組的製造方法，其中該電子封裝模組的製造方法更包括：在形成該溝槽的步驟之前，形成一保護層覆蓋於該封裝體上。
  7. 如申請專利範圍第6項所述之電子封裝模組的製造方法，其中在形成該隔間遮蔽結構的步驟之後，去除該保護層。
  8. 如申請專利範圍第4項所述之電子封裝模組的製造方法，其中形成該凹口的步驟包括：以雷射燒蝕去除該預設緩衝區域，以形成該凹口。
  9. 如申請專利範圍第4項所述之電子封裝模組的製造方法，其中該電子封裝模組的製造方法更包括：在形成該電磁遮蔽層的步驟之前，進行單體化切割。
  10. 如申請專利範圍第4項所述之電子封裝模組的製造方法，其中該溝槽的寬度介於60微米(μm)至180微米(μm)之間。
  11. 如申請專利範圍第4項所述之電子封裝模組的製造方法，其中該凹口寬度介於80微米(μm)至200微米(μm)之間。
  12. 如申請專利範圍第4項所述之電子封裝模組的製造方法，其中形成該隔間遮蔽結構的步驟包括：以噴鍍或注入填置導電材料於溝槽內以形成該隔間遮蔽結構。
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