KR101573283B1 - 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 기판에 부착된 각 반도체 칩을 독립적으로 구획화시켜 전자파 차폐를 실현할 수 있도록 한 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위해, 본 발명은 기판과, 기판에 도전 가능하게 부착되는 복수의 반도체 칩 및 수동소자를 포함하는 전자파 차폐수단을 갖는 반도체 패키지에 있어서, 상기 복수의 반도체 칩 및 수동소자를 구획하면서 기판에 도전 가능하게 부착되는 접지수단과; 복수의 반도체 칩 및 수동소자를 봉지시키는 동시에 접지수단의 상면을 노출시키면서 기판 위에 몰딩되는 몰딩 컴파운드 수지와; 상기 몰딩 컴파운드 수지의 표면 및 접지수단의 상면에 걸쳐 도포되는 전자파 차폐물질; 을 포함하여 구성된 것을 특징으로 하는 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법을 제공한다.
이를 위해, 본 발명은 기판과, 기판에 도전 가능하게 부착되는 복수의 반도체 칩 및 수동소자를 포함하는 전자파 차폐수단을 갖는 반도체 패키지에 있어서, 상기 복수의 반도체 칩 및 수동소자를 구획하면서 기판에 도전 가능하게 부착되는 접지수단과; 복수의 반도체 칩 및 수동소자를 봉지시키는 동시에 접지수단의 상면을 노출시키면서 기판 위에 몰딩되는 몰딩 컴파운드 수지와; 상기 몰딩 컴파운드 수지의 표면 및 접지수단의 상면에 걸쳐 도포되는 전자파 차폐물질; 을 포함하여 구성된 것을 특징으로 하는 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법을 제공한다.
Description
본 발명은 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지 유닛별로 전자파 차폐가 가능함은 물론 각 반도체 칩을 독립적으로 전자파 차폐시킬 수 있도록 라우팅이 가능한 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 각종 전자기기에는 다양한 구조로 제조된 다수개의 반도체 패키지 뿐만아니라, 각종 신호 교환용 전자소자들이 한꺼번에 설치되는 바, 이러한 반도체 패키지와 전자소자들은 전기적인 작동중에 전자파를 발산시키는 것으로 알려져 있다.
통상, 전자파는 전계(電界)와 자계(磁界)의 합성파로 정의되는데, 도체를 통하여 전류가 흐르게 되면, 이 전류에 의하여 형성되는 전계와 자계를 합쳐서 전자파라고 부른다.
이러한 전자파들은 인체에 유해한 것으로 밝혀지고 있고, 특히 각종 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 패키지와 기기들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에까지 직간접으로 영향이 미치게 되어, 칩 회로에 손상을 입히는 것으로 밝혀지고 있다.
즉, 마더보드와 같은 기판상의 각 반도체 패키지 및 회로기기들은 전자파를 발생하게 되고, 이러한 전자파의 간섭으로 인하여 전자장치 자체에 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다.
최근에는 반도체 제품의 고속화, 고성능화 추세에 따라, 더욱이 시스템-인-패키지(system-in-package; SIP), 멀티 스택 패키지(multi stack package)와 같이 시스템 자체가 패키지 안에 집적되는 구조가 제안되면서 패키지 레벨에서도 전자파 장해 문제가 발생하고 있다.
이러한 전자파 장애를 해결하기 위하여, 기판에 칩을 커버하는 메탈 캔(metal can)을 접지 가능하게 탑재하여 전자파를 접지시켜 제거하는 방식과, 전자파 차폐물질을 패키지의 표면에 도포하는 동시에 기판과 전자파 차폐물질을 구리포스트로 접지 가능하게 연결하는 방식 등 여러가지 방안 등이 모색되고 있다.
첨부한 도 9 및 도 10은 종래의 전자파 차폐용 반도체 패키지를 나타내는 단면도이다.
도 9에서 보듯이, 전자파 차폐를 위한 볼 그리드 어레이 반도체 패키지의 일례로서, 기판(100, PCB) 상에 로직 칩(101, logic chip), 메모리 칩(102), 각종 수동소자(103: 저항, 인덕터, 커패시터 등) 등이 도전 가능하게 부착되고, 기판(100) 상에 몰딩되는 몰딩 컴파운드 수지(104)에 의하여 로직 칩(101) 및 메모리 칩(102)을 비롯한 수동소자(103)가 봉지되며, 기판(100)의 저면에 노출된 볼랜드에 솔더볼(105)이 융착된다.
특히, 상기 몰딩 컴파운드 수지(104)의 전체 표면 및 기판(100)의 측면에 걸쳐 전자파 차폐물질(106)이 코팅된다.
따라서, 상기 몰딩 컴파운드 수지(104)내의 로직 칩(101), 메모리 칩(102), 각종 수동소자(103) 등에서 발생된 전자파가 전자파 차폐물질(16)에 의하여 외부로 발산되지 않게 차폐되고, 또한 외부로부터 전달되어 온 전자파도 몰딩 컴파운드 수지(104)내의 로직 칩(101), 메모리 칩(102), 각종 수동소자(103) 등으로 침입되지 않게 차폐된다.
또는, 도 10에서 보듯이 기판(100, PCB) 상에 로직 칩(101), 메모리 칩(102), 각종 수동소자(103) 등이 도전 가능하게 부착된 상태에서, 기판(100)에 접지 가능하게 탑재되는 하나의 메탈 캔(107)에 의하여 감싸여져 전자파 차폐를 받을 수 있다.
그러나, 하나의 기판 위에 로직 칩(logic chip), 복수의 메모리 칩, 수동소자(저항, 인덕터, 커패시터 등) 등의 구성들이 한꺼번에 탑재된 시스템 인 패키지의 경우에는 각 구성들이 전자파 차폐물질 또는 메탈 캔에 의하여 감싸여져 전자파 차폐를 받을 수 있으나, 각 구성들(로직칩, 메모리 칩, 수동소자)로부터 발산되는 전자파가 각 구성들(로직칩, 메모리 칩, 수동소자) 상호 간에 영향을 미칠 수 있는 문제점이 있다.
즉, 로직 칩, 메모리 칩, 수동소자 등이 하나의 전자파 차폐를 위한 전자파 차폐물질 또는 메탈 캔으로 감싸여진 상태에서, 외부로부터의 전자파는 전자파 차폐물질 및 메탈 캔에 의하여 차폐될 수 있으나, 로직 칩에서 발산되는 전자파가 인접한 메모리 칩에 영향을 미치거나 메모리 칩에서 발산되는 전자파가 로직 칩에 영향을 미치는 등의 문제점이 있다.
또한, 종래의 전자파 차폐용 반도체 패키지는 하나의 단위로 반도체 패키지가 완성된 상태에서, 몰딩 컴파운드 수지의 표면에 전자파 차폐물질을 도포하거나, 또는 메탈 캔을 부착함에 따라, 단위 생산성이 크게 떨어지고, 제조 비용이 증가하는 문제점이 있다.
본 발명은 상기와 같은 점을 해결하기 위하여 안출한 것으로서, 하나의 기판에 여러개의 반도체 칩과 수동소자 등이 부착된 경우, 각 반도체 칩과 수동소자를 독립적으로 구획하는 전자파 차폐수단을 기판에 접지 가능하게 형성함으로써, 외부로부터의 전자파 차폐는 물론 기판에 부착된 칩과 칩 또는 칩과 수동소자 끼리도 전자파 차폐가 용이하게 이루어질 수 있도록 한 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 개개 단위의 반도체 패키지가 아닌 다수의 반도체 패키지를 한꺼번에 제조하는 스트립 단위의 반도체 패키지에 전자파 차폐수단을 일시에 형성할 수 있도록 함으로써, 기존 대비 단위 생산성 및 공정 시간을 크게 단축시킬 수 있도록 한 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명은: 소잉라인을 경계로 다수의 반도체 패키징 영역이 형성된 스트립 기판과, 스트립 기판의 각 반도체 패키징 영역에 도전 가능하게 부착되는 복수의 반도체 칩 및 수동소자와, 스트립 기판의 전체 표면에 오버몰딩되어 각 반도체 칩과 수동소자를 봉지하는 몰딩 컴파운드 수지를 포함하는 전자파 차폐수단을 갖는 반도체 패키지에 있어서, 상기 스트립 기판의 소잉라인 또는 소잉라인의 양쪽 인접부에 형성되는 제1전자파 차폐수단과; 상기 각 반도체 칩과, 반도체 칩과 수동소자와, 각 수동소자 간의 경계부에 독립적으로 구분 가능한 구조로 형성되는 제2전자파 차폐수단과; 상기 제1 및 제2전자파 차폐수단과 도전 가능하게 코팅되는 동시에 몰딩 컴파운드 수지의 전체 표면에 걸쳐 코팅되는 전자파 차폐물질; 을 포함하여 구성된 것을 특징으로 하는 전자파 차폐수단을 갖는 반도체 패키지를 제공한다.
본 발명의 일 구현예에 따른 상기 제1전자파 차폐수단은: 스트립 기판의 소잉라인 또는 소잉라인의 양쪽 인접부를 따라 몰딩 컴파운드 수지에 가공되는 제1레이저 드릴링홀과; 제1레이저 드릴링홀을 통하여 외부로 노출되어, 몰딩 컴파운드 수지의 전체 표면에 걸쳐 코팅된 전자파 차폐물질과 도전 가능하게 연결되는 스트립 기판의 그라운드 패턴; 으로 구성된 것을 특징으로 한다.
본 발명의 일 구현예에 따른 상기 2전자파 차폐수단은: 각 반도체 칩 간의 경계 라인과, 반도체 칩과 수동소자 간의 경계 라인과, 각 수동소자 간의 경계 라인 중 선택된 하나 이상의 경계라인을 따라 몰딩 컴파운드 수지에 가공되는 제2레이저 드릴링홀과; 제2레이저 드릴링홀을 통하여 외부로 노출되어, 몰딩 컴파운드 수지의 전체 표면에 걸쳐 코팅된 전자파 차폐물질과 도전 가능하게 연결되는 스트립 기판의 그라운드 패턴; 으로 구성된 것을 특징으로 한다.
본 발명의 다른 구현예에 따른 상기 제1전자파 차폐수단은: 스트립 기판의 소잉라인에 노출된 그라운드 패턴과; 그라운드 패턴에 적층 부착되어, 몰딩 컴파운드 수지의 전체 표면에 걸쳐 코팅된 전자파 차폐물질과 도전 가능하게 연결되는 제1금속기둥; 으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 제1금속기둥에는 스트립 기판의 소잉라인과 일치하는 소잉용 홈이 형성되고, 소잉용 홈내에는 몰딩 컴파운드 수지가 채워진 것을 특징으로 한다.
본 발명의 다른 구현예에 따른 상기 제2전자파 차폐수단은: 스트립 기판의 각 소자의 경계부를 통하여 노출된 그라운드 패턴과; 각 반도체 칩 사이, 반도체 칩과 수동소자 사이, 각 수동소자 사이를 구분하면서 그라운드 패턴에 적층 부착되어, 몰딩 컴파운드 수지의 전체 표면에 걸쳐 코팅된 전자파 차폐물질과 도전 가능하게 연결되는 제2금속기둥; 으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 제2금속기둥에는 스트립 기판의 소잉라인과 일치하는 소잉용 홈이 형성되고, 소잉용 홈내에는 몰딩 컴파운드 수지가 채워지는 수지 결합용 홈이 형성된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 하나의 기판에 여러개의 반도체 칩과 수동소자 등이 부착되는 반도체 패키지의 경우, 각 반도체 칩과 수동소자 등을 각기 독립적인 공간으로 만들어주는 구획형 전자파 차폐수단을 기판에 접지 가능하게 형성함으로써, 외부로부터의 전자파를 접지시켜 제거함은 물론 기판에 부착된 칩과 칩 또는 칩과 수동소자 끼리도 전자파 차폐가 용이하게 이루어질 수 있다.
둘째, 다수의 반도체 패키지 영역을 갖는 스트립 기판에 전자파 차폐수단을 한꺼번에 형성하여 개개 단위로 분리되도록 함으로써, 기존 대비 단위 생산성을 향상시키는 동시에 제조 비용을 줄일 수 있는 장점이 있다.
도 1은 본 발명의 제1실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 2는 본 발명의 제2실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 3은 본 발명의 제3실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 4는 본 발명의 제4실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 5 및 도 6은 본 발명의 제5실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 7 및 도 8은 본 발명의 제6실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 9 및 도 10은 종래의 전자파 차폐수단을 갖는 반도체 패키지를 나타내는 단면도.
도 2는 본 발명의 제2실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 3은 본 발명의 제3실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 4는 본 발명의 제4실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 5 및 도 6은 본 발명의 제5실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 7 및 도 8은 본 발명의 제6실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도,
도 9 및 도 10은 종래의 전자파 차폐수단을 갖는 반도체 패키지를 나타내는 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 스트립 기판을 이용하여 다수의 반도체 패키지를 제조할 때, 전자파 차폐수단을 용이하게 형성할 수 있도록 함으로써, 기존에 개개 단위의 패키징에서 전자파 차폐수단을 형성하던 것과 달리 스트립 단위에서 전자파 차폐수단을 갖는 패키징이 가능하여 기존 대비 단위 생산성 및 공정 시간을 단축시킬 수 있도록 한 점에 주안점이 있다.
또한, 본 발명은 하나의 기판에 여러개의 반도체 칩과 수동소자 등이 부착된 경우, 각 반도체 칩과 수동소자를 독립적으로 구획하는 전자파 차폐수단을 기판에 접지 가능하게 형성하여, 칩과 칩 또는 칩과 수동소자 끼리도 전자파 차폐가 용이하게 이루어질 수 있도록 한 점에 주안점이 있다.
제1실시예
첨부한 도 1은 본 발명의 제1실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 과정을 나타낸 단면도이다.
도 1에서, 도면부호 10은 스트립 기판을 나타낸다.
상기 스트립 기판(10)은 다수의 반도체 패키지 영역이 가로 및 세로 방향을 따라 매트릭스 배열(예를 들어, 4×5, 5×5)을 이루는 PCB(Printed Circuit Board)기판으로서, 각 반도체 패키지 영역 간의 경계부에는 추후에 개개 패키지 단위로의 분리를 위한 소잉라인이 형성되어 있다.
상기 스트립 기판(10)의 각 반도체 패키지 영역에는 서로 수평 배열을 이루면서 복수의 반도체 칩(16) 및 수동소자(18, 예를 들어 저항, 인덕터, 커패시터 등)들이 도전 가능하게 부착된다.
다음으로, 상기 스트립 기판(10)의 전체 표면에 걸쳐 몰딩 컴파운드 수지(20)에 의한 오버 몰딩이 이루어짐으로써, 각 반도체 칩(16) 및 수동소자(18)들이 몰딩 컴파운드 수지(20)에 의하여 봉지되는 상태가 된다.
본 발명의 제1실시예는 상기 스트립 기판(10)의 소잉라인(12)을 따라 개개 단위의 반도체 패키지에 대한 전자파 차폐를 수행하는 제1전자파 차폐수단(30)이 형성된 점에 특징이 있다.
먼저, 상기 제1전자파 차폐수단(30)을 형성하기 위하여 소잉라인(12)과 일치하는 몰딩 컴파운드 수지(20)에 레이저 가공을 이용하여 제1레이저 드릴링홀(31)을 형성한다.
이때, 상기 제1레이저 드릴링홀(31)을 통하여 스트립 기판(10)의 소잉라인(12)의 표면에 형성된 그라운드 패턴(32)이 외부로 노출되는 상태가 된다.
이어서, 상기 몰딩 컴파운드 수지(20)의 전체 표면을 비롯하여 제1레이저 드릴링홀(31)의 내경 및 그라운드 패턴(32)에 전자파 차폐물질(50, 예를 들어 금속 분말이 혼합된 도전성 페이스트)이 코팅된다.
위와 같이, 상기 제1전자파 차폐수단(30)은 스트립 기판(10)의 소잉라인(12)를 따라 몰딩 컴파운드 수지(20)에 가공되는 제1레이저 드릴링홀(31)과, 이 제1레이저 드릴링홀(31)을 통하여 외부로 노출되어 몰딩 컴파운드 수지(20)의 전체 표면에 걸쳐 코팅된 전자파 차폐물질(50)과 도전 가능하게 연결되는 스트립 기판(10)의 그라운드 패턴(32)으로 구성된다.
최종적으로, 상기 스트립 기판(10)의 소잉라인(12)을 따라 소잉(sawing)이 이루어짐으로써, 스트립 단위의 패키지가 개개 단위의 패키지로 분리되어 완성된다.
이렇게 제조된 본 발명의 제1실시예에 따른 개개 단위의 패키지를 보면, 몰딩 컴파운드 수지 및 스트립 기판의 그라운드 패턴 표면에 전자파 차폐물질이 코팅된 상태가 되어, 내부의 반도체 칩 및 수동소자 들이 외부로 전자파를 발산하거나, 외부로부터의 전자파가 내부의 반도체 칩 및 수동소자 들로 전달되는 것을 용이하게 차폐하는 역할을 하게 된다.
또한, 본 발명의 제1실시예에 따르면 다수의 반도체 패키지 영역을 갖는 스트립 기판에 전자파 차폐수단을 한꺼번에 형성하여 개개 단위로 분리되도록 함으로써, 기존 대비 단위 생산성을 향상시키는 동시에 제조 비용을 줄일 수 있는 장점을 제공할 수 있다.
제2실시예
첨부한 도 2는 본 발명의 제2실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 과정을 나타낸 단면도이다.
본 발명의 제2실시예는 제1실시예의 패키지와 동일하게 상기 스트립 기판(10)의 소잉라인(12)을 따라 개개 단위의 반도체 패키지에 대한 전자파 차폐를 수행하는 제1전자파 차폐수단(30)이 형성된 점에 특징이 있다.
단지, 본 발명의 제2실시예는 상기 제1전자파 차폐수단(30)을 형성하기 위하여 스트립 기판(10)의 소잉라인(12)의 양쪽 인접부와 일치하는 몰딩 컴파운드 수지(20)에 레이저 가공을 이용한 제1레이저 드릴링홀(31)이 2열 배열로 형성된 점에 차이가 있다.
따라서, 몰딩 컴파운드 수지(20)의 표면에 전자파 차폐물질(50)이 코팅되는 동시에 제1레이저 드릴링홀(31)내에 전자파 차폐물질(50)이 충진되는 상태가 되며, 소잉후에는 2열의 제1레이저 드릴링홀(31)내에 충진된 전자파 차폐물질(50)의 측부가 제1실시예와 달리 외부로 노출되지 않아 전자파 차폐물질(50)의 보호가 이루어질 수 있다.
마찬가지로, 본 발명의 제2실시예에 따른 개개 단위의 패키지도 몰딩 컴파운드 수지 및 스트립 기판의 그라운드 패턴 표면에 전자파 차폐물질이 코팅된 상태가 되어, 내부의 반도체 칩 및 수동소자 들이 외부로 전자파를 발산하거나, 외부로부터의 전자파가 내부의 반도체 칩 및 수동소자 들로 전달되는 것을 용이하게 차폐하는 역할을 하게 된다.
제3실시예 및 제4실시예
첨부한 도 3 및 도 4는 본 발명의 제3실시예 및 제4실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 과정을 나타낸 단면도이다.
본 발명의 제3실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지는 상기한 제1실시예의 패키지 구조와 동일하게 구성하되, 각 반도체 칩(16)과, 반도체 칩(16) 및 수동소자(18)와, 각 수동소자(18) 간의 경계부에 독립적으로 구분 가능한 제2전자파 차폐수단(40)이 더 형성된 점에 특징이 있고, 제4실시예에 따른 패키지는 제2실시예와 동일하게 구성하되, 마찬가지로 각 반도체 칩(16)과, 반도체 칩(16) 및 수동소자(18)와, 각 수동소자(18) 간의 경계부에 독립적으로 구분 가능한 제2전자파 차폐수단(40)이 더 형성된 점에 특징이 있다.
이를 위해, 상기한 제1실시예 또는 제2실시예의 패키지 제조 공정 중, 레이저 가공 공정시 각 반도체 칩(16) 간의 경계 라인과, 반도체 칩(16)과 수동소자(18) 간의 경계 라인과, 각 수동소자(18) 간의 경계 라인 중 선택된 하나 이상의 경계라인을 따라 몰딩 컴파운드 수지(20)에 제2레이저 드릴링홀(41)을 형성하는 과정이 더 진행된다.
이때, 상기 제2레이저 드릴링홀(41)을 통하여 스트립 기판(10)의 각 반도체 패키지 영역에 형성된 그라운드 패턴(42)이 노출되는 상태가 된다.
또한, 전자파 차폐물질(50)을 코팅하는 과정 중, 제2레이저 드릴링홀(41)내에 전자파 차폐물질(50)이 충진되어 그라운드 패턴(42)과 도전 가능하게 연결되는 상태가 된다.
이렇게 본 발명의 제3 및 제4실시예에 따른 반도체 패키지의 2전자파 차폐수단(40)은 각 반도체 칩(16) 간의 경계 라인과, 반도체 칩(16)과 수동소자(18) 간의 경계 라인과, 각 수동소자(18) 간의 경계 라인 중 선택된 하나 이상의 경계라인을 따라 몰딩 컴파운드 수지(20)에 가공되는 제2레이저 드릴링홀(41)과, 이 제2레이저 드릴링홀(41)을 통하여 외부로 노출되어, 몰딩 컴파운드 수지(20)의 전체 표면에 걸쳐 코팅된 전자파 차폐물질(50)과 도전 가능하게 연결되는 스트립 기판(10)의 그라운드 패턴(42)으로 구성된다.
따라서, 하나의 기판에 여러개의 반도체 칩과 수동소자 등이 부착되는 반도체 패키지의 경우, 각 반도체 칩과 수동소자 등을 각기 독립적인 공간으로 만들어주는 구획형의 제2전자파 차폐수단(40)을 스트립 기판(10)에 접지 가능하게 형성함으로써, 외부로부터의 전자파를 접지시켜 제거함은 물론 기판에 부착된 칩과 칩 또는 칩과 수동소자 끼리도 전자파 차폐가 용이하게 이루어질 수 있다.
제5실시예
도 5 및 도 6은는 본 발명의 제5실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지및 그 제조 과정을 나타낸 단면도이다.
본 발명의 제5실시예에 따른 패키지는 상기한 제1실시예와 같이 스트립 기판(10)의 소잉라인(12)을 따라 개개 단위의 반도체 패키지에 대한 전자파 차폐를 수행하는 다른 형태의 제1전자파 차폐수단(30)이 형성된 점에 특징이 있다.
먼저, 상기 스트립 기판(10)의 각 반도체 패키지 영역에는 서로 수평 배열을 이루면서 복수의 반도체 칩(16) 및 수동소자(18, 예를 들어 저항, 인덕터, 커패시터 등)들이 도전 가능하게 부착된다.
이때, 상기 스트립 기판(10)에 다른 형태의 제1전자파 차폐수단(30)이 몰딩 전에 부착된다.
본 발명의 제5실시예에 따른 제1전자파 차폐수단(30)은 스트립 기판(10)의 소잉라인(12)을 통하여 노출된 그라운드 패턴(33)과, 이 그라운드 패턴(33)에 적층 부착되어 몰딩 컴파운드 수지(20)의 전체 표면에 걸쳐 코팅된 전자파 차폐물질(50)과 도전 가능하게 연결되는 제1금속기둥(34)으로 구성된다.
다음으로, 상기 스트립 기판(10)의 전체 표면에 걸쳐 몰딩 컴파운드 수지(20)에 의한 오버 몰딩이 이루어짐으로써, 각 반도체 칩(16) 및 수동소자(18)들이 몰딩 컴파운드 수지(20)에 의하여 봉지되는 상태가 되고, 동시에 제1금속기둥(34)의 둘레부도 봉지되는 상태가 된다.
이렇게 몰딩 공정후, 몰딩 컴파운드 수지(20) 및 제1금속기둥(34)의 상부 표면에 전자파 차폐물질(50)을 코팅한 다음, 스트립 기판(10)의 소잉라인을 비롯하여 그 위의 제1금속기둥(34)을 절반으로 분리시키는 소잉공정을 진행함으로써, 제1금속기둥(34)과 전자파 차폐물질(50)에 의한 전자파 차폐가 이루어지는 제5실시예에 따른 패키지가 완성된다.
즉, 본 발명의 제5실시예에 따른 소잉후의 개개 단위 패키지를 보면, 몰딩 컴파운드 수지 및 제1금속기둥의 표면에 전자파 차폐물질이 코팅된 상태가 되어, 내부의 반도체 칩 및 수동소자 들이 외부로 전자파를 발산하거나, 외부로부터의 전자파가 내부의 반도체 칩 및 수동소자 들로 전달되는 것을 용이하게 차폐하는 역할을 하게 된다.
한편, 본 발명의 제5실시예에 따른 상기 제1금속기둥(34)에는 첨부한 도 6에서 보듯이 스트립 기판(10)의 소잉라인(12)과 일치하는 소잉용 홈(35)이 형성되고, 소잉용 홈(35)내에는 몰딩 컴파운드 수지(20)가 채워지도록 하는 것이 바람직하며, 그 이유는 소잉 공정시 제1금속기둥(34)을 절반으로 소잉하는 것에 비하여 몰딩 컴파운드 수지를 소잉하는 것을 보다 용이하기 때문이다.
즉, 제1금속기둥을 직접 소잉하면 소잉수단(예를 들어, 블레이드 등)에 금속이 직접 닿는 시간이 증가하여 소잉수단의 손상이 발생될 수 있지만, 제1금속기둥(34)에 소잉라인과 일치하는 소잉용 홈(35)을 형성하고, 이 소잉용 홈(35)내에 몰딩시 몰딩 컴파운드 수지(20)가 채워지도록 함으로써, 소잉 공정시 몰딩 컴파운드 수지 및 제1금속기둥의 하단부만을 용이하게 소잉하면 되므로, 보다 원활한 소잉 공정이 이루어질 수 있다.
제6실시예
도 7 및 도 8은 본 발명의 제6실시예에 따른 전자파 차폐수단을 갖는 반도체 패키지를 나타낸 단면도이다.
본 발명의 제6실시예는 상기한 제5실시예와 동일하고, 단지 각 반도체 칩(16)과, 반도체 칩(16) 및 수동소자(18)와, 각 수동소자(18) 간의 경계부에 독립적으로 구분 가능한 제2전자파 차폐수단(40)으로서 제2금속기둥(44)이 더 형성된 점에 특징이 있다.
본 발명의 제6실시예에 따른 제2전자파 차폐수단(40)은 도 7에서 보듯이, 스트립 기판(10)의 각 소자의 경계부를 통하여 노출된 그라운드 패턴(43)과, 각 반도체 칩(16) 사이, 반도체 칩(16)과 수동소자(18) 사이, 각 수동소자(18) 사이를 구분하면서 그라운드 패턴(43)에 적층 부착되어, 몰딩 컴파운드 수지(20)의 전체 표면에 걸쳐 코팅된 전자파 차폐물질(50)과 도전 가능하게 연결되는 제2금속기둥(44)으로 구성된다.
바람직하게는, 도 8에서 보듯이 상기 제2금속기둥(44)의 상면에는 결합용 홈(45)을 형성하여 몰딩 컴파운드 수지(20)가 채워지도록 함으로써, 제2금속기둥(44)이 몰딩 컴파운드 수지(20)와 견고한 결합력을 유지하도록 한다.
따라서, 본 발명의 제6실시예에 따르면 하나의 기판에 여러개의 반도체 칩과 수동소자 등이 부착되는 반도체 패키지의 경우, 각 반도체 칩과 수동소자 등을 각기 독립적인 공간으로 만들어주는 제2금속기둥(44)을 포함하는 제2전자파 차폐수단(40)을 스트립 기판(10)에 접지 가능하게 형성함으로써, 외부로부터의 전자파를 접지시켜 제거함은 물론 기판에 부착된 칩과 칩 또는 칩과 수동소자 끼리도 전자파 차폐가 용이하게 이루어질 수 있다.
10 : 스트립 기판
12 : 소잉라인
14 : 반도체 패키징 영역
16 : 반도체 칩
18 : 수동소자
20 : 몰딩 컴파운드 수지
30 : 제1전자파 차폐수단
31 : 제1레이저 드릴링홀
32, 33 : 그라운드 패턴
34 : 제1금속기둥
35 : 소잉용 홈
40 : 제2전자파 차폐수단
41 : 제2레이저 드릴링홀
42,43 : 그라운드 패턴
44 : 제2금속기둥
45 : 결합용 홈
50 : 전자파 차폐물질
12 : 소잉라인
14 : 반도체 패키징 영역
16 : 반도체 칩
18 : 수동소자
20 : 몰딩 컴파운드 수지
30 : 제1전자파 차폐수단
31 : 제1레이저 드릴링홀
32, 33 : 그라운드 패턴
34 : 제1금속기둥
35 : 소잉용 홈
40 : 제2전자파 차폐수단
41 : 제2레이저 드릴링홀
42,43 : 그라운드 패턴
44 : 제2금속기둥
45 : 결합용 홈
50 : 전자파 차폐물질
Claims (7)
- 삭제
- 삭제
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- 소잉라인(12)을 경계로 다수의 반도체 패키징 영역(14)이 형성된 스트립 기판(10)과, 스트립 기판(10)의 각 반도체 패키징 영역(14)에 도전 가능하게 부착되는 복수의 반도체 칩(16) 및 수동소자(18)와, 스트립 기판(10)의 전체 표면에 오버몰딩되어 각 반도체 칩(16)과 수동소자(18)를 봉지하는 몰딩 컴파운드 수지(20)를 포함하는 전자파 차폐수단을 갖는 반도체 패키지에 있어서,
상기 스트립 기판(10)의 소잉라인 또는 소잉라인의 양쪽 인접부에 형성되는 제1전자파 차폐수단(30)과;
상기 각 반도체 칩(16)과, 반도체 칩(16) 및 수동소자(18)와, 각 수동소자(18) 간의 경계부에 독립적으로 구분 가능한 구조로 형성되는 제2전자파 차폐수단(40)과;
상기 제1 및 제2전자파 차폐수단(30,40)과 도전 가능하게 코팅되는 동시에 몰딩 컴파운드 수지(20)의 전체 표면에 걸쳐 코팅되는 전자파 차폐물질(50);
을 포함하여 구성하되,
상기 제1전자파 차폐수단(30)은:
스트립 기판(10)의 소잉라인(12)을 통하여 노출된 그라운드 패턴(33)과;
그라운드 패턴(33)에 적층 부착되어, 몰딩 컴파운드 수지(20)의 전체 표면에 걸쳐 코팅된 전자파 차폐물질(50)과 도전 가능하게 연결되는 제1금속기둥(34);
으로 구성되고, 상기 제1금속기둥(34)에는 스트립 기판(10)의 소잉라인(12)과 일치하는 소잉용 홈(35)이 형성되고, 소잉용 홈(35)내에는 몰딩 컴파운드 수지(20)가 채워진 것을 특징으로 하는 전자파 차폐수단을 갖는 반도체 패키지.
- 삭제
- 소잉라인(12)을 경계로 다수의 반도체 패키징 영역(14)이 형성된 스트립 기판(10)과, 스트립 기판(10)의 각 반도체 패키징 영역(14)에 도전 가능하게 부착되는 복수의 반도체 칩(16) 및 수동소자(18)와, 스트립 기판(10)의 전체 표면에 오버몰딩되어 각 반도체 칩(16)과 수동소자(18)를 봉지하는 몰딩 컴파운드 수지(20)를 포함하는 전자파 차폐수단을 갖는 반도체 패키지에 있어서,
상기 스트립 기판(10)의 소잉라인 또는 소잉라인의 양쪽 인접부에 형성되는 제1전자파 차폐수단(30)과;
상기 각 반도체 칩(16)과, 반도체 칩(16) 및 수동소자(18)와, 각 수동소자(18) 간의 경계부에 독립적으로 구분 가능한 구조로 형성되는 제2전자파 차폐수단(40)과;
상기 제1 및 제2전자파 차폐수단(30,40)과 도전 가능하게 코팅되는 동시에 몰딩 컴파운드 수지(20)의 전체 표면에 걸쳐 코팅되는 전자파 차폐물질(50);
을 포함하여 구성하되,
상기 제2전자파 차폐수단(40)은:
스트립 기판(10)의 각 소자의 경계부를 통하여 노출된 그라운드 패턴(43)과;
각 반도체 칩(16) 사이, 반도체 칩(16)과 수동소자(18) 사이, 각 수동소자(18) 사이를 구분하면서 그라운드 패턴(43)에 적층 부착되어, 몰딩 컴파운드 수지(20)의 전체 표면에 걸쳐 코팅된 전자파 차폐물질(50)과 도전 가능하게 연결되는 제2금속기둥(44);
으로 구성되고, 상기 제2금속기둥(44)에는 몰딩 컴파운드 수지(20)가 채워지는 결합용 홈(45)이 형성된 것을 특징으로 하는 전자파 차폐수단을 갖는 반도체 패키지. - 삭제
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150092528A KR20150092528A (ko) | 2015-08-13 |
| KR101573283B1 true KR101573283B1 (ko) | 2015-12-02 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101573283B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP6800745B2 (ja) * | 2016-12-28 | 2020-12-16 | 株式会社ディスコ | 半導体パッケージの製造方法 |
| CN113471175A (zh) * | 2021-06-29 | 2021-10-01 | 荣成歌尔微电子有限公司 | 共形屏蔽结构及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101046254B1 (ko) | 2010-02-05 | 2011-07-04 | 앰코 테크놀로지 코리아 주식회사 | 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법 |
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