KR100874924B1 - 칩 삽입형 매개 기판 및 이를 이용한 반도체 패키지 - Google Patents

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Abstract

본 발명의 칩 삽입형 매개 기판은 복수개의 칩 패드들을 구비하는 칩과, 칩이 탑재되고 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판과, 칩 패드와 재배선 패드를 연결하는 본딩 와이어와, 칩 및 기판을 매립하면서 재배선 패드를 노출하는 비아홀을 갖는 보호층과, 비아홀을 통해 재배선 패드와 연결되는 비아를 포함하고, 비아는 비아홀의 양측벽, 상기 재배선 패드 및 상기 보호층의 표면상에 형성되어 있다. 그리고, 본 발명의 칩 삽입형 매개 기판을 이용하여 다양한 크기의 칩을 구비하는 반도체 패키지를 구성할 수 있다.

Description

칩 삽입형 매개 기판 및 이를 이용한 반도체 패키지{Chip-embedded interposer substrate and semiconductor package using the same}
도 1 내지 도 4는 본 발명의 일 예에 따른 칩 삽입형 매개 기판의 구조 및 그 제조방법을 나타내는 단면들이고,
도 5는 본 발명의 일 예에 따른 칩 삽입형 매개 기판의 평면도이고,
도 6은 본 발명의 다른 예에 따른 칩 삽입형 매개 기판의 구조를 나타내는 단면도이고,
도 7 및 도 8은 본 발명의 일 예에 의한 칩 삽입형 매개 기판을 이용한 반도체 패키지의 구조 및 그 제조방법을 설명하기 위한 단면도들이고,
도 9 내지 도 11은 본 발명의 다른 예에 의한 칩 삽입형 매개 기판을 이용한 반도체 패키지의 구조 및 그 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
31: 기판, 37, 삽입 칩, 39, 64, 70: 칩 패드, 33: 재배선 패드, 41, 66, 72: 본딩 와이어, 43, 74: 보호층, 45, 45a, 76: 비아홀, 47, 47a, 78: 비아, 50, 50a: 칩 삽입형 매개 기판, 52: 외부 접속 단자, 62, 68: 칩
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 상세하게는 칩 삽입형 매개 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
디지털 네트워크 정보 시대의 도래에 따라 멀티 미디어 제품, 디지털 가전 제품, 개인용 디지털 제품 등의 성장이 급속히 이루어지고 있다. 이를 제품들은 일반적으로 초소형, 고성능, 다기능, 고속, 대용량, 저가 등의 특성을 요구한다. 이에 따라, 하나의 단일 반도체 패키지 안에 복수개의 칩들을 수평 또는 수직적으로 탑재된 적층 패키지나 시스템 인 패키지가 많이 개발되고 있다.
적층 패키지나 시스템 인 패키지는 복수개의 칩들을 단일 패키지 안에 조립하는 것으로, 전기적 성능을 향상시키고 제품 크기를 줄일 수 있으며, 제조 비용을 절감할 수 있는 여러 가지 이점이 있다. 그런데, 적층 패키지나 시스템 인 패키지는 칩 패드의 피치가 조밀하기 때문에 칩 패드와 배선 기판의 배선 패드간의 연결이 어려운 단점이 있다.
이러한 단점을 극복하기 위하여, 적층 패키지나 시스템 인 패키지는 칩 패드와 배선 기판을 연결하기 위하여 다층 배선 기판이나 별도의 매개 칩(interposer chip)을 이용한다. 즉, 종래의 적층 패키지나 시스템 인 패키지는 다층 배선 기판이나 별도의 매개 칩에 재배선층을 형성한 후, 이를 이용하여 칩 패드와 배선 기판의 배선 패드를 연결한다.
그러나, 종래의 적층 패키지나 시스템 인 패키지는 다층 배선 기판이나 매개 칩을 이용하여 재배선하기 때문에 패키지 비용이 많이 상승할 뿐만 아니라, 칩 패 드와 배선 기판의 배선 패드간을 연결하는 패키지 공정이 매우 복잡해지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 창안한 것으로써, 칩과 기판간의 연결을 간편하게 할 수 있고, 패키지 비용을 줄일 수 있는 칩 삽입형 매개 기판을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 칩 삽입형 매개 기판을 이용하여 용이하게 패키징된 반도체 패키지를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상술한 칩 삽입형 매개 기판을 이용하여 복수개의 칩들이 적층된 적층형 반도체 패키지를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 칩 삽입형 매개 기판은 복수개의 칩 패드들을 구비하는 칩과, 칩이 탑재되고 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판과, 칩 패드와 재배선 패드를 연결하는 본딩 와이어를 포함한다. 재배선 패드들의 피치는 칩 패드들의 피치보다 크게 구성할 수 있다.
본 발명의 일 예에 의한 칩 삽입형 매개 기판은 칩 및 기판을 매립하면서 재배선 패드를 노출하는 비아홀을 갖는 보호층과, 비아홀을 통해 재배선 패드와 연결되는 비아를 포함한다. 비아는 비아홀의 양측벽, 재배선 패드 및 보호층의 표면상에 형성되어 있다. 비아는 칩 패드를 재배선한 재배선 패드와 외부의 제2 칩의 칩 패드와 연결하는 배선일 수 있다. 보호층 내에는 칩 패드를 노출하는 칩 패드용 비아홀이 형성될 수 있고, 칩 패드용 비아홀 내에는 칩 패드와 연결되는 칩 패드용 비아가 더 형성되어 있을 수 있다. 칩은 기판 내에 마련된 캐비티에 탑재되어 있을 수 있다.
본 발명의 다른 예에 의한 칩 삽입형 매개 기판은 상면에 탑재되는 칩의 복수개의 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판과, 칩 패드들중 일부의 칩 패드를 재배선 패드와 연결하여 칩 패드를 재배선하는 본딩 와이어를 포함한다. 재배선 패드들의 피치는 칩 패드들의 피치보다 크게 구성하는 것이 바람직하다.
본 발명의 다른 예에 의한 칩 삽입형 매개 기판은 칩 및 기판을 매립하도록 형성되고 재배선 패드를 노출하는 비아홀을 갖는 보호층과, 비아홀을 통해 재배선 패드와 연결되고 외부의 제2 칩의 칩 패드와 연결될 수 있는 비아를 포함한다. 보호층에는 칩 패드를 노출하는 칩 패드용 비아홀이 형성되어 있고, 칩 패드용 비아홀 내에는 칩 패드와 연결되는 칩 패드용 비아가 형성되어 있다. 칩은 기판 내에 마련된 캐비티에 탑재되어 있을 수 있다.
상술한 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 반도체 패키지는 복수개의 삽입 칩 패드들을 구비하는 삽입 칩과, 삽입 칩이 탑재되고 삽입 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판과, 삽입 칩 패드와 재배선 패드를 연결하는 본딩 와이어를 포함한다. 재배선 패드들의 피치는 삽입 칩 패드들의 피치보다 크게 구성하는 것이 바람직하다. 삽입 칩은 기 판 내에 마련된 캐비티에 탑재될 수 있다.
본 발명의 일 예에 의한 반도체 패키지는 삽입 칩 및 기판을 매립하도록 형성되고 재배선 패드를 노출하는 비아홀을 갖는 보호층과, 비아홀을 통해 재배선 패드와 연결되는 비아와, 비아에 연결되는 외부 접속 단자를 포함한다. 비아는 비아홀의 양측벽, 재배선 패드 및 보호층의 표면상에 형성될 수 있다.
본 발명의 다른 예에 의한 반도체 패키지는 상면에 탑재되는 삽입 칩의 삽입 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판과, 삽입 칩 패드들중 일부의 삽입 칩 패드를 재배선 패드와 연결하여 삽입 칩 패드를 재배선하는 본딩 와이어를 포함한다. 재배선 패드들의 피치는 삽입 칩 패드들의 피치보다 크게 구성하는 것이 바람직하다. 삽입 칩은 기판 내에 마련된 캐비티에 탑재되어 있을 수 있다.
본 발명의 다른 예에 의한 반도체 패키지는 삽입 칩 및 기판을 매립하도록 형성되고 재배선 패드를 노출하는 비아홀을 갖는 보호층과, 비아홀을 통해 재배선 패드와 연결되는 비아와, 비아에 연결되는 외부 접속 단자를 포함한다.
본 발명의 또 다른 예에 의한 반도체 패키지는 복수개의 삽입 칩 패드들을 구비하는 삽입 칩과, 삽입 칩이 탑재되고 삽입 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판과, 삽입 칩 패드와 재배선 패드를 연결하는 제1 본딩 와이어를 포함한다. 재배선 패드들의 피치는 삽입 칩 패드들의 피치보다 크게 구성하는 것이 바람직하다. 삽입 칩은 기판 내에 마련된 캐비티에 탑재되어 있을 수 있다. 제1 본딩 와이어는 삽입 칩 패드들중 일부의 삽입 칩 패드와 재배 선 패드를 연결할 수 있다.
본 발명의 또 다른 예에 의한 반도체 패키지는 삽입 칩 및 기판을 매립하도록 형성되고 재배선 패드를 노출하는 제1 비아홀을 갖는 제1 보호층과, 제1 비아홀을 통해 재배선 패드들과 연결되는 제1 비아와, 제1 보호층 상에 탑재되고 복수개의 제1 칩 패드들을 구비하는 제1 칩과, 제1 칩 패드들과 제1 비아를 연결하는 제2 본딩 와이어를 포함한다. 제1 비아는 삽입 칩 패드를 재배선한 재배선 패드와 제1 칩의 제1 칩 패드와 연결하는 배선일 수 있다.
본 발명의 또 다른 예에 의한 반도체 패키지는 삽입 칩 및 제1 칩을 전체적으로 매립하도록 형성되고 제1 비아를 노출하는 제2 비아홀을 갖는 제2 보호층과, 제2 비아홀을 통해 제1 비아와 연결되는 제2 비아와, 제2 비아에 연결되는 외부 접속 단자를 포함한다. 제2 비아는 제2 비아홀의 양측벽, 제1 비아 및 제2 보호층의 표면상에 형성되어 있을 수 있다.
본 발명의 또 다른 예에 의한 반도체 패키지는 제1 칩 상에 탑재되고 복수개의 제2 칩 패드들을 구비하는 제2 칩과, 제2 칩 패드들과 제1 비아를 연결하는 제3 본딩 와이어를 더 구비할 수 있다.
이상과 같이 구성되는 본 발명의 칩 삽입형 매개 기판은 내부에 칩이 삽입되어 있고, 와이어 본딩 공정을 이용하여 재배선이 되어 있다. 이와 같은 칩 삽입형 매개 기판을 이용하여 단순하게 다양한 크기의 칩을 갖는 반도체 패키지를 제조할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
또한, 이하 실시예를 설명함에 있어서 일부 구조나 제조 공정에서 대해서는 그 설명을 생략하거나 도면의 도시를 생략한다. 이는 본 발명의 특징적 구성을 보다 명확하게 보여주기 위한 것이다. 아울러서, 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이며, 각 구성요소의 크기가 실제 크기를 전적으로 반영하는 것은 아니다.
칩 삽입형 매개 기판
도 1 내지 도 4는 본 발명의 일 예에 따른 칩 삽입형 매개 기판의 구조 및 그 제조방법을 나타내는 단면들이고, 도 5는 본 발명의 일 예에 따른 칩 삽입형 매개 기판의 평면도이다.
도 1 및 도 5를 참조하면, 기판(31) 상에 접착층(35)을 형성하고, 접착층(35) 상에 칩(37)을 탑재한다. 칩(37)은 복수개의 칩 패드들(39)을 갖는다. 칩(37)은 메모리 칩, 비메모리 칩, 로직 칩, 아날로그 칩 등 다양한 칩일 수 있다. 칩 패드들(39)은 칩(37)에 전기 신호를 입출력할 수 있는 입출력 패드이다. 칩 패드들(39)의 피치(P1)는 고집적화된 칩(37)일 경우 매우 조밀하게 형성되어 있다.
기판(31)은 칩 패드들(39)을 재배선하는 복수개의 재배선 패드들(33)을 구비한다. 기판(31)은 반드시 배선이 형성된 배선 기판일 필요는 없고, 기판 역할을 할 수 있는 것이면 어느 것이나 족하다. 기판(31)은 폴리머 기판 또는 프린트 배선 기판(Printed circuit board, PCB)으로 구성할 수 있다. 기판(31) 상에 형성되는 재배선 패드들(33)은 재배선 역할만 수행하는 것이므로, 재배선 패드들(33)은 덜 조밀하게 형성되어 있다. 이에 따라, 재배선 패드들(33)의 피치(P2)는 칩 패드들(39)의 피치(P1)보다 크게 구성한다. 예컨대, 재배선 패드들(33)의 피치는 수백 ㎛이며, 칩 패드들(39)의 피치는 수십 ㎛로 구성한다.
도 2 및 도 5를 참조하면, 칩 패드(39)와 재배선 패드(33)를 와이어 본딩 공정을 이용하여 본딩 와이어(41)로 연결한다. 칩 패드(39)와 재배선 패드(33)를 본딩 와이어(41)로 연결할 때, 도 5에 도시한 바와 같이 칩 패드들(39)중 일부의 칩 패드(39)와 재배선 패드(33)를 본딩 와이어(41)로 연결한다. 예컨대, 칩(37) 상에 배열된 칩 패드들(39)중에서 하나씩 걸러서 칩 패드(39)와 재배선 패드(33)를 본딩 와이어(41)로 연결한다. 좁은 피치(P1)를 갖는 칩 패드(39)를 넓은 피치(P2)를 갖는 재배선 패드(33)와 연결하기 때문에, 와이어 본딩 공정을 이용하여 칩 패드(39)와 재배선 패드(33)를 용이하게 연결할 수 있다.
이어서, 칩(37) 및 기판(31)을 매립하도록 보호층(43)을 형성한다. 보호층(43)은 칩(37), 본딩 와이어(42) 및 기판(31)을 충분히 매립하도록 형성한다. 이에 따라, 보호층(43) 내에 칩(37)이 삽입된다. 보호층(43)은 레진층으로 형성한다.
도 3 내지 도 5를 참조하면, 보호층(43)을 식각하여 재배선 패드(33) 및/또는 칩 패드(39)를 노출하는 비아홀(45, 45a)을 형성한다. 필요에 따라서 재배선 패 드(33)나 칩 패드(39)중 어느 하나를 노출하는 비아홀(45나 45a)을 형성한다. 그리고, 칩 패드(39)와 재배선 패드(33)를 본딩 와이어로 연결되지 않는 칩 패드(도 5의 39a)의 경우, 도 4와 같이 칩 패드(39a)를 노출하는 비아홀(45a)을 형성할 수 있다. 따라서, 참조번호 45a는 칩 패드용 비아홀이고, 참조번호 45는 재배선 패드용 비아홀이 된다.
이어서, 비아홀(45, 45a) 내에 비아(47, 47a)를 형성한다. 비아(47, 47a)는 구리, 금, 텅스텐과 같은 금속 물질을 코팅하고 패터닝하여 형성할 수 있다. 비아(47, 47a)는 비아홀(45, 45a)의 양측벽, 칩 패드(39), 재배선 패드(33) 및 보호층(43)의 표면상에 형성한다. 비아(47, 47a)는 비아홀(45, 45a)을 통해 칩 패드(39)나 재배선 패드(33)와 연결된다. 칩 패드용 비아(47a)는 후의 패키지 공정에 채용할 때 외부 접속 단자(미도시)와 연결될 수도 있다. 재배선 패드용 비아(47)는 비아홀(45)을 통해 재배선 패드(33)와 연결될 수 있다.
이와 같은 제조 공정을 통하여 칩 삽입형 매개 기판(50)이 완성된다. 칩 삽입형 매개 기판(50)의 의미는 내부에 칩(37)이 삽입되어 있는 것을 뜻한다. 즉, 칩(37)이 삽입 칩(embedded chip)이 된다. 칩 삽입형 매개 기판(50)은 대량의 완성품으로 제조가 가능하다.
본 실시예의 칩 삽입형 매개 기판(50)은 상면에 탑재되는 칩의 복수개의 칩 패드들을 재배선하는 복수개의 재배선 패드들을 포함한다. 그리고, 본 실시예의 칩 삽입형 매개 기판(50)은 기판(31) 상에 재배선 패드(33)를 넓은 피치로 형성하고, 넓은 피치의 재배선 패드(33)에 연결되는 비아(47)도 넓게 분산된다.
따라서, 본 발명의 실시예의 칩 삽입형 매개 기판(50)은 와이어 본딩 공정을 이용하여 좁은 피치를 갖는 칩 패드(39)와 넓은 피치를 갖는 재배선 패드(33)와 용이하게 연결할 수 있다. 결과적으로, 본 실시예의 칩 삽입형 매개 기판(50)은 칩(37)과 기판(31)간의 연결을 간편하게 할 수 있고 패키지 비용도 줄일 수 있다.
아울러서, 본 발명의 실시예의 칩 삽입형 매개 기판(50)은 재배선 패드(33) 및 본딩 와이어(41)로 재배선되어 있기 때문에, 후에 설명하는 바와 같이 다양한 크기나 형태에 구애됨이 없이 복수개의 칩들을 용이하게 적층할 수 있다.
도 6은 본 발명의 다른 예에 따른 칩 삽입형 매개 기판의 구조를 나타내는 단면도이다.
구체적으로, 도 6의 칩 삽입형 매개 기판(50a)은 기판(31)에 캐비티(32)가 형성되어 있고, 캐비티(32) 내에 접착층(34)을 개재하여 칩(37)이 탑재된 된 것을 제외하고는 도 5의 구조 및 제조방법과 모두 동일하다. 도 6의 칩 삽입형 매개 기판(50a)은 캐비티(32) 내에 칩(37)이 탑재되기 때문에, 보다 안정적으로 칩(37)을 탑재시킬 수 있고, 패키지 공정을 안정적으로 수행할 수 있다. 그리고, 도 6의 칩 삽입형 매개 기판은 앞서 도 1 내지 도 5에서 설명한 칩 삽입형 매개 기판의 효과도 모두 동일하게 적용된다.
반도체 패키지
이하에서는, 칩 삽입형 매개 기판(50, 50a)을 이용하여 반도체 패키지(도 8 및 도 11의 60 및 90)를 제조하는 공정 및 그 구조를 설명한다. 이하에서는 편의상 도 3의 칩 삽입형 매개 기판(50)을 이용하여 반도체 패키지(도 8 및 도 11의 60 및 90)를 제조하는 제조 공정 및 그 구조를 설명한다.
본 발명의 주요 개념은 칩 패드를 재배선하는 재배선 패드와 본딩 와이어로 연결하는 것이기 때문에, 이를 주안점으로 하여 설명한다. 앞서 설명한 칩 삽입형 매개 기판(50, 50a)의 내용은 이하 반도체 패키지의 제조 공정 및 그 구조 설명에도 동일하게 적용되며, 편의상 반복되는 내용은 가능한 생략한다. 또한, 이하에서는 본 발명의 개념을 고려하여 칩(37)의 용어를 삽입 칩으로 통칭하고, 삽입 칩(37)의 칩 패드(39)를 삽입 칩 패드로 통칭한다.
도 7 및 도 8은 본 발명의 일 예에 의한 칩 삽입형 매개 기판을 이용한 반도체 패키지의 구조 및 그 제조방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 앞서 설명한 바와 같이 칩 삽입형 매개 기판(50)을 제조한다. 다만, 도 7의 칩 삽입형 매개 기판(50)의 비아(47)는 비아홀(45)의 양측벽, 재배선 패드(33) 및 보호층(43)의 표면상에 형성한다. 특히, 비아(47)가 삽입 칩(37) 상부의 보호층(43)의 표면상에 패턴 형태로 형성된다.
이어서, 비아(47)가 형성된 비아홀(45)의 내부 및 삽입 칩(37) 상부의 보호층(43)의 표면상에 패턴 형태로 형성된 비아(47) 사이에 절연층(52)을 형성한다. 절연층(52)은 솔더 레지스트층으로 형성한다.
도 8을 참조하면, 비아(47) 상에 외부 접속 단자(52)를 형성한다. 이에 따라, 비아(47)에 연결되는 외부 접속 단자(52)가 형성된다. 외부 접속 단자(52)는 삽입 칩(37) 상측에 형성된 보호층(43) 상에 형성된다. 외부 접속 단자(52)는 솔더 볼로 형성한다. 이와 같이 칩 삽입형 매개 기판(50)을 이용하여 간단하게 반도체 패키지(60)가 완성된다.
도 9 내지 도 11은 본 발명의 다른 예에 의한 칩 삽입형 매개 기판을 이용한 반도체 패키지의 구조 및 그 제조방법을 설명하기 위한 단면도들이다.
구체적으로, 도 9 내지 도 11은 칩 삽입형 매개 기판(50)을 이용하여 복수개의 칩을 적층하는 적층형 반도체 패키지에 관한 것으로써, 편의상 2개의 칩이 적층되는 것을 설명하고 있으나, 칩의 숫자는 더 늘어날 수도 있고, 하나의 칩만을 적층할 수도 있다.
도 9를 참조하면, 앞서 설명한 바와 같이 칩 삽입형 매개 기판(50)을 제조한다. 즉, 칩 삽입형 매개 기판(50)은 복수개의 삽입 칩 패드들(39, 앞서의 칩 패드)을 구비하는 삽입 칩(37, 앞서의 칩)이 기판(31) 상에 탑재되어 있다. 기판(31)은 삽입 칩 패드들(39)을 재배선하는 복수개의 재배선 패드들(33)을 구비한다.
삽입 칩 패드(39)와 재배선 패드(33)는 제1 본딩 와이어(41)로 연결되어 있다. 삽입 칩(37) 및 기판(31)을 매립하도록 형성되고 재배선 패드(33)를 노출하는 제1 비아홀(45)을 갖는 제1 보호층(43)이 형성되어 있다. 제1 보호층(43)은 레진층으로 형성된다. 제1 비아홀(45)을 통해 재배선 패드들(33)과 연결되는 제1 비아(47)가 형성되어 있다. 제1 비아(47)는 구리, 금, 텅스텐과 같은 금속 물질을 코팅하고 패터닝하여 형성할 수 있다.
계속하여, 제1 보호층(43) 상에 접착층(미도시)을 개재하여 제1 칩(62)을 탑재한다. 제1 칩(62)은 메모리 칩, 비메모리 칩, 로직 칩, 아날로그 칩 등 다양한 칩일 수 있다. 제1 칩(62)의 크기는 삽입 칩(37)과 동일하게 도시하였으나 크기가 달라도 무방하다. 제1 칩(62)도 복수개의 제1 칩 패드들(64)을 구비한다. 제2 칩 패드(64)와 제1 비아(47)를 제2 본딩 와이어(66)로 연결한다.
도 10을 참조하면, 제1 칩(62) 상에 접착층(미도시)을 개재하여 제2 칩(68)을 탑재한다. 제1 칩(68)은 메모리 칩, 비메모리 칩, 로직 칩, 아날로그 칩 등 다양한 칩일 수 있다. 제2 칩(68)의 크기는 제1 칩(62)보다 작게 도시하였으나 커도 무방하다. 제2 칩(68)도 복수개의 제2 칩 패드들(70)을 구비한다. 제2 칩 패드(70)와 제1 비아(47)를 제3 본딩 와이어(72)로 연결한다. 이어서, 제1 칩(62) 및 제2 칩(68)을 전체적으로 매립하도록 제2 보호층(74)을 형성한다. 제2 보호층(74)은 레진층으로 형성한다.
도 11을 참조하면, 제2 보호층(74)을 식각하여 제1 비아(47)를 노출하는 제2 비아홀(76)을 형성한다. 제2 비아홀(76)을 통해 제1 비아(47)와 연결되는 제2 비아(78)를 형성한다. 제1 비아(78)는 구리, 금, 텅스텐과 같은 금속 물질을 코팅하고 패터닝하여 형성할 수 있다. 이어서, 제2 비아홀(78)의 내부와 제2 보호층(74)의 표면상에 패턴 형태로 형성된 제2 비아(78) 사이에 절연층(80)을 형성한다. 절연층(80)은 솔더 레지스트층으로 형성한다.
이어서, 제2 비아(76)에 연결되는 외부 접속 단자(82)를 형성한다. 외부 접속 단자(82)는 제2 비아(76)를 통하여 제1 비아(47)와 연결된다. 외부 접속 단자(82)는 솔더볼로 형성한다. 외부 접속 단자(82)는 제2 칩(68) 상측에 형성된 제2 보호층(74) 상에 형성된다. 이와 같이 칩 삽입형 매개 기판(50)을 이용하여 간단하 게 칩들(62, 68)이 적층된 적층형 반도체 패키지(90)가 완성된다.
상술한 바와 같이 본 발명의 칩 삽입형 매개 기판은 내부에 칩이 삽입되어 있고, 상면에 탑재되는 칩의 복수개의 칩 패드들을 재배선하는 복수개의 재배선 패드들을 포함한다. 그리고, 본 발명의 칩 삽입형 매개 기판은 기판 상에 재배선 패드를 넓은 피치로 형성하고, 넓은 피치의 재배선 패드에 연결되는 비아를 넓게 분산시킨다. 이에 따라, 본 발명의 칩 삽입형 매개 기판은 와이어 본딩 공정을 이용하여 좁은 피치를 갖는 칩 패드와 넓은 피치를 갖는 재배선 패드를 용이하게 간편하게 연결할 수 있다.
또한, 본 발명은 칩 삽입형 매개 기판을 이용하여 단순하게 반도체 패키지를 제조할 수 있다. 그리고, 본 발명은 칩 삽입형 매개 기판을 이용하여 크기에 상관없이 복수개의 칩을 적층하여 적층형 반도체 패키지를 용이하게 제조할 수 있다.

Claims (27)

  1. 복수개의 칩 패드들을 구비하는 칩;
    상기 칩이 탑재되고 상기 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판;
    상기 칩 패드와 재배선 패드를 연결하는 본딩 와이어;
    상기 칩 및 기판을 매립하면서 상기 재배선 패드를 노출하는 비아홀을 갖는 보호층; 및
    상기 비아홀을 통해 상기 재배선 패드와 연결되는 비아를 포함하여 이루어지되,
    상기 비아는 상기 비아홀의 양측벽, 상기 재배선 패드 및 상기 보호층의 표면상에 형성되어 있는 것을 특징으로 하는 칩 삽입형 매개 기판.
  2. 제1항에 있어서, 상기 재배선 패드들의 피치는 상기 칩 패드들의 피치보다 큰 것을 특징으로 하는 칩 삽입형 매개 기판.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 비아는 상기 칩 패드를 재배선한 상기 재배선 패드와 외부의 제2 칩의 칩 패드와 연결하는 배선인 것을 특징으로 하는 칩 삽입형 매개 기판.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 보호층 내에는 상기 칩 패드를 노출하는 칩 패드용 비아홀이 형성되어 있고, 상기 칩 패드용 비아홀 내에는 상기 칩 패드와 연결되는 칩 패드용 비아가 더 형성되어 있는 것을 특징으로 하는 칩 삽입형 매개 기판.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 칩은 상기 기판 내에 마련된 캐비티에 탑재되어 있는 것을 특징으로 하는 칩 삽입형 매개 기판.
  7. 상면에 탑재되는 칩의 복수개의 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판;
    상기 칩 패드들중 일부의 칩 패드를 상기 재배선 패드와 연결하여 상기 칩 패드를 재배선하는 본딩 와이어;
    상기 칩 및 기판을 매립하도록 형성되고 상기 재배선 패드를 노출하는 비아홀을 갖는 보호층; 및
    상기 비아홀을 통해 상기 재배선 패드와 연결되고 외부의 제2 칩의 칩 패드와 연결될 수 있는 비아를 포함하여 이루어지되,
    상기 보호층에는 상기 칩 패드를 노출하는 칩 패드용 비아홀이 형성되어 있고, 상기 칩 패드용 비아홀 내에는 상기 칩 패드와 연결되는 칩 패드용 비아가 형성되어 있는 것을 특징으로 하는 칩 삽입형 매개 기판.
  8. 제7항에 있어서, 상기 재배선 패드들의 피치는 상기 칩 패드들의 피치보다 큰 것을 특징으로 하는 칩 삽입형 매개 기판.
  9. 삭제
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 칩은 상기 기판 내에 마련된 캐비티에 탑재되어 있는 것을 특징으로 하는 칩 삽입형 매개 기판.
  11. 복수개의 삽입 칩 패드들을 구비하는 삽입 칩;
    상기 삽입 칩이 탑재되고 상기 삽입 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판;
    상기 삽입 칩 패드와 재배선 패드를 연결하는 본딩 와이어;
    상기 삽입 칩 및 기판을 매립하도록 형성되고 상기 재배선 패드를 노출하는 비아홀을 갖는 보호층;
    상기 비아홀을 통해 상기 재배선 패드와 연결되는 비아; 및
    상기 비아에 연결되는 외부 접속 단자를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서, 상기 비아는 상기 비아홀의 양측벽, 상기 재배선 패드 및 상기 보호층의 표면상에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 외부 접속 단자는 상기 삽입 칩 상측에 형성된 상기 보호층 상에 형성되는 것을 특징으로 하는 반도체 패키지.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 재배선 패드들의 피치는 상기 삽입 칩 패드들의 피치보다 큰 것을 특징으로 하는 반도체 패키지.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 삽입 칩은 상기 기판 내에 마련된 캐비티에 탑재되어 있는 것을 특징으로 하는 반도체 패키지.
  16. 상면에 탑재되는 삽입 칩의 삽입 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판;
    상기 삽입 칩 패드들중 일부의 삽입 칩 패드를 상기 재배선 패드와 연결하여 상기 삽입 칩 패드를 재배선하는 본딩 와이어;
    상기 삽입 칩 및 기판을 매립하도록 형성되고 상기 재배선 패드를 노출하는 비아홀을 갖는 보호층;
    상기 비아홀을 통해 상기 재배선 패드와 연결되는 비아; 및
    상기 비아에 연결되는 외부 접속 단자를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서, 상기 재배선 패드들의 피치는 상기 삽입 칩 패드들의 피치보다 큰 것을 특징으로 하는 반도체 패키지.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 삽입 칩은 상기 기판 내에 마련된 캐비티에 탑재되어 있는 것을 특징으로 하는 반도체 패키지.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 외부 접속 단자는 상기 삽입 칩 상측의 상기 보호층 상에 형성되는 것을 특징으로 하는 반도체 패키지.
  20. 복수개의 삽입 칩 패드들을 구비하는 삽입 칩;
    상기 삽입 칩이 탑재되고 상기 삽입 칩 패드들을 재배선할 수 있는 복수개의 재배선 패드들을 구비하는 기판;
    상기 삽입 칩 패드와 재배선 패드를 연결하는 제1 본딩 와이어;
    상기 삽입 칩 및 기판을 매립하도록 형성되고 상기 재배선 패드를 노출하는 제1 비아홀을 갖는 제1 보호층;
    상기 제1 비아홀을 통해 상기 재배선 패드들과 연결되는 제1 비아;
    상기 제1 보호층 상에 탑재되고 복수개의 제1 칩 패드들을 구비하는 제1 칩;
    상기 제1 칩 패드들과 상기 제1 비아를 연결하는 제2 본딩 와이어;
    상기 삽입 칩 및 제1 칩을 전체적으로 매립하도록 형성되고 상기 제1 비아를 노출하는 제2 비아홀을 갖는 제2 보호층;
    상기 제2 비아홀을 통해 상기 제1 비아와 연결되는 제2 비아; 및
    상기 제2 비아에 연결되는 외부 접속 단자를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  21. 제20항에 있어서, 상기 제1 칩 상에 탑재되고 복수개의 제2 칩 패드들을 구비하는 제2 칩과, 상기 제2 칩 패드들과 상기 제1 비아를 연결하는 제3 본딩 와이어를 더 구비하는 것을 특징으로 하는 반도체 패키지.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 제2 비아는 상기 제2 비아홀의 양측벽, 상기 제1 비아 및 상기 제2 보호층의 표면상에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서, 상기 외부 접속 단자는 상기 제1 칩 상측의 상기 제2 보호층 상에 형성되는 것을 특징으로 하는 반도체 패키지.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제20에 있어서, 상기 제1 비아는 상기 삽입 칩 패드를 재배선한 상기 재배선 패드와 상기 제1 칩의 상기 제1 칩 패드와 연결하는 배선인 것을 특징으로 하는 반도체 패키지
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 재배선 패드들의 피치는 상기 삽입 칩 패드들의 피치 보다 큰 것을 특징으로 하는 반도체 패키지.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 삽입 칩은 상기 기판 내에 마련된 캐비티에 탑재되는 것을 특징으로 하는 반도체 패키지.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 제1 본딩 와이어는 상기 삽입 칩 패드들중 일부의 삽입 칩 패드와 상기 재배선 패드를 연결하는 것을 특징으로 하는 반도체 패키지.
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