KR20020028038A

KR20020028038A - 반도체 패키지의 적층 구조 및 그 적층 방법

Info

Publication number: KR20020028038A
Application number: KR1020000058928A
Authority: KR
Inventors: 이상호; 신원선; 양준영
Original assignee: 마이클 디. 오브라이언; 앰코 테크놀로지 코리아 주식회사
Priority date: 2000-10-06
Filing date: 2000-10-06
Publication date: 2002-04-15

Abstract

본 발명은 다수개의 반도체 패키지가 전기적 신호 교환 가능하게 적층 연결하여 이루어진 반도체 패키지의 적층 구조 및 그 적층 방법에 관한 것으로서, 반도체 패키지의 부재에 전도성물질로 도금된 연결홀을 형성하고, 이 연결홀이 형성된 반도체 패키지를 다수개로 적층한 다음, 상기 연결홀을 통하여 전도성물질로 코팅된 연결핀을 삽입하여, 다수개의 반도체 패키지가 연결핀에 의하여 연결되며 적층되도록 한 것을 특징으로 하는 반도체 패키지의 적층 구조 및 그 적층 방법을 제공하고자 한 것이다.

Description

반도체 패키지의 적층 구조 및 그 적층 방법{Stacking structure of semiconductor package and stacking method the same}

본 발명은 반도체 패키지의 적층 구조 및 그 적층 방법에 관한 것으로서, 더욱 상세하게는 전도성 물질로 코팅된 연결핀에 의하여 다수개의 반도체 패키지가 전기적 신호 교환 가능하게 적층 연결되도록 한 반도체 패키지의 적층 구조 및 그 적층 방법에 관한 것이다.

통상적으로 반도체 패키지는 전자기기의 집약적인 발달과 소형화 경향으로 인하여 고집적화, 소형화, 고기능화를 실현할 수 있는 구조로 제조되고 있는 추세에 있는 바, 리드프레임, 인쇄회로기판, 필름등의 부재를 이용하여 반도체 칩탑재판의 저면이 외부로 노출된 구조의 반도체 패키지, 솔더볼과 같은 인출단자를 포함하는 볼 그리드 어레이 반도체 패키지, 그 밖에 반도체 칩을 적층한 구조의 패키지, 반도체 패키지를 적층한 패키지등이 제조되고 있고, 개발중에 있다.

본 발명은 상기 적층 구조의 반도체 패키지에 병행하여, 다수개의 반도체 패키지를 적층한 후, 전도성 물질로 코팅된 연결핀을 사용하여 전기신호 교환 가능하게 연결시켜 이루어진 반도체 패키지 적층 구조 및 그 적층 방법을 제공하는데 그 목적이 있다.

도 1은 본 발명에 따른 반도체 패키지의 적층 구조의 제1실시예를 나타내는 단면도,

도 2는 본 발명에 따른 반도체 패키지의 적층 구조의 제2실시예를 나타내는 단면도,

도 3은 본 발명에 따른 반도체 패키지의 적층 구조의 제3실시예를 나타내는 단면도,

도 4는 본 발명에 따른 반도체 패키지의 적층 구조의 제4실시예를 나타내는 단면도,

도 5는 본 발명에 따른 반도체 패키지의 적층에 사용되는 핀을 나타내는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 패키지12 : 연결핀

14 : 연결홀16 : 전도성 물질

18 : 칩20 : 와이어

22 : 전도성 패턴30 : 부재

32 : 인출단자

이하, 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.

상기한 목적을 달성하기 위한 본 발명의 반도체 패키지의 적층 구조는:

반도체 패키지(10)의 부재(30)에 전도성물질(16)로 도금된 연결홀(14)을 형성하고, 이 연결홀(14)이 형성된 반도체 패키지(10)를 다수개로 적층한 다음, 상기 연결홀(14)을 통하여 전도성물질(16)로 코팅된 연결핀(12)을 삽입하여, 다수개의 반도체 패키지(10)가 상기 연결핀(12)에 의하여 연결되며 적층되도록 한 것을 특징으로 한다.

특히, 상기 연결핀(12)의 표면을 굴곡되게 형성하여, 상기 부재(30)의 연결홀(14)에서 이탈되지 않도록 한다.

또한, 상기 다수개의 반도체 패키지(10)를 연결하며 관통된 연결핀(12)의 끝단이 마더보드에 직접 부착되거나, 연결핀(12)을 부재(30)면과 평행하게 절단하여 그 끝단에 별도의 인출단자(32)를 부착하게 됨을 특징으로 한다.

상기 연결홀(14)에 코팅된 전도성 물질(16)은 구리 도금된 것이고, 상기 연결핀(12)에 코팅된 전도성물질(16)은 솔더(Solder)인 것을 특징으로 한다.

본 발명의 반도체 패키지의 적층 방법은:

반도체 패키지(10)의 부재(30)면에 연결홀(14)을 관통되게 형성하는 공정과;상기 연결홀(14)의 표면에 부재(30)의 전도성패턴(22)과 전기적으로 접지되도록 전도성물질(16)을 도금하는 공정과; 상기 연결홀(14)이 일치되도록 다수개의 반도체 패키지(10)를 적층하는 공정과; 상기 연결홀(14)을 통하여 전도성물질(16)로 코팅된 연결핀(12)을 삽입하여 상기 다수개의 반도체 패키지(10)가 적층 연결되도록 한 공정으로 달성된 것을 특징으로 한다.

상기 연결핀(12)의 표면에는 미리 전도성물질(16)을 코팅하여 상기 부재(30)의 연결홀(14)에 삽입시키거나, 또는 전도성물질(16)이 도금되지 않은 상태의 연결핀(12)을 상기 부재(30)의 연결홀(14)에 삽입하고, 연결핀(12)의 하단으로부터 연결홀(14)과 접촉하고 있는 내부로 전도성물질(16)을 침투시켜 코팅되도록 한 것을 특징으로 한다.

또한, 상기 다수개의 반도체 패키지(10)를 연결하며 외부로 노출된 연결핀(12)의 끝단을 부재(30)면과 평행하게 절단하여 인출단자(32)를 부착하는 공정이 더 진행되는 것을 특징으로 한다.

여기서 본 발명을 실시예로서, 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.

우선, 본 발명은 리드프레임을 제외한 인쇄회로기판, 회로필름등 칩 부착영역을 중심으로 그 바깥쪽면에 전도성 패턴이 형성된 부재를 이용하여 제조된 반도체 패키지를 적층하는데 그 목적이 있다.

첨부한 도 1은 본 발명에 따른 반도체 패키지의 적층 구조의 제1실시예를 나타내는 단면도로서, 도면부호 10은 칩 저면이 외부로 노출된 형태의 반도체 패키지이다.

좀 더 상세하게는, 상기 반도체 패키지(10)는 부재(30)의 중앙 관통된 부분에 칩(18)이 위치되어, 칩(18)의 본딩패드와 부재(30)의 본딩영역간이 와이어(20)로 본딩된 후, 반도체 칩(18)과 와이어(20)등이 몰딩된 형태의 반도체 패키지이다.

여기서, 상기 반도체 패키지(10)의 몰딩면 바깥쪽 위치의 부재(30)면에 다수개의 연결홀(14)을 관통시켜 형성한다.

다음으로, 상기 연결홀(14) 표면에 부재(30)의 전도성패턴(22)과 접촉되어 전기적으로 접속 가능하도록 구리와 같은 전도성물질(16)로 도금을 하게 된다.

이어서, 상기 부재(30)의 연결홀(14)이 상하로 일치되도록 다수개의 반도체 패키지(10)를 적층한 다음, 상기 연결홀(14)을 통하여 전도성물질(16)로 코팅된 연결핀(12)을 삽입하여 상기 다수개의 반도체 패키지(10)가 연결되도록 함으로써, 도 1의 반도체 패키지가 완성된다.

이때, 상기 연결핀(12)은 구리재질로서, 그 표면에 솔더와 같은 전도성물질이 코팅되어진다.

이때, 상기 반도체 패키지(10)의 적층 상태는 외부로 노출된 칩(18)과, 또 다른 반도체 패키지의 몰딩면이 닿도록 적층된다.

특히, 상기 연결핀(12)은 첨부한 도 5에 도시한 바와 같이 그 표면이 굴곡된 형태로 된 것을 사용하여, 빠짐을 방지할 수 있고, 솔더와 같은 전도성물질(16)이 표면에 보다 우수하게 결합되는 효과를 얻어낼 수 있다.

따라서, 상기와 같이 적층된 반도체 패키지(10)의 신호는 반도체 칩(18), 와이어(20), 전도성패턴(22), 연결홀(14)에 코팅된 전도성물질(16), 연결핀(12)에 코팅된 전도성물질(16)을 차례로 거치게 된다.

한편, 상기 부재(30)의 연결홀(14)에 삽입되는 연결핀(12)의 표면에는 미리 솔더와 같은 전도성물질(16)을 코팅하여 삽입시키거나, 또는 표면에 미리 전도성물질이 코팅되지 않고 하단끝에 굳은 상태의 솔더를 부착시킨 연결핀(12)을 삽입한 후, 상기 솔더를 고온으로 녹여서 솔더가 연결핀(12)의 하단과 연결홀(14) 사이를 따라 내부로 흐르게 함으로써, 연결핀(12)의 표면에 상기 전도성물질(16)인 솔더가 코팅되도록 한다.

따라서, 상기 다수개의 반도체 패키지(10)를 연결하고 있는 연결핀(12)의 끝단이 마더보드에 직접 부착하여, 반도체 패키지(10)가 실장되어진다.

첨부한 도 2를 참조로 본 발명에 따른 반도체 패키지의 적층 구조의 제2실시예를 설명하면 다음과 같다.

상기 반도체 패키지(10)는 상술한 제1실시예의 반도체 패키기의 적층 구조와 동일하고, 상기 부재(30)의 연결홀(14)에 삽입되어 외부로 노출된 연결핀(12)의 끝단면에 솔더볼과 같은 인출단자(32)가 부착되어 달성된다.

좀 더 상세하게는, 연결핀(12)의 끝단을 가장 아래쪽 반도체 패키지(10)의 부재(30)면과 평행하게 절단하여, 이 절단면에 별도의 인출단자(32)를 부착하게 된다.

첨부한 도 3을 참조로 본 발명에 따른 반도체 패키지의 적층 구조의 제3실시예를 설명하면 다음과 같다.

상기 반도체 패키지(10)는 외부로 노출된 칩(18)끼리 또는 몰딩면끼리 서로 마주보게 적층한 것으로서, 구리와 같은 전도성물질(16)이 도금된 부재(30)의 연결홀(14)에 솔더와 같은 전도성물질(16)이 코팅된 연결핀(12)을 삽입하여, 다수개의 반도체 패키지(10)가 적층 연결되도록 한 구조는 상술한 제1실시예와 동일하다.

첨부한 도 4를 참조로 본 발명에 따른 반도체 패키지의 적층 구조의 제4실시예를 설명하면 다음과 같다.

상기 반도체 패키지(10)는 몰딩면 내부에 반도체 칩(18)이 상하로 적층된 구조의 반도체 패키지로서, 상하 각각의 칩(18)은 부재(30)의 상하면에 형성된 본딩영역의 전도성패턴(32)과 와이어(20)로 본딩된 상태이다.

마찬가지로, 구리와 같은 전도성물질(16)이 도금된 부재(30)의 연결홀(14)에 솔더와 같은 전도성물질이 코팅된 연결핀(12)을 삽입하여, 다수개의 반도체 패키지(10)가 적층 연결되도록 한 구조는 상술한 제1실시예와 동일하다.

이상에서 본 바와 같이 본 발명에 따른 반도체 패키지 적층 구조 및 그 적층방법에 의하면 부재를 이용한 다수개의 반도체 패키지를 전도성 물질이 코팅된 연결핀으로 용이하게 적층되도록 함으로써, 마더보드 실장시의 실장면적을 극소화하며 다수개의 반도체 패키지를 실장시킬 수 있는 장점이 있다.

Claims

반도체 패키지의 부재에 전도성물질로 도금된 연결홀을 형성하고, 이 연결홀이 형성된 반도체 패키지를 다수개로 적층한 다음, 상기 연결홀을 통하여 전도성물질로 코팅된 연결핀을 삽입하여, 다수개의 반도체 패키지가 연결핀에 의하여 연결되며 적층되도록 한 것을 특징으로 하는 반도체 패키지의 적층 구조.
제 1 항에 있어서, 상기 연결핀의 표면을 굴곡되게 형성하여, 상기 부재의 연결홀에서 이탈되지 않도록 한 것을 특징으로 하는 반도체 패키지의 적층 구조.
제 1 항에 있어서, 상기 다수개의 반도체 패키지를 연결하며 관통된 연결핀의 끝단이 마더보드에 직접 부착되는 것을 특징으로 하는 반도체 패키지의 적층 구조.
제 1 항에 있어서, 상기 다수개의 반도체 패키지를 연결하고 있는 연결핀의 끝단이 부재면과 평행하게 절단되어 인출단자가 부착되는 것을 특징으로 하는 반도체 패키지의 적층 구조.
제 1 항에 있어서, 상기 연결홀에 코팅된 전도성 물질은 구리 도금이고, 상기 연결핀에 코팅된 전도성물질은 솔더(Solder)인 것을 특징으로 하는 반도체 패키지의 적층 구조.
반도체 패키지의 부재면에 연결홀을 관통되게 형성하는 공정과;

상기 연결홀의 표면에 부재의 전도성패턴과 전기적으로 접지되는 전도성물질을 도금하는 공정과;

상기 연결홀이 일치되도록 다수개의 반도체 패키지를 적층하는 공정과;

상기 연결홀을 통하여 전도성물질로 코팅된 연결핀을 삽입하여 상기 다수개의 반도체 패키지가 연결되도록 공정으로 달성된 것을 특징으로 하는 반도체 패키지의 적층 방법.
제 6 항에 있어서, 상기 부재의 연결홀에 삽입시키기 전에 상기 연결핀의 표면에는 미리 전도성물질을 코팅하는 공정이 진행된 것을 특징으로 하는 반도체 패키지의 적층 방법.
제 6 항에 있어서, 전도성물질이 도금되지 않은 상태의 연결핀을 상기 부재의 연결홀에 삽입한 후, 연결핀의 하단으로부터 연결홀과 접촉하고 있는 내부로 전도성물질을 침투시켜 연결핀의 표면에 전도성 물질이 코팅되도록 한 것을 특징으로 하는 반도체 패키지의 적층 방법.
제 6 항에 있어서, 상기 다수개의 반도체 패키지를 연결하며 외부로 노출된 연결핀의 끝단을 부재면과 평행하게 절단하여 인출단자를 부착하는 공정이 더 진행되는 것을 특징으로 하는 반도체 패키지의 적층 방법.