JPH09252083A - 電子装置及びその製造方法 - Google Patents
電子装置及びその製造方法Info
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
- H05K3/308—Adaptations of leads
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数の半導体装置１を多段に積層する電子装
置の電気的信頼性が低下する。 【解決手段】 複数の半導体装置１を多段に積層する電
子装置であって、配線基板３の外部端子３Ａに半導体チ
ップ２の外部端子２Ａが電気的に接続された複数の半導
体装置１と、この複数の半導体装置１の夫々の配線基板
３の外部端子３Ａに電気的にかつ機械的に接続されるリ
ードピン６を備える。
置の電気的信頼性が低下する。 【解決手段】 複数の半導体装置１を多段に積層する電
子装置であって、配線基板３の外部端子３Ａに半導体チ
ップ２の外部端子２Ａが電気的に接続された複数の半導
体装置１と、この複数の半導体装置１の夫々の配線基板
３の外部端子３Ａに電気的にかつ機械的に接続されるリ
ードピン６を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、電子装置に関し、
特に、複数の半導体装置を多段に積層する電子装置に適
用して有効な技術に関するものである。
特に、複数の半導体装置を多段に積層する電子装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】複数の半導体装置を多段に積層する電子
装置として、例えば、日経ＢＰ社発行の日経マイクロデ
バイス〔１９８９年、１２年号、第４８頁〕に記載され
ているように、アウターリードがガルウィング形状に成
形されたテープキャリア（又はＴＡＢ:Ｔape Ａutomate
d Ｂonding）構造の半導体装置を多段に積層する電子装
置がある。この電子装置は、積層する段の高さに合わせ
て各半導体装置のアウターリードをガルウィング形状に
成形し、その後、各半導体装置のアウターリードを重ね
合わせて接合することにより、各半導体装置間、具体的
には各半導体チップの外部端子間を電気的に接続してい
る。
装置として、例えば、日経ＢＰ社発行の日経マイクロデ
バイス〔１９８９年、１２年号、第４８頁〕に記載され
ているように、アウターリードがガルウィング形状に成
形されたテープキャリア（又はＴＡＢ:Ｔape Ａutomate
d Ｂonding）構造の半導体装置を多段に積層する電子装
置がある。この電子装置は、積層する段の高さに合わせ
て各半導体装置のアウターリードをガルウィング形状に
成形し、その後、各半導体装置のアウターリードを重ね
合わせて接合することにより、各半導体装置間、具体的
には各半導体チップの外部端子間を電気的に接続してい
る。
【０００３】
【発明が解決しようとする課題】前記電子装置は、アウ
ターリードがガルウィング形状に形成された半導体装置
を多段に積層しているので以下の問題が生じる。
ターリードがガルウィング形状に形成された半導体装置
を多段に積層しているので以下の問題が生じる。
【０００４】半導体装置のアウターリードは、成形時の
塑性変形に伴う永久歪みが残留し、成形した後の形状に
若干の変形が生じ易い。また、半導体装置のアウターリ
ードは、積層する時、搬送する時、保管する時等の取り
扱い時に、所定の形状に成形した形状が外力によって変
形し易い。つまり、各半導体装置のアウターリードの形
状は必ずしも同一ではなく、各半導体装置のアウターリ
ードを重ね合わせた時に位置ずれやリード浮き等の不具
合が発生する。このため、各半導体装置間、具体的には
各半導体チップの外部端子間において接続不良が発生
し、電子装置の電気的信頼性が低下する。
塑性変形に伴う永久歪みが残留し、成形した後の形状に
若干の変形が生じ易い。また、半導体装置のアウターリ
ードは、積層する時、搬送する時、保管する時等の取り
扱い時に、所定の形状に成形した形状が外力によって変
形し易い。つまり、各半導体装置のアウターリードの形
状は必ずしも同一ではなく、各半導体装置のアウターリ
ードを重ね合わせた時に位置ずれやリード浮き等の不具
合が発生する。このため、各半導体装置間、具体的には
各半導体チップの外部端子間において接続不良が発生
し、電子装置の電気的信頼性が低下する。
【０００５】本発明の目的は、複数の半導体装置の夫々
を多段に積層する電子装置の電気的信頼性を高めること
が可能な技術を提供することにある。
を多段に積層する電子装置の電気的信頼性を高めること
が可能な技術を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００８】複数の半導体装置を多段に積層する電子装
置であって、配線基板の共通用外部端子に半導体チップ
の外部端子が電気的に接続された複数の半導体装置と、
前記複数の半導体装置の夫々の配線基板の共通用外部端
子に電気的にかつ機械的に接続されるリードピンを備え
る。
置であって、配線基板の共通用外部端子に半導体チップ
の外部端子が電気的に接続された複数の半導体装置と、
前記複数の半導体装置の夫々の配線基板の共通用外部端
子に電気的にかつ機械的に接続されるリードピンを備え
る。
【０００９】上述した手段によれば、各半導体装置の配
線基板の共通用外部端子はリードピンによって電気的に
接続されるので、各半導体装置のアウターリードを重ね
合わせて接合する場合において発生する位置ずれやリー
ド浮き等の不具合を基本的に排除することができる。こ
の結果、各半導体装置間、具体的には各半導体チップの
外部端子間における接続不良を低減できるので、電子装
置の電気的信頼性を高めることができる。
線基板の共通用外部端子はリードピンによって電気的に
接続されるので、各半導体装置のアウターリードを重ね
合わせて接合する場合において発生する位置ずれやリー
ド浮き等の不具合を基本的に排除することができる。こ
の結果、各半導体装置間、具体的には各半導体チップの
外部端子間における接続不良を低減できるので、電子装
置の電気的信頼性を高めることができる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１１】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００１２】図１は本発明の一実施形態である電子装置
の断面図であり、図２は前記電子装置を構成する半導体
装置のうち、４段目(最上段)に配置された半導体装置の
平面図であり、図３は前記電子装置を構成する半導体装
置のうち、３段目(中段)に配置された半導体装置の平面
であり、図４は前記電子装置を実装基板の実装面上に実
装した状態の断面図である。
の断面図であり、図２は前記電子装置を構成する半導体
装置のうち、４段目(最上段)に配置された半導体装置の
平面図であり、図３は前記電子装置を構成する半導体装
置のうち、３段目(中段)に配置された半導体装置の平面
であり、図４は前記電子装置を実装基板の実装面上に実
装した状態の断面図である。
【００１３】図１に示すように、本実施形態の電子装置
は、４つの半導体装置１を多段に積層した構造で構成さ
れている。
は、４つの半導体装置１を多段に積層した構造で構成さ
れている。
【００１４】前記４つの半導体装置１の夫々は、配線基
板３のチップ塔載面上に半導体チップ２が塔載され、配
線基板３の共通用外部端子３Ａに半導体チップ２の外部
端子２Ａが電気的に接続された構造で構成されている。
また、４つの半導体装置１の夫々は、所定の形状に成形
されるアウターリードを廃止したリードレス構造で構成
されている。
板３のチップ塔載面上に半導体チップ２が塔載され、配
線基板３の共通用外部端子３Ａに半導体チップ２の外部
端子２Ａが電気的に接続された構造で構成されている。
また、４つの半導体装置１の夫々は、所定の形状に成形
されるアウターリードを廃止したリードレス構造で構成
されている。
【００１５】前記半導体チップ２は、例えば、単結晶珪
素からなる半導体基板を主体に構成されている。この半
導体チップ２には、例えば、ＤＲＡＭ(Ｄynamic Ｒando
m Ａccess Ｍemory)、ＳＲＡＭ(Ｓtatic Ｒandom Ａcce
ss Ｍemory）等の記憶回路システムが塔載されている。
前記配線基板３は、例えば、ガラス繊維にエポキシ樹
脂、ポリイミド樹脂、マレイミド樹脂等を含浸させたプ
リント配線基板で構成されている。
素からなる半導体基板を主体に構成されている。この半
導体チップ２には、例えば、ＤＲＡＭ(Ｄynamic Ｒando
m Ａccess Ｍemory)、ＳＲＡＭ(Ｓtatic Ｒandom Ａcce
ss Ｍemory）等の記憶回路システムが塔載されている。
前記配線基板３は、例えば、ガラス繊維にエポキシ樹
脂、ポリイミド樹脂、マレイミド樹脂等を含浸させたプ
リント配線基板で構成されている。
【００１６】前記配線基板３には、詳細に図示していな
いが、複数の共通用外部端子３Ａ及び複数の端子３Ｃが
配置されている。複数の共通用外部端子３Ａの夫々は配
線３Ｂを介して複数の端子３Ｃの夫々に電気的に接続さ
れている。複数の共通用外部端子３Ａの夫々は、これに
限定されないが、例えば、貫通孔を有するスルーホール
電極構造で構成されている。この複数の共通用外部端子
３Ａの夫々は、４つの半導体装置１の夫々において同一
の位置に配置されている。
いが、複数の共通用外部端子３Ａ及び複数の端子３Ｃが
配置されている。複数の共通用外部端子３Ａの夫々は配
線３Ｂを介して複数の端子３Ｃの夫々に電気的に接続さ
れている。複数の共通用外部端子３Ａの夫々は、これに
限定されないが、例えば、貫通孔を有するスルーホール
電極構造で構成されている。この複数の共通用外部端子
３Ａの夫々は、４つの半導体装置１の夫々において同一
の位置に配置されている。
【００１７】前記半導体チップ２には、詳細に図示して
いないが、複数の外部端子(ボンディングパッド）２Ａ
が配置されている。複数の外部端子２Ａの夫々は、ボン
ディングワイヤ４を介して配線基板３に配置された複数
の端子３Ｃの夫々に電気的に接続されている。
いないが、複数の外部端子(ボンディングパッド）２Ａ
が配置されている。複数の外部端子２Ａの夫々は、ボン
ディングワイヤ４を介して配線基板３に配置された複数
の端子３Ｃの夫々に電気的に接続されている。
【００１８】前記配線基板３に配置された複数の共通用
外部端子３Ａの夫々には、クロック信号、アドレス信
号、データ入力信号、データ出力信号等が印加される。
外部端子３Ａの夫々には、クロック信号、アドレス信
号、データ入力信号、データ出力信号等が印加される。
【００１９】前記半導体チップ２、ボンディングワイヤ
４等は、これに限定されないが、例えば、トランスファ
モールド法で成形された樹脂封止体５で封止されてい
る。
４等は、これに限定されないが、例えば、トランスファ
モールド法で成形された樹脂封止体５で封止されてい
る。
【００２０】前記４つの半導体装置１において、各配線
基板３の共通用外部端子３Ａは、４つの半導体装置１と
別体に構成されたリードピン６を介して互いに電気的に
接続されている。リードピン６は、各配線基板３の共通
用外部端子３Ａの貫通孔に挿入され、電気的にかつ機械
的に接続されている。リードピン６の接続は、図示して
いないが、例えば、半田によって行なわれている。つま
り、本実施形態の電子装置は、配線基板３の共通用外部
端子３Ａに半導体チップ２の外部端子２Ａが電気的に接
続された４つの半導体装置１と、この４つの半導体装置
１の夫々の配線基板３の共通用外部端子３Ａに電気的に
かつ機械的に接続されるリードピン６を備え、４つの半
導体装置１の夫々の配線基板３の共通用外部端子３Ａを
リードピン６によって電気的に接続している。
基板３の共通用外部端子３Ａは、４つの半導体装置１と
別体に構成されたリードピン６を介して互いに電気的に
接続されている。リードピン６は、各配線基板３の共通
用外部端子３Ａの貫通孔に挿入され、電気的にかつ機械
的に接続されている。リードピン６の接続は、図示して
いないが、例えば、半田によって行なわれている。つま
り、本実施形態の電子装置は、配線基板３の共通用外部
端子３Ａに半導体チップ２の外部端子２Ａが電気的に接
続された４つの半導体装置１と、この４つの半導体装置
１の夫々の配線基板３の共通用外部端子３Ａに電気的に
かつ機械的に接続されるリードピン６を備え、４つの半
導体装置１の夫々の配線基板３の共通用外部端子３Ａを
リードピン６によって電気的に接続している。
【００２１】前記リードピン６は、例えば表面に金メッ
キ処理を施したコバール材で形成されている。このリー
ドピン６の一端側には、最下段の半導体装置１の位置を
決める突起６Ａが設けられている。
キ処理を施したコバール材で形成されている。このリー
ドピン６の一端側には、最下段の半導体装置１の位置を
決める突起６Ａが設けられている。
【００２２】前記４つの半導体装置１において、４段目
(最上段)の半導体装置１の配線基板３には、図２に示す
ように、４つのチップ選択用外部端子３Ａ４、３Ａ３、
３Ａ２、３Ａ１の夫々が配置されている。この４つのチ
ップ選択用外部端子３Ａ４、３Ａ３、３Ａ２、３Ａ１の
夫々は、これに限定されないが、例えば、前述の共通用
外部端子３Ａと同様に、貫通孔を有するスルーホール電
極構造で構成されている。
(最上段)の半導体装置１の配線基板３には、図２に示す
ように、４つのチップ選択用外部端子３Ａ４、３Ａ３、
３Ａ２、３Ａ１の夫々が配置されている。この４つのチ
ップ選択用外部端子３Ａ４、３Ａ３、３Ａ２、３Ａ１の
夫々は、これに限定されないが、例えば、前述の共通用
外部端子３Ａと同様に、貫通孔を有するスルーホール電
極構造で構成されている。
【００２３】前記４つのチップ選択用外部端子３Ａ４、
３Ａ３、３Ａ２、３Ａ１の夫々は、３段目(中段)の半導
体装置１、２段目(中段)の半導体装置１、１段目(最下
段)の半導体装置１の夫々の配線基板３にも同様に配置
されている。この各段のチップ選択用外部端子３Ａ４、
３Ａ３、３Ａ２、３Ａ１の夫々は同一の位置に配置され
ている。
３Ａ３、３Ａ２、３Ａ１の夫々は、３段目(中段)の半導
体装置１、２段目(中段)の半導体装置１、１段目(最下
段)の半導体装置１の夫々の配線基板３にも同様に配置
されている。この各段のチップ選択用外部端子３Ａ４、
３Ａ３、３Ａ２、３Ａ１の夫々は同一の位置に配置され
ている。
【００２４】前記各段のチップ選択用外部端子３Ａ４の
夫々は、リードピン６を介して互いに電気的に接続され
ている。また、各段のチップ選択用外部端子３Ａ３の夫
々は、リードピン６を介して互いに電気的に接続されて
いる。また、各段のチップ選択用外部端子３Ａ２の夫々
は、リードピン６を介して互いに電気的に接続されてい
る。また、各段のチップ選択用外部端子３Ａ１の夫々
は、リードピン６を介して互いに電気的に接続されてい
る。この４本のリードピン６の夫々にはチップ選択信号
が印加される。
夫々は、リードピン６を介して互いに電気的に接続され
ている。また、各段のチップ選択用外部端子３Ａ３の夫
々は、リードピン６を介して互いに電気的に接続されて
いる。また、各段のチップ選択用外部端子３Ａ２の夫々
は、リードピン６を介して互いに電気的に接続されてい
る。また、各段のチップ選択用外部端子３Ａ１の夫々
は、リードピン６を介して互いに電気的に接続されてい
る。この４本のリードピン６の夫々にはチップ選択信号
が印加される。
【００２５】前記４段目の半導体装置１において、チッ
プ選択用外部端子３Ａ４は、図２に示すように、配線３
Ｂ、端子３Ｃ、ボンディングワイヤ４の夫々を介して半
導体チップ２の外部端子２Ａに電気的に接続されてい
る。チップ選択用外部端子３Ａ３、３Ａ２、３Ａ１の夫
々は、配線３Ｂが途中で切断されているので、半導体チ
ップ２の外部端子２Ａに電気的に接続されていない。つ
まり、４段目の半導体装置１は、チップ選択用外部端子
３Ａ４にチップ選択信号が印加された時に選択される。
プ選択用外部端子３Ａ４は、図２に示すように、配線３
Ｂ、端子３Ｃ、ボンディングワイヤ４の夫々を介して半
導体チップ２の外部端子２Ａに電気的に接続されてい
る。チップ選択用外部端子３Ａ３、３Ａ２、３Ａ１の夫
々は、配線３Ｂが途中で切断されているので、半導体チ
ップ２の外部端子２Ａに電気的に接続されていない。つ
まり、４段目の半導体装置１は、チップ選択用外部端子
３Ａ４にチップ選択信号が印加された時に選択される。
【００２６】前記３段目の半導体装置１において、チッ
プ選択用外部端子３Ａ３は、図３に示すように、配線３
Ｂ、端子３Ｃ、ボンディングワイヤ４の夫々を介して半
導体チップ２の外部端子２Ａに電気的に接続されてい
る。チップ選択用外部端子３Ａ４、３Ａ２、３Ａ１の夫
々は、配線３Ｂが途中で切断されているので、半導体チ
ップ２の外部端子２Ａに電気的に接続されていない。つ
まり、３段目の半導体装置１は、チップ選択用外部端子
３Ａ３にチップ選択信号が印加された時に選択される。
プ選択用外部端子３Ａ３は、図３に示すように、配線３
Ｂ、端子３Ｃ、ボンディングワイヤ４の夫々を介して半
導体チップ２の外部端子２Ａに電気的に接続されてい
る。チップ選択用外部端子３Ａ４、３Ａ２、３Ａ１の夫
々は、配線３Ｂが途中で切断されているので、半導体チ
ップ２の外部端子２Ａに電気的に接続されていない。つ
まり、３段目の半導体装置１は、チップ選択用外部端子
３Ａ３にチップ選択信号が印加された時に選択される。
【００２７】前記２段目の半導体装置１において、チッ
プ選択用外部端子３Ａ２は、図示していないが、配線３
Ｂ、端子３Ｃ、ボンディングワイヤ４の夫々を介して半
導体チップ２の外部端子２Ａに電気的に接続されてい
る。チップ選択用外部端子３Ａ４、３Ａ３、３Ａ１の夫
々は、配線３Ｂが途中で切断されているので、半導体チ
ップ２の外部端子２Ａに電気的に接続されていない。つ
まり、２段目の半導体装置１は、チップ選択用外部端子
３Ａ２にチップ選択信号が印加された時に選択される。
プ選択用外部端子３Ａ２は、図示していないが、配線３
Ｂ、端子３Ｃ、ボンディングワイヤ４の夫々を介して半
導体チップ２の外部端子２Ａに電気的に接続されてい
る。チップ選択用外部端子３Ａ４、３Ａ３、３Ａ１の夫
々は、配線３Ｂが途中で切断されているので、半導体チ
ップ２の外部端子２Ａに電気的に接続されていない。つ
まり、２段目の半導体装置１は、チップ選択用外部端子
３Ａ２にチップ選択信号が印加された時に選択される。
【００２８】前記１段目の半導体装置１において、チッ
プ選択用外部端子３Ａ１は、図示していないが、配線３
Ｂ、端子３Ｃ、ボンディングワイヤ４の夫々を介して半
導体チップ２の外部端子２Ａに電気的に接続されてい
る。チップ選択用外部端子３Ａ４、３Ａ３、３Ａ２の夫
々は、配線３Ｂが途中で切断されているので、半導体チ
ップ２の外部端子２Ａに電気的に接続されていない。つ
まり、１段目の半導体装置１は、チップ選択用外部端子
３Ａ１にチップ選択信号が印加された時に選択される。
プ選択用外部端子３Ａ１は、図示していないが、配線３
Ｂ、端子３Ｃ、ボンディングワイヤ４の夫々を介して半
導体チップ２の外部端子２Ａに電気的に接続されてい
る。チップ選択用外部端子３Ａ４、３Ａ３、３Ａ２の夫
々は、配線３Ｂが途中で切断されているので、半導体チ
ップ２の外部端子２Ａに電気的に接続されていない。つ
まり、１段目の半導体装置１は、チップ選択用外部端子
３Ａ１にチップ選択信号が印加された時に選択される。
【００２９】前記３段目の半導体装置１の配線基板３に
は、図３に示すように、４つの支持部材７が配置されて
いる。４つの支持部材７の夫々は、詳細に図示していな
いが、樹脂封止体５の厚さ方向の高さに比べて厚い高さ
寸法で構成され、４段目の半導体装置１の裏面を支持す
るように構成されている。この４つの支持部材７の夫々
は、図示していないが、３段目の半導体装置１、２段目
の半導体装置１、１段目の半導体装置１の夫々の配線基
板３にも同様に配置されている。つまり、４つの半導体
装置１の夫々は、図１に示すように、互いに離隔された
状態で多段に積層されている。
は、図３に示すように、４つの支持部材７が配置されて
いる。４つの支持部材７の夫々は、詳細に図示していな
いが、樹脂封止体５の厚さ方向の高さに比べて厚い高さ
寸法で構成され、４段目の半導体装置１の裏面を支持す
るように構成されている。この４つの支持部材７の夫々
は、図示していないが、３段目の半導体装置１、２段目
の半導体装置１、１段目の半導体装置１の夫々の配線基
板３にも同様に配置されている。つまり、４つの半導体
装置１の夫々は、図１に示すように、互いに離隔された
状態で多段に積層されている。
【００３０】このように構成された電子装置は、図４に
示すように、実装基板１０の実装面上に実装され、電子
装置のリードピン６の一端側は実装基板１０の端子１０
Ａに電気的にかつ機械的に接続される。
示すように、実装基板１０の実装面上に実装され、電子
装置のリードピン６の一端側は実装基板１０の端子１０
Ａに電気的にかつ機械的に接続される。
【００３１】次に、前記電子装置の製造方法について簡
単に説明する。
単に説明する。
【００３２】まず、配線基板３の共通用外部端子３Ａに
半導体チップ２の外部端子２Ａが電気的に接続された４
つの半導体装置１を準備すると共に、突起６Ａが設けら
れたリードピン６を準備する。
半導体チップ２の外部端子２Ａが電気的に接続された４
つの半導体装置１を準備すると共に、突起６Ａが設けら
れたリードピン６を準備する。
【００３３】次に、前記４つの半導体装置１のうち、１
段目に配置される半導体装置１の共通用外部端子３Ａの
貫通孔にリードピン６を挿入する。この段階において、
リードピン６には突起６Ａが設けられているので、１段
目の半導体装置１の積層方向(縦方向)の位置はリードピ
ン６の突起６Ａによって位置決めされる。
段目に配置される半導体装置１の共通用外部端子３Ａの
貫通孔にリードピン６を挿入する。この段階において、
リードピン６には突起６Ａが設けられているので、１段
目の半導体装置１の積層方向(縦方向)の位置はリードピ
ン６の突起６Ａによって位置決めされる。
【００３４】次に、２段目に配置される半導体装置１の
共通用外部端子３Ａの貫通孔にリードピン６を挿入す
る。この段階において、１段目の半導体装置１には支持
部材７が設けられているので、２段目の半導体装置１の
積層方向の位置は支持部材７によって位置決めされる。
共通用外部端子３Ａの貫通孔にリードピン６を挿入す
る。この段階において、１段目の半導体装置１には支持
部材７が設けられているので、２段目の半導体装置１の
積層方向の位置は支持部材７によって位置決めされる。
【００３５】次に、３段目に配置される半導体装置１の
共通用外部端子３Ａの貫通孔、４段目に配置される半導
体装置１の共通用外部端子３Ａの貫通孔の夫々にリード
ピン６を順次挿入する。この段階において、２段目の半
導体装置１にも支持部材７が設けられているので、３段
目の半導体装置１の積層方向の位置は支持部材７で位置
決めされ、３段目の半導体装置１にも支持部材７が設け
られているので、４段目の半導体装置１の積層方向の位
置は支持部材７によって位置決めされる。また、各段の
共通用外部端子３Ａの夫々の平面方向(横方向)の位置は
リードピン６によって位置決めされる。
共通用外部端子３Ａの貫通孔、４段目に配置される半導
体装置１の共通用外部端子３Ａの貫通孔の夫々にリード
ピン６を順次挿入する。この段階において、２段目の半
導体装置１にも支持部材７が設けられているので、３段
目の半導体装置１の積層方向の位置は支持部材７で位置
決めされ、３段目の半導体装置１にも支持部材７が設け
られているので、４段目の半導体装置１の積層方向の位
置は支持部材７によって位置決めされる。また、各段の
共通用外部端子３Ａの夫々の平面方向(横方向)の位置は
リードピン６によって位置決めされる。
【００３６】次に、各段の共通用外部端子３Ａの夫々に
リードピン６を例えば半田を用いて固着し、各段の共通
用外部端子３Ａの夫々にリードピン６を電気的にかつ機
械的に接続する。この段階において、各段の共通用外部
端子３Ａの夫々の平面方向の位置はリードピン６によっ
て既に位置決めされているので、各段の共通用外部端子
３Ａの夫々にリードピン６を容易に接続することができ
る。これにより、４つの半導体装置１の夫々を多段に積
層した電子装置が完成する。
リードピン６を例えば半田を用いて固着し、各段の共通
用外部端子３Ａの夫々にリードピン６を電気的にかつ機
械的に接続する。この段階において、各段の共通用外部
端子３Ａの夫々の平面方向の位置はリードピン６によっ
て既に位置決めされているので、各段の共通用外部端子
３Ａの夫々にリードピン６を容易に接続することができ
る。これにより、４つの半導体装置１の夫々を多段に積
層した電子装置が完成する。
【００３７】このように、本実施形態によれば、以下の
作用効果が得られる。
作用効果が得られる。
【００３８】（１）４つの半導体装置１の夫々を多段に
積層する電子装置であって、配線基板３の共通用外部端
子３Ａに半導体チップ２の外部端子２Ａが電気的に接続
された４つの半導体装置１と、前記４つの半導体装置１
の夫々の配線基板３の共通用外部端子３Ａに電気的にか
つ機械的に接続されるリードピン６を備えることによ
り、各半導体装置１の配線基板３の共通用外部端子３Ａ
はリードピン６によって電気的に接続されるので、各半
導体装置のアウターリードを重ね合わせて接合する従来
の場合において発生する位置ずれやリード浮き等の不具
合を基本的に排除することができる。この結果、各半導
体装置１間、具体的には各半導体チップ２の外部端子２
Ａ間における接続不良を低減できるので、電子装置の電
気的信頼性を高めることができる。
積層する電子装置であって、配線基板３の共通用外部端
子３Ａに半導体チップ２の外部端子２Ａが電気的に接続
された４つの半導体装置１と、前記４つの半導体装置１
の夫々の配線基板３の共通用外部端子３Ａに電気的にか
つ機械的に接続されるリードピン６を備えることによ
り、各半導体装置１の配線基板３の共通用外部端子３Ａ
はリードピン６によって電気的に接続されるので、各半
導体装置のアウターリードを重ね合わせて接合する従来
の場合において発生する位置ずれやリード浮き等の不具
合を基本的に排除することができる。この結果、各半導
体装置１間、具体的には各半導体チップ２の外部端子２
Ａ間における接続不良を低減できるので、電子装置の電
気的信頼性を高めることができる。
【００３９】また、リードピン６の長さは自由に変更す
ることができるので、半導体装置１の積層数を自由に増
加又は低減することができる。
ることができるので、半導体装置１の積層数を自由に増
加又は低減することができる。
【００４０】（２）４つの半導体装置１の夫々を互いに
離隔した状態で積層することにより、半導体チップ２に
塔載された記憶回路システムの動作によって発生する動
作熱を外部に放出する各半導体装置１の放熱効率を高め
ることができるので、熱に対する電子装置の信頼性を高
めることができる。
離隔した状態で積層することにより、半導体チップ２に
塔載された記憶回路システムの動作によって発生する動
作熱を外部に放出する各半導体装置１の放熱効率を高め
ることができるので、熱に対する電子装置の信頼性を高
めることができる。
【００４１】（３）４つの半導体装置１を多段に積層す
る電子装置の製造方法であって、配線基板３の共通用外
部端子３Ａに半導体チップ２の外部端子が電気的に接続
された複数の半導体装置を準備する段階と、前記複数の
半導体装置１の夫々の配線基板３の共通用外部端子３Ａ
にリードピン６を電気的にかつ機械的に接続する段階と
を備えることにより、各半導体装置１の配線基板３の共
通用外部端子３Ａの平面方向(横方向)の位置をリードピ
ン６で位置決めすることができるので、各半導体装置１
の配線基板３の共通用外部端子３Ａにリードピン６を容
易に接続することができ、各半導体装置１の積層及び電
気的な接続を容易に行うことができる。
る電子装置の製造方法であって、配線基板３の共通用外
部端子３Ａに半導体チップ２の外部端子が電気的に接続
された複数の半導体装置を準備する段階と、前記複数の
半導体装置１の夫々の配線基板３の共通用外部端子３Ａ
にリードピン６を電気的にかつ機械的に接続する段階と
を備えることにより、各半導体装置１の配線基板３の共
通用外部端子３Ａの平面方向(横方向)の位置をリードピ
ン６で位置決めすることができるので、各半導体装置１
の配線基板３の共通用外部端子３Ａにリードピン６を容
易に接続することができ、各半導体装置１の積層及び電
気的な接続を容易に行うことができる。
【００４２】なお、電子装置の製造プロセスにおいて、
１段目の半導体装置１の共通用外部端子３Ａにリードピ
ン６を固着し、その後、２段目、３段目、４段目の夫々
の共通用外部端子３Ａにリードピン６を固着してもよ
い。この場合、リードピン６は１段目の半導体装置１に
固定されるので、２段目以降の共通用外部端子３Ａの夫
々にリードピン６の挿入がし易くなり、各半導体装置１
の積層を容易に行うことができる。
１段目の半導体装置１の共通用外部端子３Ａにリードピ
ン６を固着し、その後、２段目、３段目、４段目の夫々
の共通用外部端子３Ａにリードピン６を固着してもよ
い。この場合、リードピン６は１段目の半導体装置１に
固定されるので、２段目以降の共通用外部端子３Ａの夫
々にリードピン６の挿入がし易くなり、各半導体装置１
の積層を容易に行うことができる。
【００４３】また、電子装置の製造プロセスにおいて、
実装基板１０の端子１０Ａにリードピン６を固着し、そ
の後、１段目、２段目、３段目、４段目の夫々の共通用
外部端子３Ａにリードピン６を固着してもよい。この場
合、４つの半導体装置１の夫々は実装基板１０の実装面
上に積層されるので、電子装置を実装基板１０の実装面
上に実装する実装工程を削除できる。
実装基板１０の端子１０Ａにリードピン６を固着し、そ
の後、１段目、２段目、３段目、４段目の夫々の共通用
外部端子３Ａにリードピン６を固着してもよい。この場
合、４つの半導体装置１の夫々は実装基板１０の実装面
上に積層されるので、電子装置を実装基板１０の実装面
上に実装する実装工程を削除できる。
【００４４】また、外部端子３Ａをリードピン６の表面
形状に合わせた電極構造で構成し、この外部端子３Ａを
配線基板３の側面に配置してもよい。この場合、外部端
子３Ａをスルーホール電極構造で構成した場合に比べ
て、各半導体装置１の積層を容易に行うことができるの
で、電子装置の製造プロセスにおける作業効率を高める
ことができる。
形状に合わせた電極構造で構成し、この外部端子３Ａを
配線基板３の側面に配置してもよい。この場合、外部端
子３Ａをスルーホール電極構造で構成した場合に比べ
て、各半導体装置１の積層を容易に行うことができるの
で、電子装置の製造プロセスにおける作業効率を高める
ことができる。
【００４５】また、半導体チップ２、ボンディングワイ
ヤ４等をポッティング樹脂で封止し、配線基板３をポリ
イミド樹脂からなるテープキャリアで構成してもよい。
この場合、各半導体装置１の厚さ方向の高さを低減でき
るので、電子装置を薄型化を図ることができる。
ヤ４等をポッティング樹脂で封止し、配線基板３をポリ
イミド樹脂からなるテープキャリアで構成してもよい。
この場合、各半導体装置１の厚さ方向の高さを低減でき
るので、電子装置を薄型化を図ることができる。
【００４６】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００４７】例えば、本発明は、２つ又は３つ若しくは
５つ以上の半導体装置を多段に積層する電子装置に適用
することができる。
５つ以上の半導体装置を多段に積層する電子装置に適用
することができる。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４９】複数の半導体装置を多段に積層する電子装
置の電気的信頼性を高めることができる。
置の電気的信頼性を高めることができる。
【００５０】また、前記電子装置において、各半導体装
置の積層及び電気的な接続を容易に行うことができる。
置の積層及び電気的な接続を容易に行うことができる。
【図１】本発明の一実施形態である電子装置の断面図で
ある。
ある。
【図２】前記電子装置を構成する半導体装置のうち、４
段目(最上段)に配置された半導体装置の平面図である。
段目(最上段)に配置された半導体装置の平面図である。
【図３】前記電子装置を構成する半導体装置のうち、３
段目(中段)に配置された半導体装置の平面図である。
段目(中段)に配置された半導体装置の平面図である。
【図４】前記電子装置を実装基板上に実装した状態の断
面図である。
面図である。
１…半導体装置、２…半導体チップ、２Ａ…外部端子、
３…配線基板、３Ａ…共通用外部端子、３Ｂ…配線、３
Ｃ…端子、４…ボンディングワイヤ、５…樹脂封止体、
６…リードピン、１０…実装基板、１０Ａ…端子。
３…配線基板、３Ａ…共通用外部端子、３Ｂ…配線、３
Ｃ…端子、４…ボンディングワイヤ、５…樹脂封止体、
６…リードピン、１０…実装基板、１０Ａ…端子。
Claims (5)
- 【請求項１】 複数の半導体装置を多段に積層する電子
装置であって、配線基板の共通用外部端子に半導体チッ
プの外部端子が電気的に接続された複数の半導体装置
と、前記複数の半導体装置の夫々の配線基板の共通用外
部端子に電気的にかつ機械的に接続されるリードピンを
備えていることを特徴とする電子装置。 - 【請求項２】 前記複数の半導体装置の夫々は互いに離
隔された状態で多段に積層されていることを特徴とする
請求項１に記載の電子装置。 - 【請求項３】 前記複数の半導体装置の夫々は実装基板
の実装面上に多段に積層されていることを特徴とする請
求項１又は請求項２に記載の電子装置。 - 【請求項４】 複数の半導体装置を多段に積層する電子
装置の製造方法であって、配線基板の共通用外部端子に
半導体チップの外部端子が電気的に接続された複数の半
導体装置を準備する段階と、前記複数の半導体装置の夫
々の配線基板の共通用外部端子にリードピンを電気的に
かつ機械的に接続する段階とを備えたことを特徴とする
電子装置の製造方法。 - 【請求項５】 前記リードピンは、複数の半導体装置の
うち、最下段に配配置される半導体装置の配線基板の共
通用外部端子に固着又は実装基板の端子に固着されてい
ることを特徴とする請求項４に記載の電子装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5922296A JPH09252083A (ja) | 1996-03-15 | 1996-03-15 | 電子装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5922296A JPH09252083A (ja) | 1996-03-15 | 1996-03-15 | 電子装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252083A true JPH09252083A (ja) | 1997-09-22 |
Family
ID=13107147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5922296A Pending JPH09252083A (ja) | 1996-03-15 | 1996-03-15 | 電子装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252083A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020028038A (ko) * | 2000-10-06 | 2002-04-15 | 마이클 디. 오브라이언 | 반도체 패키지의 적층 구조 및 그 적층 방법 |
| KR100435813B1 (ko) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
| US6777798B2 (en) | 2001-02-05 | 2004-08-17 | Renesas Technology Corp. | Stacked semiconductor device structure |
-
1996
- 1996-03-15 JP JP5922296A patent/JPH09252083A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020028038A (ko) * | 2000-10-06 | 2002-04-15 | 마이클 디. 오브라이언 | 반도체 패키지의 적층 구조 및 그 적층 방법 |
| US6777798B2 (en) | 2001-02-05 | 2004-08-17 | Renesas Technology Corp. | Stacked semiconductor device structure |
| KR100435813B1 (ko) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
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