KR100201392B1 - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 적충형 반도체 패키지의 제조방법 및 이 제조방법에 의해 제조된 적층형 반도체 패키지에 관한 것으로, 2단으로 단차지게 형성된 리드 프레임(13)의 하부 리드(13b)에 리그반도체 칩(11)을 마운팅하고(a 도면), 와이어(14)로 본딩을 실시하는(b 도면) 1차 다이 본딩 및 와이어 본딩 공정과; 상기 제1반도체 칩(11)이 부착된 리드 프레임(13)을 뒤집어서 상부 리드(13a)에 제2반도체 칩(11')을 마운팅하고(c 도면), 와이어(14') 본딩을 실시하는(d 도면) 2차 다이 본딩 및 와이어 본딩 공정과; 상기 제1/제2 반도체 칩(11)(11')들을 보호하기 위해 몰딩수지(15)로 밀봉시키는(e 도면) 인캡슬레이션 공정과; 상기 몰딩수지(15)의 외측으로 돌출되는 외부리드를 일정한 크기로 절단하고, 모양을 갖추는(도면에는 도시하지 않음) 트림/포밍 공정으로 이루어지는 제조방법과, 이 제조방법에 의해 제조되어 적층형 반도체 패키지를 제공하여 하나의 리드 프레임 상에 두 개의 반도체 칩이 부착되어 몰딩된 것으로, 대량시스템에 의한 고밀도 반도체 패키지를 제공하도록 한 것이다.

Description

적층형 반도체 패키지
제1도는 종래 일반적인 반도체 패키지의 구성을 보인 종단면도.
제2도는 본 발명에 의한 적층형 반도체 패키지의 일실시례의 구성을 보인 종단면도.
제3도는 본 발명에 의한 적층형 반도체 패키지의 제조 공정도.
제4도는 본 발명 적층형 반도체 패키지에 적용되는 지그의 구조도.
* 도면의 주요부분에 대한 부호의 설명
11,11' : 제1/제2 반도체 칩 2' : 접착테이프
13 : 리드 프레임 13a,13b : 상,하부 리드
14,14' : 와이어 15 : 몰딩수지
본 발명은 반도체 패키지에 관한 것으로, 특히 대용량 시스템에 적당하도록 한 적층형 반도체 패키지에 관한 것이다.
종래 반도체 패키지는 하나의 리드 프레임 위에 하나의 반도체 칩이 다이 본딩 및 와이어 본딩에 의한 싱글 반도체 패키지로서 유닛트 패키지를 제작하고, 이를 모듈화시킬 때, 모듈용 보드에서 필요한 전기적 패턴을 형성하여 각각의 유닛 패키지를 실장하는 방법이 적용되고 있다.
제1도는 종래 일반적인 반도체 패키지의 구성을 보인 단면도로서, 반도체 칩(1)과, 상기 반도체 칩(1)이 탑재되는 패들(2)과, 상기 반도체 칩(1)과 외부와의 전기적인 접속을 이루는 리드프레임(3)과, 상기 패들(2)과 리드프레임(3)을 연결하는 와이어(4)와, 상기 반도체 칩(1)과, 패들(2)과, 리드프레임(3)을 및 와이어(4)를 고정하는 몰딩수지로 이루어진 몸체(5)로 구성되어 있음을 알 수 있다.
그러나 이와 같이 구성되는 종래 패키지는 대용량 및 다비트품(多 BIT品)의 메모리 모듈의 설계시에는 인쇄회로기판의 설계 자유도가 저하되는 문제가 있고, 전기적 측면에서도 인쇄회로기판의 설계 자유도가 저하되는 문제가 있고 전기적 측면에서도 인쇄회로기판의 인터커넥션 패스(interconnection Path)가 길어 짐에 따라 전기적 특성을 만족하기가 어려운 문제가 있다.
또한, 종래 반도체 패키지는 1차원적인 패키지의 실장이므로 인쇄회로기판이 필요로 하는 공간의 확보가 어려운 문제가 있다.
상기한 바와 같은 문제점을 감안하여 안출한 본 발명의 목적은 고밀도 반도체 패키지를 구현하여 대용량의 시스템에 적당하도록 하려는 것이다.
이러한 본 발명의 목적을 달성하기 위한 본 발명 적층형 반도체 패키지의 제조방법은 제3도에 도시한 제조공정도에서 보는 바와 같이, 2단으로 단차지게 형성된 리드 프레임(13)의 하부 리드(13b)에 제1반도체 칩(11)을 마운팅하고(a 도면), 와이어(14)로 본딩을 실시하는(b 도면) 1차 다이 본딩 및 와이어 본딩 공정과; 상기 제1반도체 칩(11)이 부착된 리드 프레임(13)을 뒤집어서 상부 리드(13a)에 제2반도체 칩(11')을 마운팅하고(c 도면), 와이어(14') 본딩을 실시하는(d 도면) 2차 다이 본딩 및 와이어 본딩 공정과; 상기 제1/제2 반도체 칩(11)(11')들을 보호하기 위해 몰딩수지(15)의 외측으로 돌출되는 외부리드를 일정한 크기로 절단하고, 모양을 갖추는(도면에는 도시하지 않음) 트림/포밍 공정으로 이루어진다.
이때, 상기 1차 다이본딩공정과, 2차 다이본딩공정을 수행하고, 1차 와이어 본딩 공정과, 2차 와이어본딩공정을 수행하여도 무방하다 하겠다.
이하에서는 상기와 같은 본 발명 적층형 반도체 패키지의 제조방법 에 의거하여 제조된 적층형 반도체 패키지 일실시례를 첨부도면에 의거하여 보다 상세하게 설명한다.
첨부도면 제2도는 본 발명에 의한 적층형 반도체 패키지의 일실시례의 구성을 보인 종단면도이고, 제4도는 본 발명 적층형 반도체 패키지에 적용되는 지그의 구조도로서, 이에 도시한 바와 같이, 본 발명에 의한 적층형 반도체 패키지는 상,하부 2단으로 단차지게 형성된 리드 프레임(13)과, 상기 상,하부 리드에 각각 부착되는 제1/2 반도체 칩(11)(11')과, 상기 리드(13)에 반도체 칩을 고정시키는 접착테이프(12)(12')와, 상기 리드(13)와 제1/제2 반도체 칩(11)(11')의 칩패드(미도시)들을 각각 연결하여 반도체 칩의 신호를 외부로 전기적으로 전달하는 와이어(14)(14')와, 상기 반도체 칩을 보호하기 위해 제1/제2 반도체 칩(11)(11')과, 리드 프레임(13) 및 와이어(14)(14')를 몰딩수지로 밀봉하는 패키지 몸체부(15)로 구성되어 있다.
이와 같은 본 발명에 의한 적층형 반도체 패키지는 리드 프레임(13)을 상하단으로 단차지게 형성하여 상하부 리드에 각각 반도체 칩을 고정하여 별도의 패들을 배제하도록 하였고, 그 각각의 제1/제2반도체 칩(11)(11')과 칩이 고정되는 리드(13)를 와이어(14)(14')를 사용하여 전기적으로 연결함으로써 하나의 패키지 내부에 별개의 제1/제2 반도체 칩(11)(11')이 두 개 내장된 것이다.
제4도에 도시한 다이 본딩 및 와이어 본딩용 지그(16)는 본 발명에 의한 리드 프레임(13)의 형상을 고려하여 와이어(14)(14') 및 칩(11)(11')의 소손을 주지 않는 형상으로 설계되어 있다.
따라서 종래 기술에 의한 싱글형 반도체 칩에 의한 패키지보다 인쇄회로기판의 실장시 실장 밀도를 높일 수 있어 모듈 설계 자유도가 증가되고, 패키지의 경박단소화가 가능해지는 효과가 있고, 종래의 다른 멀티 칩 패키지의 경우와 비교할 때 새로운 패키지의 기술을 적용하지 않고도 종래 다이 몰딩, 와이어 몰딩 그리고 몰드 공정 및 트림/포밍공정을 그대로 적용할 수 있기 때문에 공정의 컴패터빌리티(compatibility)를 이를 수 있다.
또한, 전기적 특성면에서도 종래의 복수개의 패키지를 인쇄회로기판에 실장하는 방식과 비교하여 전기적 경로가 짧아지고, 공동의 단자를 공유할 수 있는 우수함이 있으며, 종래의 리드 프레임의 패들부분이 배제되어 계면 접착력이 향상되어 특히 아이알 크랙(IR CRACK)성이 우수해지므로 신뢰성이 향상되는 효과가 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 적층형 반도체 패키지는 하나의 리드 프레임 상에 두 개의 반도체 칩이 부착되어 몰딩된 것으로, 대량시스템에 의한 고밀도 반도체 패키지를 제공하도록 한 것이다.

Claims (2)

  1. 2단으로 단차지게 형성된 리드 프레임의 하부 리드에 제1반도체 칩을 마운팅 하고, 제1반도체 칩과 하부 리드를 와이어로 연결하는 1차 다이 본딩 및 와이어 본딩 공정과; 상기 제1반도체 칩이 부착된 리드 프레임을 뒤집어서 상부 리드에 제2반도체 칩을 마운팅 하고, 그 제2 반도체 칩과 상부 리드를 와이어로 연결하는 2차 다이본딩 및 와이어 본딩 공정과; 상기 제1/제2 반도체 칩들을 보호하기 위해 몰딩수지로 밀봉시키는 인캡슐레이션 공전과; 상기 몰딩수지의 외측으로 돌출되는 외부리드를 일정한 크기로 절단하고, 모양을 갖추는 트림/포밍 공정으로 이루어짐을 특징으로 하는 적층형 반도체 패키지 제조방법.
  2. 상,하부 2단으로 단차지게 형성된 리드 프레임과, 상기 상,하부 리드에 각각 부착되는 제1/제2 반도체 칩과, 상기 제1/제2 반도체 칩과 상,하부리드가 전기적으로 연결되도록 상,하방향을 향하게 와이어링되는 와이어들과, 상기 제1/제2 반도체 칩을 보호하기 위해 제1/제2 반도체 칩과, 리드 프레임 및 와이어를 몰딩수지로 밀봉하는 패키지 몸체부로 구성한 것을 특징으로 하는 적층형 반도체 패키지.
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