JPH1012811A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH1012811A JPH1012811A JP8161310A JP16131096A JPH1012811A JP H1012811 A JPH1012811 A JP H1012811A JP 8161310 A JP8161310 A JP 8161310A JP 16131096 A JP16131096 A JP 16131096A JP H1012811 A JPH1012811 A JP H1012811A
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- H01L2224/732—Location after the connecting process
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Abstract
(57)【要約】
【課題】 複数のリードフレームを積層してＬＳＩを組
み立てる場合、各リードフレームの接続部の機械的及び
電気的な信頼性を向上することが可能な技術を提供す
る。 【解決手段】 複数のリードフレーム２のリード４の端
部同士を接続して互いに積層して同一パッケージ６に封
止する場合、各リードフレーム２のリード４の端部同士
の接続は、一方側のリードフレーム２のリード４に設け
られた突出部８が、他方側のリードフレーム２のリード
４に設けられた貫通孔９に挿入されて、各接触部分が変
形されることによりなされている。
み立てる場合、各リードフレームの接続部の機械的及び
電気的な信頼性を向上することが可能な技術を提供す
る。 【解決手段】 複数のリードフレーム２のリード４の端
部同士を接続して互いに積層して同一パッケージ６に封
止する場合、各リードフレーム２のリード４の端部同士
の接続は、一方側のリードフレーム２のリード４に設け
られた突出部８が、他方側のリードフレーム２のリード
４に設けられた貫通孔９に挿入されて、各接触部分が変
形されることによりなされている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関し、特に、複数の半導体チップ
を同一パッケージに封止する場合に、水平方向の面積の
増大を防止する半導体集積回路装置に適用して有効な技
術に関する。
置及びその製造方法に関し、特に、複数の半導体チップ
を同一パッケージに封止する場合に、水平方向の面積の
増大を防止する半導体集積回路装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】各種電子機器、情報機器などの小型化、
多機能化に伴い、それらに使用される半導体集積回路装
置（ＬＳＩ）の集積度はますます高まる傾向にあり、こ
れに伴って半導体チップの大面積化が避けられない。従
って、半導体チップを封止するパッケージも大型化する
ので、ＬＳＩを各種電子機器などを構成する配線基板に
実装する場合、配線基板上における占有面積が増大する
ようになる。
多機能化に伴い、それらに使用される半導体集積回路装
置（ＬＳＩ）の集積度はますます高まる傾向にあり、こ
れに伴って半導体チップの大面積化が避けられない。従
って、半導体チップを封止するパッケージも大型化する
ので、ＬＳＩを各種電子機器などを構成する配線基板に
実装する場合、配線基板上における占有面積が増大する
ようになる。
【０００３】このため、複数の半導体チップを同一パッ
ケージに封止することが考えられている。但し、複数の
半導体チップを水平方向に配置すると、パッケージの水
平方向の面積が増大するので、複数の半導体チップを水
平方向でなく垂直方向（高さ方向）に配置することが考
えられている。
ケージに封止することが考えられている。但し、複数の
半導体チップを水平方向に配置すると、パッケージの水
平方向の面積が増大するので、複数の半導体チップを水
平方向でなく垂直方向（高さ方向）に配置することが考
えられている。
【０００４】例えば特開昭６２−１１９９５２号公報に
は、そのように複数の半導体チップを高さ方向に配置し
て同一パッケージに封止したＬＳＩが開示されている。
この技術においては、各半導体チップを固定するため
に、複数のリードフレームを用いて、各々を熱的または
機械的に接続して積層されている。
は、そのように複数の半導体チップを高さ方向に配置し
て同一パッケージに封止したＬＳＩが開示されている。
この技術においては、各半導体チップを固定するため
に、複数のリードフレームを用いて、各々を熱的または
機械的に接続して積層されている。
【０００５】
【発明が解決しようとする課題】ところで、前記したよ
うな従来のＬＳＩでは、複数のリードフレームを積層す
る場合、各リードフレームはろう材を用いる熱的手段ま
たは嵌合のような機械的手段によって相互に接続されて
いる。
うな従来のＬＳＩでは、複数のリードフレームを積層す
る場合、各リードフレームはろう材を用いる熱的手段ま
たは嵌合のような機械的手段によって相互に接続されて
いる。
【０００６】しかしながら、このような手段によって複
数のリードフレームを積層して組み立てたＬＳＩでは、
各リードフレームの接続部の機械的な信頼性及び電気的
な信頼性の点で問題がある。例えば積層数が増加すると
リードフレームの接続部の機械的強度が不安定になり、
あるいは、電気抵抗が増大するようになる。
数のリードフレームを積層して組み立てたＬＳＩでは、
各リードフレームの接続部の機械的な信頼性及び電気的
な信頼性の点で問題がある。例えば積層数が増加すると
リードフレームの接続部の機械的強度が不安定になり、
あるいは、電気抵抗が増大するようになる。
【０００７】また、従来用いていた組立装置がそのまま
使用できずに、大幅な変更が必要になる場合があるの
で、コストアップが避けられなくなる。
使用できずに、大幅な変更が必要になる場合があるの
で、コストアップが避けられなくなる。
【０００８】本発明の目的は、複数のリードフレームを
積層してＬＳＩを組み立てる場合、各リードフレームの
接続部の機械的及び電気的な信頼性を向上することが可
能な技術を提供することにある。
積層してＬＳＩを組み立てる場合、各リードフレームの
接続部の機械的及び電気的な信頼性を向上することが可
能な技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１１】（１）本発明の半導体集積回路装置は、半
導体チップを固定するとともに半導体チップの電極と電
気的接続を行うリードフレームを複数用いて、各リード
フレームのリードの端部同士を接続して互いに積層して
同一パッケージに封止する半導体集積回路装置であっ
て、前記複数のリードフレームのリードの端部同士の接
続は、一方側のリードフレームのリードに設けられた突
出部が、他方側のリードフレームのリードに設けられた
貫通孔に挿入されて、各接触部分が変形されることによ
りなされている。
導体チップを固定するとともに半導体チップの電極と電
気的接続を行うリードフレームを複数用いて、各リード
フレームのリードの端部同士を接続して互いに積層して
同一パッケージに封止する半導体集積回路装置であっ
て、前記複数のリードフレームのリードの端部同士の接
続は、一方側のリードフレームのリードに設けられた突
出部が、他方側のリードフレームのリードに設けられた
貫通孔に挿入されて、各接触部分が変形されることによ
りなされている。
【００１２】（２）本発明の半導体集積回路装置の製造
方法は、リードの端部に突出部及び貫通孔が設けられた
リードフレームを複数用意して、各リードフレームの所
望位置に各々半導体チップを固定するとともに各半導体
チップの電極と各リードフレームのインナーリードとの
間を電気的に接続する工程と、１つのリードフレームの
リードの突出部を他のリードフレームのリードの貫通孔
に挿入して各接触部分を変形させることにより少なくと
も２つのリードフレームを接続して積層する工程と、１
つのリードフレームの引き出し部を除いて他のリードフ
レーム及び各半導体チップを一体に樹脂封止する工程と
を含んでいる。
方法は、リードの端部に突出部及び貫通孔が設けられた
リードフレームを複数用意して、各リードフレームの所
望位置に各々半導体チップを固定するとともに各半導体
チップの電極と各リードフレームのインナーリードとの
間を電気的に接続する工程と、１つのリードフレームの
リードの突出部を他のリードフレームのリードの貫通孔
に挿入して各接触部分を変形させることにより少なくと
も２つのリードフレームを接続して積層する工程と、１
つのリードフレームの引き出し部を除いて他のリードフ
レーム及び各半導体チップを一体に樹脂封止する工程と
を含んでいる。
【００１３】上述した（１）の手段によれば、本発明の
半導体集積回路装置は、複数のリードフレームのリード
の端部同士を接続して互いに積層して同一パッケージに
封止する場合、各リードフレームのリードの端部同士の
接続は、一方側のリードフレームのリードに設けられた
突出部が、他方側のリードフレームのリードに設けられ
た貫通孔に挿入されて、各接触部分が変形されることに
よりなされているので、複数のリードフレームを積層し
てＬＳＩを組み立てる場合、各リードフレームの接続部
の機械的及び電気的な信頼性を向上することが可能とな
る。
半導体集積回路装置は、複数のリードフレームのリード
の端部同士を接続して互いに積層して同一パッケージに
封止する場合、各リードフレームのリードの端部同士の
接続は、一方側のリードフレームのリードに設けられた
突出部が、他方側のリードフレームのリードに設けられ
た貫通孔に挿入されて、各接触部分が変形されることに
よりなされているので、複数のリードフレームを積層し
てＬＳＩを組み立てる場合、各リードフレームの接続部
の機械的及び電気的な信頼性を向上することが可能とな
る。
【００１４】上述した（２）の手段によれば、本発明の
半導体集積回路装置の製造方法は、まず、リードの端部
に突出部及び貫通孔が設けられたリードフレームを複数
用意して、各リードフレームの所望位置に各々半導体チ
ップを固定するとともに各半導体チップの電極と各リー
ドフレームのインナーリードとの間を電気的に接続す
る。次に、１つのリードフレームのリードの突出部を他
のリードフレームのリードの貫通孔に挿入して各接触部
分を変形させることにより少なくとも２つのリードフレ
ームを接続して積層する。続いて、１つのリードフレー
ムの引き出し部を除いて他のリードフレーム及び各半導
体チップを一体に樹脂封止する。これによって、数のリ
ードフレームを積層してＬＳＩを組み立てる場合、各リ
ードフレームの接続部の機械的及び電気的な信頼性を向
上することが可能となる。
半導体集積回路装置の製造方法は、まず、リードの端部
に突出部及び貫通孔が設けられたリードフレームを複数
用意して、各リードフレームの所望位置に各々半導体チ
ップを固定するとともに各半導体チップの電極と各リー
ドフレームのインナーリードとの間を電気的に接続す
る。次に、１つのリードフレームのリードの突出部を他
のリードフレームのリードの貫通孔に挿入して各接触部
分を変形させることにより少なくとも２つのリードフレ
ームを接続して積層する。続いて、１つのリードフレー
ムの引き出し部を除いて他のリードフレーム及び各半導
体チップを一体に樹脂封止する。これによって、数のリ
ードフレームを積層してＬＳＩを組み立てる場合、各リ
ードフレームの接続部の機械的及び電気的な信頼性を向
上することが可能となる。
【００１５】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。
施形態とともに詳細に説明する。
【００１６】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
【００１７】
（実施形態１）図１は本発明の実施形態１による半導体
集積回路装置を示す断面図で、半導体集積回路装置（Ｌ
ＳＩ）１は、複数のリードフレーム２が用いられて、各
リードフレーム２には各々半導体チップ３が固定される
とともに、半導体チップ３の電極と各リードフレーム２
のリード４のインナーリード４ａとの間にはワイヤ５が
ボンディングされて、各リードフレーム２のリード４の
端部同士が接続されることにより互いに積層されて同一
のパッケージ６に封止されている。一例として、３個の
リードフレーム２を用いて３段に積層して、ＬＳＩ１を
組み立てた例で示している。４ｂはリード４のアウター
リードを示している。
集積回路装置を示す断面図で、半導体集積回路装置（Ｌ
ＳＩ）１は、複数のリードフレーム２が用いられて、各
リードフレーム２には各々半導体チップ３が固定される
とともに、半導体チップ３の電極と各リードフレーム２
のリード４のインナーリード４ａとの間にはワイヤ５が
ボンディングされて、各リードフレーム２のリード４の
端部同士が接続されることにより互いに積層されて同一
のパッケージ６に封止されている。一例として、３個の
リードフレーム２を用いて３段に積層して、ＬＳＩ１を
組み立てた例で示している。４ｂはリード４のアウター
リードを示している。
【００１８】各リードフレーム２は、例えばＦｅ−Ｎｉ
系合金、Ｃｕ系合金などからなる板状金属材料が用いら
れて、エッチング加工、プレス加工などによって所望の
リードフレームパターンに形成されており、例えば半導
体メモリチップからなる半導体チップ３がポリイミドテ
ープのような耐熱性に優れた絶縁性接着剤７によって搭
載されている。
系合金、Ｃｕ系合金などからなる板状金属材料が用いら
れて、エッチング加工、プレス加工などによって所望の
リードフレームパターンに形成されており、例えば半導
体メモリチップからなる半導体チップ３がポリイミドテ
ープのような耐熱性に優れた絶縁性接着剤７によって搭
載されている。
【００１９】半導体チップ３のリードフレーム２に対す
るボンディングは、一例としてＬＯＣ（Ｌｅａｄ Ｏｎ
Ｃｈｉｐ）構造を採用した例で示している。半導体チ
ップ３のほぼ中央部にはパッド電極が配置されていて、
このパッド電極と対応したリードフレーム２のインナー
リード４ａとの間にはＡｕ線のようなワイヤ５がボンデ
ィングされている。パッケージ６は、例えばエポキシ樹
脂、シリコーン樹脂、ポリイミド樹脂、フェノール樹脂
などが用いられて、周知のトランスファモールド法など
によってモールドされて形成されている。
るボンディングは、一例としてＬＯＣ（Ｌｅａｄ Ｏｎ
Ｃｈｉｐ）構造を採用した例で示している。半導体チ
ップ３のほぼ中央部にはパッド電極が配置されていて、
このパッド電極と対応したリードフレーム２のインナー
リード４ａとの間にはＡｕ線のようなワイヤ５がボンデ
ィングされている。パッケージ６は、例えばエポキシ樹
脂、シリコーン樹脂、ポリイミド樹脂、フェノール樹脂
などが用いられて、周知のトランスファモールド法など
によってモールドされて形成されている。
【００２０】半導体チップ３として、特に半導体メモリ
チップを用いた場合には、同一容量のメモリ（例えば、
１メガビットメモリや４メガビットメモリ）チップを各
段のリードフレーム２に実装固定することにより、各リ
ードフレーム２は同一リードパターンのものを用いるこ
とができる。そして、対応したリード同士を短絡するよ
うに接続して各リードフレーム２を積層することができ
る。但し、各リードフレーム２には、瞬時にどの半導体
メモリチップを動作させるかの選択信号を与えるための
リードを追加する必要があり、この選択信号用リードの
数は半導体チップ３の数に相当した数だけ用意すれば良
い。
チップを用いた場合には、同一容量のメモリ（例えば、
１メガビットメモリや４メガビットメモリ）チップを各
段のリードフレーム２に実装固定することにより、各リ
ードフレーム２は同一リードパターンのものを用いるこ
とができる。そして、対応したリード同士を短絡するよ
うに接続して各リードフレーム２を積層することができ
る。但し、各リードフレーム２には、瞬時にどの半導体
メモリチップを動作させるかの選択信号を与えるための
リードを追加する必要があり、この選択信号用リードの
数は半導体チップ３の数に相当した数だけ用意すれば良
い。
【００２１】図６はこの概略を説明するもので、図１に
示したような半導体チップ３として３個の半導体メモリ
チップを用いるとすると、各リードフレーム２には３本
の選択信号用リード１６ａ、１６ｂ、１６ｃを追加する
ようにする。そして、第１段目のリードフレーム１の選
択信号用リード１６ａに対しては対応した半導体チップ
３の選択信号用電極１７との間にワイヤ５をボンディン
グし、第２段目のリードフレーム２の選択信号用リード
１６ｂに対しては対応した半導体チップ３の選択信号用
電極１７との間にワイヤ５をボンディングし、第３段目
のリードフレーム２の選択信号用リード１６ｃに対して
は対応した半導体チップ３の選択信号用電極１７との間
にワイヤ５をボンディングするようにする。このよう
に、選択信号用リード１６ａ乃至１６ｃを追加したリー
ドフレー２を用意するだけで、各段に用いるリードフレ
ーム２を共通に使用することができるようになる。
示したような半導体チップ３として３個の半導体メモリ
チップを用いるとすると、各リードフレーム２には３本
の選択信号用リード１６ａ、１６ｂ、１６ｃを追加する
ようにする。そして、第１段目のリードフレーム１の選
択信号用リード１６ａに対しては対応した半導体チップ
３の選択信号用電極１７との間にワイヤ５をボンディン
グし、第２段目のリードフレーム２の選択信号用リード
１６ｂに対しては対応した半導体チップ３の選択信号用
電極１７との間にワイヤ５をボンディングし、第３段目
のリードフレーム２の選択信号用リード１６ｃに対して
は対応した半導体チップ３の選択信号用電極１７との間
にワイヤ５をボンディングするようにする。このよう
に、選択信号用リード１６ａ乃至１６ｃを追加したリー
ドフレー２を用意するだけで、各段に用いるリードフレ
ーム２を共通に使用することができるようになる。
【００２２】図１から明らかなように、第１段目のリー
ドフレーム２のアウターリード４ｂだけがパッケージ６
の周囲に引き出されている。そして、第１段目のリード
フレーム２の引き出し部を除いた第２及び第３段目のリ
ードフレーム２、及び各半導体チップ３はエポキシ樹
脂、シリコーン樹脂、ポリイミド樹脂、フェノール樹脂
などからなるパッケージ６によって樹脂封止されてい
る。第１段目のリードフレーム２のアウターリード４ｂ
はパッケージ６の外部に引き出されて、外部電極として
用いられる。
ドフレーム２のアウターリード４ｂだけがパッケージ６
の周囲に引き出されている。そして、第１段目のリード
フレーム２の引き出し部を除いた第２及び第３段目のリ
ードフレーム２、及び各半導体チップ３はエポキシ樹
脂、シリコーン樹脂、ポリイミド樹脂、フェノール樹脂
などからなるパッケージ６によって樹脂封止されてい
る。第１段目のリードフレーム２のアウターリード４ｂ
はパッケージ６の外部に引き出されて、外部電極として
用いられる。
【００２３】複数のリードフレーム２のリード４の端部
同士の接続は、図２に示すように、予め各リードフレー
ム２にパターニングされている複数のリード４のうち、
インナーリード４ａに連なる端部のアウターリード４ｂ
の位置に、突出部８及び貫通孔９を設けておいて、１つ
のリードフレーム２のリード４の突出部８を、他のリー
ドフレーム２の貫通孔９に挿入することで行われてい
る。１０はフレーム本体、１１は吊りリード、１２は支
持用テープ、１３はタイバーである。
同士の接続は、図２に示すように、予め各リードフレー
ム２にパターニングされている複数のリード４のうち、
インナーリード４ａに連なる端部のアウターリード４ｂ
の位置に、突出部８及び貫通孔９を設けておいて、１つ
のリードフレーム２のリード４の突出部８を、他のリー
ドフレーム２の貫通孔９に挿入することで行われてい
る。１０はフレーム本体、１１は吊りリード、１２は支
持用テープ、１３はタイバーである。
【００２４】すなわち、本実施形態１の構造の例では、
第１段目（最下段）となるリードフレーム２のリード４
のリード４の端部の貫通孔９に、第２段目（中段）とな
るリードフレーム２のリード４の端部の突出部８を挿入
し、第２段目のリードフレーム２のリード４の端部の貫
通孔９に第３段目（最上段）となるリードフレーム２の
リード４の端部の突出部８を挿入することにより、３段
の積層構造を完成させた例を示している。
第１段目（最下段）となるリードフレーム２のリード４
のリード４の端部の貫通孔９に、第２段目（中段）とな
るリードフレーム２のリード４の端部の突出部８を挿入
し、第２段目のリードフレーム２のリード４の端部の貫
通孔９に第３段目（最上段）となるリードフレーム２の
リード４の端部の突出部８を挿入することにより、３段
の積層構造を完成させた例を示している。
【００２５】この場合、各リードフレーム２のリード４
の端部の突出部８の周囲の形状を、テーパー状に形成し
ておいて、一方側のリードフレーム２のリード４の突出
部８を、他方側のリードフレー２のリード４の貫通穴９
に挿入するときに、挿入し易くなるように設定してお
く。また、この突出部８の最大幅寸法Ｗを、貫通孔９の
寸法Ｌよりも大きく設定しておくことにより、突出部８
を貫通孔９に挿入したときに、各接触部分が変形されて
リードフレーム２同士が接続されるようにする。
の端部の突出部８の周囲の形状を、テーパー状に形成し
ておいて、一方側のリードフレーム２のリード４の突出
部８を、他方側のリードフレー２のリード４の貫通穴９
に挿入するときに、挿入し易くなるように設定してお
く。また、この突出部８の最大幅寸法Ｗを、貫通孔９の
寸法Ｌよりも大きく設定しておくことにより、突出部８
を貫通孔９に挿入したときに、各接触部分が変形されて
リードフレーム２同士が接続されるようにする。
【００２６】次に、本実施形態１による半導体集積回路
装置の製造方法を工程順に説明する。
装置の製造方法を工程順に説明する。
【００２７】まず、例えばＦｅ−Ｎｉ系合金、Ｃｕ系合
金などからなる板状金属材料が用いられて、エッチング
加工、プレス加工などによって、図２に示したような、
所望のパターンに形成されたリードフレーム２を複数用
意する。次に、図３に示すように、各リードフレーム２
に半導体メモりチップからなる半導体チップ３を絶縁性
接着剤７によって固定した後、この半導体チップ３の電
極とインナーリード４ａとの間にワイヤ５をボンディン
グする。
金などからなる板状金属材料が用いられて、エッチング
加工、プレス加工などによって、図２に示したような、
所望のパターンに形成されたリードフレーム２を複数用
意する。次に、図３に示すように、各リードフレーム２
に半導体メモりチップからなる半導体チップ３を絶縁性
接着剤７によって固定した後、この半導体チップ３の電
極とインナーリード４ａとの間にワイヤ５をボンディン
グする。
【００２８】続いて、図２の各リードフレーム２のリー
ド４の端部の突出部９の先端位置となる破線位置１４ａ
でカットした後、別の破線位置１４ｂで突出部９が下方
向となるように折り曲げる。
ド４の端部の突出部９の先端位置となる破線位置１４ａ
でカットした後、別の破線位置１４ｂで突出部９が下方
向となるように折り曲げる。
【００２９】次に、図４に示すように、上段となるリー
ドフレーム２のリード４の突出部８を、図５（ａ）に示
すように矢印方向に加重を加えて、下段となるリードフ
レーム２のリード４の貫通孔９に挿入することにより、
接続して積層する。すなわち、第１段目（最下段）とな
るリードフレーム２のリード４の端部の貫通孔９に、第
２段目（中段）となるリードフレーム２のリード４の端
部の突出部８を挿入し、第２段目のリードフレーム２の
リード４の端部の貫通孔９に第３段目（最上段）となる
リードフレーム２のリード４の端部の突出部８を挿入す
る。これによって、図７に示すように、各リードフレー
ム２が３段に積層された構造が得られる。
ドフレーム２のリード４の突出部８を、図５（ａ）に示
すように矢印方向に加重を加えて、下段となるリードフ
レーム２のリード４の貫通孔９に挿入することにより、
接続して積層する。すなわち、第１段目（最下段）とな
るリードフレーム２のリード４の端部の貫通孔９に、第
２段目（中段）となるリードフレーム２のリード４の端
部の突出部８を挿入し、第２段目のリードフレーム２の
リード４の端部の貫通孔９に第３段目（最上段）となる
リードフレーム２のリード４の端部の突出部８を挿入す
る。これによって、図７に示すように、各リードフレー
ム２が３段に積層された構造が得られる。
【００３０】この場合、図５（ａ）、（ｂ）に示すよう
に、各リードフレーム２のリード４の端部の突出部８の
周囲の形状がテーパー状に形成されているので、一方側
のリードフレーム２のリード４の突出部８を他方側のリ
ードフレー２のリード４の貫通穴９に挿入するときに、
挿入が容易に行えるようになる。また、各リードフレー
ム２の突出部８の最大幅寸法Ｗが、貫通孔９の寸法Ｌよ
りも大きく設定されているので、突出部８を貫通孔９に
挿入したときに、各接触部分が変形されてリードフレー
ム２同士が接続されるようになる。１５は変形部分を示
している。これよって接続部の機械的強度は安定にな
り、またこれに伴って電気抵抗が低下する。
に、各リードフレーム２のリード４の端部の突出部８の
周囲の形状がテーパー状に形成されているので、一方側
のリードフレーム２のリード４の突出部８を他方側のリ
ードフレー２のリード４の貫通穴９に挿入するときに、
挿入が容易に行えるようになる。また、各リードフレー
ム２の突出部８の最大幅寸法Ｗが、貫通孔９の寸法Ｌよ
りも大きく設定されているので、突出部８を貫通孔９に
挿入したときに、各接触部分が変形されてリードフレー
ム２同士が接続されるようになる。１５は変形部分を示
している。これよって接続部の機械的強度は安定にな
り、またこれに伴って電気抵抗が低下する。
【００３１】続いて、以上のようにして得られたリード
フレーム積層体を、周知のトランスファモールド装置に
セットして、例えばエポキシ樹脂、シリコーン樹脂、ポ
リイミド樹脂、フェノール樹脂などを供給することによ
り樹脂封止してパッケージ６を形成する。これによっ
て、図１に示したようなＬＳＩ１が製造される。第１段
目の１つのリードフレーム２のリード４のアウターリー
ド４ｂのみが引き出し部としてパッケージ６の外部に引
き出されて外部電極として用いられ、これら各アウター
リード４ｂは、各種電子機器の配線基板に実装し易い形
状に成形される。
フレーム積層体を、周知のトランスファモールド装置に
セットして、例えばエポキシ樹脂、シリコーン樹脂、ポ
リイミド樹脂、フェノール樹脂などを供給することによ
り樹脂封止してパッケージ６を形成する。これによっ
て、図１に示したようなＬＳＩ１が製造される。第１段
目の１つのリードフレーム２のリード４のアウターリー
ド４ｂのみが引き出し部としてパッケージ６の外部に引
き出されて外部電極として用いられ、これら各アウター
リード４ｂは、各種電子機器の配線基板に実装し易い形
状に成形される。
【００３２】以上のような実施形態１によれば次のよう
な効果が得られる。
な効果が得られる。
【００３３】（１）複数のリードフレーム２のリード４
の端部同士を接続して互いに積層して同一パッケージ６
に封止する場合、各リードフレーム２のリード４の端部
同士の接続は、一方側のリードフレーム２のリード４に
設けられた突出部８が、他方側のリードフレーム２のリ
ード４に設けられた貫通孔９に挿入されて、各接触部分
が変形されることによりなされているので、複数のリー
ドフレームを積層してＬＳＩを組み立てる場合、各リー
ドフレームの接続部の機械的及び電気的な信頼性を向上
することが可能となる。
の端部同士を接続して互いに積層して同一パッケージ６
に封止する場合、各リードフレーム２のリード４の端部
同士の接続は、一方側のリードフレーム２のリード４に
設けられた突出部８が、他方側のリードフレーム２のリ
ード４に設けられた貫通孔９に挿入されて、各接触部分
が変形されることによりなされているので、複数のリー
ドフレームを積層してＬＳＩを組み立てる場合、各リー
ドフレームの接続部の機械的及び電気的な信頼性を向上
することが可能となる。
【００３４】（２）従来用いていた組立装置がそのまま
使用できるので、コストアップが避けられる。
使用できるので、コストアップが避けられる。
【００３５】（実施形態２）図８は本発明の実施形態２
による半導体集積回路装置を示す断面図で、本実施形態
２による半導体集積回路装置（ＬＳＩ）１は、実施形態
１によるＬＳＩに比較して、複数のリードフレーム２の
リード４の端部同士の接続構造が異なっている。
による半導体集積回路装置を示す断面図で、本実施形態
２による半導体集積回路装置（ＬＳＩ）１は、実施形態
１によるＬＳＩに比較して、複数のリードフレーム２の
リード４の端部同士の接続構造が異なっている。
【００３６】すなわち、本実施形態２による半導体集積
回路装置１では、図９に示すように、予め各リードフレ
ーム２にパターニングされている複数のリード４のう
ち、インナーリード４ａに連なる端部のアウターリード
４ｂの位置に、突出部８及び貫通孔９を設けておくだけ
でなく、折り曲げを容易にするために、突出部８に近接
してＵ状溝８ａを設けるとともに貫通孔９に近接して直
線溝９ａを設けてある。
回路装置１では、図９に示すように、予め各リードフレ
ーム２にパターニングされている複数のリード４のう
ち、インナーリード４ａに連なる端部のアウターリード
４ｂの位置に、突出部８及び貫通孔９を設けておくだけ
でなく、折り曲げを容易にするために、突出部８に近接
してＵ状溝８ａを設けるとともに貫通孔９に近接して直
線溝９ａを設けてある。
【００３７】そして、複数のリードフレーム２のリード
４の端部同士の接続は、図１０に示すように、各リード
４のＵ状溝８ａ及び直線溝９ａを折り曲げてフット部１
８を形成して、上段となるリードフレーム２のリード４
の突出部８を加重を加えて、下段となるリードフレーム
２のリード４の貫通孔９に挿入することにより、接続し
て積層する。
４の端部同士の接続は、図１０に示すように、各リード
４のＵ状溝８ａ及び直線溝９ａを折り曲げてフット部１
８を形成して、上段となるリードフレーム２のリード４
の突出部８を加重を加えて、下段となるリードフレーム
２のリード４の貫通孔９に挿入することにより、接続し
て積層する。
【００３８】この場合、図１１（ａ）及びこのＡ部分の
拡大構造を（ｂ）に示すように、上段のリードフレーム
２のリード４の端部の突出部８の周囲に形成されたフッ
ト部１８は、下段のリードフレーム２の平坦面１９に接
触するようになる。また、実施形態１におけるリードフ
レーム２と同様に、各リードフレーム２のリード４の端
部の突出部８の周囲の形状がテーパー状に形成されてい
るので、一方側のリードフレーム２のリード４の突出部
８を他方側のリードフレー２のリード４の貫通穴９に挿
入するときに、挿入が容易に行えるようになる。また、
各リードフレーム２の突出部８の最大幅寸法Ｗが、貫通
孔９の寸法Ｌよりも大きく設定されているので、突出部
８を貫通孔９に挿入したときに、各接触部分が変形され
てリードフレーム２同士が接続されるようになる。
拡大構造を（ｂ）に示すように、上段のリードフレーム
２のリード４の端部の突出部８の周囲に形成されたフッ
ト部１８は、下段のリードフレーム２の平坦面１９に接
触するようになる。また、実施形態１におけるリードフ
レーム２と同様に、各リードフレーム２のリード４の端
部の突出部８の周囲の形状がテーパー状に形成されてい
るので、一方側のリードフレーム２のリード４の突出部
８を他方側のリードフレー２のリード４の貫通穴９に挿
入するときに、挿入が容易に行えるようになる。また、
各リードフレーム２の突出部８の最大幅寸法Ｗが、貫通
孔９の寸法Ｌよりも大きく設定されているので、突出部
８を貫通孔９に挿入したときに、各接触部分が変形され
てリードフレーム２同士が接続されるようになる。
【００３９】したがって、以上のような実施形態２によ
っても、実施形態１と同様な効果が得られる他に、特に
上段のリードフレーム２のリード４のフット部１８を下
段のリードフレーム２の平坦面１９に広い面積で接触さ
せるので、より大きな機械的安定性及び電気抵抗の低下
を図ることができるようになる。
っても、実施形態１と同様な効果が得られる他に、特に
上段のリードフレーム２のリード４のフット部１８を下
段のリードフレーム２の平坦面１９に広い面積で接触さ
せるので、より大きな機械的安定性及び電気抵抗の低下
を図ることができるようになる。
【００４０】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００４１】例えば、前記実施形態ではリードフレーム
を３段に積層する例で説明したが、これに限らず４段以
上に積層することも可能である。
を３段に積層する例で説明したが、これに限らず４段以
上に積層することも可能である。
【００４２】また、各段のリードフレームには１個の半
導体チップを固定する例で説明したが、複数の半導体チ
ップを固定することも可能である。
導体チップを固定する例で説明したが、複数の半導体チ
ップを固定することも可能である。
【００４３】さらに、上段のリードフレームのリードの
突出部と下段のリードフレームのリードの貫通孔との接
触部、あるいはフット部と平坦面との接触部は、例えば
Ａｇペーストのような導電性ろう材によって補強するよ
うにしても良い。
突出部と下段のリードフレームのリードの貫通孔との接
触部、あるいはフット部と平坦面との接触部は、例えば
Ａｇペーストのような導電性ろう材によって補強するよ
うにしても良い。
【００４４】さらにまた、前記実施形態では半導体チッ
プをリードフレームにワイヤボンディングによって接続
した例で説明したが、これに限らず金や半田などのバン
プを形成した半導体チップを直接リードフレームに接続
するようにしてもよい。
プをリードフレームにワイヤボンディングによって接続
した例で説明したが、これに限らず金や半田などのバン
プを形成した半導体チップを直接リードフレームに接続
するようにしてもよい。
【００４５】さらに、前記実施形態では半導体チップと
して、半導体メモリチップを用いる例で説明したが、こ
れに限ることはない。
して、半導体メモリチップを用いる例で説明したが、こ
れに限ることはない。
【００４６】また、半導体チップの固定はＬＯＣ構造に
例をあげて示したが、これに限ることはない。
例をあげて示したが、これに限ることはない。
【００４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも配線
基板上の限られた領域に多数の回路素子を配置すること
を条件とするものには適用できる。
なされた発明をその背景となった利用分野である半導体
集積回路装置に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも配線
基板上の限られた領域に多数の回路素子を配置すること
を条件とするものには適用できる。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００４９】複数のリードフレームのリードの端部同士
を接続して互いに積層して同一パッケージに封止する場
合、各リードフレームのリードの端部同士の接続は、一
方側のリードフレームのリードに設けられた突出部が、
他方側のリードフレームのリードに設けられた貫通孔に
挿入されて、各接触部分が変形されることによりなされ
ているので、複数のリードフレームを積層してＬＳＩを
組み立てる場合、各リードフレームの接続部の機械的及
び電気的な信頼性を向上することが可能となる。
を接続して互いに積層して同一パッケージに封止する場
合、各リードフレームのリードの端部同士の接続は、一
方側のリードフレームのリードに設けられた突出部が、
他方側のリードフレームのリードに設けられた貫通孔に
挿入されて、各接触部分が変形されることによりなされ
ているので、複数のリードフレームを積層してＬＳＩを
組み立てる場合、各リードフレームの接続部の機械的及
び電気的な信頼性を向上することが可能となる。
【図１】本発明の実施形態１による半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図２】本発明の実施形態１による半導体集積回路装置
に用いられるリードフレームを示す平面図である。
に用いられるリードフレームを示す平面図である。
【図３】本発明の実施形態１による半導体集積回路装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図４】本発明の実施形態１による半導体集積回路装置
の製造方法の他の工程を示す斜視図である。
の製造方法の他の工程を示す斜視図である。
【図５】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示すもので、（ａ）及び
（ｂ）は断面図である。
の製造方法のその他の工程を示すもので、（ａ）及び
（ｂ）は断面図である。
【図６】本発明の半導体集積回路装置を半導体メモリチ
ップに適用した場合の効果を説明するもので、（ａ）乃
至（ｃ）は概略図である。
ップに適用した場合の効果を説明するもので、（ａ）乃
至（ｃ）は概略図である。
【図７】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。
の製造方法のその他の工程を示す断面図である。
【図８】本発明の実施形態２による半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図９】本発明の実施形態２による半導体集積回路装置
に用いられるリードフレームを示す平面図である。
に用いられるリードフレームを示す平面図である。
【図１０】本発明の実施形態２による半導体集積回路装
置の製造方法の一工程を示す斜視図である。
置の製造方法の一工程を示す斜視図である。
【図１１】本発明の実施形態１による半導体集積回路装
置の製造方法の他の工程を示すもので、（ａ）及び
（ｂ）は断面図である。
置の製造方法の他の工程を示すもので、（ａ）及び
（ｂ）は断面図である。
１…半導体集積回路装置（ＬＳＩ）、２…リードフレー
ム、３…半導体チップ、４…リード、４ａ…インナーリ
ード、４ｂ…アウターリード、５…ボンディングワイ
ヤ、６…パッケージ、７…絶縁性接着剤、８…突出部、
８ａ…Ｕ状溝８ａ、９…貫通孔、９ａ…直線溝、１０…
フレーム本体、１１…吊りリード、１２…支持用テー
プ、１３…タイバー、１４ａ…カット位置、１４ｂ…折
り曲げ位置、１５…変形部分、１６ａ、１６ｂ、１６ｃ
…選択信号用リード、１７…選択信号用電極、１８…フ
ット部、１９…リードフレームの平坦面。
ム、３…半導体チップ、４…リード、４ａ…インナーリ
ード、４ｂ…アウターリード、５…ボンディングワイ
ヤ、６…パッケージ、７…絶縁性接着剤、８…突出部、
８ａ…Ｕ状溝８ａ、９…貫通孔、９ａ…直線溝、１０…
フレーム本体、１１…吊りリード、１２…支持用テー
プ、１３…タイバー、１４ａ…カット位置、１４ｂ…折
り曲げ位置、１５…変形部分、１６ａ、１６ｂ、１６ｃ
…選択信号用リード、１７…選択信号用電極、１８…フ
ット部、１９…リードフレームの平坦面。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三輪 孝志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (7)
- 【請求項１】 半導体チップを固定するとともに半導体
チップの電極と電気的接続を行うリードフレームを複数
用いて、各リードフレームのリードの端部同士を接続し
て互いに積層して同一パッケージに封止する半導体集積
回路装置であって、前記複数のリードフレームのリード
の端部同士の接続は、一方側のリードフレームのリード
に設けられた突出部が、他方側のリードフレームのリー
ドに設けられた貫通孔に挿入されて、各接触部分が変形
されることによりなされていることを特徴とする半導体
集積回路装置。 - 【請求項２】 前記複数のリードフレームのリードは、
各々端部に突出部及び貫通孔が設けられていることを特
徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記複数のリードフレームのうち、１つ
のリードフレームのみが外部電極として用いられること
を特徴とする請求項１または２に記載の半導体集積回路
装置。 - 【請求項４】 前記１つのリードフレームを除いた他の
リードフレーム及び各半導体チップが一体に樹脂封止さ
れていることを特徴とする請求項３に記載の半導体集積
回路装置。 - 【請求項５】 前記半導体チップは、半導体メモリチッ
プから構成されることを特徴とする請求項１乃至４のい
ずれか１項に記載の半導体集積回路装置。 - 【請求項６】 前記半導体メモリチップを固定する各リ
ードフレームは、各々選択信号用リードを備えることを
特徴とする請求項５に記載の半導体集積回路装置。 - 【請求項７】 リードの端部に突出部及び貫通孔が設け
られたリードフレームを複数用意して、各リードフレー
ムの所望位置に各々半導体チップを固定するとともに各
半導体チップの電極と各リードフレームのインナーリー
ドとの間を電気的に接続する工程と、１つのリードフレ
ームのリードの突出部を他のリードフレームのリードの
貫通孔に挿入して各接触部分を変形させることにより少
なくとも２つのリードフレームを接続して積層する工程
と、１つのリードフレームの引き出し部を除いて他のリ
ードフレーム及び各半導体チップを一体に樹脂封止する
工程とを含むことを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161310A JPH1012811A (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161310A JPH1012811A (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012811A true JPH1012811A (ja) | 1998-01-16 |
Family
ID=15732678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8161310A Pending JPH1012811A (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012811A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1156529A3 (de) * | 2000-05-16 | 2004-09-29 | Infineon Technologies AG | Anordnung einer Mehrzahl von Schaltungsmodulen |
| KR100460285B1 (ko) * | 2002-05-10 | 2004-12-08 | 차기본 | 스택 패키지 및 그 제조방법 |
| US20090045446A1 (en) * | 2004-05-11 | 2009-02-19 | Infineon Technologies Ag | Power semiconductor device |
| JP2016025013A (ja) * | 2014-07-23 | 2016-02-08 | 日産自動車株式会社 | 組電池 |
-
1996
- 1996-06-21 JP JP8161310A patent/JPH1012811A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1156529A3 (de) * | 2000-05-16 | 2004-09-29 | Infineon Technologies AG | Anordnung einer Mehrzahl von Schaltungsmodulen |
| KR100538524B1 (ko) * | 2000-05-16 | 2005-12-23 | 인피니언 테크놀로지스 아게 | 다수의 회로 모듈 장치 |
| KR100460285B1 (ko) * | 2002-05-10 | 2004-12-08 | 차기본 | 스택 패키지 및 그 제조방법 |
| US20090045446A1 (en) * | 2004-05-11 | 2009-02-19 | Infineon Technologies Ag | Power semiconductor device |
| US8299585B2 (en) * | 2004-05-11 | 2012-10-30 | Infineon Technologies Ag | Power semiconductor device |
| JP2016025013A (ja) * | 2014-07-23 | 2016-02-08 | 日産自動車株式会社 | 組電池 |
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