KR20010056083A

KR20010056083A - 적층형 반도체 패키지

Info

Publication number: KR20010056083A
Application number: KR1019990057502A
Authority: KR
Inventors: 김학서
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-14
Filing date: 1999-12-14
Publication date: 2001-07-04

Abstract

본 발명은 적층형 반도체 패키지에 관한 것으로서, 본 발명은 복수개의 반도체 패키지가 상하 방향으로 적층되어 형성된 적층체와, 상기 적층체와 인쇄회로기판 사이의 전기적인 신호 전달이 가능하도록 각각의 반도체 패키지의 리드들이 결합되는 동시에 상기 인쇄회로기판의 랜드에 접합되는 커넥트 소켓을 포함하도록 구성되어 에스오제이(SOJ), 티에스오피(TSOP), 큐에프피(QFP) 등과 같은 반도체 패키지를 상기 커넥트 소켓을 통해 하나의 패키지로 일체화함으로써 인쇄회로기판의 좁은 면적을 효율적으로 사용할 수 있게 되어 상기 인쇄회로기판의 설계 및 표면 실장을 용이하게 하고 메모리 모듈 및 메모리 카드와 같은 메모리 제품의 조립시간을 단축시키는 동시에 품질을 향상시키도록 한 것이다.

Description

적층형 반도체 패키지{STACK TYPE SEMICONDUCTOR PACKAGE}

본 발명은 적층형 반도체 패키지에 관한 것으로서, 특히 에스오제이(SOJ: Small Outline J-Bend Package), 티에스오피(TSOP: Thin Small Outline Package), 큐에프피(QFP: QFP) 등과 같은 패키지를 복수개 적층하여 하나의 패키지가 되도록 일체화한 구조의 적층형 반도체 패키지에 관한 것이다.

도 1과 도 2는 일반적인 메모리 모듈과 메모리 카드의 실장 구조가 도시된 평면도로서, 이를 참조하면, 상기한 메모리 모듈(10)과 메모리 카드(20)는 컴퓨터 실장용 메모리로 사용되는 것으로서, 인쇄회로기판(11)(21)에 여러 개의 전자부품과 IC부품이 실장되어 만들어진다.

즉, 상기 메모리 모듈(10) 및 메모리 카드(20)와 같은 메모리 제품은 인쇄회로기판(11)(21)의 한정된 면적에 다수의 전자부품과 IC부품을 고밀도 실장해야 한다.

따라서, 상기와 같은 종래의 메모리 제품은 인쇄회로기판(11)(21)의 설계시 패턴, 즉 전자신호선의 길이가 길어지는 동시에 복잡해지기 때문에 전자신호를 전달하는 과정에서 지연시간 및 노이즈가 발생되어 품질이 떨어지는 문제점이 있었다.

또한, 상기한 종래의 메모리 제품은 인쇄회로기판(11)(21)의 좁은 면적에 많은 수의 전자부품과 IC부품을 일일이 하나씩 실장해야 하기 때문에 상기 전자부품과 IC부품을 인쇄회로기판(11)(21)에 실장하는데 많은 시간이 소요되어 조립시간이 길어지고 불량이 발생될 가능성이 높은 문제점이 있었다.

상기한 바와 같은 문제점을 감안하여 안출한 본 발명의 목적은, 에스오제이, 티에스오피, 큐에프피 등과 같은 반도체 패키지를 복수개 적층하여 하나의 패키지가 되도록 일체화함으로써 인쇄회로기판의 좁은 면적을 효율적으로 사용할 수 있게 되어 상기 인쇄회로기판의 설계 및 표면 실장을 용이하게 하고 메모리 모듈 및 메모리 카드와 같은 메모리 제품의 조립시간을 단축시키는 동시에 품질을 향상시키도록 하는 적층형 반도체 패키지를 제공함에 있다.

도 1은 일반적인 메모리 모듈의 실장 구조가 도시된 평면도,

도 2는 일반적인 메모리 카드의 실장 구조가 도시된 평면도,

도 3은 본 발명에 따른 티에스오피를 이용한 적층형 반도체 패키지가 도시된 사시도,

도 4는 본 발명에 적용되는 일반적인 티에스오피의 구조가 도시된 정단면도,

도 5는 본 발명에 의한 커넥트 소켓의 구조가 도시된 측면도,

도 6은 본 발명에 따른 티에스오피를 이용한 적층형 반도체 패키지를 제조하는 과정이 순서대로 도시된 사시도,

도 7은 본 발명에 의한 적층형 반도체 패키지가 인쇄회로기판에 실장된 상태가 도시된 사시도이다.

<도면의 주요 부분에 대한 부호의 설명>

50 : 인쇄회로기판 51 : 반도체 패키지

57 : 리드 59 : 적층체

61 : 커넥트 소켓 63 : 몸체부

65 : 리드부 65' : 구멍

상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 복수개의 반도체 패키지가 상하 방향으로 적층되어 형성된 적층체와, 상기 적층체와 인쇄회로기판 사이의 전기적인 신호 전달이 가능하도록 각각의 반도체 패키지의 리드들이 결합되는 동시에 상기 인쇄회로기판의 랜드에 접합되는 커넥트 소켓을 포함한 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.

이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.

도 3은 본 발명에 따른 티에스오피를 이용한 적층형 반도체 패키지가 도시된 사시도이고, 도 4는 본 발명에 적용되는 일반적인 티에스오피의 구조가 도시된 정단면도이고, 도 5는 본 발명에 의한 커넥트의 구조가 도시된 측면도이고, 도 6은 본 발명에 따른 티에스오피를 이용한 적층형 반도체 패키지를 제조하는 과정이 순서대로 도시된 사시도이고, 도 7은 본 발명에 의한 적층형 반도체 패키지가 인쇄회로기판에 실장된 상태가 도시된 사시도이다.

상기한 도 3 내지 도 7을 참조하면, 본 발명에 따른 적층형 반도체 패키지는, 복수개의 반도체 패키지(51)가 상하 방향으로 적층되어 형성된 적층체(59)와, 상기 적층체(59)와 인쇄회로기판(50) 사이의 전기적인 신호 전달이 가능하도록 각각의 반도체 패키지(51)의 리드(57)들이 결합되는 동시에 상기 인쇄회로기판(50)의 랜드에 접합되는 커넥트 소켓(61)을 포함하여 구성된다.

여기서, 상기 반도체 패키지(51)로는 통상적으로 많이 사용되는 티에스오피를 이용하고 그 수량은 2개 정도가 가장 적합하다.

즉, 상기 적층체(59)는 2개의 티에스오피가 상하로 적층된 형태로 구성되는 것이 가장 바람직하다.

부연하면, 상기한 티에스오피 타입의 반도체 패키지(51)는 도 4에 도시된 바와 같이, 크게 외관을 이루는 몰드물(53)과, 상기 몰드물(53) 내부에 내장된 반도체칩(55)과, 상기 반도체칩(55)의 외부단자를 형성하는 리드(57)로 구성된다.

또한, 상기 커넥트 소켓(61)은 반도체 패키지(51)의 리드(57)들이 각각 삽입되어 결합되는 구멍(65')이 형성되고 그 하단이 인쇄회로기판(50)의 랜드에 접합되어 상기 리드(57)와 랜드간의 전기적인 신호 전달을 가능하게 하는 리드부(65)와, 상기 리드부(65)를 지지하는 몸체부(63)로 구성된다.

또한, 상기 커넥트 소켓(61)의 몸체부(63)는 리드부(65)들 사이의 전기적인 간섭이 방지되도록 절연성을 갖는 재질로 만들어진다.

상기와 같이 구성된 적층형 반도체 패키지를 제조하기 위해서는, 도 6에 도시된 바와 같이, 2개의 티에스오피 타입 반도체 패키지(51)를 상하로 적층하여 적층체(59)를 만든 다음 상기 반도체 패키지(51)의 리드(57)들을 커넥트 소켓(61)의 리드부(65)에 형성된 구멍(65')들에 각각 삽입, 결합시켜 상기 적층체(59)와 커넥트 소켓(61)을 조립한다.

상기와 같이 적층체(59)와 커넥트 소켓(61)이 조립되어 적층형 반도체 패키지가 완성되면 도 7에 도시된 바와 같이 상기한 적층형 반도체 패키지의 커넥트 소켓(61)의 리드부(65)를 인쇄회로기판(50)의 랜드에 접합함으로써 상기 인쇄회로기판(50)에 적층형 반도체 패키지를 실장한다.

이상에서 설명한 바와 같이 본 발명에 따른 적층형 반도체 패키지는, 복수개의 반도체 패키지(51)가 적층되어 형성된 적층체(59)를 커넥트 소켓(61)을 이용하여 일체화시킨 후 상기 커넥트 소켓(61)을 통해 인쇄회로기판(50)에 실장할 수 있게 되므로 인쇄회로기판(50)의 한정된 실장 면적을 효율적으로 사용할 수 있게 되어 상기 인쇄회로기판(50)의 설계 및 표면 실장이 용이해지고 좁은 면적의 인쇄회로기판(50)으로 대용량 메모리 제품을 만들 수 있는 이점이 있다.

또한, 본 발명은 복수개의 반도체 패키지(51)를 적층하여 하나의 패키지로 만든 후 인쇄회로기판(50)에 실장하므로 한번의 실장 작업으로 복수개의 반도체 패키지(51)를 함께 실장하는 것과 동일한 효과를 볼 수 있게 되어 인쇄회로기판(50)을 이용한 메모리 제품의 조립시간을 단축하고 생산성을 향상시킬 수 있는 이점이있다.

뿐만 아니라, 본 발명은 인쇄회로기판(50)에 직접 실장되는 부품의 수를 감소시킬 수 있으므로 인쇄회로기판(50)의 설계시 패턴의 길이가 짧아지는 동시에 패턴의 구조가 단순화되게 되어 상기 인쇄회로기판(50)을 통해 전자신호를 전달하는 과정에서 발생하는 전달지연시간 및 노이즈를 감소시킬 수 있고, 결과적으로 인쇄회로기판(50)을 이용한 메모리 제품의 전체 품질을 향상시킬 수 있는 이점이 있다.

Claims

복수개의 반도체 패키지가 상하 방향으로 적층되어 형성된 적층체와, 상기 적층체와 인쇄회로기판 사이의 전기적인 신호 전달이 가능하도록 각각의 반도체 패키지의 리드들이 결합되는 동시에 상기 인쇄회로기판의 랜드에 접합되는 커넥트 소켓을 포함한 것을 특징으로 하는 적층형 반도체 패키지.
제 1항에 있어서, 상기 커넥트 소켓은 반도체 패키지의 리드들이 각각 삽입되어 결합되는 구멍이 형성되고 그 하단이 인쇄회로기판의 랜드에 접합되어 상기 리드와 랜드간의 전기적인 신호 전달을 가능하게 하는 리드부와, 상기 리드부를 지지하는 몸체부로 구성된 것을 특징으로 하는 적층형 반도체 패키지.
제 2항에 있어서, 상기 몸체부는 리드부들 사이의 전기적인 간섭이 방지되도록 절연성을 갖는 재질로 만들어진 것을 특징으로 하는 적층형 반도체 패키지.