KR100226782B1 - 반도체 패키지의 구조 - Google Patents

반도체 패키지의 구조 Download PDF

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 특히 반도체 디바이스의 적층을 통한 단위 패키지의 반도체 디바이스 탑재 밀도의 증가에 적당하도록 한 반도체 패키지 구조에 관한 것이다.
이를위한 본 발명의 반도체 패키지 구조에 있어서, 기판; 상기 기판의 소정 영역에 형성된 제1쓰루-홀; 상기 제1쓰루-홀 상부 및 그와 인접한 상기 기판상에 위치하는 반도체 디바이스; 상기 반도체 디바이스가 위치한 상기 기판의 모서리 부분에 몰딩공정을 위해 복수개 형성된 제2쓰루-홀; 상기 반도체 디바이스 주변의 기판 양면에 형성되는 복수개의 신호패턴들; 상기 반도체 디바이스와 각 신호패턴을 전기적으로 연결시키는 와이어를 포함하여 구성됨을 특징으로 한다.
그리고 기판의 소정영역에 형성된 제1쓰루-홀 상부 및 그와 인접한 기판상에 위치하는 반도체 디바이스와, 상기 반도체 디바이스가 위치한 기판의 모서리 부분에 형성된 제2쓰루-홀과, 상기 반도체 디바이스 주변의 기판 양면에 형성되는 복수개의 신호패턴들과, 상기 반도체 디바이스와 각 신호패턴을 전기적으로 연결시키는 와이어를 포함하여 각각 구성된 복수개의 기판; 상기 복수개의 기판 양측 사이에 삽입되는 절연물질; 상기 제2쓰루-홀을 통해 상기 복수개의 기판을 고정 시키는 에폭시 몰딩을 포함하여 구성됨을 특징으로 한다.

Description

반도체 패키지의 구조
본 발명은 반도체 패키지에 관한 것으로, 특히 반도체 디바이스의 적층을 통한 단위 패키지의 반도체 디바이스 탑재 밀도의 증가에 적당하도록 한 반도체 패키지 구조에 관한 것이다.
일반적으로 반도체 소자의 제조공정시 웨이퍼에 집적회로에 형성하는 FAB공정(FAB-rication Process)을 완료한 후에는 웨이퍼상에 만들어진 각 칩을 분리하는 다이싱(Dicing)공정과, 분리된 각 칩을 리드 프레임(Lead Frame)의 패들(Paddle)위에 안착 시키는 칩 본딩(Chip Bonding)공정과, 칩위의 본딩 패드(Bonfing Pad)와 리드 프레임의 내부 리드(Inner Lead)를 전기적으로 접속시키는 와이어 본딩(Wire Bonding)공정을 한후 회로를 보호하기 위해 몰딩(Molding)공정을 수행하게 된다.
또한, 몰딩이 수행된 후에 리드 프레임의 써포트 바(Support Bar) 및 댐바(Dam Bar)를 자르는 트리밍(Trimming)공정과, 외부 리드(Outer Lead)를 소정의 형상으로 구부려 주는 포밍(Forming)공정을 동시에 수행함으로써 패키지 공정을 완료하게 된다.
이하, 첨부된 도면을 참조하여 종래의 반도체 패키지 구조에 대하여 설명하면 다음과 같다.
도1은 종래의 반도체 패키지 구조 단면도이고, 도2a 내지 도2d는 종래의 반도체 패키지 제조방법을 나타낸 공정 단면도이다.
먼저, 도1에 도시한 바와같이 기판(1)의 양면에 신호패턴(2)이 형성되고, 절연물질(3)을 상기 기판(1) 사이에 두고 적층한 후, 각 독립된 반도체 디바이스(6)가 형성되기 위해 홀(4)이 형성된다. 이때, 홀(4) 측벽에 금속(5)이 형성된다.
그리고 상기 기판(1) 상부에 반도체 디바이스(6)와 신호패턴(2)이 와이어(7)에 의해 전기적으로 연결된다.
도2a에 도시한 바와같이 에폭시 기판(Epoxy-Glass)(1)의 양면에 금속(Metal)를 증착하고 식각공정을 이용하여 소정부분 식각하여 복수개의 신호패턴(2)을 형성한다. 이때, 신호패턴(2)는 구리를 사용한다.
이어, 도2b에 도시한 바와같이 신호패턴(2)이 형성된 기판(1)을 적층하고, 상기 적층된 기판(1) 사이에 절연물질(3)을 형성한 후, 얼라인 시킨다.
이어서, 도2c에 도시한 바와같이 열 압착 공정을 이용하여 멀티 회로 기판(Multi-Layer PCB)을 형성한 후, 후 공정에서 독립된 반도체 디바이스를 형성하기 위해 홀(4)을 형성한다. 그리고 상기 원하는 신호패턴(2)들을 전기적 연결을 시키기 위해 홀(4) 측벽에 금속(5)을 형성한다.
이어, 도2d에 도시한 바와같이 반도체 디바이스(6)을 형성한 후, 와이어 본딩(Wire Bonding)공정을 이용하여 상기 반도체 디바이스(6)와 신호패턴(2)을 와이어(7)로 연결 시킨다.
여기서 도3은 종래의 반도체 패키지 공정 순서도이다.
그러나 상기와 같은 종래의 반도체 패키지 구조에 있어서는 다음과 같은 문제점이 있었다.
반도체 디바이스를 기판의 단면 또는 양면에만 즉, 기판에 수평적으로만 실장하므로써, 시스템의 복잡화에 따른 실장 디바이스의 증가에 비례하여 기판이 크기도 함께 증가한다.
따라서 패키지의 사이즈가 증가하고, 디바이스 실장 효율의 저하 및 전기적 특성의 저하 그리고 반도체 디바이스의 패키지 제조 및 기판의 제조가 서로 독립되어 이루어짐으로써 비용이 상승한다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 반도체 디바이스의 적층을 통한 단위 패키지의 반도체 디바이스 탑재 밀도을 증가시킨 반도체 패키지 구조을 제공하는데 그 목적이 있다.
제1도는 종래의 반도체 패키지 구조 단면도
제2a도 내지 제2d도는 종래의 반도체 패키지 제조방법을 나타낸 공정 단면도
제3도는 종래의 반도체 패키지 공정 순서도
제4도는 본 발명의 반도체 패키지 구조 단면도
제5a도 내지 제5d도는 본 발명의 반도체 패키지 제조방법을 나타낸 공정 단면도
제6도는 본 발명의 반도체 패키지의 평면도
제7도는 본 발명의 반도체 패키지 공정 순서도
제8도는 본 발명의 적층된 패키지에 솔더볼을 형성한것을 보여주는 반도체 패키지 단면도
제9도는 제8도의 반도체 패키지가 적층된 모습을 보여주는 반도체 패키지 단면도
도면의 주요부분에 대한 부호의 설명
40 : 기판 41 : 신호패턴
42 : 반도체 디바이스 43 : 와이어
44 : 절연물질 45 : 몰딩 에폭시
46 : 쓰루-홀 47 : 솔더볼
48 : 금속
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지 구조에 있어서, 기판; 상기 기판의 소정 영역에 형성된 제1쓰루-홀; 상기 제1쓰루-홀 상부 및 그와 인접한 상기 기판상에 위치하는 반도체 디바이스; 상기 반도체 디바이스가 위치한 상기 기판의 모서리 부분에 몰딩공정을 위해 복수개 형성된 제2쓰루-홀; 상기 반도체 디바이스 주변의 기판 양면에 형성되는 복수개의 신호패턴들; 상기 반도체 디바이스와 각 신호패턴을 전기적으로 연결시키는 와이어를 포함하여 구성됨을 특징으로 한다.
그리고 기판의 소정영역에 형성된 제1쓰루-홀 상부 및 그와 인접한 기판상에 위치하는 반도체 디바이스와, 상기 반도체 디바이스가 위치한 기판의 모서리 부분에 형성된 제2쓰루-홀과, 상기 반도체 디바이스 주변의 기판 양면에 형성되는 복수개의 신호패턴들과, 상기 반도체 디바이스와 각 신호패턴을 전기적으로 연결시키는 와이어를 포함하여 각각 구성된 복수개의 기판; 상기 복수개의 기판 양측 사이에 삽입되는 절연물질; 상기 제2쓰루-홀을 통해 상기 복수개의 기판을 고정 시키는 에폭시 몰딩을 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 패키지 구조에 대하여 보다 상세히 설명하면 다음과 같다.
도4는 본 발명의 반도체 패키지 구조 단면도이고, 도5a 내지 도5d는 본 발명의 반도체 패키지 제조방법을 나타낸 공정 단면도이며, 도6은 본 발명의 반도체 패키지 평면도이다.
먼저, 도6에 도시한 바와같이 하나의 반도체 칩(Chip)이 형성되는 기판(40)에 반도체 디바이스(42)가 형성되고, 상기 반도체 디바이스(42) 둘레에 각각의 신호패턴(41)이 형성된다. 그리고 신호패턴(41)과 반도체 디바이스(42)을 전기적으로 연결 시키는 와이어(43)가 형성된다.
이때, 상기 반도체 디바이스(42)는 기판(40)에 걸쳐있다.
또한 적층된 기판에 한번에 몰딩 에폭시를 형성하기 위한 쓰루-홀(46)이 반도체 디바이스(42) 모서리 부분의 기판(40)에 형성된다.
여기서, 반도체 디바이스(42)가 형성된 부분의 기판(40)에도 쓰루-홀(46)이 형성되는데, 상기 쓰루-홀(46)은 반도체 디바이스(42)와 같이 사각형으로 형성되나 반도체 디바이스(42)의 길이보다 크고 폭보다는 좁도록 형성된다.
한편, 도6에는 도시되지 않았지만 기판(40)의 배면에도 신호패턴(41)이 형성된다. 이때 기판(40) 배면에 형성된 신호패턴(41)은 차후에 적층된 기판(40)에 형성된 반도체 디바이스(42)의 신호를 솔더볼(47)로 전달하기 위한 역할을 합니다. (도면에는 도시되지 않았음) 그리고 본 발명은 이와같이 형성되는 단위 기판(40)을 도4와 같이 복수개 적층하여 몰딩한 것이다.
즉, 도4에 도시한 바와같이 반도체 디바이스(42)와 신호패턴(41)이 와이어(43)에 의해 연결되도록 형성된 도6과 같은 복수개의 기판(40)을 각 기판(40) 사이의 양측을 절연시키기 위해서 절연물질(44)을 두고 적층한 후, 적층된 복수개의 기판(40)의 모서리에 형성된 쓰루-홀(46)(도면에는 도시되지 않음)에 절연성 및 열방출이 좋은 물질을 삽입시켜서 에폭시 몰딩(45)으로 고정 시킨 것이다.
도5a에 도시한 바와같이 에폭시 기판(Epoxy-Glass)(40)의 양면에 금속(Metal)를 증착한 후, 상기 금속을 소정부분 식각하여 신호패턴(41)을 형성한다. 이때, 신호패턴(41)는 구리를 사용한다.
이어, 도5b에 도시한 바와같이 기판(40)을 소정부분 식각하여 상기 기판(40)에 하나의 반도체 디바이스(42)가 걸치도록 형성한다.
그리고 와이어 본딩 공정을 이용하여 형성한 와이어(43)로 상기 힌호패턴(41)에 하나의 반도체 디바이스(42)가 걸치도록 형성한다.
이어서, 도5c에 도시한 바와같이 도5b와 같은 복수개의 기판(40)을 각 기판(40) 사이에 절연물질(44)을 두고 적층하여 얼리인 후, 열 압착 공정을 이용하여 멀티 회로 기판(Multi-Layer PCB)을 형성한다.
이어, 도5d에 도시한 바와같이 몰딩공정를 이용하여 상기 반도체 디바이스(42) 및 와이어(43)를 보호하기 이한 몰딩 에폭시(45)를 형성한다. 이때, 몰딩공정시 사용하는 몰딩 에폭시(45)는 절연성 및 열방출이 좋은 것을 이용한다.
도7은 본 발명의 패키지 공정 순서도이다.
도8은 본 발명의 적층된 패키지에 솔더볼을 형성한것을 보여주는 반도체 패키지 단면도이고, 도9는 도8의 반도체 패캐지가 적층된 모습을 보여주는 반도체 패키지 단면도이다.
도8에 도시한 바와같이 적층된 패키지를 실장하기 이해 반도체 디바이스(42)와 신호패턴(41)이 와이어(43)에 의해 전기적으로 연결되도록 형성된 복수개의 기판(40)을 각 기판(40) 사이에 절연물질(44)을 두고 적층한 후, 열 압착 공정을 이용하여 복수개의 기판(40)을 에폭시 몰딩(45)으로 고정 시킨다. 그리고 상기 단위 패키지의 기판(40) 즉, 반도체 디바이스(42)가 형성되지 않는 한면에 금속(48)을 증착한 후, PCB 카드에 실장하기 위한 솔더볼(47)을 형성한다.
도9에 도시한 바와같이 도8와 같은 적층된 패키지에 솔더볼을 형성한것을 보여주는 반도체 패키지가 적층되어 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 패캐지 구조에 있어서는 다음과 같은 효과가 있다.
반도체 디바이스의 실장 밀도가 증가하고, 기판 및 패키지 사이즈가 감소하며, 전기적 특성이 향상된다.
그리고 시스템의 전체 제조 공정의 감소와 서로 다른 용도의 디바이스들을 하나의 목적을 위해 형성이 가능하다.

Claims (3)

  1. 반도체 패키지 구조에 있어서, 기판; 상기 기판의 소정 영역에 형성된 제1쓰루-홀; 상기 제1쓰루-홀 상부 및 그와 인접한 상기 기판상에 위치하는 반도체 디바이스; 상기 반도체 디바이스가 위치한 상기 기판의 모서리 부분에 몰딩공정을 위해 복수개 형성된 제2쓰루-홀; 상기 반도체 디바이스 주변의 기판 양면에 형성되는 복수개의 신호패턴들; 상기 반도체 디바이스와 각 신호패턴을 전기적으로 연결시키는 와이어를 포함하여 구성됨을 특징으로 하는 반도체 패키지의 구조.
  2. 제1항에 있어서, 상기 제1쓰루-홀은 상기 반도체 디바이스의 모양과 동일한 형태로 형성되며, 상기 제1쓰루-홀의 폭은 반도체 디바이스의 폭보다 좁고, 제1쓰루-홀의 길이는 반도체 디바이스의 길이보다 더 길게 형성됨을 특징으로 하는 반도체 패키지의 구조.
  3. 기판의 소정영역에 형성된 제1쓰루-홀 상부 및 그와 인접한 기판상에 위치하는 반도체 디바이스와, 상기 반도체 디바이스가 위치한 기판의 모서리 부분에 형성되 제2쓰루-홀과, 상기 반도체 디바이스 주변의 기판 양면에 형성되는 복수개의 신호패턴들과, 상기 반도체 디바이스와 각 신호패턴을 전기적으로 연결시키는 와이어를 포함하여 각각 구성된 복수개의 기판; 상기 복수개의 기판 양측 사이에 삽입되는 절연물질; 상기 제2쓰루-홀을 통해 상기 복수개의 기판을 고정 시키는 에폭시 몰딩을 포함하여 구성됨을 특징으로 하는 반도체 패키지의 구조.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5567154A (en) * 1978-11-15 1980-05-21 Matsushita Electric Ind Co Ltd Method of installing lead-less ic package
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JPH08279588A (ja) * 1995-04-05 1996-10-22 Sony Corp 半導体集積回路装置及び半導体集積回路装置の製造方法

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