TW201639113A - 半導體裝置 - Google Patents

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TW201639113A
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TW
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wiring
reference potential
signal
semiconductor wafer
layer
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TW104138771A
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仮屋崎修一
白井航
及川□一
久保山賢一
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瑞薩電子股份有限公司
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Abstract

本發明的課題是在於使連接半導體晶片間的中介層的訊號傳送的可靠度提升。 其解決手段是在被設於中介層(20A)的第1配線層的訊號用配線(22DQ1)的兩旁設有基準電位用配線(22VS1)及基準電位用配線(22VS2)。並且，在設於中介層(20A)的第2配線層的訊號用配線(22DQ2)的兩旁設有基準電位用配線(22VS3)及基準電位用配線(22VS4)。而且，訊號用配線(22DQ1)與訊號用配線(22DQ2)是平面視彼此交叉，在該交叉部的周邊，第1配線層的基準電位用配線(22VS1、22VS2)與第2配線層的基準電位用配線(22VS3、22VS4)會彼此被連接。

Description

半導體裝置
本發明是有關半導體裝置，例如有關適用於半導體晶片等的複數的半導體零件會經由中介層(interposer)來彼此電性連接的半導體裝置之有效的技術。
在日本特表2010-538358號公報(專利文獻1)、特開2013-138177號公報(專利文獻2)、特開2014-11169號公報(專利文獻3)、美國專利第8653676號說明書(專利文獻4)、及特開2014-11284號公報(專利文獻5)中記載有複數的半導體晶片會經由中介層來彼此電性連接的半導體裝置。
並且，在日本特開2008-153542號公報(專利文獻6)中記載有訊號配線與接地配線會交替設置的多層配線基板。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特表2010-538358號公報
[專利文獻2]日本特開2013-138177號公報
[專利文獻3]日本特開2014-11169號公報
[專利文獻4]美國專利第8653676號說明書
[專利文獻5]日本特開2014-11284號公報
[專利文獻6]日本特開2008-153542號公報
有經由中介層來彼此電性連接複數的半導體零件的技術。被形成於配線基板或中介層的複數的配線各自的寬度是受限於與配線的厚度的寬高比。因此，在成為半導體封裝的基材之配線基板上搭載中介層時，在藉由形成比配線基板更薄的配線材料來形成中介層的配線圖案之下，可使形成於中介層的複數的配線的配置密度提升。又，若在中介層設置複數的配線層，則可更增加連接複數的半導體零件間的配線數。但，若中介層的複數的配線的配線密度增加，則由訊號傳送的可靠度的觀點來看可知有課題。
其他的課題及新穎的特徴可由本說明書的記述及附圖明確得知。
一實施形態的半導體裝置是具備：被搭載於配線基板上所被搭載的中介層上，且經由上述中介層來互相電性連接的第1及第2半導體晶片。並且，在上述中介層所具有的第1配線層及第2配線層設有彼此被電性分離的第1訊號用配線及第2訊號用配線。而且，在上述第1訊號用配線及上述第2訊號用配線的兩旁分別形成有基準電位用配線。並且，設在上述第1配線層的上述第1訊號用配線與設在上述第2配線層的上述第2訊號用配線是平面視彼此交叉，在該交叉部的周邊連接有上述第1配線層的基準電位用配線及上述第2配線層的基準電位用配線。
若根據上述一實施形態，則可使半導體裝置的可靠度提升。
10‧‧‧配線基板(封裝基板)
10b‧‧‧下面(面、安裝面)
10s‧‧‧側面
10t‧‧‧上面(面、晶片搭載面)
11‧‧‧焊錫球(外部端子、電極、外部電極)
12‧‧‧接端面(外部端子、電極、外部電極、端子、焊錫連接用焊墊)
13‧‧‧配線
14‧‧‧絕緣層
15‧‧‧通孔配線
16‧‧‧接合焊墊(端子、晶片搭載面側端子、電極)
17‧‧‧絕緣膜(抗焊劑膜)
20A、20B，20C、20D‧‧‧中介層(中繼基板)
20b‧‧‧下面(面、安裝面)
20s‧‧‧側面
20t‧‧‧上面(面、晶片搭載面)
21‧‧‧矽基板(基材)
21t‧‧‧主面
22‧‧‧配線(導體圖案)
22A‧‧‧領域
22CMD、22CMD1、22CMD2‧‧‧訊號用配線(控制訊號用配線)
22DQ1、22DQ2、22DQ3‧‧‧訊號用配線(資料訊號用配線)
22DS1、22DS2、22DS3、22DS4、22DS5、22DS6‧‧‧訊號用配線(差動訊號用配線)
22VS、22VS1、22VS2、22VS3、22VS4、22VS5‧‧‧基準電位用配線
23‧‧‧絕緣層
24‧‧‧貫通電極
25‧‧‧表面電極(電極焊墊、端子)
26‧‧‧鈍化膜(絕緣膜)
27‧‧‧背面電極(電極、焊墊、端子)
28‧‧‧凸塊電極
30‧‧‧半導體晶片(半導體零件)
30A‧‧‧記憶體晶片
30b‧‧‧背面(主面、下面)
30B‧‧‧邏輯晶片
30s‧‧‧側面
30t‧‧‧表面(主面、上面)
31‧‧‧矽基板(基材)
31t‧‧‧主面
32‧‧‧配線層
33‧‧‧電極(表面電極、焊墊、端子)
34‧‧‧鈍化膜
35‧‧‧凸塊電極
40‧‧‧外部機器
50‧‧‧電源
60‧‧‧安裝基板
CMD‧‧‧控制訊號線(訊號線)
CORE1、CORE2‧‧‧核心電路(主電路)
CR1、CR2、CR3、CR4、CR5、CR6‧‧‧交叉部
DQ‧‧‧資料線(訊號線)
DRV1、DRV2‧‧‧電源電路(驅動電路)
IF1‧‧‧外部介面電路(輸出入電路、外部輸出入電路)
IF2‧‧‧內部介面電路(輸出入電路、內部輸出入電路)
M1、M2、M3、M4‧‧‧配線層
PKG1、PKG2、PKG3‧‧‧半導體裝置
SIG‧‧‧訊號線
VD1、VD2、VD3‧‧‧電源線
VI1、VI2、VI3、VI4‧‧‧通孔配線(連接部)
VL1‧‧‧假想線
VS1、VS2‧‧‧基準電位線
圖1是一實施形態的半導體裝置的上面圖。
圖2是圖1所示的半導體裝置的下面圖。
圖3是沿著圖1的A-A線的剖面圖。
圖4是表示將圖1~圖3所示的半導體裝置搭載於安裝基板時的電路構成例的說明圖。
圖5是圖3的A部的擴大剖面圖。
圖6是圖3所示的相鄰的半導體晶片之間的領域周邊 的擴大剖面圖。
圖7是圖1的B部的平面圖。
圖8是更擴大顯示形成有圖7所示的複數的配線的領域的一部分的擴大平面圖。
圖9是沿著圖8的A-A線的擴大剖面圖。
圖10是表示相對於圖8的變形例的半導體裝置所具有的中介層的配線構造的擴大平面圖。
圖11是沿著圖10的A-A線的擴大剖面圖。
圖12是表示對於圖7的變形例的半導體裝置所具有的中介層的配線構造的擴大平面圖。
圖13是更擴大顯示形成有圖12所示的複數的配線的領域的一部分的擴大平面圖。
圖14是沿著圖13的A-A線的擴大剖面圖。
圖15是表示相對於圖7的變形例的半導體裝置所具有的中介層的配線構造的擴大平面圖。
圖16是更擴大顯示形成有圖15所示的複數的配線的領域的一部分的擴大平面圖。
圖17是沿著圖16的A-A線的擴大剖面圖。
圖18是表示除去圖16所示的基準電位用配線的狀態的擴大平面圖。
(本案的記載形式‧基本的用語‧用法的說明)
在本案中，實施的形態的記載是因應所需，方便起見分成複數的部分等記載，但除非特別明示非如此時，否則該等不是彼此為個別獨立者，不問記載的前後，單一例的各部分，一方為另一方的一部分詳細或一部分或全部的變形例等。並且，原則上，同樣的部分是省略重複的說明。並且，實施形態的各構成要素，除非特別明示非如此時、邏輯上限於該數值時及由文章脈絡明顯非如此時，否則非必須者。
同樣在實施形態等的記載中，有關材料、組成等，即使說是「由A所構成的X」等，但也不是排除A以外的要素，除非特別明示非如此時或文章脈絡明顯非如此時。例如，若針對成分而言，則為「含A作為主要成分的X」等的意思。例如，即使說是「矽構件」等，但也不是限於純粹的矽，當然亦包含SiGe(矽‧鍺)合金或其他以矽為主要成分的多元合金，含其他的添加物等的構件。並且，即使說是鍍金、Cu層、鍍鎳等，除非特別明示時，否則也不只是純粹者，還包含各自以金、Cu、鎳等為主要成分的構件。
而且，言及特定的數值、數量時，也是除非特別明示非如此時、邏輯上限於該數值時及由文章脈絡明顯非如此時，否則亦可為超過該特定的數值的數值，或未滿該特定的數值的數值。
並且，在實施形態的各圖中，同一或同樣的部分是以同一或類似的記號或參照號碼來表示，說明是原 則上不重複。
而且，在附圖中，反而在形成複雜時或與空隙的區別為明確時，即使是剖面，也有省略剖面線等的情況。相關於此，在說明等為明確時等，即使是平面上閉塞的孔，也有省略背景的輪廓線的情況。而且，儘管是非剖面，也會為了明示非空隙或明示領域的境界，而有附上剖面線或點圖案的情形。
(實施形態1)
本實施形態是舉在矽基板形成有複數的配線層，所謂在矽中介層搭載有複數的半導體晶片的實施形態，作為複數的半導體零件經由中介層來彼此電性連接的半導體裝置的例子進行說明。詳細是在本實施形態舉例說明的半導體裝置具有：形成有記憶體電路的記憶體晶片、及形成有控制記憶體晶片的控制電路或運算處理電路的邏輯晶片。並且，記憶體晶片與邏輯晶片是經由矽中介層來電性連接，在一個的封裝內形成有系統。在如此一個的封裝內形成有系統的半導體裝置是被稱為SiP(System in Package)。而且，在一個的封裝內搭載有複數的半導體晶片的半導體裝置是被稱為MCM(Multi Chip Module)。
<半導體裝置的概要>
首先，利用圖1~圖4來說明有關本實施形態的半導體裝置的構造的概要。圖1是本實施形態的半導體裝置的 上面圖，圖2是圖1所示的半導體裝置的下面圖。又，圖3是沿著圖1的A-A線的剖面圖。又，圖4是表示將圖1~圖3所示的半導體裝置搭載於安裝基板時的電路構成例的說明圖。
另外，在圖2及圖3中，為了容易容易看圖，顯示端子數少的情況的實施形態。但，端子的數量是圖2及圖3所示的形態以外，有各種的變形例。例如，圖2所示的焊錫球11的數量是亦可比圖2所示的數量更多。並且，在圖3中，為了容易看圖，而例示形成於各配線層的複數的配線13的其中一條。並且，在圖4所示的例子中是例示半導體裝置PKG1所具有的多數的傳送路徑之中代表性的傳送路徑。
如圖1及圖3所示般，本實施形態的半導體裝置PKG1是具有：配線基板(封裝基板)10、搭載於配線基板10上的中介層(中繼基板)20A、及搭載於中介層20A上的複數的半導體晶片30。複數的半導體晶片30是在中介層20A上排列搭載。
並且，如圖2所示般，在半導體裝置PKG1的安裝面的配線基板10的下面10b，外部端子的複數的焊錫球(外部端子、電極、外部電極)11會被配置成行列狀(陣列狀、矩陣狀)。複數的焊錫球11各自是被連接至接端面(land)(外部端子、電極、外部電極)12(參照圖3)。
像半導體裝置PKG1那樣，將在安裝面側行 列狀地配置有複數的外部端子(焊錫球11、接端面12)之半導體裝置稱為區域陣列型的半導體裝置。由於區域陣列型的半導體裝置PKG1是可有效活用配線基板10的安裝面(下面10b)側作為外部端子的配置空間，因此即使外部端子數增大，還是可抑制半導體裝置PKG1的安裝面積的增大的點令人滿意。亦即，可省空間安裝隨著高機能化、高集成化，外部端子數增大的半導體裝置PKG1。
又，如圖3所示般，配線基板10是具有：隔著中介層20A搭載有複數的半導體晶片30的上面(面、晶片搭載面)10t、與上面10t相反側的下面(面、安裝面)10b、及配置於上面10t與下面10b之間的側面10s。又，配線基板10是如圖1所示般，平面視形成四角形的外形形狀。
又，如圖3所示般，中介層20A是具有：搭載複數的半導體晶片(半導體零件)30的上面(面、晶片搭載面)20t、與上面10t相反側的下面(面、安裝面)20b、及配置於上面20t與下面20b之間的側面20s。又，中介層20A是如圖1所示般，平面視形成四角形的外形形狀。
又，如圖3所示般，複數的半導體晶片30的各自是具有：表面(主面、上面)30t、與表面30t相反側的背面(主面、下面)30b、及位於表面30t與背面30b之間的側面30s。又，複數的半導體晶片30的各自是如圖1所示般，平面視形成四角形的外形形狀。
在圖1及圖3所示的例子中，複數的半導體晶片30的其中一個是具備記憶體電路的記憶體晶片30A，其他的一個是具備控制記憶體電路的控制電路的邏輯晶片30B。並且，在圖1及圖3所示的例子中，記憶體晶片30A及邏輯晶片30B的各自是被直接連接至中介層20A。換言之，記憶體晶片30A與中介層20A之間、及邏輯晶片30B與中介層20A之間是未被插入基板或其他的晶片零件。
又，如圖4所示般，本實施形態的半導體裝置PKG1是具備藉由在邏輯晶片30B與記憶體晶片30A之間傳送訊號來動作的系統。記憶體晶片30A是具備記憶在與邏輯晶片30B之間通訊的資料的主記憶電路(記憶電路)。又，邏輯晶片30B是具備控制記憶體晶片30A的主記憶電路的動作的控制電路。又，邏輯晶片30B是具備對於被輸入的資料訊號進行運算處理的運算處理電路。在圖4中，其一例是以運算處理電路或控制電路等的主要電路作為核心電路(主電路)CORE1顯示。但，核心電路CORE1中所含的電路是亦可含有上述以外的電路。例如，在邏輯晶片30B中是亦可形成有例如一次性記憶資料的快取記憶體等，記憶容量比記憶體晶片30A的主記憶電路更小的輔助記憶電路(記憶電路)。
並且，在邏輯晶片30B是形成有在與外部機器40之間進行訊號的輸出入之外部介面電路(輸出入電路、外部輸出入電路)IF1。在外部介面電路IF1是連接 有在邏輯晶片30B與外部機器40之間傳送訊號的訊號線SIG。並且，外部介面電路IF1是與核心電路CORE1也連接，核心電路CORE1是可經由外部介面電路IF1在與外部機器40之間傳送訊號。
並且，在邏輯晶片30B是形成有在與內部機器(例如記憶體晶片30A)之間進行訊號的輸出入之內部介面電路(輸出入電路、內部輸出入電路)IF2。在內部介面電路IF2是連接有傳送資料訊號的資料線(訊號線)DQ、及傳送位址訊號或指令訊號等的控制用的資料訊號之控制訊號線(訊號線)CMD。資料線DQ、及控制訊號線CMD是分別被連接至記憶體晶片30A的內部介面電路IF2。
並且，在邏輯晶片30B是具備供給用以驅動核心電路CORE1或輸出入電路的電位之電源電路DRV1。就圖4所示的例子而言，在電源電路DRV1是連接有供給電源電位的電源線VD1、及供給基準電位的基準電位線VS1。就圖4所示的例子而言，用以驅動核心電路CORE1或輸出入電路的電位是從設在半導體裝置PKG1的外部的電源50經由電源電路DRV1來供給至各電路。
另外，圖4是顯示一對的電源線VD1及基準電位線VS1被連接至邏輯晶片30B的例子，但被供給至邏輯晶片30B的電位是不限於上述二種類。例如，在電源電路DRV1是亦可含有：供給驅動邏輯晶片30B的外部介面電路IF1的電壓之外部介面用電源電路、及供給驅動邏 輯晶片30B的核心電路CORE1的電壓之核心用電源電路。並且，在電源電路DRV1是亦可含有供給驅動邏輯晶片30B的內部介面電路IF2的電壓之內部介面用電源電路。此情況，在邏輯晶片30B是連接供給彼此不同的複數的電源電位之複數的電源線VD1。
又，被供給至圖4所示的基準電位線VS1的電位是例如接地電位。但，驅動電壓是依據彼此相異的第1電位與第2電位的差所規定，因此被供給至基準電位線VS1的電位是亦可為接地電位以外的電位。
像邏輯晶片30B那樣，將某裝置或系統的動作所必要的電路集成於一個的半導體晶片30者稱為SoC(System on a Chip)。只要在邏輯晶片30B形成圖4所示的主記憶電路，便可用1片邏輯晶片30B構成系統。但，按照使動作的裝置或系統，必要的主記憶電路的容量不同。於是，藉由在有別於邏輯晶片30B的其他半導體晶片30(亦即，記憶體晶片30A)形成主記憶電路，可使邏輯晶片30B的泛用性提升。並且，藉由按照所被要求的主記憶電路的記憶容量來連接複數片的記憶體晶片30A，系統所具備的記憶電路的容量的設計上的自由度會提升。
又，圖4所示的例子，記憶體晶片30A是具備主記憶電路。在圖4中是以主記憶電路作為記憶體晶片30A的核心電路(主電路)CORE2顯示。但，核心電路CORE2中所含的電路是亦可含有主記憶電路以外的電路。
並且，在記憶體晶片30A是形成有在與內部機器(例如邏輯晶片30B)之間進行訊號的輸出入之內部介面電路(內部輸出入電路)IF2。
並且，在記憶體晶片30A是具備供給用以驅動核心電路CORE2的電位之電源電路(驅動電路)DRV2。就圖4所示的例子而言，在電源電路DRV2是連接有供給電源電位的電源線VD2、及供給基準電位的基準電位線VS1。就圖4所示的例子而言，被供給至電源線VD1的電源電位、被供給至電源線VD2的電源電位、及被供給至電源線VD3的電源電位是分別從設在半導體裝置PKG1的外部的電源50供給。
另外，圖4是表示一對的電源線VD2及基準電位線VS1被連接至記憶體晶片30A的例子。又，圖4所示的例子是分別經由供給驅動內部介面電路IF2的電源電位的電源線VD3、及基準電位線VS2來電性連接邏輯晶片30B與記憶體晶片30A。但，對記憶體晶片30A供給電位的方式是上述以外有各種的變形例。例如，驅動邏輯晶片30B的內部介面電路IF2的電源電位、及驅動記憶體晶片30A的內部介面電路IF2的電源電位亦可分別獨立供給。
又，圖4所示的例子，電性連接邏輯晶片30B與記憶體晶片30A的複數的傳送路徑是資料線DQ及控制訊號線CMD以外，還含有基準電位線VS2。此基準電位線VS2是例如形成傳送資料訊號的參考訊號之路徑 (歸途電流路徑)，該資料訊號是藉由資料線DQ所傳送。參考用的基準電位線VS2是例如被供給接地電位作為基準電位。在對基準電位線VS2及基準電位線VS1分別供給接地電位時，連接基準電位線VS2與基準電位線VS1，電位較為安定。因此，如在圖4附上點線所示般，基準電位線VS2與基準電位線VS1在中介層20A連接為理想。但，參考用的基準電位線VS2是只要傳送路徑中的電位的偏差可減低，亦可供給接地電位以外的電位。例如，亦可利用輸出入用電源電路的電源電位作為參考用的基準電位。
又，圖4所示的例子，對記憶體晶片30A供給電源電位的電源線VD2、及對記憶體晶片30A供給基準電位的基準電位線VS1是分別不經由邏輯晶片30B來連接至記憶體晶片30A。但，電源線VD1及基準電位線VS2亦可經由邏輯晶片30B來連接至記憶體晶片30A，作為對圖4的變形例。
<各零件的構成>
其次，依序說明有關構成圖1~圖4所示的半導體裝置PKG1的主要零件。圖5是圖3的A部的擴大剖面圖。又，圖6是圖3所示相鄰的半導體晶片之間的領域周邊的擴大剖面圖。
圖1~圖5所示的配線基板10是在半導體裝置PKG1與安裝基板60(參照圖4)之間具備供給電氣訊 號或電位的傳送路徑的基板。配線基板10是具有電性連接上面10t側與下面10b側的複數的配線層(圖3所示的例子是8層)。設在各配線層的複數的配線13是被絕緣層14所覆蓋，該絕緣層14是絕緣複數的配線13間、及相鄰的配線層間。
圖3所示的配線基板10是具有被層疊的複數的絕緣層14，正中的絕緣層14是例如使環氧樹脂等的樹脂材含浸於玻璃纖維等的纖維材的核心層(核心材)。並且，分別形成於核心層的上面及下面的絕緣層14是例如藉由積聚(buildup)工法所形成。但，亦可使用不具成為核心層的絕緣層14之所謂無核心基板，作為相對於圖3的變形例。
並且，配線基板10是具有通孔配線15，其係設在各配線層之間，將被層疊的配線層連接於厚度方向的層間導電路。而且，在配線基板10的上面10t形成有複數的接合焊墊(端子，晶片搭載面側端子，電極)16。另外，配線基板10所具有的複數的配線層之中，設在最上層的配線層(最上面10t側的配線層)的配線13是與接合焊墊16形成一體。換言之，接合焊墊16是可想成配線13的一部分。並且，在區別思考接合焊墊16及配線13時，在配線基板10的上面10t，從絕緣膜17露出的部分可定義為接合焊墊16，被絕緣膜17覆蓋的部分可定義為配線13。
另一方面，在配線基板10的下面10b是形成 有複數的接端面(端子、焊錫連接用焊墊)12。複數的接端面12各自連接焊錫球11，圖4所示的安裝基板60與半導體裝置PKG1是經由圖3所示的焊錫球11來電性連接。亦即，複數的焊錫球11是作為半導體裝置PKG1的外部連接端子的機能。
該等複數的焊錫球11及複數的接端面12是經由配線基板10的複數的配線13來與上面10t側的複數的接合焊墊16電性連接。另外，配線基板10所具有的複數的配線層之中，設在最下層的配線層(最下面10b側的配線層)的配線13是與接端面12一體形成。換言之，接端面12是可想成配線13的一部分。並且，在區別思考接端面12及配線13時，在配線基板10的下面10b，從絕緣膜17露出的部分可定義為接端面12，被絕緣膜17覆蓋的部分可定義為配線13。
又，亦有使接端面12本身作為外部連接端子的機能時，作為相對於圖3的變形例。此情況，焊錫球11是未被連接至接端面12，複數的接端面12的各自是在配線基板10的下面10b，從絕緣膜17露出。又，亦有取代球形狀的焊錫球11，連接薄的焊錫膜，使此焊錫膜作為外部連接端子的機能時，作為相對於圖3的別的變形例。或，亦有在露出面形成例如藉由電鍍法所形成的金(Au)膜，以此金膜作為外部連接端子時。又，亦有將外部連接端子形成插銷狀(棒狀)時。
又，配線基板10的上面10t及下面10b是藉 由絕緣膜(抗焊劑膜)17所覆蓋。形成於配線基板10的上面10t的配線13是被絕緣膜17所覆蓋。在絕緣膜17中形成有開口部，在此開口部中，複數的接合焊墊16的至少一部分(接合領域)會從絕緣膜17露出。又，形成於配線基板10的下面10b的配線13是被絕緣膜17所覆蓋。在絕緣膜17中形成有開口部，在此開口部中，複數的接端面12的至少一部分(與焊錫球11的接合部)會從絕緣膜17露出。
又，如圖5所示般，半導體裝置PKG1是具備被搭載於配線基板10上的中介層20A。中介層20A是介於配線基板10與複數的半導體晶片30之間的中繼基板。在本實施形態中，中介層20A是具有：具有主面21t的矽基板(基材)21、及配置在主面21t上的複數的配線層M1、M2、M3。如圖5所示般，若將形成有複數的表面電極25的層看做配線層M4，則圖5所示的例子是層疊有四層的配線層。複數的配線層M1、M2、M3的各自是形成有複數的配線(導體圖案)22。複數的配線22是被絕緣層23所覆蓋，該絕緣層23是將複數的配線22間及相鄰的配線層間絕緣。絕緣層23是例如由氧化矽(SiO)等的半導體材料的氧化物所構成的無機絕緣層。
並且，在中介層20A的配線層M3上形成有複數的表面電極(電極焊墊、端子)25。複數的表面電極25的各自一部分是在中介層20A的上面20t，從保護絕緣膜的鈍化膜26露出。而且，表面電極25是經由被連接至 表面電極25的露出部分的凸塊電極35來與半導體晶片30的電極(表面電極、焊墊)33電性連接。
並且，在中介層20A的下面20b是形成有複數的背面電極(電極、焊墊、端子)27。複數的背面電極27是在位於矽基板21的主面21t的相反側的中介層20A的下面20b露出。而且，背面電極27是經由被連接至背面電極27的凸塊電極28來與配線基板10的接合焊墊16電性連接。
又，中介層20A是具備：在厚度方向(主面21t及下面20b之中，從一方的面往另一方的面的方向)貫通矽基板21之複數的貫通電極24。複數的貫通電極24是藉由在貫通孔中埋入例如銅(Cu)等的導體而形成的導電路徑，該貫通孔是以能夠在厚度方向貫通矽基板21的方式形成。複數的貫通電極24的各自是一方的端部會被連接至背面電極27，另一方的端部會被連接至配線層M1的配線22。亦即，中介層20A的複數的表面電極25與複數的背面電極27是經由複數的配線22及複數的貫通電極24來分別電性連接。
可是，配線圖案的配線寬度依照與配線的厚度的寬高比(aspect ratio)來規定某程度的尺寸。例如，當構成配線圖案的金屬膜的厚度厚時，配線圖案的寬度是只能在對應於金屬膜的厚度的範圍內變窄。在本實施形態中，形成於中介層20A的複數的配線22的厚度是比形成於配線基板10的複數的配線10的厚度更薄。因此，形成 於中介層20A的複數的配線22與配線基板10的配線13作比較，可使配線密度提升。
特別是本實施形態的中介層20A，如圖5所示般，具有半導體基板的矽基板(基材)21，具有在矽基板21的主面21t上層疊複數的配線層M1、M2、M3的構造。如此，在半導體基板上形成複數的配線22時，藉由利用與在半導體晶圓形成配線的工程同樣的製程，可使配線密度提升。
利用在半導體晶圓形成配線的製程時，各配線層的厚度、及配線層間的距離也會變薄。例如圖5及圖6所示的配線層M1、M2、M3的厚度，亦即複數的配線22各自的厚度是比配線基板10的配線13的厚度更薄。在圖5及圖6中，為了將配線基板10的配線13及中介層20A的配線22記載於一圖，而配線13的厚度相對於配線22的厚度，是形成二倍以下。但，配線13的厚度相對於上述配線22的厚度的值，是數倍~數十倍程度。
並且，配線層M1、M2、M3的各自的離間距離、及矽基板21的主面21t與配線層M1的離間距離是比配線22的厚度更小。配線層M1、M2、M3的各自的離間距離、及矽基板21的主面21t與配線層M1的離間距離是形成於配線層M1、M2、M3的配線22的厚度的一半程度。另外，形成有複數的表面電極25的最上層的配線層M4與配線層M3的離間距離是比配線層M1、M2、M3的各自的離間距離更大。例如，配線層M4與配線層M3的 離間距離是與配線22的厚度同程度。
如此，中介層20A與配線基板10作比較，由於可使配線密度提升，因此在使連結複數的半導體晶片30間的訊號傳送路徑的數量增加時特別有效。尤其是本實施形態的圖4所示的例子般，在增加連接邏輯晶片30B與記憶體晶片30A的訊號傳送路徑的數量時，藉由設置中介層20A，可減少形成於配線基板10的配線13(參照圖3)的數量。
另外，本實施形態是使用廣泛被利用在半導體晶圓的製造製程的矽基板21作為基材。因此，圖5所示的矽基板21是將半導體材料的矽設為母材(主成分)。並且，在半導體晶片的製造所使用的半導體基板，一般是在母材的半導體材料中摻雜構成p型或n型的導電特性的雜質元素。因此，使用泛用的半導體晶圓作為矽基板21時，在矽基板21中含有構成p型或n型的導電特性的雜質元素。
但，本實施形態的矽基板21是可適用各種的變形例。例如，亦可使用矽以外的半導體材料為母材，作為半導體基板。又，亦可使用半導體材料中未被摻雜雜質元素的半導體作為半導體基板。
又，如圖6所示般，半導體裝置PKG1是具備被搭載於中介層20A的上面20t上的複數的半導體晶片30。複數的半導體晶片30的各自是具有：具有主面31t的矽基板(基材)31、及被配置於主面31t上的配線層 32。另外，在圖5及圖6中，為了容易看圖，而顯示一層的配線層32，但實際上例如在圖5及圖6所示的配線層32是層疊有厚度比中介層20A的配線層M1、M2、M3更薄的複數的配線層。又，為了容易看圖，而圖示省略，但實際上複數的配線層32的各自是形成有複數的配線。並且，複數的配線是被絕緣層覆蓋，該絕緣層是將複數的配線間及相鄰的配線層間絕緣。絕緣層是例如由氧化矽(SiO)等的半導體材料的氧化物所構成的無機絕緣層。
並且，在複數的半導體晶片30的各自所具備的矽基板31的主面31t形成有例如電晶體元件或二極體元件等的複數的半導體元件。複數的半導體元件是經由配線層32的複數的配線來與形成於表面30t側的複數的電極33電性連接。
並且，在本實施形態中，複數的半導體晶片30的各自是在表面30t與中介層20A的上面20t對向的狀態下，被搭載於中介層20A的上面20t上。如此的安裝方式是被稱為面朝下(Face Down)安裝方式或覆晶連接方式。就覆晶連接方式而言，如以下般，半導體晶片30與中介層20A會被電性連接。
在半導體晶片30的配線層32上是形成有複數的電極(表面電極、焊墊、端子)33。複數的電極33的各自的一部分是在半導體晶片30的表面30t，從保護絕緣膜的鈍化膜34露出。而且，電極33是經由被連接至電極33的露出部分的凸塊電極35來與中介層20A的表面電 極25電性連接。
又，本實施形態是如圖4所示般，被連接至記憶體晶片30A的複數的傳送路徑之中的一部分是不與配線基板10連接，經由中介層20A來連接至邏輯晶片30B。在圖4所示的例子中，資料線DQ及控制訊號線CMD是與配線基板10電性分離。另一方面，被連接至記憶體晶片30A的複數的傳送路徑之中，供給用以驅動記憶體晶片30A的電路的電源電位之電源線VD2及基準電位線VS1是與配線基板10電性連接。另外，電性連接邏輯晶片30B與記憶體晶片30A的傳送路徑之中，使用在訊號線的參考用的基準電位線VS2是亦可與配線基板10分離。
<中介層的配線構造的詳細>
其次，如圖4所示般說明有關電性連接邏輯晶片30B與記憶體晶片30A的訊號傳送路徑的詳細。
作為SiP型的半導體裝置的代表例，有如本實施形態般，邏輯晶片30B與記憶體晶片30A被搭載於一個封裝內的構成。為了使如此構成的SiP型的半導體裝置的性能提升，而被要求使連接邏輯晶片30B與記憶體晶片30A的訊號傳送路徑的傳送速度提升之技術。例如，在圖4所示的訊號傳送路徑之中，複數的資料線DQ的各自是被設計成以1Gbps(每秒1Gigabit)以上的傳送速度來傳送資料訊號。為了使複數的訊號傳送路徑的各自的傳送 速度高速化，而需要增加每單位時間的傳送次數(以下記載為高時脈化)。
又，作為使邏輯晶片30B與記憶體晶片30A之間的訊號傳送速度提升的其他的方法，有擴大內部介面的資料匯流排的寬度來使1次傳送的資料量增加的方法(以下記載為匯流排寬度擴大化)。並且，有組合上述匯流排寬度擴大化及高時脈化來加以適用的方法。此情況，高速的訊號傳送路徑需要多數。因此，如本實施形態般，經由可實現比配線基板10高的配線密度之中介層20A來電性連接邏輯晶片30B與記憶體晶片30A的方法為有效。
例如圖4所示的記憶體晶片30A是持有512bit以上的資料匯流排的寬度之所謂寬I/O記憶體。詳細，記憶體晶片30A是例如具備4個資料匯流排的寬度為128bit的通道，若將此4通道的匯流排寬度合計，則成為512bit。並且，各通道的每單位時間的傳送次數是被高時脈化，例如分別形成1Gbps以上。
可是，經由被形成於配線密度高的中繼基板的多數的訊號配線來電性連接邏輯晶片30B與記憶體晶片30A時，由訊號傳送的可靠度的觀點來看可知有課題。
首先，利用中介層來增加傳送路徑的數量時，被形成於中介層的複數的配線各自的寬度變窄，厚度變薄。例如，圖6所示的配線22的厚度是1μm~1.2μm程度，中介層所具有的複數的配線層M1、M2、M3的各 自的離間距離是配線22的厚度的一半程度。
如此，一旦中繼基板所具備的複數的配線22的各自的寬度及厚度變小，則構成訊號電流的歸途電流路徑的配線，換言之，被供給參考用的基準電位的配線的寬度及厚度也會變小。此情況，有參考用的基準電位的值形成不安定的憂慮。
例如，相鄰的訊號傳送路徑分別利用相異的值的基準電位作為參考時，基準電位線會受流至訊號傳送路徑的電流的影響。此情況，基準電位線不會成為理想的歸途電流路徑，相反的有作為雜訊傳搬路徑機能的憂慮。
因此，使配線密度提升時複數的配線22的各自的寬度及厚度變小，但參考用的基準電位的值是需要使安定。
於是，本案發明者是檢討使被形成於中介層的基準電位線的電位安定化的技術，作為使訊號傳送的可靠度提升的對策的一環，找出本實施形態的構成。
亦即，本實施形態是藉由在複數處電性連接沿著訊號用配線所形成的複數的基準電位用配線來使基準電位的值安定化。以下，利用圖面來詳細說明。
圖7是圖1的B部的平面圖。又，圖8是更擴大顯示形成有圖7所示的複數的配線的領域的一部分的平面圖。又，圖9是沿著圖8的A-A線的擴大剖面圖。
另外，在圖7中，為了表示電性連接記憶體晶片30A與邏輯晶片30B之配線的佈局例，而以一點虛 線表示圖9所示的配線層M3的配線，以點線表示配線層M2的配線。並且，在圖7中，模式性地表示配線佈局的圖像。因此，配線22的數量或折彎的部分的數量等是除了圖7所示的實施形態以外，還有各種的變形例。並且，在圖7中，以二點虛線表示被排列配置的記憶體晶片30A及邏輯晶片30B所夾的領域22A的範圍。
另外，在圖8中，為了容易識別訊號傳送用的配線及基準電位用的配線，而分別附上不同的花紋顯示。並且，在圖8中，為了表示形成於不同的配線層的配線的平面的位置關係，而形成於圖9的配線層M3的配線是以實線表示，形成於配線層M2的配線是以點線表示。
又，圖9雖是剖面圖，但為了識別複數的配線22所構成的傳送路徑的種類，而按照傳送對象的種類來附上不同的花紋。並且，在圖9中，為了明示配線層M4為用以形成表面電極25的層，而以點線表示表面電極25。
如圖7所示般，形成於中介層20A的複數的配線22之中，電性連接記憶體晶片30A與邏輯晶片30B的複數的配線22主要是形成於被記憶體晶片30A及邏輯晶片30B所夾的領域22A。領域22A是平面視以最短距離連接記憶體晶片30A與邏輯晶片30B的領域。因此，經由設在領域22A的配線22來電性連接記憶體晶片30A與邏輯晶片30B，可縮短半導體晶片間的傳送路徑距離。以下，說明有關中介層20A的配線構造，但除特別明示設 在領域22A以外的配線的說明時，為被記憶體晶片30A及邏輯晶片30B所夾的領域22A的配線構造的說明。
又，如圖9所示般，在本實施形態的中介層20A所具有的配線層M2是設有訊號用配線(資料訊號用配線)22DQ1。並且，在配線層M2是設有訊號用配線22DQ1。在訊號用配線22DQ1的兩旁是設有基準電位用配線22VS1及基準電位用配線22VS2。並且，在訊號用配線22DQ2的兩旁是設有基準電位用配線22VS3及基準電位用配線22VS4。又，如圖8所示般，訊號用配線22DQ1與訊號用配線22DQ2是平面視彼此交叉，在該交叉部的周邊，配線層M2的基準電位用配線22VS1、22VS2與配線層M3的基準電位用配線22VS3、22VS4會互相被連接。
若更詳細表現圖8及圖9所示的配線構造，則可如以下般表現。亦即，如圖9所示般，中介層20A是具有包含配線層M2及被層疊於配線層M2的配線層M3之複數的配線層M1、M2、M3。又，配線層M2是具有：從記憶體晶片30A(圖7參照)及邏輯晶片30B(圖7參照)的其中一方往另一方延伸的基準電位用配線22VS1、及沿著基準電位用配線22VS1延伸的基準電位用配線22VS2。又，配線層M2是具有在基準電位用配線22VS1與基準電位用配線22VS2之間沿著基準電位用配線22VS1及基準電位用配線22VS2延伸的訊號用配線22DQ1。
又，配線層M3是具有：從記憶體晶片30A 及邏輯晶片30B的其中一方往另一方延伸的基準電位用配線22VS3、及沿著基準電位用配線22VS3延伸的基準電位用配線22VS4。又，配線層M3是具有：與訊號用配線22DQ1電性分離，且在基準電位用配線22VS3與基準電位用配線22VS4之間，沿著基準電位用配線22VS3及基準電位用配線22VS4延伸的訊號用配線22DQ2。
又，基準電位用配線22VS1是經由通孔配線(連接部)VI1來與基準電位用配線22VS3連接，經由通孔配線(連接部)VI2來與基準電位用配線22VS4連接。又，如圖8所示般，基準電位用配線22VS1是具有平面視在通孔配線VI1與通孔配線VI2之間和訊號用配線22DQ2交叉的交叉部CR1。
又，基準電位用配線22VS2是經由通孔配線(連接部)VI3來與基準電位用配線22VS3連接，經由通孔配線(連接部)VI4來與基準電位用配線22VS4連接。又，如圖8所示般，基準電位用配線22VS2是具有平面視在通孔配線VI3與通孔配線VI4之間和訊號用配線22DQ2交叉的交叉部CR2。
又，通孔配線VI1、VI2、VI3、VI4與各基準電位用配線22VS1、22VS2、22VS3、22VS4的連接關係是可如以下般表現。
基準電位用配線22VS3是經由通孔配線VI1來與基準電位用配線22VS1連接，經由通孔配線VI3來與基準電位用配線22VS2連接。又，如圖8所示般，基 準電位用配線22VS3是具有平面視在通孔配線VI1與通孔配線VI3之間和訊號用配線22DQ1交叉的交叉部CR3。
又，基準電位用配線22VS4是經由通孔配線VI2來與基準電位用配線22VS1連接，經由通孔配線VI4來與基準電位用配線22VS2連接。又，如圖8所示般，基準電位用配線22VS4是具有平面視在通孔配線VI2與通孔配線VI4之間和訊號用配線22DQ1交叉的交叉部CR4。
如本實施形態般，沿著訊號用配線來設置構成訊號的歸途電流路徑的基準電位供給用的配線時，與對被稱為所謂接地平面之薄板狀的導體圖案供給基準電位時作比較，可減低配線層數。
又，如本實施形態般，藉由彼此連接沿著訊號用配線而延伸的基準電位用配線22VS1、22VS2、22VS3、22VS4，可使參考用的基準電位的值安定化。又，藉由使基準電位的值安定化，基準電位用配線的電位不易受訊號電流的影響。因此，可遮蔽因電流流動於訊號用配線所產生的電磁波。
並且，在本實施形態中，複數的訊號用配線是包含：在第1頻帶傳送訊號的訊號用配線(控制訊號用配線)22CMD(參照圖9)、及在比第1頻帶更高的第2頻帶傳送訊號的訊號用配線22DQ1、22DQ2。例如，在圖4所示的例子中，以控制訊號線CMD傳送的位址訊號或 指令訊號等的控制用的資料訊號是以在資料線DQ所被傳送的資料訊號的一半以下的頻率傳送。如此，依訊號傳送路徑而使用的頻帶不同時，對於在相對高的頻帶進行訊號傳送的訊號用配線22DQ1、22DQ2優先實施對策為理想。
又，如圖7所示般，電性連接記憶體晶片30A與邏輯晶片30B的複數的配線22各自具有：從記憶體晶片30A及邏輯晶片30B的其中一方往另一方之延伸於X方向的延伸部分、及對於X方向而傾斜的傾斜部分。如圖8所示般，通孔配線VI1、VI2、VI3、VI4的各自是被連接至對於基準電位用配線22VS1、22VS2、22VS3、22VS4的X方向傾斜的傾斜部分。
如此，基準電位用配線22VS1、22VS2、22VS3、22VS4的全路徑之中，藉由在對於X方向傾斜的傾斜部分連接通孔配線VI1、VI2、VI3、VI4，如圖8所示般，可使連接通孔配線VI1、VI2、VI3、VI4的部分的基準電位用配線22VS1、22VS2、22VS3、22VS4的配線寬度形成比延伸部分更寬。如圖8所示般，由於複數的配線是被配列成沿著與X方向正交的Y方向而相鄰，因此即使擴大連接通孔配線VI1、VI2、VI3、VI4的部分的配線寬度，只要縮小沿著X方向的部分的配線寬度，便可使配線密度提升。而且，藉由擴大連接通孔配線VI1、VI2、VI3、VI4的部分的配線寬度，彼此電性連接基準電位用配線22VS1、22VS2、22VS3、22VS4的路徑的剖面積會變大，因此可容易使基準電位安定化。
又，如圖9所示般，本實施形態是在形成於中介層20A的複數的配線中含有以比資料訊號更低的頻帶傳送訊號之訊號用配線22CMD。由於在此訊號用配線22CMD中傳送低頻訊號，因此若與訊號用配線22DQ1、22DQ2作比較，不易受雜訊的影響。但，當訊號用配線22CMD與訊號用配線22DQ1、22DQ2重疊於厚度方向時，需要考慮從訊號用配線22CMD產生的雜訊。於是，如圖9所示般，訊號用配線22CMD是形成於設在與配線層M2、配線層M3不同的位置之配線層M1為理想。又，訊號用配線22CMD是在與基準電位用配線22VS1、22VS2、22VS3、22VS4的其中任一重疊於厚度方向的位置，沿著基準電位用配線22VS1、22VS2、22VS3、22VS4的延伸方向來形成為理想。藉此，在訊號用配線22DQ1、22DQ2與訊號用配線22CMD之間是中介存在有供給基準電位的配線，因此可減低雜訊的影響。
另外，雖圖示省略，但亦可在圖9所示的配線層M3更形成基準電位用配線。並且，藉由電性連接此基準電位用配線與基準電位用配線22VS1、22VS2、22VS3、22VS4，可使基準電位的值更安定化。
並且，在圖8中擴大顯示訊號用配線22DQ1、22DQ2、及基準電位用配線22VS1、22VS2、22VS3、22VS4各自交叉的一部分，但如圖7所示般，複數的配線22各自在複數處折彎，在對於X方向傾斜的傾斜部分，分別與不同的配線22交叉。
亦即，圖8所示的基準電位用配線22VS1、22VS2、22VS3、22VS4各自與基準電位用配線22VS1、22VS2、22VS3、22VS4以外的基準電位用配線交叉。而且，在形成於不同的配線層的基準電位用配線所交叉的部分，經由通孔配線來電性連接。此情況，在複數的基準電位用配線彼此間所被連接的連接部各自可使基準電位安定化。因此，例如，當圖7所示的記憶體晶片30A與邏輯晶片30B的距離分離，配線22的距離變長時，藉由按照配線22的距離，在複數處連接複數的基準電位用配線彼此間，可使基準電位的傳送路徑全體的電位安定化。
<變形例1>
其次，說明有關本實施形態的變形例。首先，說明有關適用於傳送差動訊號的訊號傳送路徑時的實施形態，作為變形例1。在圖8所示的例子中，為了容易理解技術思想，而舉適用於所謂單端訊號的訊號傳送路徑時的實施形態進行說明。但，上述的技術是如以下說明般，可適用於傳送差動訊號的訊號傳送路徑。圖10是表示相對於圖8的變形例的半導體裝置所具有的中介層的配線構造的擴大平面圖。又，圖11是沿著圖10的A-A線的擴大剖面圖。
另外，在圖10中，為了容易識別訊號傳送用的配線及基準電位用的配線，而分別附上不同的花紋顯示。並且，在圖10中，為了表示形成於不同的配線層的 配線的平面的位置關係，而形成於圖11的配線層M3的配線是以實線表示，形成於配線層M2的配線是以點線表示。
又，圖11雖是剖面圖，但為了識別複數的配線22所構成的傳送路徑的種類，而按照傳送對象的種類來附上不同的花紋。並且，在圖11中，為了明示配線層M4為用以形成表面電極25的層，而以點線表示表面電極25。
圖10及圖11所示的半導體裝置PKG2所具有的中介層20B是在基準電位用的配線之間分別設有二根的訊號用配線的點，與圖7所示的中介層20B不同。圖10所示的中介層20B的配線構造是如以下般。
中介層20B是具有包含配線層M2(參照圖11)及被層疊於配線層M2的配線層M3(參照圖11)之複數的配線層M1、M2、M3(參照圖11)。又，配線層M2是具有：從記憶體晶片30A(參照圖7)及邏輯晶片30B(參照圖7)的其中一方往另一方延伸的基準電位用配線22VS1、及沿著基準電位用配線22VS1延伸的基準電位用配線22VS2。又，配線層M3是具有：從記憶體晶片30A及邏輯晶片30B的其中一方往另一方延伸的基準電位用配線22VS3、及沿著基準電位用配線22VS3延伸的基準電位用配線22VS4。又，基準電位用配線22VS1是經由通孔配線(連接部)VI1來與基準電位用配線22VS3連接，經由通孔配線(連接部)VI2來與基準電位用配線22VS4 連接。又，基準電位用配線22VS2是經由通孔配線(連接部)VI3來與基準電位用配線22VS3連接，經由通孔配線(連接部)VI4來與基準電位用配線22VS4連接。上述的各構成是與圖8及圖9所示的中介層20A同樣。
但，中介層20B是以下的點與圖8及圖8所示的中介層20B不同。首先，配線層M2是具有在基準電位用配線22VS1與基準電位用配線22VS2之間沿著基準電位用配線22VS1及基準電位用配線22VS2延伸的訊號用配線(差動訊號用配線)22DS1及訊號用配線(差動訊號用配線)22DS3。訊號用配線22DS1及差動訊號用配線22DS3是構成傳送第1差動訊號的差動訊號對。
又，配線層M3是具有：與訊號用配線22DS1電性分離，且在基準電位用配線22VS3與基準電位用配線22VS4之間，沿著基準電位用配線22VS3及基準電位用配線22VS4而延伸的訊號用配線(差動訊號用配線)22DS2及訊號用配線(差動訊號用配線)22DS4。訊號用配線22DS2及差動訊號用配線22DS4是構成傳送第2差動訊號的差動訊號對。
又，如圖10所示般，基準電位用配線22VS1是具有平面視在通孔配線VI1與通孔配線VI2之間和訊號用配線22DS2及訊號用配線22DS4交叉的交叉部CR1。又，基準電位用配線22VS2是具有平面視在通孔配線VI3與通孔配線VI4之間和訊號用配線22DS2及訊號用配線22DS4交叉的交叉部CR2。又，基準電位用配線22VS3是 具有平面視在通孔配線VI1與通孔配線VI3之間和訊號用配線22DS1及訊號用配線22DS3交叉的交叉部CR3。又，基準電位用配線22VS4是具有平面視在通孔配線VI2與通孔配線VI4之間和訊號用配線22DS1及訊號用配線22DS3交叉的交叉部CR4。
如圖10及圖11所示的變形例般，當被設在基準電位用的配線之間的訊號用的配線為差動訊號用的配線時，需要使差動對的各自所參照的基準電位的值湊齊成同值。若根據本變形例，則由於基準電位用配線22VS1與基準電位用配線22VS2是在複數處被電性連接，因此容易使基準電位用配線22VS1的電位與基準電位用配線22VS2的電位湊齊成同電位。亦即，容易使構成差動對的訊號用配線22DS1及訊號用配線22DS3的各自所參照的基準電位的值湊齊成同值。因此，可使差動訊號的訊號傳送的可靠度提升。
<變形例2>
其次，說明有關形成於不同的配線層的訊號用配線不會互相交叉的實施形態，作為變形例2。在圖8所示的例子及上述變形例1是說明藉由使形成於複數的配線層的複數的基準電位用配線互相交叉，來經由通孔配線電性連接，謀求基準電位的安定化的實施形態。但，只要形成於複數的配線層的複數的基準電位用配線的至少一部分設成重疊於厚度方向，便可在重疊的部分電性連接基準電位用 的配線。本變形例是說明有關複數的基準電位用配線的一部分重疊於厚度方向時的實施形態。
圖12是表示相對於圖7的變形例的半導體裝置所具有的中介層的配線構造的擴大平面圖。又，圖13是更擴大顯示形成有圖12所示的複數的配線的領域的一部分的擴大平面圖。又，圖14是沿著圖13的A-A線的擴大剖面圖。
另外，在圖12中，為了表示電性連接記憶體晶片30A與邏輯晶片30B之配線的佈局例，而顯示圖9所示的配線層M3的配線。並且，在圖12及圖13中，為了容易識別訊號傳送用的配線及基準電位用的配線，而分別附上不同的花紋顯示。在圖12中，以一點虛線表示訊號用的配線22，在基準電位用的粗配線22附上花紋。在圖13中，基準電位用的配線是以點圖案表示，訊號用的配線之中，訊號用配線22DS3、22DS4、22DS5、22DS6是以剖面線表示。並且，在圖12中，模式性地表示配線佈局的圖像。因此，配線22的數量或折彎的部分的數量等，除了圖12所示的實施形態以外，還有各種的變形例。並且，在圖12中，以二點虛線表示被排列配置的記憶體晶片30A與邏輯晶片30B所夾的領域22A的範圍。
並且，在圖13中，為了表示形成於不同的配線層的配線的平面的位置關係，而形成於圖9的配線層M3的配線是以實線表示，形成於配線層M2的配線是以點線表示。
又，圖14雖是剖面圖，但為了識別複數的配線22所構成的傳送路徑的種類，而按照傳送對象的種類來附上不同的花紋。並且，在圖14中，為了明示配線層M4為用以形成表面電極25的層，而以點線表示表面電極25。
本變形例的半導體裝置PKG3所具有的中介層20C是具有包含配線層M2(參照圖14)及被層疊於配線層M2的配線層M3(參照圖14)之複數的配線層M1、M2、M3(參照圖14)。又，配線層M2是具有：從記憶體晶片30A(參照圖12)及邏輯晶片30B(參照圖12)的其中一方往另一方延伸的基準電位用配線22VS1、及沿著基準電位用配線22VS1延伸的基準電位用配線22VS2。又，配線層M2是具有在基準電位用配線22VS1與基準電位用配線22VS2之間沿著基準電位用配線22VS1及基準電位用配線22VS2延伸的訊號用配線(差動訊號用配線)22DS1及訊號用配線(差動訊號用配線)22DS2。
又，配線層M3(參照圖14)是具有：與訊號用配線22DS1及訊號用配線22DS2電性分離，且沿著基準電位用配線22VS1延伸的訊號用配線(差動訊號用配線)22DS3及訊號用配線(差動訊號用配線)22DS4。又，配線層M3是具有：與訊號用配線22DS1及訊號用配線22DS2電性分離，且沿著基準電位用配線22VS2延伸的訊號用配線(差動訊號用配線)22DS5及訊號用配線(差動訊號用配線)22DS6。又，配線層M3是具有：設 在訊號用配線22DS3與訊號用配線22DS5之間，且沿著訊號用配線22DS1及訊號用配線22DS2延伸的基準電位用配線22VS3。
又，基準電位用配線22VS3是經由通孔配線(連接部)VI1來與基準電位用配線22VS1連接，經由通孔配線(連接部)VI2來與基準電位用配線22VS2連接。又，如圖13所示般，在與直線通過通孔配線VI1及通孔配線VI2的假想線VL1重疊的領域，基準電位用配線22VS1、基準電位用配線22VS2、及基準電位用配線22VS3是分別彎曲。
換言之，基準電位用配線22VS1、基準電位用配線22VS2、及基準電位用配線22VS3是分別彎曲，在與直線連結彎曲的部分的假想線VL1重疊的領域，基準電位用配線22VS3是與基準電位用配線22VS1及基準電位用配線22VS2互相重疊。而且，在基準電位用配線22VS3與基準電位用配線22VS1重疊的部分，基準電位用配線22VS3是經由通孔配線VI1來與基準電位用配線22VS1連接。並且，在基準電位用配線22VS3與基準電位用配線22VS2重疊的部分，基準電位用配線22VS3是經由通孔配線VI2來與基準電位用配線22VS2連接。
若如此根據本變形例，則藉由在複數的基準電位用的配線及複數的訊號用的配線的各自形成彎曲的部分，配置成複數的基準電位用的配線的一部分會重疊於厚度方向。然後，利用重疊於厚度方向的部分，將形成於不 同的配線層的基準電位用的配線彼此電性連接。並且，如圖13所示般，藉由複數的配線的各自彎曲的部分，換言之，設有連接部的通孔配線的部分，平面視配列成直線狀，可高密度配列複數的配線。
又，若根據本變形例，則如圖12或圖13所示般，複數的基準電位用的配線、及複數的訊號傳送用的配線未彼此交叉。為此，可在訊號用的配線的上層或下層配置基準電位用的配線，而以訊號用的配線和基準電位用的配線能夠在重疊於厚度方向的狀態下被維持的方式繞拉配線。
圖14所示的例子，在被記憶體晶片30A(參照圖12)及邏輯晶片30B(參照圖12)所夾的領域22A(參照圖12)中，訊號用配線22DS1及訊號用配線22DS2與基準電位用配線22VS3是被設在重疊於厚度方向的位置。並且，在領域22A中，訊號用配線22DS3及訊號用配線22DS4與基準電位用配線22VS1是被設在重疊於厚度方向的位置。而且，在領域22A中，訊號用配線22DS1及訊號用配線22DS2與基準電位用配線22VS3是被設在重疊於厚度方向的位置。
如本變形例般，在訊號傳送路徑的大部分，在訊號用的配線的上層或下層設有基準電位用的配線時，可遮蔽藉由電流流至訊號傳送路徑而產生的電磁波。例如圖14所示的例子，與形成於配線層M3的訊號用配線22DS3重疊於厚度方向的位置是在配線層M1形成有訊號 用配線22CMD。但，藉由在訊號用配線22DS3與訊號用配線22CMD之間配置基準電位用配線22VS1，可減低傳送相異的訊號之訊號傳送路徑間的串音的影響。
並且，在圖14所示的例子時，在構成差動對的一對的訊號用配線的兩旁是設有基準電位用配線。例如，在構成差動對的訊號用配線22DS1及訊號用配線22DS2的兩旁是設有基準電位用配線22VS1及基準電位用配線22VS2。又，由於基準電位用配線22VS1及基準電位用配線22VS2是如上述般彼此電性連接，因此可使電位安定。因此，藉由訊號電流流至訊號用配線22DS1及訊號用配線22DS2所產生的電磁波是藉由基準電位用配線22VS1、22VS2、22VS3所遮蔽。
另外，如圖14所示的例子般，在配線層M2與矽基板21之間存在其他的配線層M1時，只要在配線層M1中，在與訊號用配線22DS1及訊號用配線22DS2重疊於厚度方向的位置設有基準電位用配線22VS5，便會更提升遮蔽效果。例如，圖14所示的基準電位用配線22VS5的平面形狀是與圖13所示的基準電位用配線22VS3同形狀。因此，在領域22A(參照圖12)中，訊號用配線22DS1及訊號用配線22DS2的全體會形成被基準電位用配線22VS3與基準電位用配線22VS5所夾的狀態。藉此，藉由訊號電流流至訊號用配線22DS1及訊號用配線22DS2所產生的電磁波是藉由基準電位用配線22VS1、22VS2、22VS3、22VS5所遮蔽。
如上述般，若根據本變形例，則可使配置於訊號用配線22DS1及訊號用配線22DS2的周圍之基準電位用配線的電位安定化。因此，即使在訊號用配線22DS1及訊號用配線22DS2的近旁配置其他的訊號用配線22DS5或訊號用配線22DS3等時，也可減低訊號傳送路徑間的串音雜訊。換言之，若根據本變形例，則由於可減低訊號傳送路徑間的串音雜訊，因此可高密度形成複數的訊號傳送路徑。
另外，本變形例是說明有關傳送差動訊號的訊號傳送路徑，作為形成於複數的配線層的複數的基準電位用配線的一部分會設成重疊於厚度方向，在重疊的部分電性連接基準電位用的配線之實施形態的例子。但，亦可適用在利用圖7~圖9來說明那樣所謂單端訊號的訊號傳送路徑。圖示雖省略，但實際適用在單端訊號時，圖14所示的複數的配線之中，只要去除訊號用配線22DS2、訊號用配線22DS4及訊號用配線22DS6來加以適用即可。又，作為相對於圖14的其他的變形例，亦可在與圖14所示的半導體裝置PKG3相同的構造中，分別利用訊號用配線22DS1~訊號用配線22DS6來傳送單端訊號。
(實施形態2)
上述實施形態1是針對彼此電性連接沿著訊號傳送路徑而設的複數的基準電位用的配線，使基準電位的值安定化，藉此使訊號傳送路徑的可靠度提升的技術進行說明。 本實施形態是針對平面視使複數的訊號用的配線彼此交叉，藉此減低複數的訊號傳送路徑間的串音雜訊的技術進行說明。
另外，以下說明的本實施形態的半導體裝置PKG4是中介層20D的配線構造會與上述實施形態1說明的半導體裝置PKG1、PKG2、PKG3不同。但，中介層20D的配線構造以外的部分是與上述實施形態1說明的半導體裝置PKG1、PKG2、PKG3同樣，因此重複的說明是省略。
圖15是表示相對於圖7的變形例的半導體裝置所具有的中介層的配線構造的擴大平面圖。又，圖16是更擴大顯示形成有圖15所示的複數的配線的領域的一部分的擴大平面圖。又，圖17是沿著圖16的A-A線的擴大剖面圖。又，圖18是表示除去圖16所示的基準電位用配線的狀態的擴大平面圖。在圖18中，為了容易看訊號用配線的平面的位置關係，而以除去圖16所示的基準電位用的配線的狀態來圖示。
另外，在圖15中，為了顯示電性連接記憶體晶片30A與邏輯晶片30B之配線的佈局例，而以一點虛線來表示圖17所示的配線層M2的配線，以點線來表示配線層M1的配線。並且，在圖15中，模式性地表示配線佈局的圖像。因此，配線22的數量或折彎的部分的數量等是圖7所示的實施形態以外，還有各種的變形例。並且，在圖7中，以二點虛線來表示被排列配置的記憶體晶 片30A及邏輯晶片30B所夾的領域22A的範圍。
並且，在圖16中，為了容易識別訊號傳送用的配線及基準電位用的配線，而分別附上不同的花紋顯示。並且，在圖16及圖18中，為了表示形成於不同的配線層的配線的平面的位置關係，而形成於圖17的配線層M2的配線是以實線表示，形成於配線層M1的配線是以點線表示。
又，圖17雖是剖面圖，但為了識別複數的配線22所構成的傳送路徑的種類，而按照傳送對象的種類來附上不同的花紋。並且，在圖17中，為了明示配線層M3為用以形成表面電極25的層，而以點線表示表面電極25。
本實施形態的半導體裝置PKG4所具有的中介層20D是具有：配線層M1(參照圖17)、及被層疊於配線層M1的配線層M2(參照圖17)。在配線層M1設有電性連接記憶體晶片30A(參照圖15)與邏輯晶片30B(參照圖15)之訊號用配線(資料訊號用配線)22DQ1。並且，在配線層M2設有電性連接記憶體晶片30A與邏輯晶片30B，且與訊號用配線22DQ1是被電性分離的訊號用配線(控制訊號用配線)22CMD1及訊號用配線(控制訊號用配線)22CMD2。又，如圖16及圖18所示般，訊號用配線22DQ1是平面視與訊號用配線22CMD1及訊號用配線22CMD2交叉。
若根據本案發明者的檢討，則如圖18所示 般，可知藉由訊號用配線22DQ1設成與訊號用配線22CMD1及訊號用配線22CMD2交叉，可降低對於訊號用配線22DQ1的串音雜訊的影響。以下，說明有關其理由。另外，在不同的訊號傳送路徑間的串音雜訊是在複數的傳送路徑相互作用。但，以下為了容易理解，而將訊號用配線22DQ1設為被害配線，將訊號用配線22CMD1及訊號用配線22CMD2設為加害配線進行說明。換言之，說明有關因流至訊號用配線22CMD1及訊號用配線22CMD2的訊號電流所引起的串音雜訊之對於訊號用配線22DQ1的影響。
配線間的串音雜訊的影響是例如在以下那樣的狀況下發生。首先，假定分別在加害配線及被害配線流動低電位的低訊號或比低訊號的電位更高電位的高訊號。例如，在被害配線(例如圖18所示的訊號用配線22DQ1)流動低訊號時，在加害配線流動高訊號時，被害配線會受加害配線的電位的影響。亦即，被害配線會受串音雜訊的影響。例如，加害配線與被害配線並行延伸時，對於被害配線的串音雜訊的影響最大化的機率是1/4。
此時，配線間的串音雜訊的影響的程度是與配線間的距離成反比例變大。亦即，被害配線與加害配線的離間距離越小，則串音雜訊的影響越大。並且，以相異的二個傳送路徑能夠並行的方式延伸時，配線間的串音雜訊的影響的程度是與二個配線的並行距離成比例變大。亦即，配線的並行距離越大，則串音雜訊的影響越大。因 此，在使配線密度提升時，為了減低對於被害配線的串音雜訊的影響，而需要縮短被害配線與加害配線的並行距離。
在此，如圖18所示般，本實施形態是訊號用配線22DQ1會被設成與訊號用配線22CMD1及訊號用配線22CMD2交叉。因此，訊號用配線22DQ1是具有與訊號用配線22CMD1並行的部分、及與訊號用配線22CMD2並行的部分。而且，例如，在訊號用配線22DQ1流動低訊號，且在訊號用配線22CMD1及訊號用配線22CMD2的雙方流動高訊號的機率是1/8。因此，與訊號用配線22DQ1只和訊號用配線22CMD1及訊號用配線22CMD2的其中任一方並行延伸時作比較，串音雜訊的影響最大化的機率是形成一半。
並且，在圖18中，與被害配線交叉的加害配線的數量是二條，但當更增加此數量時，串音雜訊的影響最大化的機率更降低。亦即，藉由增加與被害配線的加害配線的數量，可降低串音雜訊的影響。
又，若根據本案發明者的檢討，則當有訊號傳送的頻率不同的訊號配線時，相對頻率高的訊號配線較容易受串音雜訊的影響。例如，在圖18所示的例子中，訊號用配線(資料訊號用配線)22DQ1、22DQ2、22DQ3的訊號傳送的頻率是比訊號用配線(控制訊號用配線)22CMD1、22CMD2的訊號傳送的頻率更高。因此，複數的訊號用配線22DQ1、22DQ2、22DQ3的各自配置成與複 數的加害配線交叉為理想。
可是，使配線密度提升時，形成於同配線層M2(參照圖17)的複數的訊號用配線22DQ1、22DQ2、22DQ3的離間距離會變小。但，本實施形態是如圖16所示般，在複數的訊號用配線22DQ1、22DQ2、22DQ3之間是分別形成有基準電位用配線22VS。因此，藉由基準電位用的配線的遮蔽效果，可降低複數的訊號用配線22DQ1、22DQ2、22DQ3的相互的串音雜訊的影響。
但，由降低形成於配線層M1的複數的訊號用配線22CMD1、22CMD2與形成於配線層M2的複數的訊號用配線22DQ1、22DQ2、22DQ3的串音雜訊的觀點來看，亦可不形成圖16所示的基準電位用配線22VS。
又，利用圖15~圖18說明的例子，是在配線層M2設置頻率高的資料訊號的傳送路徑，在配線層M1設置頻率低的控制訊號用配線。但，按照訊號傳送路徑的數量，有各種的變形例。
例如，使傳送資料訊號的訊號用配線的數量更增加時，亦可在配線層M1及配線層M2的雙方形成有資料訊號用的訊號用配線。或，亦可在圖17所示的配線層M2與配線層M3之間追加別的配線層，在該被追加的配線層設置資料訊號用的配線。
並且，在利用圖16及圖18來說明的例子中，為了單純化，形成於配線層M2的複數的配線的各自是具有對於Y方向彎曲的部分。另一方面，形成於配線層 M1的配線的各自是對於Y方向未彎曲。但，在本實施形態說明的技術是藉由被害配線配置成會與複數的加害配線交叉，來縮短一條被害配線與一條加害配線並行的距離。因此，只要被害配線及加害配線的其中，至少一方對於Y方向彎曲即可。因此，例如，圖18所示的複數的訊號用配線22CMD1、22CMD2的各自亦可具有對於Y方向折彎的部分。
以上，根據實施形態具體說明本發明者所研發的發明，但本發明並非限於上述實施形態，當然亦可在不脫離其要旨的範圍實施各種變更。
例如，上述實施形態是針對使用矽中介層的實施形態進行說明，該矽中介層是在矽基板21上形成有複數的配線層。矽中介層的情況，如在上述實施形態1說明般，由於可利用與在半導體晶圓形成配線的工程同樣的製程，因此具有容易使配線密度提升的優點。
但，近年來，隔著有機絕緣層來層疊複數的配線層之多層樹脂基板的細線化技術進歩，即使是多層樹脂基板，也會實現逼近矽中介層的配線寬度或配線層厚度、或層間絕緣膜的厚度。因此，亦可將在上述實施形態說明的技術適用在多層樹脂基板的中介層。
又，例如，在各實施形態是分別說明各種的變形例，但亦可在不脫離要旨的範圍組合各變形例彼此間適用。
例如，圖7所示的半導體裝置PKG1是形成 組合實施形態1說明的技術與實施形態2說明的技術而適用的實施形態。亦即，如圖7所示般，在複數的配線22中，除了訊號用配線22DQ1及訊號用配線22DQ2以外，含有形成於與訊號用配線22DQ1不同的配線層的訊號用配線22DQ3。並且，如圖7所示般，訊號用配線22DQ1是具有：與訊號用配線22DQ2交叉的交叉部CR5、及與訊號用配線22DQ3交叉的交叉部CR6。藉此，由於訊號用配線22DQ1是在訊號用配線22DQ2的附近並行的距離、及在訊號用配線22DQ3的附近並行的距離變短，因此可減低串音雜訊。
20A‧‧‧中介層(中繼基板)
22DQ1、22DQ2‧‧‧訊號用配線(資料訊號用配線)
22VS1、22VS2、22VS3、22VS4‧‧‧基準電位用配線
CR1、CR2、CR3、CR4‧‧‧交叉部
PKG1‧‧‧半導體裝置
VI1、VI2、VI3、VI4‧‧‧通孔配線(連接部)

Claims (15)

  1. 一種半導體裝置，其特徵係具備：配線基板；中介層，其係搭載於前述配線基板的第1面；第1半導體晶片，其係搭載於前述中介層上；及第2半導體晶片，其係於前述中介層上與前述第1半導體晶片排列搭載，且控制前述第1半導體晶片，又，前述中介層係具有包含第1配線層及層疊於前述第1配線層的第2配線層之複數的配線層，前述第1半導體晶片與前述第2半導體晶片係經由形成於前述中介層的前述複數的配線層之複數的配線來電性連接，前述複數的配線包含：第1基準電位用配線，其係形成於前述第1配線層，從前述第1半導體晶片及前述第2半導體晶片的其中一方往另一方延伸；第2基準電位用配線，其係形成於前述第1配線層，沿著前述第1基準電位用配線而延伸；第1訊號用配線，其係形成於前述第1配線層，在前述第1基準電位用配線與前述第2基準電位用配線之間，沿著前述第1基準電位用配線及前述第2基準電位用配線而延伸；第3基準電位用配線，其係形成於前述第2配線層，從前述第1半導體晶片及前述第2半導體晶片的其中一方 往另一方延伸；第4基準電位用配線，其係形成於前述第2配線層，沿著前述第3基準電位用配線而延伸；及第2訊號用配線，其係形成於前述第2配線層，與前述第1訊號用配線電性分離，且在前述第3基準電位用配線與前述第4基準電位用配線之間，沿著前述第3基準電位用配線及前述第4基準電位用配線而延伸，前述第1基準電位用配線係，經由第1連接部來連接至前述第3基準電位用配線，經由第2連接部來連接至前述第4基準電位用配線，平面視具有在前述第1連接部與前述第2連接部之間和前述第2訊號用配線交叉之第1交叉部，前述第2基準電位用配線係，經由第3連接部來連接至前述第3基準電位用配線，經由第4連接部來連接至前述第4基準電位用配線，平面視具有在前述第3連接部與前述第4連接部之間和前述第1訊號用配線交叉之第2交叉部。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述複數的配線各自具有：第1部分，其係沿著從前述第1半導體晶片及前述第2半導體晶片的其中一方往另一方的第1方向延伸；及第2部分，其係對於前述第1方向傾斜，且配線寬度比前述第1部分更粗，前述第1連接部、前述第2連接部、前述第3連接 部、及前述第4連接部的各自係連接至前述複數的配線的前述第2部分。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述複數的配線包含：在第1頻帶傳送訊號的訊號用配線；及在比前述第1頻帶更高的第2頻帶傳送訊號的訊號用配線，前述第1訊號用配線及前述第2訊號用配線，係於前述第2頻帶傳送訊號。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述中介層係具有與前述第1配線層及前述第2配線層不同的第3配線層，在前述第1頻帶傳送訊號的訊號用配線，係於前述第3配線層，在與前述第1基準電位用配線、前述第2基準電位用配線、前述第3基準電位用配線、及前述第4基準電位用配線的其中任一重疊於厚度方向的位置，且沿著前述第1基準電位用配線、前述第2基準電位用配線、前述第3基準電位用配線、及前述第4基準電位用配線的其中任一的延伸方向而形成。
  5. 如申請專利範圍第1項之半導體裝置，其中，電性連接前述第1半導體晶片與前述第2半導體晶片的前述複數的配線包含：與前述第1基準電位用配線、前述第2基準電位用配線、前述第3基準電位用配線、及前述第4基準電位用配線不同的複數的第5基準電位用配線， 前述第1基準電位用配線、前述第2基準電位用配線、前述第3基準電位用配線、及前述第4基準電位用配線各自與前述複數的第5基準電位用配線電性連接。
  6. 如申請專利範圍第1項之半導體裝置，其中，前述複數的配線包含：形成於前述第1配線層以外的配線層，與前述第1訊號用配線及前述第2訊號用配線電性分離的第3訊號用配線，前述第1訊號用配線係具有平面視與前述第2訊號用配線交叉的第1交叉部、及與前述第3訊號用配線交叉的第2交叉部。
  7. 如申請專利範圍第1項之半導體裝置，其中，前述複數的配線包含：第3訊號用配線，其係形成於前述第1配線層，在前述第1基準電位用配線與前述第2基準電位用配線之間，沿著前述第1訊號用配線而延伸；及第4訊號用配線，其係形成於前述第2配線層，與前述第1訊號用配線及前述第2訊號用配線電性分離，且在前述第3基準電位用配線與前述第4基準電位用配線之間，沿著前述第2訊號用配線而延伸，又，前述第1基準電位用配線係具有平面視在前述第1連接部與前述第2連接部之間和前述第2訊號用配線及前述第4訊號用配線交叉的前述第1交叉部，前述第2基準電位用配線係具有平面視在前述第3連接部與前述第4連接部之間和前述第1訊號用配線及前述 第3訊號用配線交叉的前述第2交叉部，前述第1訊號用配線及前述第3訊號用配線係構成傳送第1差動訊號的第1差動對，前述第2訊號用配線及前述第4訊號用配線係構成傳送第2差動訊號的第2差動對。
  8. 如申請專利範圍第1項之半導體裝置，其中，前述中介層係具有以半導體材料作為母材的基材，前述複數的配線層係層疊於前述基材的主面上。
  9. 一種半導體裝置，其特徵係具備：配線基板；中介層，其係搭載於前述配線基板的第1面；第1半導體晶片，其係搭載於前述中介層上；及第2半導體晶片，其係於前述中介層上與前述第1半導體晶片排列搭載，且控制前述第1半導體晶片，又，前述中介層係具有包含第1配線層及層疊於前述第1配線層的第2配線層之複數的配線層，前述第1半導體晶片與前述第2半導體晶片係經由形成於前述中介層的前述複數的配線層之複數的配線來電性連接，前述第1配線層係具有：第1基準電位用配線，其係從前述第1半導體晶片及前述第2半導體晶片的其中一方往另一方延伸；第2基準電位用配線，其係沿著前述第1基準電位用配線而延伸；及 第1訊號用配線，其係於前述第1基準電位用配線與前述第2基準電位用配線之間，沿著前述第1基準電位用配線及前述第2基準電位用配線而延伸，前述第2配線層係具有：第2訊號用配線，其係與前述第1訊號用配線電性分離，且沿著前述第1基準電位用配線而延伸；第3訊號用配線，其係與前述第1訊號用配線及第2訊號用配線電性分離，且沿著前述第2基準電位用配線而延伸；及第3基準電位用配線，其係設於前述第2訊號用配線與前述第3訊號用配線之間，沿著前述第1訊號用配線而延伸，又，前述第3基準電位用配線係，在與前述第1基準電位用配線重疊於厚度方向的位置，經由第1連接部來連接至前述第1基準電位用配線，在與前述第2基準電位用配線重疊於厚度方向的位置，經由第2連接部來連接至前述第2基準電位用配線，在與直線通過前述第1連接部及前述第2連接部的第1假想線重疊的領域，前述第1基準電位用配線、前述第2基準電位用配線、及前述第3基準電位用配線係分別彎曲。
  10. 如申請專利範圍第9項之半導體裝置，其中，在被前述第1半導體晶片及前述第2半導體晶片所夾的第1領域中， 前述第1訊號用配線與前述第3基準電位用配線，係設在重疊於厚度方向的位置，前述第2訊號用配線與前述第1基準電位用配線，係設在重疊於厚度方向的位置，前述第3訊號用配線與前述第2基準電位用配線，係設在重疊於厚度方向的位置。
  11. 如申請專利範圍第9項之半導體裝置，其中，前述中介層所具有的前述複數的配線層包含設在前述第1配線層的下層的第3配線層，在被前述第1半導體晶片及前述第2半導體晶片所夾的第1領域的前述第3配線層中，在與前述第1訊號用配線重疊於厚度方向的位置，設有沿著前述第1訊號用配線而延伸的第4基準電位用配線。
  12. 如申請專利範圍第9項之半導體裝置，其中，前述複數的配線包含：第4訊號用配線，其係形成於前述第1配線層，在前述第1基準電位用配線與前述第2基準電位用配線之間，沿著前述第1訊號用配線而延伸；第5訊號用配線，其係形成於前述第2配線層，且沿著前述第2訊號用配線及前述第1基準電位用配線而延伸；第6訊號用配線，其係形成於前述第2配線層，且沿著前述第3訊號用配線及前述第2基準電位用配線而延伸， 前述第1訊號用配線及前述第4訊號用配線係構成傳送第1差動訊號的第1差動對，前述第2訊號用配線及前述第5訊號用配線係構成傳送第2差動訊號的第2差動對，前述第3訊號用配線及前述第4訊號用配線係構成傳送第3差動訊號的第3差動對。
  13. 一種半導體裝置，其特徵係具備：配線基板；中介層，其係搭載於前述配線基板的第1面；第1半導體晶片，其係搭載於前述中介層上；第2半導體晶片，其係於前述中介層上與前述第1半導體晶片排列搭載，且控制前述第1半導體晶片；及複數的外部端子，其係形成於與前述配線基板的前述第1面相反側的第2面，又，前述中介層係具有包含第1配線層及層疊於前述第1配線層的第2配線層之複數的配線層，前述第2配線層係具有電性連接前述第1半導體晶片與前述第2半導體晶片的第1配線，前述第1配線層係具有：第2配線，其係電性連接前述第1半導體晶片與前述第2半導體晶片，且與前述第1配線電性分離；及第3配線，其係電性連接前述第1半導體晶片與前述第2半導體晶片，且與前述第1配線及前述第2配線電性分離， 前述第1配線係平面視與前述第2配線及前述第3配線交叉。
  14. 如申請專利範圍第13項之半導體裝置，其中，前述第1配線係於第1頻率傳送第1訊號，前述第2配線及前述第3配線係於比前述第1頻率更低的第2頻率傳送第2訊號。
  15. 如申請專利範圍第14項之半導體裝置，其中，前述第2配線層係具有電性連接前述第1半導體晶片與前述第2半導體晶片之複數的前述第1配線，在複數的前述第1配線之間分別設有基準電位用配線。
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