JP2019176008A - 半導体装置 - Google Patents

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wiring
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power supply
semiconductor device
wiring structure
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要人 横山
Kanato Yokoyama
要人 横山
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Renesas Electronics Corp
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Abstract

【課題】配線抵抗の増加を抑制して半導体装置の性能向上を図る技術を提供する。【解決手段】半導体装置は、半導体基板ＳＵＢの第１面側(表側)に形成されたローカル配線層LLと、セミグローバル配線層SGLと、メッシュ配線で低抵抗の配線ネットワークを構築したグローバル配線層GLを含む配線構造の反対側である半導体基板ＳＵＢの第２面側(裏側)に、貫通ビアＴＳＶ１と貫通ビアＴＳＶ２と接続される迂回配線ＲＤＬを有する。【選択図】図８

Description

本発明は、半導体装置に関し、例えば、貫通ビアを有する半導体装置に適用して有効な技術に関する。
特開２０１１−１４９１０号公報（特許文献１）には、貫通ビアを使用して、半導体チップの裏面側から電源電位を供給する構成を有する半導体装置が記載されている。
特開２０１１−１４９１０号公報
近年の半導体チップでは、高機能化が進められている。半導体チップの高機能化を実現するにあたっては、半導体チップに形成されている配線リソースを複数の回路に割り振る必要性が生じる結果、半導体チップの高機能化が進むにつれて、配線リソース不足が顕在化する。そして、配線リソース不足を回避するためには、個々の配線の微細化が必要となる結果、配線抵抗の増加が懸念される。したがって、半導体チップの高機能化を推進するためには、配線リソース不足に起因する配線抵抗の増加を抑制する工夫が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置では、半導体基板の第１面側に形成された配線構造の反対側である半導体基板の第２面側に、第１貫通ビアと第２貫通ビアと接続される迂回配線が形成されている。
一実施の形態によれば、半導体装置の性能向上を図ることができる。
実施の形態１における半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１のＡ−Ａ線で切断した断面図である。 ベースチップに関する第１関連技術を説明する図である。 第１関連技術におけるベースチップをインターポーザ上に配置する構成例を示す図である。 ベースチップに関する第２関連技術を説明する図である。 第２関連技術におけるベースチップをインターポーザ上に配置する構成例を示す図である。 実施の形態１におけるベースチップの模式的な構成を示す図である。 実施の形態１におけるベースチップを上面から見た平面図である。 実施の形態１におけるベースチップを下面から見た平面図である。 実施の形態１におけるベースチップをインターポーザ上に配置する構成例を示す図である。 実施の形態１の変形例におけるベースチップの構成を示す図である。 変形例におけるベースチップをインターポーザ上に配置する構成例を示す図である。 図１４（ａ）は、実施の形態１におけるフロアプラン例１を模式的に示す平面図であり、図１４（ｂ）は、実施の形態１におけるフロアプラン例１を模式的に示す断面図である。 図１５（ａ）は、実施の形態１におけるフロアプラン例２を模式的に示す平面図であり、図１５（ｂ）は、実施の形態１におけるフロアプラン例２を模式的に示す断面図である。 図１６（ａ）は、実施の形態１におけるフロアプラン例３を模式的に示す平面図であり、図１６（ｂ）は、実施の形態１におけるフロアプラン例３を模式的に示す断面図である。 半導体基板の第１面側に形成された配線構造に含まれる第２配線層（Ｍ２配線層）に形成された縦幹線と、第２配線層の下層に位置する第１配線層（Ｍ１配線層）に形成された横支線との配置関係を示す平面図である。 第１配線層に形成された横支線と、第１配線層の下層に形成されたポリシリコン接続部との配置関係を示す平面図である。 ポリシリコン接続部と、ポリシリコン接続部の下層に位置する半導体基板を貫通するように形成された貫通ビアとの配置関係を示す平面図である。 半導体基板の第１面側に形成された配線構造に含まれる第２配線層（Ｍ２配線層）に形成された縦幹線と、第２配線層の下層に位置する第１配線層（Ｍ１配線層）に形成された横支線との配置関係を示す平面図である。 第１配線層に形成された横支線と、第１配線層の下層に形成されたポリシリコン接続部との配置関係を示す平面図である。 ポリシリコン接続部と、ポリシリコン接続部の下層に位置する半導体基板を貫通するように形成された貫通ビアとの配置関係を示す平面図である。 縦幹線と横支線とポリシリコン接続部と貫通ビアとの接続関係を示す模式的な断面図である。 実施の形態３におけるベースチップ上にメモリチップを搭載する構成例を模式的に示す平面図である。 図２４のＡ−Ａ線で切断した断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１では、複数の半導体部品が、インターポーザを介して互いに電気的に接続された半導体装置の例として、シリコン基板に複数の配線層が形成されたシリコンインターポーザに複数の半導体チップが搭載された実施態様を取り上げて説明する。詳しくは、本実施の形態１で例示的に取り上げて説明する半導体装置は、メモリ回路が形成されたメモリチップと、メモリチップを制御する制御回路や演算処理回路が形成されたロジックチップと、を有する。また、メモリチップとロジックチップとは、シリコンインターポーザを介して電気的に接続され、１つのパッケージ内にシステムが形成されている。このように１つのパッケージ内にシステムが形成されている半導体装置は、ＳｉＰ（System in Package）と呼ばれる。また、１つのパッケージ内に複数の半導体チップが搭載された半導体装置は、ＭＣＭ（Multi Chip Module）と呼ばれる。
＜半導体装置の概要＞
まず、図面を用いて本実施の形態１における半導体装置の構造の概要について説明する。
図１は、本実施の形態１における半導体装置の上面図である。図１に示すように、本実施の形態１における半導体装置ＳＡは、配線基板ＷＢと、配線基板ＷＢ上に搭載されたインターポーザＳＩと、インターポーザＳＩ上に積層して搭載された半導体チップＣＨＰ１Ａおよび半導体チップＣＨＰ１Ｂと、インターポーザＳＩ上に積層された半導体チップＣＨＰ１Ａおよび半導体チップＣＨＰ１Ｂとは離間して搭載された半導体チップＣＨＰ２とを有している。このとき、半導体チップＣＨＰ１Ａと半導体チップＣＨＰ２とは、互いにインターポーザＳＩ上に並んで配置されている。そして、半導体チップＣＨＰ１Ａ上に複数の半導体チップＣＨＰ１Ｂが積層して配置されている。
図１に示すように、配線基板ＷＢは、平面視において四角形の外形形状をしている。同様に、インターポーザＳＩも、平面視において四角形の外形形状をしている。さらには、半導体チップＣＨＰ１Ａと半導体チップＣＨＰ１Ｂと半導体チップＣＨＰ２も、平面視において四角形の外形形状をしている。
図１に示す例では、半導体チップＣＨＰ１Ａは、メモリ回路を制御する機能を有するベースチップＢＤであり、複数の半導体チップＣＨＰ１Ｂのそれぞれは、メモリ回路を備えるメモリチップＭＣである。一方、半導体チップＣＨＰ２は、メモリ回路を制御する制御回路を備えるロジックチップＣＣである。ここで、図１に示す例では、ベースチップＢＤおよびロジックチップＣＣのそれぞれは、インターポーザＳＩと直接的に接続されている。言い換えれば、ベースチップＢＤとインターポーザＳＩとの間と、ロジックチップＣＣとインターポーザＳＩとの間とには、基板や他のチップ部品が挿入されていない。
次に、図２は、図１に示す半導体装置の下面図である。図２に示すように、半導体装置ＳＡの実装面である配線基板ＷＢの下面には、外部端子である複数の半田ボールＳＢが行列状に配置されている。複数の半田ボールＳＢのそれぞれは、配線基板ＷＢに形成されているランド（図示せず）と接続されている。
半導体装置ＳＡのように、実装面側に複数の半田ボールＳＢが行列状に配置された半導体装置は、エリアアレイ型の半導体装置と呼ばれる。このエリアアレイ型の半導体装置ＳＡは、配線基板ＷＢの実装面（下面）側を、外部端子（半田ボールＳＢ）の配置スペースとして有効活用することができる。このため、エリアアレイ型の半導体装置ＳＡは、外部端子数が増大しても半導体装置ＳＡの実装面積の増大を抑制することができる点で有用である。つまり、半導体装置の高機能化や高集積化に伴って外部端子数が増加しても、エリアアレイ型の半導体装置ＳＡによれば、増加した外部端子を省スペースで実装することができる点で優れている。
続いて、図３は、図１のＡ−Ａ線で切断した断面図である。図３において、配線基板ＷＢは、インターポーザＳＩを介して、ベースチップＢＤと複数のメモリチップＭＣとロジックチップＣＣとが搭載された上面と、上面とは反対側の下面と、上面と下面との間に配置された側面とを有する。また、図３に示すように、インターポーザＳＩは、ベースチップＢＤと複数のメモリチップＭＣとロジックチップＣＣとが搭載された上面と、上面とは反対側の下面と、上面と下面との間に配置された側面とを有する。さらに、図３に示すように、ベースチップＢＤおよび複数のメモリチップＭＣのそれぞれは、表面と、表面とは反対側の裏面と、表面と裏面との間に位置する側面とを有する。同様に、ロジックチップＣＣも、表面と、表面とは反対側の裏面と、表面と裏面との間に位置する側面とを有する。
そして、配線基板ＷＢの上面上にインターポーザＳＩが配置され、このインターポーザＳＩの上面上に、ベースチップＢＤが配置され、このベースチップＢＤ上に複数のメモリチップＭＣが積層して搭載されている。また、インターポーザＳＩの上面上には、ベースチップＢＤおよびこのベースチップＢＤ上に積層された複数のメモリチップＭＣと離間して配置されたロジックチップＣＣも搭載されている。ここで、図３に示すように、インターポーザＳＩには、複数の配線ＷＬが形成されており、インターポーザＳＩに形成されている複数の配線ＷＬを介して、複数のメモリチップＭＣとロジックチップＣＣとが電気的に接続されている。
＜第１関連技術の説明＞
次に、例えば、ベースチップに関する関連技術について説明する。
ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
図４は、ベースチップＢＤＲ１に関する第１関連技術を説明する図である。図４において、第１関連技術におけるベースチップＢＤＲ１は、半導体基板ＳＵＢを有し、この半導体基板ＳＵＢには、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶが形成されている。そして、半導体基板ＳＵＢの第１面側（表面側）には、例えば、標準セル（スタンダードセル）ＳＣとマクロＭＲが形成されている。このとき、マクロＭＲは、標準セルＳＣとは異なる特殊な機能を有する回路であり、例えば、アナログ回路やＳＲＡＭ（Static Random Access Memory）などから構成される。したがって、マクロＭＲは、標準セルＳＣとは異なる電源電位で動作することになる。このことから、ベースチップＢＤＲ１には、互いに異なる複数の電源電位を供給する必要がある。
次に、図４に示すように、標準セルＳＣやマクロＭＲが形成された半導体基板ＳＵＢの第１面側の上方には、配線構造が形成されている。具体的に、この配線構造は、例えば、ローカル配線層ＬＬと、ローカル配線層ＬＬの上層に形成されたセミグローバル配線層ＳＧＬと、セミグローバル配線層ＳＧＬの上層に形成されたグローバル配線層ＧＬとから構成される。ここで、グローバル配線層ＧＬは、上述した配線構造のうち、最もシート抵抗値が小さな配線を含んでいる。一方、セミグローバル配線層ＳＧＬは、グローバル配線層ＧＬに含まれる配線よりもシート抵抗値の大きな配線を含んでいる。さらに、ローカル配線層ＬＬは、セミグローバル配線層ＳＧＬに含まれる配線よりもシート抵抗値の大きな配線を含んでいる。そして、図４に示すように、グローバル配線層ＧＬの上方には、バンプ電極ＢＰ１Ａとバンプ電極ＢＰ１Ｂとバンプ電極ＢＰ１Ｃとが搭載されている。
具体的に、バンプ電極ＢＰ１Ａは、グローバル配線層ＧＬに含まれる配線ＷＬ１Ａと電気的に接続され、かつ、この配線ＷＬ１Ａは、セミグローバル配線層ＳＧＬに含まれるビアＶＡ１Ａと電気的に接続されている。さらに、このビアＶＡ１Ａは、ローカル配線層ＬＬに含まれるビアＶＡ２Ａと電気的に接続され、かつ、このビアＶＡ２Ａは、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶと電気的に接続されている。このように、バンプ電極ＢＰ１Ａに供給される電位は、配線ＷＬ１ＡとビアＶＡ１ＡとビアＶＡ２Ａとを介して、貫通ビアＴＳＶに供給されることになる。
一方、バンプ電極ＢＰ１Ｂは、グローバル配線層ＧＬに含まれる配線ＷＬ１Ｂと電気的に接続され、かつ、この配線ＷＬ１Ｂは、セミグローバル配線層ＳＧＬに含まれるビアＶＡ１Ｂと電気的に接続されている。さらに、このビアＶＡ１Ｂは、ローカル配線層ＬＬに含まれるビアＶＡ２Ｂと電気的に接続され、かつ、このビアＶＡ２Ｂは、半導体基板ＳＵＢに形成された標準セルＳＣと電気的に接続されている。このように、バンプ電極ＢＰ１Ｂに供給される電位は、配線ＷＬ１ＢとビアＶＡ１ＢとビアＶＡ２Ｂとを介して、標準セルＳＣに供給されることになる。
また、バンプ電極ＢＰ１Ｃは、グローバル配線層ＧＬに含まれる配線ＷＬ１Ｃと電気的に接続され、かつ、この配線ＷＬ１Ｃは、セミグローバル配線層ＳＧＬに含まれるビアＶＡ１Ｃと電気的に接続されている。さらに、このビアＶＡ１Ｃは、ローカル配線層ＬＬに含まれる配線ＷＬ２Ｃと電気的に接続され、かつ、この配線ＷＬ２Ｃは、半導体基板ＳＵＢに形成されたマクロＭＲと電気的に接続されている。このように、バンプ電極ＢＰ１Ｃに供給される電位は、配線ＷＬ１ＣとビアＶＡ１Ｃと配線ＷＬ２Ｃとを介して、マクロＭＲに供給されることになる。
以上のようにして、第１関連技術におけるベースチップＢＤＲ１が構成されていることになる。続いて、図５は、第１関連技術におけるベースチップＢＤＲ１をインターポーザＳＩ上に配置する構成例を示す図である。図５において、インターポーザＳＩ上には、ベースチップＢＤＲ１が搭載されている。具体的には、ベースチップＢＤＲ１に形成されているバンプ電極ＢＰ１Ａ〜ＢＰ１Ｃを介して、ベースチップＢＤＲ１は、インターポーザＳＩ上に搭載されている。そして、図５に示すように、ベースチップＢＤＲ１上には、メモリチップＭＣが搭載されている。このとき、ベースチップＢＤＲ１に形成されている貫通ビアＴＳＶは、メモリチップＭＣのバンプ電極と電気的に接続されている。
ここで、ベースチップＢＤＲ１に形成されている標準セルＳＣとマクロＭＲは、互いに異なる電源電位によって動作する。したがって、図４および図５に示すベースチップＢＤＲ１において、標準セルＳＣとマクロＭＲは、互いに異なる電源電位が供給されるバンプ電極と電気的に接続されている。すなわち、標準セルＳＣは、バンプ電極ＢＰ１Ｂと電気的に接続されている一方、マクロＭＲは、バンプ電極ＢＰ１Ｃと電気的に接続されている。つまり、第１関連技術におけるベースチップＢＤＲ１では、標準セルＳＣが形成された標準セル形成領域と平面的に重なる位置に設けられたバンプ電極ＢＰ１Ｂから、標準セルＳＣを動作させるための電源電位が供給される。同様に、第１関連技術におけるベースチップＢＤＲ１では、マクロＭＲが形成されたマクロ形成領域と平面的に重なる位置に設けられたバンプ電極ＢＰ１Ｃから、マクロＭＲを動作させるための電源電位が供給される。また、第１関連技術におけるベースチップＢＤＲ１では、貫通ビアＴＳＶが形成された貫通ビア形成領域と平面的に重なる位置に設けられたバンプ電極ＢＰ１Ａから、貫通ビアＴＳＶを介して、メモリチップＭＣに電源電位が供給されるように構成されている。
このとき、ベースチップＢＤＲ１に形成されるバンプ電極ＢＰ１Ａ〜ＢＰ１Ｃの配置位置は、規格で予め決定されていることが多い。そして、ベースチップＢＤＲ１に互いに異なる電源電位で動作する標準セルＳＣとマクロＭＲが形成されている場合、例えば、標準セルＳＣを動作させる電源電位が供給されるバンプ電極ＢＰ１Ｂと標準セルＳＣとを電気的に接続するとともに、マクロＭＲを動作させる電源電位が供給されるバンプ電極ＢＰ１ＣとマクロＭＲとを電気的に接続する必要がある。この点に関し、例えば、図４および図５に示す第１関連技術においては、規格で予め決定された位置に配置されているバンプ電極ＢＰ１Ａ〜ＢＰ１Ｃに対して、バンプ電極ＢＰ１Ｂと平面的に重なる位置に標準セル形成領域を設け、かつ、バンプ電極ＢＰ１Ｃと平面的に重なる位置にマクロ形成領域を設けている。この場合、配線構造における配線の引き回しが抑制される結果、配線構造における配線リソースを効率良く使用することができる。つまり、第１関連技術におけるベースチップＢＤＲ１の構成のように、予め規格で決定されたバンプ電極ＢＰ１Ａ〜ＢＰ１Ｃの配置位置に対応して、標準セルＳＣが形成される標準セル形成領域やマクロＭＲが形成されるマクロ形成領域を設けることにより、配線構造における配線リソースを効率良く使用することができる。一方で、第１関連技術では、予め規格で決定されたバンプ電極ＢＰ１Ａ〜ＢＰ１Ｃの配置位置に対応して、標準セルＳＣが形成される標準セル形成領域やマクロＭＲが形成されるマクロ形成領域が決定されてしまうので、標準セルＳＣおよびマクロＭＲのレイアウト配置に関する自由度が低下することになる。このことは、第１関連技術では、回路特性の向上を図るレイアウト配置の最適化が困難となることを意味する。
具体的には、例えば、標準セルの一部をバンプ電極ＢＰ１Ｂと平面的に重ならない位置に配置するレイアウトによって、電力やタイミングなどに代表される回路特性を向上することができる場合であっても、配線構造における配線リソース不足に起因する配線抵抗（シート抵抗）の高抵抗化が顕在化することによって、かえって回路特性の低下を招くおそれがある。以下に、この点について、第２関連技術を使用して説明する。
＜第２関連技術の説明＞
図６は、ベースチップＢＤＲ２に関する第２関連技術を説明する図である。図６において、ベースチップＢＤＲ２でも、バンプ電極ＢＰ１Ａ〜ＢＰ１Ｃの配置位置が規格で決定されている。そして、バンプ電極ＢＰ１Ａと平面的に重なる位置に貫通ビアＴＳＶが形成される貫通ビア形成領域が設けられ、かつ、バンプ電極ＢＰ１Ｂと平面的に重なる位置に標準セルＳＣ１が形成される第１標準セル形成領域が設けられ、かつ、バンプ電極ＢＰ１Ｃと平面的に重なる位置にマクロＭＲが形成されるマクロ形成領域が設けられている。ただし、図６に示す第２関連技術においては、さらに、バンプ電極ＢＰ１Ｂと平面的に重ならない位置に標準セルＳＣ２が形成される第２標準セル形成領域が設けられている。
続いて、図７は、第２関連技術におけるベースチップＢＤＲ２をインターポーザＳＩ上に配置する構成例を示す図である。図７において、インターポーザＳＩ上には、ベースチップＢＤＲ２が搭載されている。具体的には、ベースチップＢＤＲ２に形成されているバンプ電極ＢＰ１Ａ〜ＢＰ１Ｃを介して、ベースチップＢＤＲ２は、インターポーザＳＩ上に搭載されている。そして、図７に示すように、ベースチップＢＤＲ２上には、メモリチップＭＣが搭載されている。このとき、ベースチップＢＤＲ２に形成されている貫通ビアＴＳＶは、メモリチップＭＣのバンプ電極と電気的に接続されている。
このように構成されている第２関連技術のベースチップＢＤＲ２においては、例えば、図６に示すように、バンプ電極ＢＰ１Ｂと平面的に重ならない位置に標準セルＳＣ２が形成される第２標準セル形成領域が設けられている。この点に関し、まず、バンプ電極ＢＰ１Ｂと平面的に重ならない位置に配置されている標準セルＳＣ２に対して、標準セルＳＣ２を動作させる電源電位を供給するために、標準セルＳＣ２が形成されている第２標準セル形成領域と平面的に重なる位置に新たなバンプ電極を追加して配置することが考えられる。そして、新たに追加したバンプ電極と標準セルＳＣ２とを電気的に接続して、標準セルＳＣ２に対して、標準セルＳＣ２を動作させるための電源電位を供給することが考えられる。ところが、この場合、規格で決定された以外の場所に新たなバンプ電極を配置することになり許容されないことになる。
すなわち、例えば、電力やタイミングなどに代表される回路特性を向上するために、標準セルＳＣ２をバンプ電極ＢＰ１Ｂと平面的に重ならない位置に配置するレイアウトを採用する場合、標準セルＳＣ２が形成されている第２標準セル形成領域と平面的に重なる位置に新たなバンプ電極を追加して配置することはできない。このことから、図６に示す第２関連技術では、バンプ電極ＢＰ１Ｂと接続するグローバル配線層ＧＬの配線ＷＬ１Ｂを標準セルＳＣ２が形成されている第２標準セル形成領域の上方にまで引き出している。そして、引き出された配線ＷＬ１Ｂは、セミグローバル配線層ＳＧＬに含まれるビアＶＡ１Ｄと接続され、このビアＶＡ１Ｄは、ローカル配線層ＬＬに含まれるビアＶＡ２Ｄと接続され、このビアＶＡ２Ｄは、標準セルＳＣ２と接続される。これにより、第２関連技術によれば、引き回された配線ＷＬ１Ｂと、ビアＶＡ１Ｄと、ビアＶＡ２Ｄとを介して、バンプ電極ＢＰ１Ｂに供給された電源電位を、第２標準セル形成領域に形成されている標準セルＳＣ２に供給することができる。
ここで、図６に示すように、第２関連技術では、バンプ電極ＢＰ１Ｂと平面的に重ならない位置に標準セルＳＣ２が配置されており、この標準セルＳＣ２に、標準セルＳＣ２を動作させるための電源電位を供給する。このため、第２関連技術では、グローバル配線層ＧＬを構成する配線ＷＬ１Ｂを引き回して、バンプ電極ＢＰ１Ｂと標準セルＳＣ２とを電気的に接続している。この場合、図６に示すように、グローバル配線層ＧＬにおいて、配線ＷＬ１Ｂは、配線ＷＬ１Ｃを跨いで引き回されている。このことは、グローバル配線層ＧＬにおける配線リソースを配線ＷＬ１Ｂの引き回しと配線ＷＬ１Ｃとにより分割して使用することを意味する。このとき、配線リソースとは、半導体プロセスのデザインルールに含まれる配線密度ルールで定義され、配線リソースは、配線幅や配線間隔や配線本数などで調整される。したがって、図６に示す第２関連技術のように、配線リソースの分割が発生すると、配線の混雑度が増加して配線幅が縮小される結果、引き回された配線ＷＬ１Ｂの配線抵抗値（シート抵抗値）が増加する。そして、引き回された配線ＷＬ１Ｂの配線抵抗値が増加すると、電源電位の低下（電源ドロップ）が顕在化して、標準セルＳＣ２に対して、動作を保証する充分な電源電位の供給ができなくなるおそれがある。これにより、第２関連技術による構成では、例えば、電力やタイミングなどに代表される回路特性を向上するために、標準セルＳＣ２をバンプ電極ＢＰ１Ｂと平面的に重ならない位置に配置するレイアウトを採用することができなくなる。すなわち、第２関連技術では、電力やタイミングなどに代表される回路特性を向上することができるレイアウト配置を採用しようとしても、配線構造における配線リソース不足に起因する配線抵抗値（シート抵抗値）の高抵抗化が顕在化することによって、かえって回路特性の低下を招く可能性がある。つまり、上述した第２関連技術では、配線構造における配線リソース不足に起因する配線抵抗値（シート抵抗値）の高抵抗化が顕在化することによって、標準セルやマクロのレイアウト配置が制限される結果、フロアプランの設計自由度が制限されやすくなる。
そこで、本実施の形態１では、回路特性を向上するためのレイアウト配置に関する自由度を維持しながらも、配線構造における配線リソース不足に起因する配線抵抗値の上昇に代表される副作用を抑制する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明する。
＜実施の形態１における半導体装置の構成＞
図８は、本実施の形態１におけるベースチップＢＤの模式的な構成を示す図である。図８において、本実施の形態１におけるベースチップＢＤは、半導体基板ＳＵＢを有し、この半導体基板ＳＵＢには、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶ１および貫通ビアＴＳＶ２が形成されている。そして、半導体基板ＳＵＢの第１面側（表面側）には、例えば、標準セル（スタンダードセル）ＳＣ２とマクロＭＲが形成されている。このとき、マクロＭＲは、標準セルＳＣ２とは異なる特殊な機能を有する回路であり、例えば、アナログ回路やＳＲＡＭ（Static Random Access Memory）などから構成される。したがって、マクロＭＲは、標準セルＳＣ２とは異なる電源電位で動作することになる。このことから、ベースチップＢＤには、互いに異なる複数の電源電位を供給する必要がある。
そして、図８に示すように、標準セルＳＣ２やマクロＭＲが形成された半導体基板ＳＵＢの第１面側の上方には、配線構造が形成されている。具体的に、この配線構造は、例えば、ローカル配線層ＬＬと、ローカル配線層ＬＬの上層に形成されたセミグローバル配線層ＳＧＬと、セミグローバル配線層ＳＧＬの上層に形成されたグローバル配線層ＧＬとから構成される。ここで、グローバル配線層ＧＬは、上述した配線構造のうち、最もシート抵抗値が小さな配線を含んでいる。一方、セミグローバル配線層ＳＧＬは、グローバル配線層ＧＬに含まれる配線よりもシート抵抗値の大きな配線を含んでいる。さらに、ローカル配線層ＬＬは、セミグローバル配線層ＳＧＬに含まれる配線よりもシート抵抗値の大きな配線を含んでいる。そして、図８に示すように、グローバル配線層ＧＬの上方には、バンプ電極ＢＰ１Ａとバンプ電極ＢＰ１Ｂとバンプ電極ＢＰ１Ｃとが搭載されている。
具体的に、バンプ電極ＢＰ１Ａは、グローバル配線層ＧＬに含まれる配線ＷＬ１Ａと電気的に接続され、かつ、この配線ＷＬ１Ａは、セミグローバル配線層ＳＧＬに含まれるビアＶＡ１Ａと電気的に接続されている。さらに、このビアＶＡ１Ａは、ローカル配線層ＬＬに含まれるビアＶＡ２Ａと電気的に接続され、かつ、このビアＶＡ２Ａは、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶ１と電気的に接続されている。このように、バンプ電極ＢＰ１Ａに供給される電位は、配線ＷＬ１ＡとビアＶＡ１ＡとビアＶＡ２Ａとを介して、貫通ビアＴＳＶ１に供給されることになる。
一方、バンプ電極ＢＰ１Ｂとバンプ電極ＢＰ１Ｃは、グローバル配線層ＧＬに含まれる配線ＷＬ１Ｂと電気的に接続され、かつ、この配線ＷＬ１Ｂは、セミグローバル配線層ＳＧＬに含まれるビアＶＡ１Ｂと電気的に接続されている。さらに、このビアＶＡ１Ｂは、ローカル配線層ＬＬに含まれる配線ＷＬ２Ｂと電気的に接続され、かつ、この配線ＷＬ２Ｂは、半導体基板ＳＵＢに形成されたマクロＭＲと電気的に接続されている。このように、バンプ電極ＢＰ１Ｂとバンプ電極ＢＰ１Ｃに供給される電位は、配線ＷＬ１ＢとビアＶＡ１Ｂと配線ＷＬ２Ｂとを介して、マクロＭＲに供給されることになる。
図８において、バンプ電極ＢＰ１Ａと接続される配線ＷＬ１Ａと、バンプ電極ＢＰ１Ｂおよびバンプ電極ＢＰ１Ｃと接続される配線ＷＬ１Ｂは、メッシュ配線から構成される。なぜなら、グローバル配線層ＧＬを構成する配線ＷＬ１Ａと配線ＷＬ１Ｂとは、半導体基板ＳＵＢの第１面側（表面側）に形成される配線構造のうち、最もシート抵抗値の小さな配線から構成されており、このシート抵抗値の小さな配線ＷＬ１Ａと配線ＷＬ１Ｂとをメッシュ配線から構成することによって、低抵抗な配線構造を構築することができるからである。ここで、グローバル配線層ＧＬに含まれる配線は、半導体基板ＳＵＢの第１面側（表面側）に形成される配線構造の中で最もシート抵抗値が小さい。一方、グローバル配線層ＧＬの下層に位置するセミグローバル配線層ＳＧＬやセミグローバル配線層ＳＧＬの下層に位置するローカル配線層ＬＬになるに連れて、微細な配線となるため、シート抵抗値が大きくなる。したがって、例えば、図８において、バンプ電極ＢＰ１Ａを起点にして、電源電位を供給する電源配線の低抵抗化を図るためには、最上層のグローバル配線層ＧＬをメッシュ配線にして、Ｘ方向およびＹ方向に低抵抗な配線ネットワークを構築することが重要となる。そして、標準セルＳＣ２までの配線経路には、セミグローバル配線層ＳＧＬとローカル配線層ＬＬとが介在するが、セミグローバル配線層ＳＧＬに含まれる配線やローカル配線層ＬＬに含まれる配線は、グローバル配線層ＧＬに含まれる配線に比べてシート抵抗値が大きくなるため、低抵抗なメッシュ配線を構築するには適していない。このため、主に、セミグローバル配線層ＳＧＬとローカル配線層ＬＬとにおける配線経路では、メッシュ配線ではなく、ビアＶＡ１ＡおよびビアＶＡ２Ａとを使用している。
半導体基板ＳＵＢの第１面とは反対側の第２面側（裏面側）には、迂回配線ＲＤＬが形成されており、この迂回配線ＲＤＬは、貫通ビアＴＳＶ１と貫通ビアＴＳＶ２の両方と接続されている。そして、貫通ビアＴＳＶ１は、ビアＶＡ２ＡとビアＶＡ１Ａと配線ＷＬ１Ａとを介してバンプ電極ＢＰ１Ａと電気的に接続されている一方、貫通ビアＴＳＶ２は、ビアＶＡ２Ｃと配線ＷＬ３とを介して、標準セルＳＣ２と電気的に接続されている。この結果、バンプ電極ＢＰ１Ａに供給される電位は、配線ＷＬ１ＡとビアＶＡ１ＡとビアＶＡ２Ａとを介して、貫通ビアＴＳＶ１に供給され、その後、迂回配線ＲＤＬと貫通ビアＴＳＶ２とビアＶＡ２Ｃと配線ＷＬ３とを介して、標準セルＳＣ２に供給される。例えば、バンプ電極ＢＰ１Ａから供給される電位は、標準セルＳＣ２を動作させるための電源電位とすることができる。このとき、迂回配線ＲＤＬのシート抵抗値は、半導体基板ＳＵＢの第１面側（表面側）に形成されている配線構造に含まれる配線のシート抵抗値よりも小さいことが望ましい。なぜなら、バンプ電極ＢＰ１Ａから標準セルＳＣ２に供給される電源電位の迂回配線ＲＤＬにおける電圧ドロップ（電圧降下）を低減することができる結果、迂回配線ＲＤＬを経由する迂回経路を採用しても、バンプ電極ＢＰ１Ａから標準セルＳＣ２に対して動作に必要な電源電位を供給することができるからである。
図８において、半導体基板ＳＵＢの第１面側（表面側）に形成された配線構造は、第１領域に形成された第１配線構造と、第２領域に形成された第２配線構造とを有する。具体的に、第１領域に形成された第１配線構造とは、バンプ電極ＢＰ１Ａに接続される配線ＷＬ１Ａと、配線ＷＬ１Ａと接続されるビアＶＡ１Ａと、ビアＶＡ１Ａと接続されるビアＶＡ２Ａとを含む。このとき、第１配線構造は、貫通ビアＴＳＶ１と接続されている。
一方、第２領域に形成された第２配線構造とは、貫通ビアＴＳＶ２と接続されるビアＶＡ２Ｃと、セミグローバル配線層ＳＧＬに含まれる配線ＷＬ３とを含む。このとき、第２配線構造は、貫通ビアＴＳＶ２と接続されている。したがって、迂回配線ＲＤＬは、第１配線構造と第２配線構造とを電気的に接続しているということができる。
図９は、本実施の形態１におけるベースチップＢＤを上面から見た平面図である。図９に示すように、ベースチップＢＤの上面には、複数のバンプ電極ＢＰ１Ａと、複数のバンプ電極ＢＰ１Ｂと、複数のバンプ電極ＢＰ１Ｃとが搭載されている。そして、複数のバンプ電極ＢＰ１Ａを互いに接続するようにメッシュ配線を構成する配線ＷＬ１Ａが形成されている。同様に、複数のバンプ電極ＢＰ１Ｂと複数のバンプ電極ＢＰ１Ｃとを互いに接続するようにメッシュ配線を構成する配線ＷＬ１Ｂが形成されている。
図１０は、本実施の形態１におけるベースチップＢＤを下面から見た平面図である。図１０に示すように、ベースチップＢＤの下面には、貫通ビアＴＳＶ１と貫通ビアＴＳＶ２とが露出しており、貫通ビアＴＳＶ１と貫通ビアＴＳＶ２は、メッシュ配線を構成する迂回配線ＲＤＬで電気的に接続されている。さらに、ベースチップＢＤの下面には、信号配線と電気的に接続される複数のバンプ電極ＢＰ２が搭載されている。
続いて、図１１は、本実施の形態１におけるベースチップＢＤをインターポーザＳＩ上に配置する構成例を示す図である。図１１において、インターポーザＳＩ上には、ベースチップＢＤが搭載されている。具体的には、ベースチップＢＤに形成されているバンプ電極ＢＰ１Ａ〜ＢＰ１Ｃを介して、ベースチップＢＤは、インターポーザＳＩ上に搭載されている。そして、図１１に示すように、ベースチップＢＤ上には、メモリチップＭＣが搭載されている。このとき、ベースチップＢＤには、貫通ビアＴＳＶ１と貫通ビアＴＳＶ２とを電気的に接続する迂回配線ＲＤＬが形成されており、この迂回配線ＲＤＬは、メモリチップＭＣのバンプ電極と電気的に接続されている。
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、例えば、図８に示すように、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶ１と貫通ビアＴＳＶ２とが形成されていることを前提として、半導体基板ＳＵＢの第２面側（裏面側）に、貫通ビアＴＳＶ１および貫通ビアＴＳＶ２と接続される迂回配線ＲＤＬが設けられている点にある。これにより、例えば、図８に示すように、電力やタイミングなどに代表される回路特性を向上するために、標準セルＳＣ２をバンプ電極ＢＰ１Ａと平面的に重ならない位置に配置するレイアウトを採用する場合であっても、半導体基板ＳＵＢの第１面側に形成されている配線構造の配線リソース不足を抑制することができる。
すなわち、本実施の形態１における特徴点によれば、標準セルＳＣ２をバンプ電極ＢＰ１Ａと平面的に重ならない位置に配置するレイアウトを採用する場合、バンプ電極ＢＰ１Ａと標準セルＳＣ２との電気的な接続に、貫通ビアＴＳＶ１および貫通ビアＴＳＶ２と接続される迂回配線ＲＤＬを使用することができる。言い換えれば、本実施の形態１における特徴点を採用すると、標準セルＳＣ２をバンプ電極ＢＰ１Ａと平面的に重ならない位置に配置するレイアウトを採用する場合であっても、半導体基板ＳＵＢの第１面側に形成されている配線構造（グローバル配線層ＧＬ）を構成する配線ＷＬ１Ａを引き回して、バンプ電極ＢＰ１Ａと標準セルＳＣ２とを電気的に接続する必要がなくなる。このことは、本実施の形態１における特徴点によれば、グローバル配線層ＧＬにおける配線リソースを配線ＷＬ１Ａの引き回しと配線ＷＬ１Ｂとにより分割して使用しなくてもよくなることを意味する。このようにして、本実施の形態１における特徴点によれば、グローバル配線層ＧＬにおける配線リソースの分割を抑制できる結果、配線の混雑度が緩和される。これにより、グローバル配線層ＧＬを構成する配線の混雑度に起因する配線幅の縮小が抑制される結果、グローバル配線層ＧＬを構成する配線のシート抵抗値の上昇を抑制することができる。したがって、本実施の形態１における特徴点によれば、回路特性を向上するためのレイアウト配置に関する自由度を維持しながらも、配線構造における配線リソース不足に起因する配線抵抗値（シート抵抗値）の上昇に代表される副作用を抑制することができる。
つまり、本実施の形態１における特徴点を採用することにより、例えば、電力やタイミングなどに代表される回路特性を向上するために、標準セルＳＣ２をバンプ電極ＢＰ１Ａと平面的に重ならない位置に配置するレイアウトを採用することができることになる。言い換えれば、本実施の形態１における特徴点によれば、電力やタイミングなどに代表される回路特性を向上することができるレイアウト配置を採用する場合であっても、半導体基板ＳＵＢの第１面側に形成された配線構造における配線リソース不足に起因する配線抵抗値（シート抵抗値）の高抵抗化が顕在化しない。このことから、本実施の形態１における特徴点によれば、回路特性の低下を招くことなく、標準セルやマクロのレイアウト配置の自由度を向上することができる。つまり、本実施の形態１における特徴点によれば、回路特性の向上とフロアプランの設計自由度の向上とを両立することができる。
特に、半導体基板ＳＵＢの第２面側に形成される迂回配線ＲＤＬは、例えば、再配線（Re distribution Layer）形成技術によって形成される。このことから、迂回配線ＲＤＬの配線幅は、半導体基板ＳＵＢの第１面側に、通常の配線形成技術で形成される配線構造を構成する配線の配線幅よりも大きくなる。例えば、迂回配線ＲＤＬの配線幅は、通常の配線形成技術で形成される配線構造のうちの最も配線幅の大きなグローバル配線層ＧＬを構成する配線の配線幅よりも大きくなる。したがって、迂回配線ＲＤＬのシート抵抗値は、グローバル配線層ＧＬを構成する配線のシート抵抗値よりも小さくなる。このため、迂回配線ＲＤＬは、信号配線や電源配線やグランド配線のような様々な配線の迂回経路に使用することができるが、特に、迂回配線ＲＤＬは、電源配線やグランド配線の迂回経路に使用することが望ましい。なぜなら、迂回配線ＲＤＬを電源配線として使用する場合、迂回配線ＲＤＬのシート抵抗値が小さいことから、迂回配線ＲＤＬにおける電源ドロップ（電圧降下）を低減することができる結果、迂回配線ＲＤＬを経由する迂回経路を採用しても、回路動作に必要な電源電位を標準セルやマクロに安定して供給することができるからである。一方、迂回配線ＲＤＬをグランド配線として使用する場合は、迂回配線ＲＤＬのシート抵抗値が小さいことから、グランド電位の安定化を図ることができる。
＜変形例＞
例えば、図８に示す実施の形態１におけるベースチップＢＤでは、貫通ビアＴＳＶ２と標準セルＳＣ２との接続をローカル配線層ＬＬに含まれるビアＶＡ２Ｃとセミグローバル配線層ＳＧＬに含まれる配線ＷＬ３とによって行なっている。
これに対し、図１２は、実施の形態１の変形例におけるベースチップＢＤの模式的な構成を示す図である。図１２に示すように、本変形例におけるベースチップＢＤでは、貫通ビアＴＳＶ２と標準セルＳＣ２との接続をローカル配線層ＬＬに含まれるビアＶＡ２Ｃと配線ＷＬ４とによって行なっている。
これにより、本変形例におけるベースチップＢＤによれば、実施の形態１におけるベースチップＢＤに比べて、貫通ビアＴＳＶ２と標準セルＳＣ２との接続経路の長さを短くすることができる。このため、本変形例におけるベースチップＢＤによれば、バンプ電極ＢＰ１Ａと標準セルＳＣ２との間の接続経路の抵抗値を低減することができる。
さらには、セミグローバル配線層ＳＧＬに含まれる配線ＷＬ３（図８参照）を使用しなくなるため、実施の形態１に比べて、セミグローバル配線層ＳＧＬにおける配線リソースが増加する。この結果、本変形例におけるベースチップＢＤによれば、セミグローバル配線層ＳＧＬにおける配線レイアウトの自由度を向上することができる。
なお、図１３は、本変形例におけるベースチップＢＤをインターポーザＳＩ上に配置する構成例を示す図である。図１３において、インターポーザＳＩ上には、ベースチップＢＤが搭載されている。具体的には、ベースチップＢＤに形成されているバンプ電極ＢＰ１Ａ〜ＢＰ１Ｃを介して、ベースチップＢＤは、インターポーザＳＩ上に搭載されている。そして、図１３に示すように、ベースチップＢＤ上には、メモリチップＭＣが搭載されている。このとき、ベースチップＢＤには、貫通ビアＴＳＶ１と貫通ビアＴＳＶ２とを電気的に接続する迂回配線ＲＤＬが形成されており、この迂回配線ＲＤＬは、メモリチップＭＣのバンプ電極と電気的に接続されている。
＜応用例１（フロアプラン例１）＞
上述したように、本実施の形態１における技術的思想（特徴点）によれば、配線リソースの分割使用を抑制することによる回路特性の向上とフロアプランの設計自由度の向上とを両立することができる。そこで、以下では、本実施の形態１における技術的思想を適用したフロアプラン例について説明する。
図１４は、実施の形態１におけるフロアプラン例１を示す図である。具体的に、図１４（ａ）は、実施の形態１におけるフロアプラン例１を模式的に示す平面図であり、図１４（ｂ）は、実施の形態１におけるフロアプラン例１を模式的に示す断面図である。
まず、図１４（ａ）に示すように、ベースチップＢＤは、複数の標準セルＳＣ１が形成された領域Ｒ１と、領域Ｒ１に隣接し、かつ、複数のマクロＭＲ１と複数の標準セルＳＣ２と複数のマクロＭＲ２とが形成された領域Ｒ２と、領域Ｒ２に隣接し、かつ、複数のＰＬＬ回路が形成された領域Ｒ３と、領域Ｒ３に隣接し、かつ、電圧変換回路ＬＤＯが形成された領域Ｒ４とを有している。
このとき、図１４（ｂ）に示すように、領域Ｒ１においては、バンプ電極ＢＰ１Ａと標準セルＳＣ１とが、配線構造ＷＳの一部を構成する配線構造ＷＳ１で電気的に接続されているとともに、配線構造ＷＳ１によって、バンプ電極ＢＰ１Ａと貫通ビアＴＳＶ１とが電気的に接続されている。次に、領域Ｒ２においては、配線構造ＷＳの一部を構成する配線構造ＷＳ２Ａによって、バンプ電極ＢＰ１ＢとマクロＭＲ１とが電気的に接続されているとともに、バンプ電極ＢＰ１ＢとマクロＭＲ２とが電気的に接続されている。そして、領域Ｒ２には、貫通ビアＴＳＶ２が設けられており、この領域Ｒ２に設けられている貫通ビアＴＳＶ２と領域Ｒ１に設けられている貫通ビアＴＳＶ１とは、半導体基板ＳＵＢの第２面側（裏面側）に形成されている迂回配線ＲＤＬで接続されている。さらに、領域Ｒ２においては、貫通ビアＴＳＶ２と標準セルＳＣ２とが配線構造ＷＳ２Ｂで電気的に接続されている。これにより、フロアプラン例１においては、平面視において、マクロＭＲ１を挟むように配置されている領域Ｒ１の標準セルＳＣ１と領域Ｒ２の標準セルＳＣ２の両方に、領域Ｒ１に形成されているバンプ電極ＢＰ１Ａから、迂回配線ＲＤＬを使用することによって、第１電源電位を供給することができる。一方、領域Ｒ２に形成されているバンプ電極ＢＰ１Ｂから、配線構造ＷＳ２Ａを介して、マクロＭＲ１とマクロＭＲ２との両方に第１電源電位とは異なる第２電源電位が供給されることになる。
続いて、図１４（ｂ）に示すように、領域Ｒ３に形成されているＰＬＬ回路ＰＬと領域Ｒ４に形成されている電圧変換回路ＬＤＯとは、領域Ｒ３と領域Ｒ４とに跨って形成されている配線構造ＷＳ３によって電気的に接続されている。また、領域Ｒ４に形成されているバンプ電極ＢＰ１Ｃと電圧変換回路ＬＤＯとは配線構造ＷＳ４によって電気的に接続されている。これにより、領域Ｒ４に形成されているバンプ電極ＢＰ１Ｃから、配線構造ＷＳ４を介して電圧変換回路ＬＤＯに第３電源電位が供給される。そして、電圧変換回路ＬＤＯにおいては、第３電源電位が第４電源電位に変換され、変換された第４電源電位は、配線構造ＷＳ３を介して、領域Ｒ３に形成されているＰＬＬ回路ＰＬに供給される。
以上のように構成されているフロアプラン例１では、領域Ｒ２に形成されている標準セルＳＣ２に、領域Ｒ１に形成されているバンプ電極ＢＰ１Ａから、半導体基板ＳＵＢの第２面側に形成されている迂回配線ＲＤＬを介して、標準セルＳＣ２を動作させるための第１電源電位を供給することができる。すなわち、フロアプラン例１では、半導体基板ＳＵＢの第２面側（裏面側）に形成された迂回配線を利用することによって、半導体基板の第１面側（表面側）に形成されている配線構造ＷＳに含まれる配線リソース不足を抑制しながら、マクロＭＲ１とマクロＭＲ２とに挟まれるようにレイアウト配置された標準セルＳＣ２に第１電源電位を供給することができる。
＜応用例２（フロアプラン例２）＞
図１５は、実施の形態１におけるフロアプラン例２を示す図である。具体的に、図１５（ａ）は、実施の形態１におけるフロアプラン例２を模式的に示す平面図であり、図１５（ｂ）は、実施の形態１におけるフロアプラン例２を模式的に示す断面図である。
まず、図１５（ａ）に示すように、ベースチップＢＤは、複数の標準セルＳＣ１が形成された領域Ｒ１と、領域Ｒ１に隣接し、かつ、複数のマクロＭＲ１と複数のマクロＭＲ２と複数の標準セルＳＣ２とが形成された領域Ｒ２と、領域Ｒ２に隣接し、かつ、複数のＰＬＬ回路が形成された領域Ｒ３と、領域Ｒ３に隣接し、かつ、電圧変換回路ＬＤＯが形成された領域Ｒ４とを有している。
このとき、図１５（ｂ）に示すように、領域Ｒ１においては、バンプ電極ＢＰ１Ａと標準セルＳＣ１とが、配線構造ＷＳの一部を構成する配線構造ＷＳ１で電気的に接続されているとともに、配線構造ＷＳ１によって、バンプ電極ＢＰ１Ａと貫通ビアＴＳＶ１とが電気的に接続されている。次に、領域Ｒ２においては、配線構造ＷＳの一部を構成する配線構造ＷＳ２Ａによって、バンプ電極ＢＰ１ＢとマクロＭＲ１とが電気的に接続されているとともに、バンプ電極ＢＰ１ＢとマクロＭＲ２とが電気的に接続されている。そして、領域Ｒ２には、貫通ビアＴＳＶ２が設けられており、この領域Ｒ２に設けられている貫通ビアＴＳＶ２と領域Ｒ１に設けられている貫通ビアＴＳＶ１とは、半導体基板ＳＵＢの第２面側（裏面側）に形成されている迂回配線ＲＤＬで接続されている。さらに、領域Ｒ２においては、貫通ビアＴＳＶ２と標準セルＳＣ２とが配線構造ＷＳ２Ｂで電気的に接続されている。これにより、フロアプラン例２においては、平面視において、マクロＭＲ１とマクロＭＲ２とを挟むように配置されている領域Ｒ１の標準セルＳＣ１と領域Ｒ２の標準セルＳＣ２の両方に、領域Ｒ１に形成されているバンプ電極ＢＰ１Ａから、迂回配線ＲＤＬを使用することによって、第１電源電位を供給することができる。一方、領域Ｒ２に形成されているバンプ電極ＢＰ１Ｂから、配線構造ＷＳ２Ａを介して、マクロＭＲ１とマクロＭＲ２との両方に第１電源電位とは異なる第２電源電位が供給されることになる。
続いて、図１５（ｂ）に示すように、領域Ｒ３に形成されているＰＬＬ回路ＰＬと領域Ｒ４に形成されている電圧変換回路ＬＤＯとは、領域Ｒ３と領域Ｒ４とに跨って形成されている配線構造ＷＳ３によって電気的に接続されている。また、領域Ｒ４に形成されているバンプ電極ＢＰ１Ｃと電圧変換回路ＬＤＯとは配線構造ＷＳ４によって電気的に接続されている。これにより、領域Ｒ４に形成されているバンプ電極ＢＰ１Ｃから、配線構造ＷＳ４を介して電圧変換回路ＬＤＯに第３電源電位が供給される。そして、電圧変換回路ＬＤＯにおいては、第３電源電位が第４電源電位に変換され、変換された第４電源電位は、配線構造ＷＳ３を介して、領域Ｒ３に形成されているＰＬＬ回路ＰＬに供給される。
以上のように構成されているフロアプラン例２でも、領域Ｒ２に形成されている標準セルＳＣ２に、領域Ｒ１に形成されているバンプ電極ＢＰ１Ａから、半導体基板ＳＵＢの第２面側に形成されている迂回配線ＲＤＬを介して、標準セルＳＣ２を動作させるための第１電源電位を供給することができる。すなわち、フロアプラン例２でも、半導体基板ＳＵＢの第２面側（裏面側）に形成された迂回配線を利用することによって、半導体基板の第１面側（表面側）に形成されている配線構造ＷＳに含まれる配線リソース不足を抑制しながら、マクロＭＲ１とマクロＭＲ２とを挟むようにレイアウト配置された標準セルＳＣ１と標準セルＳＣ２とに第１電源電位を供給することができる。
＜応用例３（フロアプラン例３）＞
図１６は、実施の形態１におけるフロアプラン例３を示す図である。具体的に、図１６（ａ）は、実施の形態１におけるフロアプラン例３を模式的に示す平面図であり、図１６（ｂ）は、実施の形態１におけるフロアプラン例３を模式的に示す断面図である。
まず、図１６（ａ）に示すように、ベースチップＢＤは、複数の標準セルＳＣ１と複数のＰＬＬ回路ＰＬが形成された領域Ｒ１と、領域Ｒ１に隣接し、かつ、複数のマクロＭＲ１と複数のマクロＭＲ２とが形成された領域Ｒ２と、領域Ｒ２に隣接し、かつ、ＰＬＬ回路が形成された領域Ｒ３と、領域Ｒ３に隣接し、かつ、電圧変換回路ＬＤＯが形成された領域Ｒ４とを有している。
このとき、図１６（ｂ）に示すように、領域Ｒ１においては、バンプ電極ＢＰ１Ａと標準セルＳＣ１とが、配線構造ＷＳの一部を構成する配線構造ＷＳ１で電気的に接続されている。これにより、領域Ｒ１に形成されているバンプ電極ＢＰ１Ａから、配線構造ＷＳ１を介して、標準セルＳＣ１に第１電源電位が供給されることになる。また、領域Ｒ１には、貫通ビアＴＳＶ１が形成されており、この貫通ビアＴＳＶ１は、領域Ｒ１に形成されているＰＬＬ回路ＰＬと電気的に接続されている。
次に、領域Ｒ２においては、配線構造ＷＳの一部を構成する配線構造ＷＳ２Ａによって、バンプ電極ＢＰ１ＢとマクロＭＲ１とが電気的に接続されているとともに、バンプ電極ＢＰ１ＢとマクロＭＲ２とが電気的に接続されている。これにより、領域Ｒ２に形成されているバンプ電極ＢＰ１Ｂから、配線構造ＷＳ２Ａを介して、マクロＭＲ１とマクロＭＲ２との両方に第１電源電位とは異なる第２電源電位が供給されることになる。
続いて、図１６（ｂ）に示すように、領域Ｒ３には、貫通ビアＴＳＶ２が形成されている。そして、領域Ｒ３に形成されている貫通ビアＴＳＶ２と領域Ｒ１に形成されている貫通ビアＴＳＶ１とは、半導体基板ＳＵＢの第２面側（裏面側）に形成されている迂回配線ＲＤＬによって電気的に接続されている。また、領域Ｒ３に形成されている貫通ビアＴＳＶ２と領域Ｒ４に形成されている電圧変換回路ＬＤＯとは、領域Ｒ３と領域Ｒ４とに跨って形成されている配線構造ＷＳ３によって電気的に接続されている。さらに、領域Ｒ４に形成されているバンプ電極ＢＰ１Ｃと電圧変換回路ＬＤＯとは配線構造ＷＳ４によって電気的に接続されている。これにより、領域Ｒ４に形成されているバンプ電極ＢＰ１Ｃから、配線構造ＷＳ４を介して電圧変換回路ＬＤＯに第３電源電位が供給される。そして、電圧変換回路ＬＤＯにおいては、第３電源電位が第４電源電位に変換され、変換された第４電源電位は、配線構造ＷＳ３と貫通ビアＴＳＶ２と迂回配線ＲＤＬと貫通ビアＴＳＶ１とを介して、領域Ｒ１に形成されているＰＬＬ回路ＰＬに供給される。ここで、フロアプラン例３では、標準セルＳＣ１で使用されるクロック信号を生成するＰＬＬ回路ＰＬを標準セルＳＣ１の近くに配置することができる利点を得ることができる。
以上のように構成されているフロアプラン例３では、領域Ｒ１に形成されているＰＬＬ回路ＰＬに、領域Ｒ４に形成されている電圧変換回路ＬＤＯで変換された第４電源電位が、半導体基板ＳＵＢの第２面側に形成されている迂回配線ＲＤＬを介して供給される。すなわち、フロアプラン例３では、半導体基板ＳＵＢの第２面側（裏面側）に形成された迂回配線を利用することによって、半導体基板の第１面側（表面側）に形成されている配線構造ＷＳに含まれる配線リソース不足を抑制しながら、領域Ｒ４にレイアウト配置された電圧変換回路ＬＤＯから、領域Ｒ１にレイアウト配置されたＰＬＬ回路ＰＬに第４電源電位を供給することができる。そして、ＰＬＬ回路ＰＬでは、クロック信号が生成され、このＰＬＬ回路ＰＬで生成されたクロック信号が、領域Ｒ１にレイアウト配置されている標準セルＳＣ１で使用されることになる。
（実施の形態２）
前記実施の形態１における技術的思想は、例えば、図８に示すように、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶ１と貫通ビアＴＳＶ２とが形成されていることを前提として、半導体基板ＳＵＢの第２面側（裏面側）に、貫通ビアＴＳＶ１および貫通ビアＴＳＶ２と接続される迂回配線ＲＤＬが設けられているという思想である。そして、半導体基板ＳＵＢには、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶ１と貫通ビアＴＳＶ２とが設けられているとともに、半導体基板ＳＵＢの第１面側には、配線構造が形成されている。
ここで、迂回配線ＲＤＬをバンプ電極と回路デバイスとの接続経路に使用するためには、半導体基板ＳＵＢの第１面側に形成されている配線構造と、半導体基板ＳＵＢを貫通するように形成されている貫通ビアＴＳＶ１とを接続する必要がある。すなわち、半導体基板ＳＵＢの第１面側に形成されたバンプ電極と半導体基板ＳＵＢの第２面側に形成された迂回配線ＲＤＬとの間の接続経路には、半導体基板ＳＵＢの第１面側に形成された配線構造と、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶ１（ＴＳＶ２）が介在する。このことから、バンプ電極と迂回配線ＲＤＬとを電気的に接続するためには、介在する配線構造と貫通ビアＴＳＶ１（ＴＳＶ２）とを必然的に電気的に接続する必要がある。
この点に関し、本発明者は、配線構造と貫通ビアＴＳＶ１（ＴＳＶ２）とを電気的に接続する際に工夫を施さないと配線抵抗が高くなるという改善の余地が顕在化することを見出し、この顕在化する改善の余地に対する工夫を施している。以下に、まず、配線構造と貫通ビアＴＳＶ１（ＴＳＶ２）とを電気的に接続する際に工夫を施さないと配線抵抗が高くなるという改善の余地が存在する関連技術について説明した後、関連技術に存在する改善の余地に対する工夫を施した本実施の形態２における技術的思想について説明する。
＜関連技術の説明＞
図１７〜図１９は、関連技術を説明するための図である。具体的に、図１７は、半導体基板の第１面側に形成された配線構造に含まれる第２配線層（Ｍ２配線層）に形成された縦幹線と、第２配線層の下層に位置する第１配線層（Ｍ１配線層）に形成された横支線との配置関係を示す平面図である。図１８は、第１配線層に形成された横支線と、第１配線層の下層に形成されたポリシリコン接続部との配置関係を示す平面図である。図１９は、ポリシリコン接続部と、ポリシリコン接続部の下層に位置する半導体基板を貫通するように形成された貫通ビアとの配置関係を示す平面図である。
まず、図１７において、縦幹線ＴＬ１〜ＴＬ３のそれぞれは、ｙ方向に延在するように配置されており、縦幹線ＴＬ１〜ＴＬ３は、ｘ方向に並ぶように配置されている。この縦幹線ＴＬ１〜ＴＬ３は、半導体基板の第１面側に形成された配線構造の一部を構成している。そして、縦幹線ＴＬ１〜ＴＬ３は、配線構造に含まれ、かつ、縦幹線ＴＬ１〜ＴＬ３の上層に位置する電源メッシュ配線（図示せず）と電気的に接続されている。そして、電源メッシュ配線は、配線構造上に搭載されたバンプ電極（図示せず）と電気的に接続されている。このように構成されている縦幹線ＴＬ１と縦幹線ＴＬ３とには、電源電位が供給される一方、縦幹線ＴＬ２には、グランド電位が供給される。
次に、図１７に示すように、縦幹線ＴＬ１〜ＴＬ３が形成されている第２配線層（Ｍ２配線層）の下層に位置する第１配線層（Ｍ１配線層）には、横支線ＢＬ１および横支線ＢＬ２が形成されている。横支線ＢＬ１と横支線ＢＬ２のそれぞれは、縦幹線ＴＬ１〜ＴＬ３のそれぞれが延在するｙ方向と交差するｘ方向に延在している。そして、第１配線層（Ｍ１配線層）においては、横支線ＢＬ１と横支線ＢＬ２とが、交互にｙ方向に並ぶように配置されている。このとき、横支線ＢＬ１には、電源電位が供給される一方、横支線ＢＬ２には、グランド電位（基準電位）が供給される。
ここで、図１７において、電源電位が供給される横支線ＢＬ１は、電源電位が供給される縦幹線ＴＬ１と、電源電位が供給される縦幹線ＴＬ３と電気的に接続されている。具体的に、横支線ＢＬ１は、第１配線層（Ｍ１配線層）に形成される接続部ＣＳ１と接続されており、この接続部ＣＳ１は、プラグＰＬＧ１を介して、第２配線層（Ｍ２配線層）に形成されている縦幹線ＴＬ１および縦幹線ＴＬ３と電気的に接続されている。このように、縦幹線ＴＬ１と横支線ＢＬ１とは、接続部ＣＳ１およびプラグＰＬＧ１を介して互いに電気的に接続されている。同様に、縦幹線ＴＬ３と横支線ＢＬ１とは、接続部ＣＳ１およびプラグＰＬＧ１を介して互いに電気的に接続されている。このとき、図１７に示すように、グランド電位が供給される横支線ＢＬ２は、電源電位が供給される横支線ＢＬ１と接続される接続部ＣＳ１とは電気的に分離する必要があるため、横支線ＢＬ２は、接続部ＣＳ１によって分断されることになる。
一方、図１７において、グランド電位が供給される横支線ＢＬ２は、グランド電位が供給される縦幹線ＴＬ２と電気的に接続されている。具体的に、横支線ＢＬ２は、第１配線層（Ｍ１配線層）に形成される接続部ＣＳ２と接続されており、この接続部ＣＳ２は、プラグＰＬＧ２を介して、第２配線層（Ｍ２配線層）に形成されている縦幹線ＴＬ２と電気的に接続されている。このように、縦幹線ＴＬ２と横支線ＢＬ２とは、接続部ＣＳ２およびプラグＰＬＧ２を介して互いに電気的に接続されている。このとき、図１７に示すように、電源電位が供給される横支線ＢＬ１は、グランド電位が供給される横支線ＢＬ２と接続される接続部ＣＳ２とは電気的に分離する必要があるため、横支線ＢＬ１は、接続部ＣＳ２によって分断されることになる。
続いて、図１８に示すように、第１配線層（Ｍ１配線層）に形成されている接続部ＣＳ１の下層には、ポリシリコン接続部ＰＣＳ１が配置されている。例えば、平面視において、このポリシリコン接続部ＰＣＳ１は、上層に配置されている接続部ＣＳ１に内包されるように形成されている。このとき、接続部ＣＳ１とポリシリコン接続部ＰＣＳ１とは、複数のプラグＰＬＧ３で接続されている。したがって、ポリシリコン接続部ＰＣＳ１には、電源電位が供給されることになる。同様に、図１８に示すように、第１配線層（Ｍ１配線層）に形成されている接続部ＣＳ２の下層には、ポリシリコン接続部ＰＣＳ２が配置されている。例えば、平面視において、このポリシリコン接続部ＰＣＳ２は、上層に配置されている接続部ＣＳ２に内包されるように形成されている。このとき、接続部ＣＳ２とポリシリコン接続部ＰＣＳ２とは、複数のプラグＰＬＧ４で接続されている。したがって、ポリシリコン接続部ＰＣＳ２には、グランド電位が供給されることになる。
次に、図１９に示すように、ポリシリコン接続部ＰＣＳ１の下層には、半導体基板を貫通する貫通ビアＴＳＶ１Ａが形成されている。例えば、平面視において、貫通ビアＴＳＶ１Ａは、上層に配置されているポリシリコン接続部ＰＣＳ１に内包されるように形成されている。このように構成されている貫通ビアＴＳＶ１Ａは、ポリシリコン接続部ＰＣＳ１と接続されている。このことから、貫通ビアＴＳＶ１Ａには、電源電位が供給されることになる。同様に、図１９に示すように、ポリシリコン接続部ＰＣＳ２の下層には、半導体基板を貫通する貫通ビアＴＳＶ１Ｂが形成されている。例えば、平面視において、貫通ビアＴＳＶ１Ｂは、上層に配置されているポリシリコン接続部ＰＣＳ２に内包されるように形成されている。このように構成されている貫通ビアＴＳＶ１Ｂは、ポリシリコン接続部ＰＣＳ２と接続されている。このことから、貫通ビアＴＳＶ１Ｂには、グランド電位が供給されることになる。
＜関連技術に存在する改善の余地＞
このように構成されている関連技術においては、例えば、図１７および図１８に示すように、第１配線層（Ｍ１配線層）に形成されている接続部ＣＳ１によって、グランド電位が供給される横支線ＢＬ２が分断される。この場合、横支線ＢＬ２から標準セルの一部にグランド電位を供給する供給経路が長くなることが顕在化する。このことは、横支線ＢＬ２から標準セルの一部にグランド電位を供給する供給経路における配線抵抗が大きくなることを意味し、これによって、一部の標準セルの動作に支障が生じるおそれがある。また、タップレス構造の標準セルを配置する場合には、横支線ＢＬ２が分断された領域ごとにタップセルを追加して配置する必要がある。このことは、標準セルの配置効率が低下することを意味する。同様に、図１７および図１８に示すように、第１配線層（Ｍ１配線層）に形成されている接続部ＣＳ２によって、電源電位が供給される横支線ＢＬ１が分断される。この場合、横支線ＢＬ１から標準セルの一部に電源電位を供給する供給経路が長くなることが顕在化する。このことは、横支線ＢＬ１から標準セルの一部に電源電位を供給する供給経路における配線抵抗が大きくなることを意味し、これによって、一部の標準セルの動作に支障が生じるおそれがある。また、タップレス構造の標準セルを配置する場合には、横支線ＢＬ１が分断された領域ごとにタップセルを追加して配置する必要がある。このことは、標準セルの配置効率が低下することを意味する。
このように、関連技術においては、配線構造と貫通ビアとを電気的に接続する際に工夫を施さないと配線抵抗の高抵抗化や標準セルの配置効率の低下という改善の余地が顕在化することがわかる。そこで、以下では、関連技術に存在する改善の余地に対する工夫を施した本実施の形態２における技術的思想について説明する。
＜実施の形態２における半導体装置の構成＞
図２０〜図２３は、本実施の形態２における半導体装置の構成を説明するための図である。具体的に、図２０は、半導体基板の第１面側に形成された配線構造に含まれる第２配線層（Ｍ２配線層）に形成された縦幹線と、第２配線層の下層に位置する第１配線層（Ｍ１配線層）に形成された横支線との配置関係を示す平面図である。図２１は、第１配線層に形成された横支線と、第１配線層の下層に形成されたポリシリコン接続部との配置関係を示す平面図である。図２２は、ポリシリコン接続部と、ポリシリコン接続部の下層に位置する半導体基板を貫通するように形成された貫通ビアとの配置関係を示す平面図である。図２３は、縦幹線と横支線とポリシリコン接続部と貫通ビアとの接続関係を示す模式的な断面図である。
まず、図２０において、縦幹線ＴＬ１〜ＴＬ３のそれぞれは、ｙ方向に延在するように配置されており、縦幹線ＴＬ１〜ＴＬ３は、ｘ方向に並ぶように配置されている。この縦幹線ＴＬ１〜ＴＬ３は、半導体基板の第１面側に形成された配線構造の一部を構成している。そして、縦幹線ＴＬ１〜ＴＬ３は、配線構造に含まれ、かつ、縦幹線ＴＬ１〜ＴＬ３の上層に位置する電源メッシュ配線（図示せず）と電気的に接続されている。そして、電源メッシュ配線は、配線構造上に搭載されたバンプ電極（図示せず）と電気的に接続されている。このように構成されている縦幹線ＴＬ１と縦幹線ＴＬ３とには、電源電位が供給される一方、縦幹線ＴＬ２には、グランド電位が供給される。
次に、図２０に示すように、縦幹線ＴＬ１〜ＴＬ３が形成されている第２配線層（Ｍ２配線層）の下層に位置する第１配線層（Ｍ１配線層）には、横支線ＢＬ１（ＢＬ１Ａ、ＢＬ１Ｂ）および横支線ＢＬ２（ＢＬ２Ａ、ＢＬ２Ｂ）が形成されている。横支線ＢＬ１（ＢＬ１Ａ、ＢＬ１Ｂ）と横支線ＢＬ２（ＢＬ２Ａ、ＢＬ２Ｂ）のそれぞれは、縦幹線ＴＬ１〜ＴＬ３のそれぞれが延在するｙ方向と交差するｘ方向に延在している。そして、第１配線層（Ｍ１配線層）においては、横支線ＢＬ１（ＢＬ１Ａ、ＢＬ１Ｂ）と横支線ＢＬ２（ＢＬ２Ａ、ＢＬ２Ｂ）とが、交互にｙ方向に並ぶように配置されている。このとき、横支線ＢＬ１（ＢＬ１Ａ、ＢＬ１Ｂ）には、電源電位が供給される一方、横支線ＢＬ２（ＢＬ２Ａ、ＢＬ２Ｂ）には、グランド電位（基準電位）が供給される。
ここで、図２０において、電源電位が供給される横支線ＢＬ１Ａは、電源電位が供給される縦幹線ＴＬ１と、電源電位が供給される縦幹線ＴＬ３と電気的に接続されている。具体的に、横支線ＢＬ１Ａは、第１配線層（Ｍ１配線層）に形成される接続部ＣＳ１Ａと接続されており、この接続部ＣＳ１Ａは、プラグＰＬＧ１Ａを介して、第２配線層（Ｍ２配線層）に形成されている縦幹線ＴＬ１および縦幹線ＴＬ３と電気的に接続されている。このように、縦幹線ＴＬ１と横支線ＢＬ１Ａとは、接続部ＣＳ１ＡおよびプラグＰＬＧ１Ａを介して互いに電気的に接続されている。同様に、縦幹線ＴＬ３と横支線ＢＬ１Ａとは、接続部ＣＳ１ＡおよびプラグＰＬＧ１Ａを介して互いに電気的に接続されている。
また、横支線ＢＬ１Ｂは、第１配線層（Ｍ１配線層）に形成される接続部ＣＳ１Ｂと接続されており、この接続部ＣＳ１Ｂは、プラグＰＬＧ１Ｂを介して、第２配線層（Ｍ２配線層）に形成されている縦幹線ＴＬ１および縦幹線ＴＬ３と電気的に接続されている。このように、縦幹線ＴＬ１と横支線ＢＬ１Ｂとは、接続部ＣＳ１ＢおよびプラグＰＬＧ１Ｂを介して互いに電気的に接続されている。同様に、縦幹線ＴＬ３と横支線ＢＬ１Ｂとは、接続部ＣＳ１ＢおよびプラグＰＬＧ１Ｂを介して互いに電気的に接続されている。
このとき、図２０に示すように、平面視において、接続部ＣＳ１Ａと接続部ＣＳ１Ｂとの間には、スペースが設けられており、このスペースには、ｘ方向に延在する横支線ＢＬ２が配置されている。言い換えれば、平面視において、接続部ＣＳ１Ａと接続部ＣＳ１Ｂとは離間して配置されており、接続部ＣＳ１Ａと接続部ＣＳ１Ｂとの間には、ｘ方向に延在する横支線ＢＬ２が配置されている。このように、本実施の形態２においては、横支線ＢＬ１Ａと横支線ＢＬ１Ｂとに挟まれる位置に配置される横支線ＢＬ２は、分断されずにｘ方向に延在している。
一方、図２０において、グランド電位が供給される横支線ＢＬ２Ａは、グランド電位が供給される縦幹線ＴＬ２と電気的に接続されている。具体的に、横支線ＢＬ２Ａは、第１配線層（Ｍ１配線層）に形成される接続部ＣＳ２Ａと接続されており、この接続部ＣＳ２Ａは、プラグＰＬＧ２Ａを介して、第２配線層（Ｍ２配線層）に形成されている縦幹線ＴＬ２と電気的に接続されている。このように、縦幹線ＴＬ２と横支線ＢＬ２Ａとは、接続部ＣＳ２ＡおよびプラグＰＬＧ２Ａを介して互いに電気的に接続されている。
また、横支線ＢＬ２Ｂは、第１配線層（Ｍ１配線層）に形成される接続部ＣＳ２Ｂと接続されており、この接続部ＣＳ２Ｂは、プラグＰＬＧ２Ｂを介して、第２配線層（Ｍ２配線層）に形成されている縦幹線ＴＬ２と電気的に接続されている。このように、縦幹線ＴＬ２と横支線ＢＬ２Ｂとは、接続部ＣＳ２ＢおよびプラグＰＬＧ２Ｂを介して互いに電気的に接続されている。
このとき、図２０に示すように、平面視において、接続部ＣＳ２Ａと接続部ＣＳ２Ｂとの間には、スペースが設けられており、このスペースには、ｘ方向に延在する横支線ＢＬ１が配置されている。言い換えれば、平面視において、接続部ＣＳ２Ａと接続部ＣＳ２Ｂとは離間して配置されており、接続部ＣＳ２Ａと接続部ＣＳ２Ｂとの間には、ｘ方向に延在する横支線ＢＬ１が配置されている。このように、本実施の形態２においては、横支線ＢＬ２Ａと横支線ＢＬ２Ｂとに挟まれる位置に配置される横支線ＢＬ１は、分断されずにｘ方向に延在している。
続いて、図２１に示すように、第１配線層（Ｍ１配線層）に形成されている接続部ＣＳ１Ａと接続部ＣＳ１Ｂの下層には、ポリシリコン接続部ＰＣＳ１が配置されている。例えば、平面視において、このポリシリコン接続部ＰＣＳ１は、上層に配置されている接続部ＣＳ１Ａおよび接続部ＣＳ１Ｂと部分的に重なるように形成されている。このとき、接続部ＣＳ１Ａとポリシリコン接続部ＰＣＳ１とは、複数のプラグＰＬＧ３Ａで接続されている一方、接続部ＣＳ１Ｂとポリシリコン接続部ＰＣＳ１とは、複数のプラグＰＬＧ３Ｂで接続されている。したがって、ポリシリコン接続部ＰＣＳ１には、電源電位が供給されることになる。同様に、図２１に示すように、第１配線層（Ｍ１配線層）に形成されている接続部ＣＳ２Ａと接続部ＣＳ２Ｂの下層には、ポリシリコン接続部ＰＣＳ２が配置されている。例えば、平面視において、このポリシリコン接続部ＰＣＳ２は、上層に配置されている接続部ＣＳ２Ａおよび接続部ＣＳ２Ｂと部分的に重なるように形成されている。このとき、接続部ＣＳ２Ａとポリシリコン接続部ＰＣＳ２とは、複数のプラグＰＬＧ４Ａで接続されている一方、接続部ＣＳ２Ｂとポリシリコン接続部ＰＣＳ２とは、複数のプラグＰＬＧ４Ｂで接続されている。したがって、ポリシリコン接続部ＰＣＳ２には、グランド電位が供給されることになる。
次に、図２２に示すように、ポリシリコン接続部ＰＣＳ１の下層には、半導体基板を貫通する貫通ビアＴＳＶ１Ａが形成されている。例えば、平面視において、貫通ビアＴＳＶ１Ａは、上層に配置されているポリシリコン接続部ＰＣＳ１に内包されるように形成されている。このように構成されている貫通ビアＴＳＶ１Ａは、ポリシリコン接続部ＰＣＳ１と接続されている。このことから、貫通ビアＴＳＶ１Ａには、電源電位が供給されることになる。同様に、図２２に示すように、ポリシリコン接続部ＰＣＳ２の下層には、半導体基板を貫通する貫通ビアＴＳＶ１Ｂが形成されている。例えば、平面視において、貫通ビアＴＳＶ１Ｂは、上層に配置されているポリシリコン接続部ＰＣＳ２に内包されるように形成されている。このように構成されている貫通ビアＴＳＶ１Ｂは、ポリシリコン接続部ＰＣＳ２と接続されている。このことから、貫通ビアＴＳＶ１Ｂには、グランド電位が供給されることになる。
以上のように、半導体基板の第１面側に形成されている本実施の形態２における配線構造には、例えば、図２０〜図２２に示すように、横支線ＢＬ１Ａと同層に形成され、かつ、横支線ＢＬ１Ａと接続され、かつ、縦幹線ＴＬ１および縦幹線ＴＬ３と複数のプラグＰＬＧ１Ａで接続され、かつ、平面視において貫通ビアＴＳＶ１Ａと重なる部分を有する接続部ＣＳ１Ａが含まれる。
さらに、本実施の形態２における配線構造には、例えば、図２０〜図２２に示すように、横支線ＢＬ１Ｂと同層に形成され、かつ、横支線ＢＬ１Ｂと接続され、かつ、縦幹線ＴＬ１および縦幹線ＴＬ３と複数のプラグＰＬＧ１Ｂで接続され、かつ、平面視において貫通ビアＴＳＶ１Ａと重なる部分を有し、かつ、平面視において、接続部ＣＳ１Ａと離間して配置された接続部ＣＳ１Ｂも含まれる。
同様に、半導体基板の第１面側に形成されている本実施の形態２における配線構造には、横支線ＢＬ２Ａと同層に形成され、かつ、横支線ＢＬ２Ａと接続され、かつ、縦幹線ＴＬ２と複数のプラグＰＬＧ２Ａで接続され、かつ、平面視において貫通ビアＴＳＶ１Ｂと重なる部分を有する接続部ＣＳ２Ａが含まれる。
さらに、本実施の形態２における配線構造には、横支線ＢＬ２Ｂと同層に形成され、かつ、横支線ＢＬ２Ｂと接続され、かつ、縦幹線ＴＬ２と複数のプラグＰＬＧ２Ｂで接続され、かつ、平面視において貫通ビアＴＳＶ１Ｂと重なる部分を有し、かつ、平面視において、接続部ＣＳ２Ａと離間して配置された接続部ＣＳ２Ｂも含まれる。
次に、図２３において、半導体基板ＳＵＢには、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶ１Ａが形成されている。そして、貫通ビアＴＳＶ１Ａが形成された半導体基板ＳＵＢ上には、ポリシリコン接続部ＰＣＳ１が形成されており、このポリシリコン接続部ＰＣＳ１は、貫通ビアＴＳＶ１Ａと接続されている。さらに、ポリシリコン接続部ＰＣＳ１の上方には、互いに離間した接続部ＣＳ１Ａと接続部ＣＳ１Ｂとが配置されている。このとき、接続部ＣＳ１Ａは、プラグＰＬＧ３Ａを介して、ポリシリコン接続部ＰＣＳ１と電気的に接続され、かつ、接続部ＣＳ１Ｂは、プラグＰＬＧ３Ｂを介して、ポリシリコン接続部ＰＣＳ１と電気的に接続されている。ここで、互いに離間した接続部ＣＳ１Ａと接続部ＣＳ１Ｂとの間には、横支線ＢＬ２が配置されている。さらに、図２３に示すように、互いに離間した接続部ＣＳ１Ａと接続部ＣＳ１Ｂの上方には、縦幹線ＴＬ１が配置されている。この縦配線ＴＬ１と接続部ＣＳ１Ａとは、プラグＰＬＧ１Ａを介して、互いに電気的に接続されているとともに、縦配線ＴＬ１と接続部ＣＳ１Ｂは、プラグＰＬＧ１Ｂを介して、互いに電気的に接続されている。
＜実施の形態２における特徴＞
続いて、本実施の形態２における特徴点について説明する。本実施の形態２における特徴点は、例えば、図２０および図２１に示すように、平面視において、接続部ＣＳ１Ａと接続部ＣＳ１Ｂとの間には、スペースが設けられており、このスペースには、ｘ方向に延在する横支線ＢＬ２が配置されている点にある。これにより、本実施の形態２によれば、互いに離間した接続部ＣＳ１Ａと接続部ＣＳ１Ｂとによって、横支線ＢＬ２が分断されることが防止される。この結果、本実施の形態２における特徴点によれば、横支線ＢＬ２が分断されることによって生じる副作用の顕在化を抑制することができる。すなわち、本実施の形態２における特徴点によれば、横支線ＢＬ２が分断されないため、横支線ＢＬ２から標準セルの一部にグランド電位を供給する供給経路が長くなるという副作用を抑制することができ、これによって、上述した供給経路が長くなることに起因する配線抵抗の増大を抑制できる。また、本実施の形態２における特徴点によれば、タップレス構造の標準セルを配置する場合においても、横支線ＢＬ２が分断されていないため、横支線ＢＬ２が分断された領域ごとにタップセルを追加して配置する必要がなくなり、これによって、標準セルの配置効率の低下を抑制することができる。このように、本実施の形態２における特徴点によれば、上述した関連技術で顕在化する改善の余地を克服することができるという優れた効果を得ることができる。
（実施の形態３）
本実施の形態３では、迂回配線をベースチップの放熱効率を向上させるために使用する例について説明する。
図２４は、本実施の形態３におけるベースチップＢＤ上にメモリチップＭＣを搭載する構成例を模式的に示す平面図である。図２４において、ベースチップＢＤの上面には、迂回配線ＲＤＬ１と、迂回配線ＲＤＬ１に設けられた開口部ＯＰの内部に配置された端子ＲＤＬ２とが形成されている。そして、メモリチップＭＣの下面に形成されているバンプ電極ＢＰＡが迂回配線ＲＤＬ１と接続され、かつ、メモリチップＭＣの下面に形成されているバンプ電極ＢＰＢが端子ＲＤＬ２と接続されている。また、ベースチップＢＤの平面サイズは、メモリチップＭＣの平面サイズよりも大きくなっており、ベースチップＢＤの上面に形成されている迂回配線ＲＤＬ１には、ワイヤＷが接続されている。
図２５は、図２４のＡ−Ａ線で切断した断面図である。図２５において、ベースチップＢＤには、トランジスタＴＲと、半導体基板ＳＵＢの下面に形成された配線構造ＷＳと、配線構造ＷＳと接続されたバンプ電極ＢＰと、半導体基板ＳＵＢを貫通する貫通ビアＴＳＶ１および貫通ビアＴＳＶ２と、半導体基板ＳＵＢの上面に形成された迂回配線ＲＤＬ１および端子ＲＤＬ２とが形成されている。このとき、迂回配線ＲＤＬ１は、貫通ビアＴＳＶ１と接続されているとともに、貫通ビアＴＳＶ２と接続されている。そして、ベースチップＢＤの上方には、ベースチップＢＤよりも平面サイズの小さなメモリチップＭＣが搭載されている。具体的には、メモリチップＭＣの下面に搭載されたバンプ電極ＢＰＡが、ベースチップＢＤの上面に形成されている迂回配線ＲＤＬ１と接続され、かつ、メモリチップＭＣの下面に搭載されたバンプ電極ＢＰＢが、ベースチップＢＤの上面に形成されている端子ＲＤＬ２と接続されている。
このように構成されているベースチップＢＤにおいては、バンプ電極ＢＰとトランジスタＴＲとが、配線構造ＷＳと貫通ビアＴＳＶ１と迂回配線ＲＤＬ１と貫通ビアＴＳＶ２とを介して電気的に接続されている（矢印参照）。つまり、迂回配線ＲＤＬ１は、バンプ電極ＢＰとトランジスタＴＲとを接続する接続経路の一部を構成している。
ここで、本実施の形態３における特徴点は、例えば、図２５に示すように、迂回配線ＲＤＬ１がトランジスタＴＲで発生した熱の放散経路として機能する点にある。つまり、本実施の形態３におけるベースチップＢＤにおいて、トランジスタＴＲで発生した熱は、貫通ビアＴＳＶ１および貫通ビアＴＳＶ２を介して、迂回配線ＲＤＬ１に伝達し、迂回配線ＲＤＬ１の表面から放散される。このように本実施の形態３におけるベースチップＢＤでは、トランジスタＴＲで発生した熱を迂回配線ＲＤＬ１の表面から放散させることができるため、トランジスタＴＲの発熱に起因するベースチップＢＤの温度上昇を抑制することができる。さらに、本実施の形態３では、例えば、図２５に示すように、迂回配線ＲＤＬ１にワイヤＷが接続されている。これにより、トランジスタＴＲから迂回配線ＲＤＬ１に伝達した熱は、迂回配線ＲＤＬ１の表面だけでなく、樹脂よりも熱伝導率の高い金属からなるワイヤＷからも効率良く熱を放散させることができる。これにより、本実施の形態３によれば、ベースチップＢＤの内部に形成されているトランジスタＴＲから発生した熱を効率良くベースチップＢＤの外部に放散させることができる。このことから、本実施の形態３によれば、ベースチップＢＤの温度上昇に起因するトランジスタＴＲの誤動作や熱暴走を抑制することができ、これによって、ベースチップＢＤを含む半導体装置の信頼性向上を図ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、ベースチップを取り上げて、前記実施の形態における技術的思想を説明したが、前記実施の形態における技術的思想は、ベースチップに限らず、例えば、貫通ビアを備える半導体チップを含む半導体装置に幅広く適用することができる。
ＢＬ１ 横支線
ＢＬ１Ａ 横支線
ＢＬ１Ｂ 横支線
ＢＬ２ 横支線
ＢＬ２Ａ 横支線
ＢＬ２Ｂ 横支線
ＢＰ１Ａ バンプ電極
ＢＰ１Ｂ バンプ電極
ＢＰ１Ｃ バンプ電極
ＧＬ グローバル配線層
ＬＤＯ 電圧変換回路
ＬＬ ローカル配線層
ＭＲ１ マクロ
ＭＲ２ マクロ
ＰＬ ＰＬＬ回路
ＲＤＬ 迂回配線
ＳＣ１ 標準セル
ＳＣ２ 標準セル
ＳＧＬ セミグローバル配線層
ＳＵＢ 半導体基板
ＴＬ１ 縦幹線
ＴＬ２ 縦幹線
ＴＬ３ 縦幹線
ＴＳＶ１ 貫通ビア
ＴＳＶ２ 貫通ビア
ＷＳ 配線構造

Claims (15)

  1. 第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、
    前記半導体基板の前記第１面側に形成された配線構造と、
    前記半導体基板の前記第２面側に形成された迂回配線と、
    前記半導体基板を貫通し、かつ、前記配線構造と電気的に接続された第１貫通ビアと、
    前記半導体基板を貫通し、かつ、前記配線構造と電気的に接続され、かつ、前記第１貫通ビアと異なる位置に配置された第２貫通ビアと、
    を備える、半導体装置であって、
    前記迂回配線は、前記第１貫通ビアと前記第２貫通ビアに接続されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記迂回配線のシート抵抗値は、前記配線構造に含まれる配線のシート抵抗値よりも小さい、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記迂回配線は、電源配線である、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記配線構造は、
    第１領域に形成された第１配線構造と、
    第２領域に形成された第２配線構造と、
    を含み、
    前記第１貫通ビアは、前記第１配線構造と接続され、
    前記第２貫通ビアは、前記第２配線構造と接続されている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１配線構造は、第１電源電位が供給される電源配線構造を含み、
    前記第２配線構造は、
    前記第１電源電位が供給される第１電源配線構造と、
    前記第１電源電位とは異なる第２電源電位が供給される第２電源配線構造と、
    を含み、
    前記迂回配線は、前記電源配線構造と前記第１電源配線構造とを電気的に接続している、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１領域は、前記第１電源電位が供給される標準セルが形成された領域であり、
    前記第２領域は、前記第１電源電位が供給される標準セルと、前記第２電源電位が供給されるマクロとが形成された領域である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記配線構造は、
    第１領域に形成された第１配線構造と、
    第２領域に形成された第２配線構造と、
    第３領域に形成された第３配線構造と、
    を含み、
    前記第１領域は、
    第１電源電位が供給される標準セルと、
    第４電源電位が供給されるＰＬＬ回路と、
    が形成された領域であり、
    前記第２領域は、
    前記第１電源電位が供給される標準セルと、
    第２電源電位が供給されるマクロと、
    が形成された領域であり、
    前記第３領域は、第３電源電位から前記第４電源電位を生成する電圧変換回路が形成された領域であり、
    前記第１貫通ビアは、前記ＰＬＬ回路と電気的に接続され、
    前記第２貫通ビアは、前記電圧変換回路と電気的に接続され、
    前記迂回配線は、前記ＰＬＬ回路と前記電圧変換回路とを接続する、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記配線構造は、
    最もシート抵抗値が小さな第１配線を含むグローバル配線層と、
    前記第１配線よりもシート抵抗値の大きな第２配線を含むセミグローバル配線層と、
    前記第２配線よりもシート抵抗値の大きな第３配線を含むローカル配線層と、
    を有する、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記配線構造は、
    第１領域に形成された第１配線構造と、
    第２領域に形成された第２配線構造と、
    を含み、
    前記第１貫通ビアは、前記第１配線構造と接続され、
    前記第２貫通ビアは、前記第２配線構造と接続され、
    前記第１領域は、第１電源電位が供給される標準セルが形成された領域であり、
    前記第２領域は、前記第１電源電位が供給される標準セルと、第２電源電位が供給されるマクロとが形成された領域であり、
    前記第２貫通ビアと前記第２領域に形成されている前記標準セルとの電気的な接続経路には、前記セミグローバル配線層に含まれる前記第２配線が介在する、半導体装置。
  10. 請求項８に記載の半導体装置において、
    前記配線構造は、
    第１領域に形成された第１配線構造と、
    第２領域に形成された第２配線構造と、
    を含み、
    前記第１貫通ビアは、前記第１配線構造と接続され、
    前記第２貫通ビアは、前記第２配線構造と接続され、
    前記第１領域は、第１電源電位が供給される標準セルが形成された領域であり、
    前記第２領域は、前記第１電源電位が供給される標準セルと、第２電源電位が供給されるマクロとが形成された領域であり、
    前記第２貫通ビアと前記第２領域に形成されている前記標準セルとの電気的な接続は、前記ローカル配線層に含まれる前記第３配線だけで行なわれる、半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記半導体装置は、半導体チップであり、
    前記半導体チップは、前記配線構造上に形成され、かつ、前記配線構造と電気的に接続された第１突起電極を有し、
    前記迂回配線は、前記半導体チップ上に積層配置される他の半導体チップに形成されている第２突起電極と接続可能に構成されている、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記迂回配線は、ワイヤと接続されている、半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記配線構造は、
    平面視において、第１方向に延在し、かつ、第１電位が供給される第１幹線と、
    前記第１幹線の下層に位置し、かつ、平面視において、前記第１方向と交差する第２方向に延在する支線構造と、
    を有し、
    前記支線構造は、
    前記第１電位が供給される第１支線と、
    第２電位が供給され、かつ、前記第１支線の隣りに配置された第２支線と、
    前記第１電位が供給され、かつ、前記第２支線の隣りに配置された第３支線と、
    を含み、
    前記配線構造は、さらに、
    前記第１支線および前記第３支線と同層に形成され、かつ、前記第１支線と接続され、かつ、前記第１幹線と複数の第１プラグで接続され、かつ、平面視において前記第１貫通ビアと重なる部分を有する第１接続構造と、
    前記第１支線および前記第３支線と同層に形成され、かつ、前記第３支線と接続され、かつ、前記第１幹線と複数の第２プラグで接続され、かつ、平面視において前記第１貫通ビアと重なる部分を有し、かつ、平面視において前記第１接続構造とスペースを介して配置された第２接続構造と、
    を含み、
    前記スペースには、前記第２支線が配置されている、半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記第１電位は、電源電位であり、
    前記第２電位は、基準電位である、半導体装置。
  15. 請求項１３に記載の半導体装置において、
    前記第１電位は、基準電位であり、
    前記第２電位は、電源電位である、半導体装置。
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* Cited by examiner, † Cited by third party
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JP6429647B2 (ja) * 2015-01-26 2018-11-28 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220106042A (ko) * 2021-01-21 2022-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조물들 내의 전원 접지의 배열
US11929340B2 (en) 2021-01-21 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Arrangement of power-grounds in package structures
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