KR20140109914A - 스택된 메모리를 구비한 cpu - Google Patents

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Abstract

멀티 칩 패키지는 외부 디바이스에 대한 접속을 위한 전기 콘택트들을 갖는 기판을 갖는다. CPU 다이는 기판 상에 배치되어 기판과 통신한다. CPU 다이는 CPU 다이의 제 1 영역을 점유하는 복수의 프로세서 코어들; 및 CPU 다이의 제 2 영역을 점유하는 SRAM 캐시를 갖는다. DRAM 캐시는 CPU 다이 상에 배치되며 CPU 다이와 통신한다. DRAM 캐시는 복수의 스택된 DRAM 다이들을 포함한다. 복수의 스택된 DRAM 다이들은 CPU 다이의 제 2 영역과 실질적으로 정렬되고 CPU 다이의 제 1 영역과 실질적으로 오버랩하지 않는다. 기판 상에 배치된 DRAM 캐시 및 DRAM 캐시 상에 배치된 CPU 다이를 갖는 멀티 칩 패키지가 또한 개시된다.

Description

스택된 메모리를 구비한 CPU{CPU WITH STACKED MEMORY}
본 출원은 2011년 12월 1일자로 출원된 미국 가출원 특허 제 61/565,709 호를 우선권으로 청구하며, 그 전체 내용은 참조에 의해 본원에 통합된다.
본 발명은 일반적으로, 반도체 디바이스들에 관한 것으로, 보다 구체적으로는 스택된 메모리를 갖는 CPU 에 관한 것이다.
모바일 컨슈머 전자장치들, 이를 테면, 셀룰라 전화기, 랩톱 컴퓨터들, 개인 휴대정보 단말기들 (PDAs) 및 MP3 플레이어들의 출현은 컴팩트하고 고성능의 메모리 디바이스들에 대한 요구를 증가시켜 왔다. 이들 메모리 디바이스들은 최소의 가능한 디바이스들을 이용하여, 정의된 동작 속도들에서 제공될 수 있는 데이터 비트들의 수에 의해 점점더 엄격하게 구속을 받고 있다. 이 문맥에서, 용어 "최소"는 일반적으로 "수평방향의 (lateral)" X/Y 평면, 이를 테면, 인쇄 회로 기판 또는 모듈 보드의 프라이머리 표면들에 의해 정의되는 평면에서 메모리 디바이스에 의해 점유되는 수평방향의 면적을 지칭한다.
디바이스에 의해 점유되는 면적에 대한 구속조건들의 결과로서, 마이크로칩 설계자들은 자신들의 디바이스의 데이터 저장 용량을 수직방향으로 집적화하기 시작하였다. 따라서, 이전에 수평방향의 평면에서 서로 인접하여 레이아웃되어야 했던 다수의 메모리 디바이스들은 현재, 수평방향의 X/Y 평면에 대하여 Z 평면에서 서로 겹쳐 포개져 수직방향으로 스택되며, 이에 의해, 디바이스가 보드 상에서 점유하는 면적 당 메모리 밀도를 크게 증가시켰다.
TSV들 (through silicon vias) 의 제조에서의 현재 발전들은 스택된 칩들 사이에 보다 효과적인 통신을 제공함으로써 그리고 추가로 디바이스에 의해 점유되는 면적을 감소시킴으로써 수직으로 스택되는 반도체 메모리 디바이스들을 향한 트랜드를 용이하게 한다. 대부분의 3-D 스택된 기법들은 수직 방향에서의 칩 레벨 집적화에만 초점을 맞추어 왔다. 성능 병목 현상은 증가하는 고속 마이크로프로세서와 메인 메모리 (통상적으로, DRAM) 의 비교적 고정된 레이턴시 시간들과의 속도 차이로부터 야기된다. 이 성능 병목 현상을 완화시키기 위해, 메모리 I/O 인터페이스는 지속적으로 CPU 성능에 보조를 맞추는 시도로 개선되어 왔다. 그러나, 다른 제한 요인은 CPU 와 메모리 사이의 거리이며, 이는 신호 왜곡 및 신호 완전성의 열화에 기여하며 I/O 신호 접속에 의한 전력 소모를 증가시킨다. CPU 와 메모리 디바이스 사이의 거리는, 이들 디바이스가 동일한 보드 상에 양쪽이 서로 이웃하여 탑재되는 경우, 메모리와 CPU 사이의 물리적 치수들에 의해 제한된다. 이 거리는 CPU 와 메모리 디바이스들을 스택함으로써 감소될 수 있다. 두개의 일반 스택화 배치들은 메모리 오버 CPU (도 1) 및 CPU 오버 메모리 (도 2) 이다. 도 1 의 배치는 CPU 로부터의 열이 DRAM 스택을 통하여 전도되어 히트 싱크에 도달할 수 있기 때문에, 열 소산 면에서 이점들을 갖는다. 그러나, 도 2 의 배치는 CPU 가 개재시킨 DRAM 스택을 통하여 TSV들을 이용하여 외부 디바이스들로 (보드를 통해) 통신할 필요가 있기 때문에, 이에 의해 DRAM 스택의 TSV 오버헤드를 증가시키고 그에 따라 저장 용량을 감소시킨다.
CPU 칩의 프로세서 코어들은 정상 동작 동안에 많은 전력을 소비하고 열을 발생시킨다. CPU 칩의 프로세서 코어들이 레벨 2 (L2) SRAM 캐시에 할당된 영역과 같은 칩의 보다 차가운 부분 보다 약 30°C (약 55°F) 더 뜨거운 핫 스폿들을 발생시키는 것은 이례적인 것이 아니다. 이 고온은, 본래가 온도에 민감하고 자체가 동작시 상당한 전력량을 소모하는 인접하는 DRAM 디바이스들의 성능에 악영향을 줄 수도 있다. 더 높은 온도는 메모리 성능의 열화에 기여하고 보다 빈번한 리프레시 사이클들을 요구하며 DRAM 디바이스들에서의 전력 소모를 증가시킨다. 다수의 열 발생 다이들이 서로 근접하여 있고 히트 싱크를 공유해야 하기 때문에, 스택된 배치는 열 소산 문제를 악화시킨다. 열 문제는 DRAM 스택의 최대 허용가능 높이에서의 한 제한 요인이며, 이에 의해 CPU 에 이용가능한 메모리 용량을 제한할 뿐만 아니라 제공된 DRAM 칩의 적절한 동작에 악영향을 준다.
열 문제를 조절하는 한 접근 방식은 핫 스폿들이 프로세서 코어들에 의해 점유되는 영역에 걸쳐 보다 균일하게 분산되도록 CPU 를 구성시키는 것이다. 그러나, 이는 설계 복잡성을 증가시키고 CPU 에서의 최적화된 논리 블록 배치와 충돌할 수도 있다. 추가로, 이 접근 방식은 CPU 및 DRAM 이 서로 스택될 때, DRAM 이 여전히 전체적으로 동일한 열의 양에 노출되기 때문에 제한된 이점을 갖는다.
따라서, 스택된 DRAM 메모리가 감소된 열 효과들에 노출되는, CPU 와 DRAM 메모리의 스택된 배치를 제공할 필요가 있다.
또한, 효율적인 열 소산을 갖는 CPU 와 DRAM 메모리의 스택된 배치를 제공할 필요가 있다.
본 발명의 목적은 종래 기술의 단점들 중 하나 이상을 해결하는 것이다.
본 발명의 또 다른 목적은 복수의 스택된 DRAM 칩들과 스택되는 CPU 칩을 갖는 멀티 칩 패키지 배열체 (arrangement) 를 제공하는 것이며, 여기에서 DRAM 칩들은 CPU 칩의 프로세서 코어들과 실질적으로 오버랩하지 않도록 위치 및 치수 조정된다.
본 발명의 또 다른 목적은 복수의 스택된 DRAM 칩들과 스택되는 CPU 칩을 갖는 멀티 칩 패키지 배열체를 제공하는 것이며, 여기에서 DRAM 칩들은 오직 CPU 칩의 캐시 부분과만 실질적으로 오버랩하도록 위치 및 치수 조정된다.
일 양태에서, 멀티 칩 패키지는 외부 디바이스에 대한 접속을 위한 전기 콘택트를 갖는 기판을 포함한다. CPU 다이는 기판 상에 배치되어 기판과 통신한다. CPU 다이는 CPU 다이의 제 1 영역을 점유하는 복수의 프로세서 코어들; 및 CPU 다이의 제 2 영역을 점유하는 SRAM 캐시를 갖는다. DRAM 캐시는 CPU 다이 상에 배치되며 CPU 다이와 통신한다. DRAM 캐시는 복수의 스택된 DRAM 다이들을 포함한다. 복수의 스택된 DRAM 다이들은 CPU 다이의 제 2 영역과 실질적으로 정렬된다. 복수의 스택된 DRAM 다이들은 CPU 다이의 제 1 영역과 실질적으로 오버랩하지 않는다.
추가 양태에서, 벌크 재료가 CPU 다이 상에 배치되고 CPU 다이의 제 1 영역과 실질적으로 정렬된다.
추가 양태에서, 벌크 재료는 복수의 스택된 DRAM 다이들의 상단면과 실질적으로 동일 평면인 상단면을 갖는다.
추가 양태에서, 칩은 벌크 재료의 상단면 및 복수의 스택된 DRAM 다이들의 상단면에 배치된다. 칩은 CPU 다이와 통신한다.
추가 양태에서, 칩 및 복수의 DRAM 다이들은 TSV들 (through-silicon vias) 을 통하여 CPU 다이와 통신한다.
추가 양태에서, TSV들 중 적어도 일부는 벌크 재료를 관통한다.
추가 양태에서, 히트 싱크는 복수의 스택된 DRAM 다이들의 상단면에 배치된다.
추가 양태에서, 히트 싱크는 CPU 다이의 제 1 영역의 상단면에 배치된다.
추가 양태에서, 히트 싱크는 벌크 재료의 상단면에 배치된다.
추가 양태에서, 히트 싱크는 벌크 재료의 상단면 및 복수의 스택된 DRAM 다이들의 상단면에 배치된다.
추가 양태에서, 적어도 하나의 다이가 CPU 다이 상에 배치되며, CPU 다이의 제 1 영역과 실질적으로 정렬된다. 적어도 하나의 다이는 적어도 하나의 추가적인 프로세서 코어를 포함한다.
추가 양태에서, 멀티 칩 패키지는 외부 디바이스에 대한 전기 콘택트들을 갖는 기판을 포함한다. DRAM 캐시는 기판 상에 배치되며 CPU 다이와 통신한다. DRAM 캐시는 복수의 스택된 DRAM 다이들을 포함한다. 벌크 재료는 기판 상에 배치된다. CPU 다이는 DRAM 캐시 및 기판 상에 배치된다. CPU 다이는 기판과 통신한다. CPU 다이는 CPU 다이의 제 1 영역을 점유하는 복수의 프로세서 코어들; 및 CPU 다이의 제 2 영역을 점유하는 SRAM 캐시를 포함한다. 복수의 스택된 DRAM 다이들은 CPU 다이의 제 2 영역과 실질적으로 정렬된다. 벌크 재료는 CPU 다이의 제 1 영역과 실질적으로 정렬된다.
추가 양태에서, 벌크 재료는 복수의 스택된 DRAM 다이들의 상단면과 실질적으로 동일 평면인 상단면을 갖는다.
추가 양태에서, 기판 및 복수의 DRAM 다이들은 TSV들 (through-silicon vias) 을 통하여 CPU 다이와 통신한다.
추가 양태에서, TSV들 중 적어도 일부는 벌크 재료를 관통한다.
추가 양태에서, 히트 싱크는 CPU 다이의 상단면에 배치된다.
추가 양태에서, 적어도 하나의 다이는 벌크 재료의 상단면에 배치되며, CPU 다이의 제 1 영역과 실질적으로 정렬된다. 적어도 하나의 다이는 적어도 하나의 추가적인 프로세서 코어를 포함한다.
본 발명의 실시형태의 추가적 및/또는 대안의 특징들, 양태들, 및 이점들은 상세한 설명, 도면들, 및 첨부된 청구범위로부터 명확해질 것이다.
도 1 은 종래 기술의 실시형태에 따른 메모리 오버 CPU 스택화 배치의 개략도이다.
도 2 는 종래 기술의 실시형태에 따른 CPU 오버 메모리 스택화 배치의 개략도이다.
도 3 은 일 실시형태에 따른 CPU 칩의 개략도이다.
도 4 는 제 1 실시형태에 따른 메모리 오버 CPU 스택화 배치의 개략적 측정면도이다.
도 5 는 도 4 의 스택화 배치의 사시도이다.
도 6 은 도 4 의 스택화 배치의 분해도이다.
도 7 은 제 2 실시형태에 따른 메모리 오버 CPU 스택화 배치의 개략적 측정면도이다.
도 8 은 제 3 실시형태에 따른 메모리 오버 CPU 스택화 배치의 개략적 측정면도이다.
도 9 는 제 4 실시형태에 따른 CPU 오버 메모리 스택화 배치의 개략적 측정면도이다.
일반적으로 도 3 내지 도 6 을 참조하여, 멀티 칩 패키지 (MCP) (100) 가 제 1 실시형태에 따라 설명될 것이다. CPU 칩 (102) 은 볼 그리드 어레이 (106) 를 통하여 외부 디바이스들 (도시 생략) 에 접속하는 기판 (104) 상에 탑재된다. 기판 (104) 은 대안으로서, 임의의 다른 적절한 형태의 전기 콘택트들, 이를 테면, 핀들을 이용하여 외부 디바이스들에 전기적으로 접속가능할 수도 있음이 고려된다. CPU 칩 (102) 은 각각이 각자의 레벨 1 (LI) 캐시 (112) 를 갖는 두개의 코어 프로세서들 (110) 을 포함하는 프로세서 영역 (108) 을 포함한다. CPU 칩 (102) 은 대안으로서, 둘 이상의 코어 프로세서들 (110) 또는 단일의 코어 프로세서 (110) 를 가질 수도 있음이 고려된다. CPU 칩 (102) 은 또한 무엇보다도, 레벨 2 (L2) SRAM 캐시 (116) 및 연관 회로를 포함하고 캐시 영역으로서 이용되는 비코어 영역 (114) 을 포함한다. 다른 공지된 유형들의 메모리가 대안으로서, L2 캐시 (116) 에 이용될 수도 있거나, 또는 비코어 영역이 대안으로서, 코어 프로세서들 (110) 의 지원에 이용되는 다른 논리 회로를 포함할 수도 있음이 고려된다. 프로세서 영역 (108) 및 비코어 영역 (114) 각각은 CPU 칩 (102) 의 면적의 대략 1/2 를 차지할 수도 있지만; 그러나, CPU 칩 (102) 의 원하는 성능 특성들에 따라 어느 비율로도 변경될 수도 있음을 이해하여야 한다. 복수의 DRAM 칩 (118) 은 인접하는 칩들에 각각의 DRAM 칩 (118) 을 부착하기 위한 임의의 적절한 공지 방법을 이용하여, CPU 칩 (102) 의 상단면 (120) 에 스택된다. 여러 실시형태들에서 3 개 또는 4 개의 DRAM 칩들 (118) 이 도시되어 있지만, 임의의 수의 DRAM 칩들 (118) 이 특정 MCP (100) 에 대한 원하는 저장 용량을 달성하기 위해 필요에 따라 스택될 수도 있다. DRAM 칩 (118) 이 스택될 때 이들이 비코어 영역 (114) 과 실질적으로 오버랩하고 프로세서 영역 (108) 과 실질적으로 오버랩하지 않도록, DRAM 칩들 (118) 은 대략 CPU 칩 (102) 의 비코어 영역 (114) 의 사이즈이며 CPU 칩 (102) 의 비코어 영역 (114) 상에 스택된다. 그 결과, 하부 DRAM 칩 (118) 은 CPU 칩 (102) 의 비교적 더 차가운 비코어 영역 (114) 에만 접촉하고 있고 CPU 칩 (102) 의 비교적 더 뜨거운 프로세서 영역 (108) 과는 접촉하지 않는다. 이 배치에서, 보다 적은 열이 CPU 칩 (102) 으로부터 DRAM 칩들 (118) 로 전도되어, DRAM 칩들 (118) 의 감소된 온도 및 개선된 성능을 가져오고 성능에서의 열적 효과들이 허용되지 않기 전에 더 많은 수의 DRAM 칩들 (118) 을 스택할 수 있게 한다. 증가된 프로세서 용량을 원한다면, 하나 이상의 코어 프로세서들 (110) 을 갖는 다이 (128) 가 CPU 칩 (102) 의 프로세서 영역 (108) 의 상단에 스택될 수도 있다. CPU 칩 (102) 의 프로세서 영역 (108) 의 상단에 추가적인 프로세서들 (110) 을 포함하는 적어도 하나의 다이 (128) 를 스택하는 것은 비코어 영역 (114) 이 CPU 칩 (102) 의 보다 높은 면적비를 점유하게 할 수 있어, 이에 의해, 보다 많은 DRAM 칩들 (118) 이 프로세서 영역 (108) 을 오버랩하지 않고 CPU 칩 (102) 상에 스택될 수 있게 한다.
벌크 재료 (122), 이를 테면, 실리콘 벌크의 층이 CPU 칩 (102) 의 프로세서 영역 (108) 상에 배치된다. 벌크 재료 (122) 는 보다 균일하게 성형된 패키지를 생성하도록 하는 스페이서로서 역할을 하며, 또한 다른 기능들을 서브할 수도 있다. 벌크 재료 (122) 의 열 전도성은 프로세서들의 동작 동안에 코어 프로세서들 (110) 에 의해 생성된 열의 소산을 개선시킬 수도 있고, 패키징 화합물 (140) 이 전체 어셈블리에 제공된 후 히트 싱크 (130; 도 5) 가 벌크 재료 (122) 의 상단면에 배치되어, 프로세서의 열 소산 특성들을 추가로 증가시킬 수도 있다. 벌크 재료 (122) 의 상단면이 (도 4 에 도시된 바와 같이) DRAM 칩들 (118) 의 스택의 상단면과 대략 동일한 평면에 있다면, 히트 싱크 (130) 는 또한 DRAM 칩들 (118) 의 스택의 상단면에 배치될 수도 있다.
이 구성들에서, CPU 칩 (102) 은 DRAM 칩 (118) 바로 아래에 위치되어 있는 CPU 칩 (102) 의 비코어 영역 (114) 으로부터 연장되는 (도 6 에 도시된) TSV들 (through-silicon vias)(126) 을 이용하여 DRAM 칩들 (118) 각각과 통신할 수도 있으며, 그 결과, DRAM 칩들 (118) 과 SRAM 캐시 (116) 사이의 고속 통신을 허용하는 짧은 신호 경로를 가져온다. CPU 칩 (102) 은 볼 그리드 어레이 (116) 를 통하여 외부 디바이스와 통신한다. 이 배치에서, 코어 프로세서 (110) 와 DRAM 칩들 (118) 양쪽 모두는 다른 것을 관통하지 않고도 열 경로를 통하여 히트 싱크로 직접 냉각될 수도 있다. 이 배치가 각각의 DRAM 칩 (118) 에 대한 감소된 영역을 가져오지만, DRAM 칩 (118) 의, 코어 프로세서들 (110) 로부터의 개선된 열 분리가 더 많은 DRAM 칩 (118) 이 스택되도록 한다. 그 결과, 저장 용량이 증가되거나 유지될 수도 있으면서, 허용가능한 동작 온도를 유지시키며, 그 결과 DRAM 칩들 (118) 의 개선된 신뢰성 및 성능을 가져온다.
이하, 도 7 을 참조하면, 제 2 실시형태에 따른 MCP (200) 는 벌크 재료 (122) 가 생략되었다는 점을 제외하고는 도 3 의 MCP (100) 와 동일하다. 대응하는 부분들은 일치하는 도면 부호가 주어지며, 이에 대한 설명을 다시 자세하게 하지 않는다. 이 구성에서, 별도의 히트 싱크들 (232, 234) 이 선택적으로 프로세서 영역 (108) 의 상단면 (124) 과 상단 DRAM 칩 (118) 에 직접 배치될 수도 있으며, 이에 의해 도 1 및 도 2 의 구성들에 대해, DRAM 칩 (118) 과 코어 프로세서들 (110) 양쪽 모두의 개선된 냉각을 제공한다.
이하, 도 8 을 참조하면, 제 3 실시형태에 따른 MCP (300) 는 도 3 의 MCP (100) 와 유사하다. 대응하는 부분들은 일치하는 도면 부호가 주어지며, 이에 대한 설명을 다시 자세하게 하지 않는다. 벌크 재료 (122) 의 층은 DRAM 칩들 (118) 의 스택에 대한 높이에 있어 대략 동일하여, MCP (300) 의 패키징을 용이하게 한다. 비교적 낮은 열 감응 및 비교적 낮은 열 발생을 갖는 칩, 이를 테면 MEMS 또는 랜덤 로직 기반 칩일 수도 있는 추가적인 칩 (326) 이 DRAM 칩들 (118) 과 벌크 재료 (122) 의 상단에 스택된다. CPU 칩 (102) 은 벌크 재료 (122) 를 관통하는 TSV들 (126) 을 통하여 칩 (326) 과 통신할 수도 있어, DRAM 칩들 (118) 의 TSV 오버헤드를 최소화한다. 공통 히트 싱크 (338) 와 같은 다른 컴포넌트들 또는 다수의 칩들이 DRAM 칩들 (118) 및 벌크 재료 (122) 의 상단에 추가적으로 또는 대안으로서 스택될 수도 있음이 고려된다.
이하, 도 9 를 참조하면, 제 4 실시형태에 따른 MCP (400) 는 도 3 의 MCP (100) 와 유사하다. 대응하는 부분들은 일치하는 도면 부호가 주어지며, 이에 대한 설명을 다시 자세하게 하지 않는다. 이 실시형태에서, 칩 (326) 은 기판 (104) 에 가장 가깝게 탑재된다. 다수의 칩들 (326) 이 이용될 수도 있음이 고려된다. DRAM 칩들 (118) 은 칩 (326) 의 상단에 스택되고, 벌크 재료 (122) 는 칩 (326) 의 나머지 영역 상에 스택된다. CPU 칩 (102) 은 DRAM 칩들 (118) 및 벌크 재료 (122) 상단에 탑재되어, CPU 칩 (102) 의 비코어 영역 (114) 이 DRAM 칩들 (118) 및 프로세서 영역 (108) 과 실질적으로 오버랩한다. 추가적인 코어 프로세서들 (110) 이 CPU 칩 (102) 의 프로세서 영역 (108) 아래 또는 위에 스택될 수도 있음이 고려된다. 추가적인 코어 프로세서들 (110) 이 프로세서 영역 (108) 아래에 스택되면, 벌크 재료 (122) 의 두께는 그에 따라 감소될 수도 있다. CPU 칩 (102) 은 벌크 재료를 관통하는 TSV들 (126) 을 통하여 기판과 통신할 수도 있어, DRAM 칩들 (118) 의 TSV 오버헤드를 최소화한다. 히트 싱크는 선택적으로서, 코어 프로세서들 (110) 과 DRAM 칩들 (118) 양쪽 모두에 대한 냉각을 제공하도록 CPU 칩 (102) 상에 탑재될 수도 있다.
본 발명의 상술한 실시형태들의 수정예들 및 변형예들이 당업자에게는 명백할 수도 있을 것이다. 상술한 설명은 제한이기보다 예를 들기 위한 것이다. 따라서, 본 발명의 범위는 첨부된 청구범위들의 범위에 의해서만 제한되도록 한다.

Claims (17)

  1. 멀티 칩 패키지로서,
    외부 디바이스에 대한 접속을 위한 전기 콘택트들을 갖는 기판;
    상기 기판 상에 배치되어 상기 기판과 통신하는 CPU 다이로서, 상기 CPU 다이의 제 1 영역을 점유하는 복수의 프로세서 코어들, 및 CPU 다이의 제 2 영역을 점유하는 SRAM 캐시를 포함하는, 상기 CPU 다이; 및
    상기 CPU 다이 상에 배치되고 상기 CPU 다이와 통신하는 DRAM 캐시로서, 복수의 스택된 DRAM 다이들을 포함하는, 상기 DRAM 캐시를 포함하며,
    상기 복수의 스택된 DRAM 다이들은 상기 CPU 다이의 상기 제 2 영역과 실질적으로 정렬되며,
    상기 복수의 스택된 DRAM 다이들은 상기 CPU 다이의 상기 제 1 영역과 실질적으로 오버랩하지 않는, 멀티 칩 패키지.
  2. 제 1 항에 있어서,
    상기 CPU 다이 상에 배치되고 상기 CPU 다이의 상기 제 1 영역과 실질적으로 정렬되는 벌크 재료를 더 포함하는, 멀티 칩 패키지.
  3. 제 2 항에 있어서,
    상기 벌크 재료는 상기 복수의 스택된 DRAM 다이들의 상단면과 실질적으로 동일 평면인 상단면을 갖는, 멀티 칩 패키지.
  4. 제 3 항에 있어서,
    상기 벌크 재료의 상기 상단면 및 상기 복수의 스택된 DRAM 다이들의 상기 상단면에 배치된 칩을 더 포함하고, 상기 칩은 상기 CPU 다이와 통신하는, 멀티 칩 패키지.
  5. 제 4 항에 있어서,
    상기 칩 및 상기 복수의 DRAM 다이들은 TSV들 (through-silicon vias) 을 통하여 상기 CPU 다이와 통신하는, 멀티 칩 패키지.
  6. 제 5 항에 있어서,
    상기 TSV들 중 적어도 일부는 벌크 재료를 관통하는, 멀티 칩 패키지.
  7. 제 1 항에 있어서,
    상기 복수의 스택된 DRAM 다이들의 상단면에 배치되는 히트 싱크를 더 포함하는, 멀티 칩 패키지.
  8. 제 1 항에 있어서,
    상기 CPU 다이의 상기 제 1 영역의 상단면에 배치되는 히트 싱크를 더 포함하는, 멀티 칩 패키지.
  9. 제 2 항에 있어서,
    상기 벌크 재료의 상단면에 배치되는 히트 싱크를 더 포함하는, 멀티 칩 패키지.
  10. 제 3 항에 있어서,
    상기 벌크 재료의 상기 상단면 및 상기 복수의 스택된 DRAM 다이들의 상기 상단면에 배치되는 히트 싱크를 더 포함하는, 멀티 칩 패키지.
  11. 제 1 항에 있어서,
    상기 CPU 다이 상에 배치되고, 상기 CPU 다이의 상기 제 1 영역과 실질적으로 정렬되는 적어도 하나의 다이를 더 포함하며, 상기 적어도 하나의 다이는 적어도 하나의 추가적인 프로세서 코어를 포함하는, 멀티 칩 패키지.
  12. 멀티 칩 패키지로서,
    외부 디바이스에 대한 접속을 위한 전기 콘택트들을 갖는 기판;
    상기 기판 상에 배치되고 CPU 다이와 통신하는 DRAM 캐시로서, 복수의 스택된 DRAM 다이들을 포함하는, 상기 DRAM 캐시;
    상기 기판 상에 배치되는 벌크 재료; 및
    상기 DRAM 캐시 및 상기 기판 상에 배치되고 상기 기판과 통신하는 CPU 다이로서, 상기 CPU 다이의 제 1 영역을 점유하는 복수의 프로세서 코어들, 및 상기 CPU 다이의 제 2 영역을 점유하는 SRAM 캐시를 포함하는, 상기 CPU 다이를 포함하고,
    상기 복수의 스택된 DRAM 다이들은 상기 CPU 다이의 상기 제 2 영역과 실질적으로 정렬되며,
    상기 벌크 재료는 상기 CPU 다이의 상기 제 1 영역과 실질적으로 정렬되는, 멀티 칩 패키지.
  13. 제 12 항에 있어서,
    상기 벌크 재료는 상기 복수의 스택된 DRAM 다이들의 상단면과 실질적으로 동일 평면인 상단면을 갖는, 멀티 칩 패키지.
  14. 제 12 항에 있어서,
    상기 기판 및 상기 복수의 DRAM 다이들은 TSV들 (through-silicon vias) 을 통하여 상기 CPU 다이와 통신하는, 멀티 칩 패키지.
  15. 제 14 항에 있어서,
    상기 TSV들 중 적어도 일부는 상기 벌크 재료를 관통하는, 멀티 칩 패키지.
  16. 제 12 항에 있어서,
    상기 CPU 다이의 상단면에 배치되는 히트 싱크를 더 포함하는, 멀티 칩 패키지.
  17. 제 12 항에 있어서,
    상기 벌크 재료의 상단면에 배치되고, 상기 CPU 다이의 상기 제 1 영역과 실질적으로 정렬되는 적어도 하나의 다이를 더 포함하며, 상기 적어도 하나의 다이는 적어도 하나의 추가적인 프로세서 코어를 포함하는, 멀티 칩 패키지.
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