TW201347101A - 具有堆疊記憶體之中央處理單元 - Google Patents

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Abstract

一種多晶片封裝具有用於連接至一外部裝置之一電接點的一基板。CPU晶粒係設置在基板上且與基板相連。CPU晶粒具有佔據CPU晶粒之一第一區域的複數個處理器核心、及佔據CPU晶粒之一第二區域的一SRAM快取。DRAM快取係設置在CPU晶粒上且與CPU晶粒相連。DRAM快取具有複數個堆疊DRAM晶粒。複數個堆疊DRAM晶粒實質上與CPU晶粒之第二區域對齊，且實質上不重疊CPU晶粒之第一區域。亦說明一種具有設置在基板上之一DRAM快取的多晶片封裝及一種設置在DRAM快取上的CPU晶粒。

Description

具有堆疊記憶體之中央處理單元
本申請書主張申請於2011/12/1的美國臨時專利申請書第61/565,709號優先權利益，特此藉由參考其全文於此合併其內容。
本發明一般關於半導體裝置，更具體來說是關於一種具有堆疊記憶體的中央處理單元。
如行動電話、膝上型電腦、個人數位助理(PDA)、及MP3播放器之行動消費者電子的出現已增加對小型、高效能記憶體裝置的要求。這些記憶體裝置會受到越來越嚴格之關於能使用最小可能裝置來以定義操作速度提供之資料位元之數量的限制。在本文中，「最小」之詞通常是指記憶體裝置在「側面」X/Y平面中所佔的側面積，如印刷電路板或模組板之主要表面所界定的平面。
由於裝置所佔之面積的限制，微晶片設計者已開始垂直地合併它們裝置的資料儲存容量。因此，可能已於先前在側面彼此相鄰地排列之多個記憶體裝置現在便在相對於側面X/Y平面之Z平面上一個在另一個上方垂直地堆疊，藉此大大地增加裝置在板上佔用之每面積的記憶體密度。
藉由在堆疊晶片間提供更有效率的連接並藉由更降低裝置所佔之面積，矽穿孔(TSV)之製造的近來發展已促 進對垂直地堆疊半導體記憶體裝置的趨勢。多數的3D堆疊技術已集中於僅在垂直方向上的晶片級整合。其中一個效能瓶頸是由於越來越快的微處理器和主記憶體(通常是DRAM)之相對固定等待時間之間的速度差所致。為了減輕此效能瓶頸，記憶體I/O介面已改善而試圖跟上非常快的CPU效能。然而，另一個限制因素是CPU和記憶體之間的距離，這促使信號失真和信號完整性的下降，並增加I/O信號連接的功率消耗。CPU和記憶體裝置之間的距離會受記憶體和CPU之實體尺寸的限制，假設這些裝置都彼此緊鄰著架設在同一個板上。此距離能藉由與CPU堆疊記憶體裝置來減少。兩種常見的堆疊排列為記憶體在CPU上(第1圖)和CPU在記憶體上(第2圖)。第1圖的排列具有關於散熱的缺點，因為來自CPU的熱必須傳導通過DRAM推疊以到達散熱片。然而，第2圖的排列需要CPU使用TSV穿過中間的DRAM推疊來連到外部裝置(透過板)，因此增加DRAM堆疊的TSV負擔並藉此減少儲存容量。
CPU晶片的處理器核心在正常運作期間消耗大量電力並產生熱。CPU晶片的處理器核心產生比晶片之較冷部分(如配置給第2級(L2)SRAM快取的區域)熱的約30℃(約55℉)之過熱點並非是反常的。這個高溫會不利地影響相鄰DRAM裝置的效能，其本來就對溫度敏感，且他們本身在運作期間消耗顯著的電力量。較高溫促使記憶體效能下降，需要更頻繁的刷新週期，以及增加DRAM裝置中 的電力消耗。堆疊排列使散熱問題惡化，因為多個熱產生晶粒緊密鄰近且必須共享散熱片。熱議題是DRAM堆疊之最大可接受高度的其中一個限制因素，因此限制CPU可用的記憶體容量，而且不利地影響所設置之DRAM晶片的適當運作。
其中一個管控熱議題的方法在於配置CPU使得過熱點更均勻地分散在處理器核心所佔的區域中。然而，這樣增加了設計複雜性且可能與在CPU中的最佳化邏輯區塊佈置衝突。此外，此方法會限制當CPU和DRAM堆疊在一起時的優勢，因為DRAM仍遭受所有的相同熱量。
因此，需要提供一種CPU和DRAM記憶體的堆疊排列，其中推疊DRAM記憶體遭受降低的熱影響。
亦需要提供一種具有高消率散熱的CPU和DRAM記憶體之堆疊排列。
本發明的一目標在於對付先前技術之一或多個缺點。
發明的另一目標在於提出一種具有與複數個堆疊DRAM晶片堆疊之CPU晶片的多晶片封裝排列，其中擺放並制定DRAM晶片之尺寸以實質上不重疊CPU晶片的處理器核心。
發明的另一目標在於提出一種具有與複數個堆疊DRAM晶片堆疊之CPU晶片的多晶片封裝排列，其中擺放並制定DRAM晶片之尺寸以實質上只重疊CPU晶片的快 取部分。
在一態樣中，一種多晶片封裝包含一基板，具有電接點來連接一外部裝置。CPU晶粒係設置在基板上且與基板相連。CPU晶粒具有複數個處理器核心，佔據CPU晶粒之一第一區域；及一SRAM快取，佔據CPU晶粒之一第二區域。DRAM快取係設置在CPU晶粒上且與CPU晶粒相連。DRAM快取包含複數個堆疊DRAM晶粒。複數個堆疊DRAM晶粒實質上與CPU晶粒之第二區域對齊。複數個堆疊DRAM晶粒實質上不重疊CPU晶粒之第一區域。
在又一態樣中，塊狀材料係設置在CPU晶粒上且實質上與CPU晶粒之第一區域對齊。
在又一態樣中，塊狀材料具有一上表面，其實質上與複數個堆疊DRAM晶粒之上表面共面。
在又一態樣中，晶片係設置在塊狀材料之上表面上且在複數個堆疊DRAM晶粒之上表面上。晶片係與CPU晶粒相連。
在又一態樣中，晶片和複數個DRAM晶粒係經由矽穿孔(TSV)來與CPU晶粒相連。
在又一態樣中，至少一些的TSV通過塊狀材料。
在又一態樣中，散熱片係設置在複數個堆疊DRAM晶粒的上表面上。
在又一態樣中，散熱片係設置在CPU晶粒之第一區域的上表面上。
在又一態樣中，散熱片係設置在塊狀材料的上表面 上。
在又一態樣中，散熱片係設置在塊狀材料之上表面上且在複數個堆疊DRAM晶粒之上表面上。
在又一態樣中，至少一晶粒係設置在CPU晶粒上且實質上與CPU晶粒之第一區域對齊。至少一晶粒包含至少一額外的處理器核心。
在另一態樣中，一種多晶片封裝包含一基板，具有電接點來連接一外部裝置。DRAM快取係設置在基板上且與CPU晶粒相連。DRAM快取包含複數個堆疊DRAM晶粒。塊狀材料係設置在基板上。CPU晶粒係設置在DRAM快取和基板上。CPU晶粒係與基板相連。CPU晶粒包含複數個處理器核心，佔據CPU晶粒之一第一區域；及一SRAM快取，佔據CPU晶粒之一第二區域。複數個堆疊DRAM晶粒實質上與CPU晶粒之第二區域對齊。塊狀材料實質上與CPU晶粒之第一區域對齊。
在又一態樣中，塊狀材料具有一上表面，其實質上係與複數個堆疊DRAM晶粒之上表面共面。
在又一態樣中，基板和複數個DRAM晶粒係經由矽穿孔(TSV)來與CPU晶粒相連。
在又一態樣中，至少一些的TSV通過塊狀材料。
在又一態樣中，散熱片係設置在CPU晶粒的上表面上。
在又一態樣中，至少一晶粒係設置在塊狀材料的上表面上且實質上與CPU晶粒之第一區域對齊。至少一晶粒 包含至少一額外的處理器核心。
本發明之實施例之額外的及/或替代的特徵、態樣、和優點將根據下列說明、附圖、及所附之申請專利範圍而變得顯而易見。
一般而言參考第3-6圖，根據第一實施例將說明一種多晶片封裝(MCP)100。CPU晶片102係架設在經由球格陣列106連接外部裝置(未顯示)的基板104上。設想基板104可替代地使用任何其他適當形式的電接點(如接腳)來電性連接外部裝置。CPU晶片102包括含有兩個核心處理器110的處理器區域108，每個核心處理器110具有其各自的第1級(L1)快取112。考量到CPU晶片102可替代地具有單一核心處理器110或多於兩個核心處理器110。CPU晶片102亦包括一非核心區域114，用來作為快取區域且除了別的之外亦含有第2級(L2)SRAM快取116和關聯電路。考量到其他已知類型的記憶體可替代地用於L2快取116，或非核心區域可替代地包含其他用於支援核心處理器110的邏輯電路。處理器區域108和非核心區域114各佔用幾乎一半的CPU晶片102之面積；然而，應了解到任一者的比例可根據希望的CPU晶片102之效能特性來改變。使用任何將每個DRAM晶片118黏附於相鄰晶片的適當已知方法，一些DRAM晶片118會堆疊在CPU晶片102的上表面120上。儘管在各種實施例中 顯示三個或四個DRAM晶片118，但應知道可依需求堆疊任何數量的DRAM晶片118以對特定MCP 100達到希望的儲存容量。DRAM晶片118幾乎是CPU晶片102之非核心區域114的大小，且堆疊在CPU晶片102之非核心區域114上，使得當堆疊DRAM晶片118時，它們實質上只重疊非核心區域114且實質上不重疊處理器區域108。所以，最下方的DRAM晶片118只與CPU晶片102之相對較冷的非核心區域114接觸，且不與CPU晶片102之相對較熱的處理器區域108接觸。在此排列中，較少熱會從CPU晶片102傳導到DRAM晶片118的堆疊，導致溫度降低和增進DRAM晶片118的效能，且堆疊較大量之DRAM晶片118的能力在對效能的熱影響之前會變得不可接受。若希望增加處理器容量，具有一或多個額外核心處理器110的晶粒128可堆疊在CPU晶片102之處理器區域108的上方。在CPU晶片102之處理器區域108上方堆疊至少一含有額外處理器110的晶粒128可使非核心區域114能夠佔據較高比例的CPU晶片102之面積，因此使較大的DRAM晶片118能夠堆疊在CPU晶片102上而不重疊處理器區域108。
如塊狀矽的一層塊狀材料122係設置在晶片102的處理器區域108上。塊狀材料122充當間隔以產生更均勻形狀的封裝，且亦可服務其他功能。塊狀材料122的熱傳導性可增進在核心處理器110運作期間核心處理器110所產生之熱的消散，且可在對整個組裝施用封裝模料140之後 在塊狀材料122的上表面上設置散熱片130(第5圖)，以更增強其散熱特性。若塊狀材料122的上表面大約與DRAM晶片118之堆疊的上表面共平面(如第4圖所示)，則散熱片130亦可設置在DRAM晶片118之堆疊的上表面上。
在此配置中，CPU晶片102可使用矽穿孔(TSV)126(如第6圖所示)來與每個DRAM晶片118相連，矽穿孔126係從正好位在DRAM晶片118下方的CPU晶片102之非核心區域114延伸，產生允許在DRAM晶片118與SRAM快取116之間的快速通訊之短信號路徑。CPU晶片102經由球格陣列106與外部裝置相連。在此佈置中，核心處理器110和DRAM晶片118可經由往散熱片的熱路徑而不會通過其他來直接冷卻。雖然此佈置導致每個DRAM晶片118的面積減少，但DRAM晶片118與核心處理器110之間改善的熱隔離能夠堆疊更多的DRAM晶片118。結果，在維持可接收運作溫度的同時可維持或增加儲存空間，其依次造成增進的效能和DRAM晶片118之可靠性。
現在參考第7圖，根據第二實施例的MCP 200類似於第3圖的MCP 100，除了省略了塊狀材料122之外。對應部分已給了對應參考號碼且將不再詳細說明。在此配置中，分開的散熱片232、234可非必要地直接放在處理器區域108和最上層DRAM晶片118的上表面124上，藉此相對於第1和2圖配置能更加冷卻核心處理器110和 DRAM晶片118。
現在參考第8圖，根據第三實施例的MCP 300類似於第3圖的MCP 100。對應部分已給了對應參考號碼且將不再詳細說明。塊狀材料122層大約與DRAM晶片118之堆疊的高度相等，以易於封裝MCP 300。可能是具有相對低熱敏感性和相對低熱產生的晶片(如MEMS或隨機邏輯基礎晶片)之額外晶片326會堆疊在最上方DRAM晶片118和塊狀材料122上。CPU晶片102可經由TSV 126穿過塊狀材料122與晶片326相連，以將DRAM晶片118的TSV負擔降至最低。考量到多個晶片或如常見散熱片338的其他元件可能額外地或替代地堆疊在最上方DRAM晶片118和塊狀材料122上。
現在參考第9圖，根據第四實施例的MCP 400類似於第3圖的MCP 100。對應部分已給了對應參考號碼且將不再詳細說明。在此實施例中，架設晶片326最靠近基板104。考量到可使用多個晶片326。DRAM晶片118堆疊在晶片326的最上方部分上，且塊狀材料122堆疊在晶片326的剩餘區域上。CPU晶片102架設在最上方DRAM晶片118和塊狀材料122上，使得CPU晶片102的非核心區域114實質上重疊DRAM晶片118和處理器區域108。考量到額外的核心處理器110可堆疊在CPU晶片102的DRAM晶片118上方或下方。若額外的核心處理器110堆疊在處理器區域108下方，則可相應地減少塊狀材料122的厚度。CPU晶片102可使用TSV 126穿過塊狀材料來與 基板相連，藉此降低DRAM晶片118的TSV負擔。散熱片可非必要地架設在CPU晶片102上以為核心處理器110和DRAM晶片118提供冷卻。
本發明之上述實施例的修改和改進對本領域之熟知技藝者來說可變得顯而易見。前面說明打算是經由舉例而非限制。本發明之範疇因此預期完全只受所附之申請專利範圍的範圍所限制。
100‧‧‧多晶片封裝
102‧‧‧CPU晶片
104‧‧‧基板
106‧‧‧球格陣列
108‧‧‧處理器區域
110‧‧‧核心處理器
112‧‧‧第1級快取
114‧‧‧非核心區域
116‧‧‧第2級SRAM快取
118‧‧‧DRAM晶片
120‧‧‧上表面
122‧‧‧塊狀材料
124‧‧‧上表面
126‧‧‧矽穿孔
128‧‧‧晶粒
130‧‧‧散熱片
140‧‧‧封裝模料
200‧‧‧多晶片封裝
232‧‧‧散熱片
234‧‧‧散熱片
300‧‧‧多晶片封裝
326‧‧‧晶片
338‧‧‧散熱片
400‧‧‧多晶片封裝
第1圖係根據先前技術實施例的記憶體在CPU上之堆疊排列的示意圖；第2圖係根據先前技術實施例的CPU在記憶體上之堆疊排列的示意圖；第3圖係根據一實施例之CPU晶片的示意圖；第4圖係根據第一實施例的記憶體在CPU上之堆疊排列的側面示意圖；第5圖係第4圖之堆疊排列的透視圖；第6圖係第4圖之堆疊排列的分解圖；第7圖係根據第二實施例的記憶體在CPU上之堆疊排列的側面示意圖；第8圖係根據第三實施例的記憶體在CPU上之堆疊排列的側面示意圖；及第9圖係根據第四實施例的CPU在記憶體上之堆疊排列的側面示意圖。
100‧‧‧多晶片封裝
102‧‧‧CPU晶片
104‧‧‧基板
106‧‧‧球格陣列
108‧‧‧處理器區域
114‧‧‧非核心區域
118‧‧‧DRAM晶片
120‧‧‧上表面
122‧‧‧塊狀材料
124‧‧‧上表面
130‧‧‧散熱片
140‧‧‧封裝模料

Claims (17)

  1. 一種多晶片封裝，包含：一基板，具有電接點來連接一外部裝置；一CPU晶粒，設置在該基板上且與該基板相連，該CPU晶粒包含：複數個處理器核心，佔據該CPU晶粒之一第一區域；及一SRAM快取，佔據該CPU晶粒之一第二區域；及一DRAM快取，設置在該CPU晶粒上且與該CPU晶粒相連，該DRAM快取包含複數個堆疊DRAM晶粒，該複數個堆疊DRAM晶粒實質上與該CPU晶粒之該第二區域對齊，且該複數個堆疊DRAM晶粒實質上不重疊該CPU晶粒之該第一區域。
  2. 如申請專利範圍第1項所述之多晶片封裝，更包含：一塊狀材料，設置在該CPU晶粒上且實質上與該CPU晶粒之該第一區域對齊。
  3. 如申請專利範圍第2項所述之多晶片封裝，其中：該塊狀材料具有一上表面，其實質上與該複數個堆疊DRAM晶粒之一上表面共面。
  4. 如申請專利範圍第3項所述之多晶片封裝，更包含：一晶片，設置在該塊狀材料之該上表面上且在該複數 個堆疊DRAM晶粒之該上表面上，該晶片係與該CPU晶粒相連。
  5. 如申請專利範圍第4項所述之多晶片封裝，其中：該晶片和該複數個DRAM晶粒係經由矽穿孔(TSV)來與該CPU晶粒相連。
  6. 如申請專利範圍第5項所述之多晶片封裝，其中至少一些的該TSV通過該塊狀材料。
  7. 如申請專利範圍第1項所述之多晶片封裝，更包含一散熱片，設置在該複數個堆疊DRAM晶粒的一上表面上。
  8. 如申請專利範圍第1項所述之多晶片封裝，更包含一散熱片，設置在該CPU晶粒之該第一區域的一上表面上。
  9. 如申請專利範圍第2項所述之多晶片封裝，更包含一散熱片，設置在該塊狀材料的一上表面上。
  10. 如申請專利範圍第3項所述之多晶片封裝，更包含一散熱片，設置在該塊狀材料之該上表面上且在該複數個堆疊DRAM晶粒之該上表面上。
  11. 如申請專利範圍第1項所述之多晶片封裝，更包含至少一晶粒，設置在該CPU晶粒上且實質上與該CPU晶粒之該第一區域對齊，該至少一晶粒包含至少一額外的處理器核心。
  12. 一種多晶片封裝，包含：一基板，具有電接點來連接一外部裝置； 一DRAM快取，設置在該基板上且與該CPU晶粒相連，該DRAM快取包含複數個堆疊DRAM晶粒；一塊狀材料，設置在該基板上；及一CPU晶粒，設置在該DRAM快取和該基板上，該CPU晶粒係與該基板相連，該CPU晶粒包含：複數個處理器核心，佔據該CPU晶粒之一第一區域；及一SRAM快取，佔據該CPU晶粒之一第二區域，該複數個堆疊DRAM晶粒實質上與該CPU晶粒之該第二區域對齊，且該塊狀材料實質上與該CPU晶粒之該第一區域對齊。
  13. 如申請專利範圍第12項所述之多晶片封裝，其中：該塊狀材料具有一上表面，其實質上係與該複數個堆疊DRAM晶粒之一上表面共面。
  14. 如申請專利範圍第12項所述之多晶片封裝，其中：該基板和該複數個DRAM晶粒係經由矽穿孔(TSV)來與該CPU晶粒相連。
  15. 如申請專利範圍第14項所述之多晶片封裝，其中至少一些的該TSV通過該塊狀材料。
  16. 如申請專利範圍第12項所述之多晶片封裝，更包含一散熱片，設置在該CPU晶粒的一上表面上。
  17. 如申請專利範圍第12項所述之多晶片封裝，更包含至少一晶粒，設置在該塊狀材料的上表面上且實質上與該CPU晶粒之該第一區域對齊，該至少一晶粒包含至少一額外的處理器核心。
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