TWI501192B - 位於圖形處理單元〈ＧＰＵs〉上之動態隨機存取記憶體〈ＤＲＡＭs〉的替代立體〈３Ｄ〉堆疊架構 - Google Patents

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Description

位於圖形處理單元(GPUs)上之動態隨機存取記憶體(DRAMS)的替代立 體(3D)堆疊架構
本發明之具體實施例一般係關於積體電路晶片封裝，尤其係關於立體晶片封裝。
電腦和其他電子產品使用記憶體裝置以儲存數據和其他資訊。為了增加在有限空間中所提供之記憶體量，某些記憶體裝置具有垂直設置成堆疊的多個半導體晶片。堆疊記憶體晶片慣用上係用於增加記憶體裝置之容量，同時降低I/O(輸入/輸出)信號功率。該等堆疊方法之一係系統級封裝(System-In-Package，SiP)，其中許多積體電路係封圍於單一封裝或模組中。在該SiP中，許多積體電路係垂直堆疊並使用接合於該封裝的慣用晶片外細線連接。另外，以覆晶(flip-chip)技術，焊料凸塊(solder bumps)係用於將經堆疊之晶片接合在一起。此堆疊方法允許有經縮減之基板覆蓋區(footprint)的較高密度。
近來，為了改良該等電路組件之積集度已開發了立體積體電路(three-dimensional integrated circuits，3D IC)。3D IC包括兩層或多層之主動(active)電子組件，其同時垂直和水平積集於單一電路中。不同於SiP，3D IC電路可將經堆疊之半導體裝置(諸如記憶體裝置)連接至邏輯晶片或使用貫穿該等記憶體裝置的垂直通矽貫孔(through-silicon vias，TSVs)的其他支撐基板。TSV技術藉由該等記憶體裝置可以用於堆疊一連串記憶體裝置並在有經縮短之內連線長度和經縮減之功率消耗的該等裝置之間提供信號和/或熱路徑。
TSV技術的諸多困難之一係由堆疊於邏輯晶片上的該等記憶體裝置所提供之相當有限的記憶體容量。在該邏輯晶片係具有大約500 mm2 (平方毫米)之大小的圖形處理單元(graphics processing unit，GPU)晶片102和該記憶體裝置係有大約100-200mm2 之面積的平面動態隨機存取記憶體(dynamic random-access-memory，DRAM)晶片104(如在第一A和一B圖中所顯示)的情況下，該一般GPU晶片102之大小僅可以容納多達四個DRAM晶片104之四個堆疊(每個DRAM晶片104皆具有256Mbit(百萬位元)之儲存容量)以形成大約4GBytes(十億位元組)之總記憶體容量。因此，由於該GPU晶片之大小有限，故最大的圖框緩衝(frame buffer)記憶體容量限於4GBytes。
雖然TSV技術已用於增加記憶體裝置之數據儲存容量，但最大的記憶體容量仍然限於支撐該等記憶體裝置的該下層邏輯晶片之給定大小。雖然較大的邏輯晶片可增加更多經堆疊之記憶體裝置的空間，但該整體成本相應增加。
如前述所例示，本領域亟需具有較大密度之積體電路的符合成本效益的封裝系統。
本發明之一個具體實施例提供一種積體電路系統，其一般包括一第一和第二支撐基板；一邏輯晶片，其直接夾在該等第一與第二支撐基板之間；以及複數個記憶體堆疊，其並排設置於該邏輯晶片之表面上。該邏輯晶片可與該等第一和第二支撐基板隔開某距離，使得記憶體堆疊之至少一部分延伸經過該邏輯晶片之側邊緣並由該等第一和第二支撐基板支撐。
所揭示系統之一個優勢係其藉由部分支撐於支撐基板(與邏輯晶片隔開)上的經堆疊之記憶體裝置之附加行和貫穿該等記憶體裝置之本體的其相關TSVs，在記憶體容量和內連線頻寬兩者上皆產生大約50%增加。所揭示堆疊排列達成非常大的晶片之機械效應，以為了該邏輯晶片而在更可提供的晶片大小支撐經堆疊之DRAM裝置。此外，未被該等經堆疊之記憶體裝置所覆蓋之該支撐基板之區塊可提供熱路徑，以將由該邏輯晶片所產生之熱傳送至與該等記憶體裝置之該等頂端接觸的上覆散熱座。因此，增強該IC系統之熱傳送。
102‧‧‧圖形處理單元晶片；GPU晶片
104‧‧‧動態隨機存取記憶體晶片；DRAM晶片
200‧‧‧積體電路系統；系統；IC系統
202‧‧‧半導體裝置
202a-202f‧‧‧DRAM堆疊
204‧‧‧邏輯晶片
2051 、2052 、2053 、2054 ‧‧‧DRAM裝置
2051‧‧‧第一DRAM裝置
2052‧‧‧第二DRAM裝置
206‧‧‧頂端表面
208‧‧‧垂直導電貫孔
210、218‧‧‧電連接
212‧‧‧包覆材料
214a、214b‧‧‧側面
216a、216b‧‧‧支撐基板
220‧‧‧表面
222‧‧‧封裝基板
300‧‧‧積體電路系統；IC系統
302a-302f‧‧‧DRAM堆疊
304‧‧‧邏輯晶片
308‧‧‧垂直導電貫孔
400‧‧‧製程序列
402、404、406‧‧‧步驟
P1‧‧‧間距
M‧‧‧觀看軸
D‧‧‧距離
A、B‧‧‧邊緣區塊
因此藉由參照其中某些係例示於所附圖式中的具體實施例，可具有以上簡要總結於其中可以詳細了解本發明之該等上述特徵的該方式、本發明之更具體的說明。然而，應注意所附圖式僅例示本發明之一般具體實施例，故因此不應被視為其範疇之限制，因為本發明可承認其他同樣有效的具體實施例。此外，在所附圖式中的該例示圖並非成比例繪製，且係為了例示目的而提供。
第一A圖係顯示以慣用堆疊方法所設置之記憶體堆疊的積體電路(integrated circuit，IC)系統之示意俯視圖。
第一B圖係第一A圖之該IC系統之示意剖面圖。
根據本發明之一個具體實施例，第二A圖係示例性IC系統之示意平面圖。
第二B圖係第二A圖之該IC系統之示意剖面圖。
第二C圖係顯示在DRAM裝置與邏輯晶片之間的電連接的第二B圖之經放大之局部剖面圖。
根據本發明之另一具體實施例，第三A圖係示例性IC系統之示意平面圖。
第三B圖係第三A圖之該IC系統之示意剖面圖。
根據本發明之一個具體實施例，第四圖例示用於形成積體電路(IC)系統的示例性程序序列。
為了促進了解，在可能的情況下已使用相同的參考數字來代表該等圖示所共用之相同的元件。列入考慮可在無具體陳述的其他具體實施例中有效益地利用在一個具體實施例中所揭示之元件。
本發明之具體實施例提供一種積體電路系統，其具有在邏輯晶片之頂端表面上設置成堆疊(或複數個堆疊)的一個或多個記憶體裝置。該等記憶體裝置之每個皆由貫穿該等記憶體裝置之本體的導電垂直貫孔連接至該邏輯晶片。在各種具體實施例中，該邏輯晶片係建構成容納經堆疊之記憶體裝置之至少兩行或多行，其中經堆疊之記憶體裝置之邊緣行之至少 一部分向外延伸經過該邏輯晶片之該等側面。在一個具體實施例中，由與該邏輯晶片隔開的支撐基板支撐向外延伸的該等邊緣行之該等部分。該支撐基板可具有如同該邏輯晶片的相同厚度，且可能係相對窄長的矽片或能夠為了該等經堆疊之記憶體裝置而提供機械強度/支撐的任何其他適合的材料。該支撐基板可包含或不包含為了該系統而提供邏輯或電氣功能的主動區域。另外，該支撐基板可能係不活動區(inactive region)所位於之該邏輯晶片之部分(亦即或者將被浪費的該邏輯晶片之區域)。
本發明所提出之堆疊排列具優勢地在邏輯晶片之上提供大約50%或更多可堆疊的記憶體裝置。因此，在邏輯晶片之給定空間中得到較大密度之經堆疊之記憶體裝置。本發明之堆疊排列達成非常大的晶片之機械效應，以為了該邏輯晶片而在更可提供的晶片大小支撐經堆疊之DRAM裝置。以下更詳細討論本發明之細節。
第二A圖例示根據本發明之一個具體實施例的示例性積體電路(IC)系統200之示意平面圖。該系統200可包括一半導體裝置202，其設置於邏輯晶片204之頂端表面上。該半導體裝置202可包括一個或多個晶片堆疊，其以平面方式(並排)設置，其中每個晶片堆疊皆包含n個晶片，其中n係2。該半導體裝置202可能係記憶體裝置，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(static random access memory，SRAM)或包括可程式化唯讀記憶體(programmable read-only memories，PROM)和快閃記憶體等的各種類型之非揮發記憶體。該邏輯晶片可能係提供某種處理能力的圖形處理單元(GPU)、中央處理單元(central processing unit，CPU)、應用處理器或任何IC晶片。在第二A圖中所顯示之一個具體實施例中，該半導體裝置202一般包括六個DRAM堆疊202a-202f，每個堆疊皆具有垂直堆疊於彼此之上(第二B圖)的四個DRAM裝置2051 、2052 、2053 、2054 ，其以3x2陣列排列建構於該邏輯晶片204(其在一個範例中係GPU晶片)之該頂端表面206上。應注意雖然說明了四個DRAM裝置，但該DRAM堆疊可依系統所需之記憶體量而定以較少或較多晶片建構。
每個DRAM裝置2051 -2054 皆可具有256Mbit之記憶體容量，然而可實行有較多或較少記憶體容量的DRAM裝置。同樣地，可根據 本發明(以下將討論)調整該邏輯晶片204或DRAM裝置之大小，以提供較大或較小密度之DRAM堆疊。
在該堆疊中的該等DRAM裝置2051 -2054 之每個係使用穿透該等DRAM裝置2051 -2054 的垂直導電貫孔208電連接。該等垂直導電貫孔208可以兩個垂直列設置於每個經堆疊之DRAM裝置之中心，如在第二A圖中所顯示，其中垂直導電貫孔208之間距「P1」在大約20μm(微米)與大約150μm之間，然而在實際的設計中，間距「P1」依應用而定可能係較大或較小。第二C圖係顯示貫穿該等DRAM裝置2051 -2054 之本體(諸如從該DRAM裝置2051 之一個表面至該DRAM裝置2052 之另一表面)的垂直導電貫孔208的第二B圖之經放大之局部剖面圖。當使用矽技術時，這些垂直導電貫孔208可指稱為通矽貫孔(TSV)。該等垂直導電貫孔208形成貫穿該等DRAM裝置2051 -2054 的導電路徑，以經由電連接210在該半導體裝置202(亦即該等DRAM裝置2051 -2054 )與該邏輯晶片204之間有效提供垂直電連接(諸如電源、接地和信號內連線)。因此，垂直導電貫孔208在該等DRAM裝置2051 -2054 與該邏輯晶片204之間提供很短的路徑長度內連線。雖然在此並未討論，但應可察知該等垂直導電貫孔208可由濕式或乾式蝕刻製程形成並以導電金屬填充。
一般係在兩個緊鄰的DRAM裝置之間提供該等電連接210，以促進在垂直堆疊的DRAM裝置之間的電連接。為了相同的目的亦在該DRAM裝置與該邏輯晶片204之間提供該等電連接210。可使用此領域已習知之任何在技術上可實行的方法做到該等電連接210，其包括但不限於焊料凸塊。該等焊料凸塊可由銅或另一導電材料組成，諸如鋁、金、銀或兩種或多種元素之合金。該等焊料凸塊可黏合於在該DRAM裝置和該邏輯晶片之表面上所形成之接觸區塊或焊墊(未顯示)。隨後將有經堆疊之DRAM裝置的該邏輯晶片204固定於該封裝基板222之表面220上。該邏輯晶片204因此係透過電連接218(其可能係諸如焊料凸塊的任何適合的導電構件)電連接至該封裝基板222。
藉由舉例來說在第一DRAM裝置2051 之上提供第二DRAM裝置2052 使得在該等第一和第二DRAM裝置2051 、2052 中所形成之該等垂 直導電貫孔208與在DRAM裝置2051 、2052 之間的該等電連接210對準，可以達成該等DRAM裝置2051 -2054 之堆疊(第二C圖)。在使用焊料凸塊的情況下，藉由保護有包覆材料212的該等焊料凸塊，可改良該等電連接210之可靠度。該包覆材料212可能係樹脂(resin)，諸如環氧(epoxy)樹脂、丙烯酸(acrylic)樹脂、聚矽氧(silicone)樹脂、聚氨酯(polyurethane)樹脂、聚醯胺(polyamide)樹脂、聚亞醯胺(polyimide)樹脂等。另外，可以底部填充材料填充在該等DRAM裝置之間的凹穴以保護該等電連接210。可以使用各種類型之底部填充材料，諸如包括最大填充劑、可鑄模的底部填充膠、環氧鑄模化合物或環氧樹脂的材料。可以相同的方式將更多DRAM裝置堆疊於該第二DRAM裝置2052 之上。
回頭參照第二A圖，該IC系統200具有在該邏輯晶片204之該頂端表面206上以3(行)×2(列)陣列排列所建構之六個DRAM堆疊202a-202f。尤其，以DRAM堆疊之至少兩行偏移該邏輯晶片204之中心的方式設置該等DRAM堆疊，允許當從俯視圖或在垂直於該邏輯晶片204之該頂端表面206的觀看軸「M」上觀看時，DRAM堆疊之該等兩個邊緣行之一部分在兩側面上皆重疊該邏輯晶片204之邊緣。具體而言，由該下層邏輯晶片204充分支撐夾在DRAM堆疊(例如DRAM堆疊202a、202d和202c、202f)之兩個邊緣行之間的中間行DRAM堆疊(例如DRAM堆疊202b、202e)，而DRAM堆疊202a、202d和202c、202f之邊緣行之一部分分別向外延伸經過該邏輯晶片204之該等側面214a、214b。當從該俯視圖觀看時，該等垂直導電貫孔可設置於該邏輯晶片204之側面邊緣內。可分別在支撐基板216a和216b上支撐延伸出來的DRAM堆疊202a、202d和202c、202f之該等邊緣行之該等部分。因此，該支撐基板216a提供或增強DRAM堆疊202a、202b之邊緣部分的機械強度，而該支撐基板216b提供或增強DRAM堆疊202c、202f之邊緣部分的機械強度。此外，未被DRAM堆疊之該等邊緣行所覆蓋之該等支撐基板216a、216b之區塊，亦可用於將在操作期間由該邏輯晶片204和/或DRAM堆疊所產生之熱，傳導至可放置於該等DRAM堆疊之該等頂端上方並與其接觸的散熱座或其他冷卻機制。因此，增強了該系統之導熱性。雖然未顯示，但列入考慮該散熱座可能係 任何所需形狀並由能夠傳導和散逸從該邏輯晶片、DRAM堆疊或該系統所產生之熱的任何材料製成。
該等支撐基板216a、216b在實體上可與該邏輯晶片204隔開或不隔開。在一個具體實施例中，該等支撐基板216a、216b係不同或在實體上與該邏輯晶片204隔開所需距離「D」。在該邏輯晶片204具有大約500mm2 之大小和該DRAM裝置具有大約100-200mm2 之表面積的情況下，該距離「D」可在大約0.01mm與大約10mm之間，舉例來說大約2mm至大約5mm。然而，列入考慮在該邏輯晶片204之兩側面上的該距離「D」可能係相同或不同。該等支撐基板216a、216b可由矽或諸如玻璃或複合聚合物的絕緣材料或能夠為了向外延伸經過該邏輯晶片204之側面的該等DRAM堆疊而提供機械強度/支撐的任何其他適合的材料製成。若有需要，可在如同該邏輯晶片204的相同製程中製造該等支撐基板216a、216b。在各種具體實施例中，該等支撐基板216a、216b可建構成分別覆蓋該等DRAM堆疊202a、202b和202c、202f之表面積之大約15%-45%。該等支撐基板216a、216b可由相對窄長的矽片形成，以提供足以覆蓋向外延伸經過該邏輯晶片204之該等側面的DRAM堆疊202a、202d和202c、202f之該等邊緣行之部分的表面積。在該DRAM裝置(舉例來說DRAM裝置202a)具有大約10(長度)×10(寬度)mm之尺寸的情況下，該支撐基板216a可設置成覆蓋從該DRAM裝置202a之邊緣測量該DRAM裝置202a之至少大約2mm至大約5mm寬度。若有需要，該等支撐基板216a、216b可具有如同該邏輯晶片204的相同長度和厚度。舉例來說，該邏輯晶片204和該等支撐基板216a、216b可具有大約0.5mm至大約0.8mm之厚度。該等支撐基板216a、216b可每個皆包含依該應用而定提供不同的邏輯或電氣功能給該系統的主動電路。在一個範例中，該等支撐基板216a、216b僅提供機械強度給該等DRAM堆疊而並不包含主動電路。
第三A圖例示根據本發明之另一具體實施例的示例性積體電路(IC)系統300之示意平面圖。在此具體實施例中，除了該等支撐基板和該邏輯晶片係形成為整體單元之外，DRAM堆疊之數目和排列皆與在第二A圖中所顯示之該具體實施例相同。舉例來說，該邏輯晶片304之大小可 製造成相對大於在該邏輯晶片304上所占用之DRAM堆疊302a-302f之整體大小或表面積。在六個DRAM堆疊302a-302f以3(行)×2(列)陣列排列設置於該邏輯晶片304之頂端表面上的情況下，該邏輯晶片304之該等邊緣區塊「A」和「B」可能係僅為了DRAM堆疊302a、302d和302c、302f之該等邊緣行而提供機械支撐的不活動區(不包含主動功能的區域)。換言之，由或者將被浪費的該邏輯晶片之區塊支撐DRAM堆疊302a、302b和302c、302f之該等邊緣行。第三B圖例示第三A圖之該IC系統300之示意剖面圖，其在概念上顯示由該邏輯晶片304之不活動區支撐DRAM堆疊302a、302d和302c、302f之邊緣行之部分。列入考慮該等邊緣區塊「A」和「B」依所提供之DRAM堆疊之數目和/或在該等DRAM裝置中所形成之該等垂直導電貫孔308之位置而定可在大小上變化。因此，本發明之堆疊排列達成非常大的晶片之機械效應，以為了該邏輯晶片而在更可提供的晶片大小支撐經堆疊之DRAM裝置。
第四圖例示用於根據本發明之一個具體實施例形成積體電路系統(諸如第二A或三A圖之IC系統200或300)的示例性製程序列400。應注意在第四圖中所例示之步驟之數目和序列不欲被限制於文中所說明之本發明之範疇，因為可添加、刪除和/或重新排序一個或多個步驟而不悖離本發明之基本範疇。
該製程序列400藉由提供兩個支撐基板和設置於該等兩個支撐基板之間的邏輯晶片開始於步驟402。該邏輯晶片(諸如GPU晶片)可具有大約22mm×22mm之尺寸。該支撐基板可由具有如同該GPU晶片的相同長度和厚度的相對窄長的矽片形成。該GPU晶片與該等支撐基板係由大約0.5mm至大約2mm之所需距離隔開。該GPU晶片和該等支撐基板可具有形成於其上之凸塊接點(諸如微凸塊或C4凸塊)之陣列。
在步驟404中，兩個或多個DRAM堆疊(諸如以上涉及第二A-二C圖所討論之DRAM堆疊)係正側面朝下固定於凸塊接點所形成之該GPU晶片和該等支撐基板之前表面上。該用語「正側面(face side)」表示以半導體製程處理使得電路係製造於該等DRAM裝置之該正側面上的該等DRAM裝置之側面。在一個具體實施例中，該等DRAM堆疊係以3x2陣列 配置設置，其中DRAM堆疊之中間行夾在DRAM堆疊之兩個邊緣行之間。尤其，配置DRAM堆疊之該等兩個邊緣行使得該等邊緣DRAM堆疊之每個之一部分皆向外延伸經過該GPU晶片之側面並由該等支撐基板支撐，如以上涉及第二A-二C圖所討論。
如以上所討論之該等經堆疊之DRAM裝置具有貫穿DRAM裝置之本體以將該等DRAM裝置電連接至該GPU晶片的垂直導電貫孔。該等經堆疊之DRAM裝置係放置於該GPU晶片和該等支撐基板上，其中與該DRAM裝置之該等垂直導電貫孔接觸的該等凸塊接點緊接著設置於該GPU晶片上。隨後加熱並迴焊該等凸塊接點以形成焊料接頭(solder joints)。這些焊料接頭與該等DRAM裝置之該等垂直導電貫孔對準，且係建構成在該等DRAM裝置與該GPU晶片之間提供電連接和機械連接。若有需要，可使用底部填充製程以包覆材料包覆在該等DRAM裝置與該GPU晶片之間的該等焊料接頭或該凹穴。該包覆材料在結構上將該等經堆疊之DRAM裝置耦合於該GPU晶片，且在熱循環期間防止或限制該等經堆疊之DRAM裝置和該GPU晶片之差動動作(differential movement)。該包覆材料之高剛性亦讓該包覆材料能夠適應或者將作用於該等焊料接頭的該等熱應力。
在步驟406中，使用焊料凸塊將承載DRAM堆疊的該GPU晶片和該等支撐基板以其後側面黏著於封裝基板。隨後重新加熱或迴焊焊料凸塊以在冶金和電氣上將該等DRAM堆疊接合於該封裝基板。該封裝基板可經由導電構件電連接至印刷電路板(printed circuit board，PCB)，以在經堆疊之DRAM裝置、GPU晶片與該PCB之間提供電通信。列入考慮該封裝基板可能係由絕緣層之堆疊所組成之層疊基板。該封裝基板可具有在該封裝基板內水平或垂直穿過的導電線，以在DRAM裝置、GPU晶片與該PCB之間提供電源、接地和/或輸入/輸出(input/output，I/O)信號內連線。該封裝基板因此對該IC系統提供結構剛性(structural rigidity)以及用於在該IC系統內佈線輸入和輸出信號和電源的電氣介面。散熱座可進一步放置於該等經堆疊之DRAM裝置上方並由其支撐以增強IC系統之熱傳送。列入考慮該散熱座可能係任何所需形狀並由能夠傳導和散逸從該IC系統所產生之熱的任何材料製成。
雖然前述係關於本發明之具體實施例，但可以設計出本發明之其他和進一步具體實施例而不悖離其基本範疇。由以下諸申請專利範圍判定該等不同的具體實施例之範疇。
202‧‧‧半導體裝置
204‧‧‧邏輯晶片
2051 、2052 、2053 、2054 ‧‧‧ DRAM裝置
206‧‧‧頂端表面
218‧‧‧電連接
220‧‧‧表面
222‧‧‧封裝基板

Claims (10)

  1. 一種積體電路系統，包含：一第一支撐基板和一第二支撐基板；一邏輯晶片，其設置於該第一支撐基板與該第二支撐基板之間，該邏輯晶片與該第一支撐基板和該第二支撐基板隔開一距離；以及複數個記憶體堆疊，其緊鄰彼此設置於該邏輯晶片之一表面上，其中由該第一支撐基板支撐在向外延伸經過該邏輯晶片之一第一側邊緣的該等複數個記憶體堆疊中的一第一記憶體堆疊之至少一部分，且由該第二支撐基板支撐在向外延伸經過該邏輯晶片之一第二側邊緣的該等複數個記憶體堆疊中的一第二記憶體堆疊之至少一部分，該第二側邊緣係相對於該第一側邊緣。
  2. 如申請專利範圍第1項之系統，其中以一3x2陣列配置設置包括於該等複數個記憶體堆疊中的該記憶體堆疊。
  3. 如申請專利範圍第1項之系統，其中在該等複數個記憶體堆疊中的每個記憶體堆疊皆包含兩個或多個記憶體裝置，其垂直堆疊於彼此之上。
  4. 如申請專利範圍第1項之系統，其中該第一支撐基板和該第二支撐基板之每個皆具有提供邏輯或電氣功能給該系統的一主動(active)電路。
  5. 如申請專利範圍第1項之系統，其中該距離在大約0mm(毫米)與大約10mm之間。
  6. 如申請專利範圍第1項之系統，其中該第一支撐基板和該第二支撐基板具有如同該邏輯晶片的大約相同的厚度。
  7. 一種積體電路系統，包含：一邏輯裝置；以及複數個記憶體堆疊，其設置於該邏輯裝置之一表面上，具有相對大於該等複數個記憶體堆疊之一整體表面積的一大小的該邏輯裝置占用於該邏輯裝置上；其中設置該等記憶體堆疊使得在該邏輯裝置之一第一周邊區塊上支撐一個記憶體堆疊之至少一部分，且在相對於該第一周邊區塊的該邏輯裝置之一第二周邊區塊上支撐另一記憶體堆疊之至少一部分。
  8. 如申請專利範圍第7項之系統，其中以一3x2陣列配置設置包括於該等複數個記憶體堆疊中的該記憶體堆疊，且在該等複數個記憶體堆疊中的每個記憶體堆疊皆包含兩個或多個記憶體裝置，其垂直堆疊於彼此之上。
  9. 如申請專利範圍第8項之系統，其中該周邊區塊支撐一記憶體裝置之表面積之25%-45%。
  10. 如申請專利範圍第8項之系統，其中該第一周邊區塊和該第二周邊區塊之每個皆具有提供邏輯或電氣功能給該系統的一主動電路。
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