JP5940577B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5940577B2
JP5940577B2 JP2014043675A JP2014043675A JP5940577B2 JP 5940577 B2 JP5940577 B2 JP 5940577B2 JP 2014043675 A JP2014043675 A JP 2014043675A JP 2014043675 A JP2014043675 A JP 2014043675A JP 5940577 B2 JP5940577 B2 JP 5940577B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
chip
interface
semiconductor
contacts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014043675A
Other languages
English (en)
Other versions
JP2014175662A (ja
Inventor
バルト ハンス−ヨアヒム
バルト ハンス−ヨアヒム
マーンコプフ ラインハルト
マーンコプフ ラインハルト
マイヤー トルステン
マイヤー トルステン
アルベルス スフェン
アルベルス スフェン
アウグスティン アンドレーアス
アウグスティン アンドレーアス
ミュラー クリスティアン
ミュラー クリスティアン
Original Assignee
インテル モバイル コミュニケーションズ ゲーエムベーハー
インテル モバイル コミュニケーションズ ゲーエムベーハー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル モバイル コミュニケーションズ ゲーエムベーハー, インテル モバイル コミュニケーションズ ゲーエムベーハー filed Critical インテル モバイル コミュニケーションズ ゲーエムベーハー
Publication of JP2014175662A publication Critical patent/JP2014175662A/ja
Application granted granted Critical
Publication of JP5940577B2 publication Critical patent/JP5940577B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、一般に半導体装置に関する。
３次元（3D）チップ積層体では、２つ以上の半導体チップが互いの上面上に積層されてもよい。積層体内の隣接するチップは、インターフェース（境界面、接合部分、接触面）を介して互いに電気的に接続されてもよい。インターフェースの物理的な設計は、予め定められたものであってもよいし、所定の規格に従った固定したものであってもよい。例えば、長さ、幅、パッドピッチ等の幾何学的なインターフェースの寸法は、規格により規定されてもよい。例えば、半導体技術における規模拡張が増大するにつれて、チップサイズは、インターフェースの規定された幾何学的寸法に接近するか、又はインターフェースの規定された幾何学的寸法よりも更に小さくなるかも知れない。例えば、チップは、規格により規定されたインターフェースの長さよりも小さい（短い）長さを有するかも知れない。この場合、部分的により大きなインターフェースに適合するようにチップを修正することが好ましい。
半導体装置は、半導体チップと、該半導体チップの境界から横に延びるエクステンション層と、前記エクステンション層及び前記半導体チップの少なくとも１つの面上に配置された再分配層とを有し、該再分配層は、前記半導体チップの少なくとも１つの接点をインターフェースの少なくとも１つの接点に電気的に接続し、該インターフェースの少なくとも一部は前記半導体チップの前記境界を超えて横に延びる。
図において、類似した参照符号は、概して異なる図を通じて同じ部品に言及する。図面は、必ずしも量を計るためではなく、むしろ発明の原理を例示することに概して重点が置かれる。以下の説明において、種々の実施形態が以下の図面を参照して詳説される。
従来の３次元（3D）ロジックメモリ積層体の断面図である。 一般的な「Wide I/O」DRAMメモリ上の標準化されたJEDEC「Wide I/O」インターフェースの平面図である。 「Wide I/O」インターフェースに適合する小さなロジックチップのチップサイズを増大させる従来の手法を例示した平面図である。 半導体装置の第１の半導体チップの境界から横に延びるエクステンション層を含めた、ここに詳述された１以上の実施形態による半導体装置の一例の平面図である。 第１の半導体チップの対向する２つの側面から延びるエクステンション層を含めた、半導体装置の一例の平面図である。 第１の半導体チップの１つの側面から延びるエクステンション層を含めた、半導体装置の一例の平面図である。 第１の半導体チップの境界の外側に配置されたインターフェース接点を、第１の半導体チップの境界内部の導電接点にルートに変更するための再分配層を含めた、半導体装置の一例の平面図である。 ３次元（3D）ロジックメモリ積層体として構成された半導体装置の一例の断面図である。 第１の半導体チップ及びインターフェース接続をルート変更するための貫通ビアの裏面及び表面状に配置された再分配層を含めた、半導体装置の一例の断面図である。 第１の半導体チップ及びインターフェース接続をルート変更するための貫通ビアの裏面及び表面状に配置された再分配層を含めた、半導体装置の一例の平面図である。
以下の詳細な説明では、例示を目的として、発明が実施され得る本開示の特定の詳細及び実施形態を示す添付図面を参照する。この開示のこれらの実施形態は、当業者が発明を実施し得るのに十分詳細に説明される。この開示の他の実施形態を利用することができ、本発明の範囲から逸脱することなく構造的、論理的、電気的変更を加えてもよい。この開示のいくつかの実施形態は、新しい実施形態を形成するためにこの開示の１以上の他の実施形態と組み合わせることができるので、この開示の種々の実施形態は、必ずしも相互に排他的ではない。
「over、〜の上に」の単語は、例えば、ある特徴物、例えば層を、面又は表面「上に」形成することを述べるためにここでは用いられるが、その特徴物、例えば層が、暗示した面又は表面上に直接接触するような、「directly on、直接〜上に」配置又は形成されることを意味するために用いられてもよい。単語「over、〜の上に」は、ここでは面又は表面「上に」特徴物、例えば層を形成することを述べるために用いられるが、その特徴物、例えば層が、暗示した面又は表面上に、１以上の追加的な層が間に配置されて、間接的に暗示した面又は表面上に配置又は形成されることを意味するために用いられてもよい。
「coupled、連結（結合、接続）された」の単語及び／又は「electrically coupled、電気的に連結（結合、接続）された」及び／又は「connected、接続された」及び／又は「electrically connected、電気的に接続された」は、ここではある特徴物が少なくとも１つの他の暗示された特徴物に接続されたことを述べるために用いられるが、その特徴物と少なくとも１つの他の暗示された特徴物とが直接的に、ともに連結又は接続されなければならないことを意味する意図ではなく、その特徴物と少なくとも１つの他の暗示された特徴物との間に仲介特徴物が設けられていてもよい。
「at least one、少なくとも１つ」という単語及び「one or more、１以上の」という単語は、１より大きいか又は１に等しい（１以上の）任意の整数、即ち、「１」、「２」、「３」、「４」等を含むものとして理解されてよい。
「a plurality of、複数の」という単語は、２より大きいか又は２に等しい（２以上の）任意の整数、即ち、「２」、「３」、「４」、「５」等を含むものとして理解されてよい。
「standardized、規格化された」という単語は、ここでは例えば、「according to a standard、規格に従った」又は「defined by a standard、規格により規定された」と理解されてよく、例えば、JEDEC（Joint Electron Device Engineering Council、電子デバイス技術合同協議会）のような標準化委員会、団体又は組織により開発された規格に従うか又は規定されたものとして理解されてよい。
１以上の実施形態において、本開示は、例えば、ロジックチップ及びメモリチップの積層体のような３次元（3D）チップの積層体に関する。以下の説明は、一例として主にロジック／メモリチップの積層体に言及するが、本開示はこの場合に限定されず、一般に任意の２以上のチップの積層体に適用されてよい。例えば、ロジックチップ上へのロジックチップの積層、ＲＦ（高周波）チップ、アナログ／混合信号チップ又はパワーチップに関するロジックチップの積層、微小な電気機械システム（MEMS）又はCMOSイメージセンサに関するセンサのチップの積層、及びあらゆる他の3D積層体の組み合わせに適用可能である。
メモリチップ又はメモリチップの積層体は、例えば、「Wide I/O（Input/Output、入力／出力）」インターフェース（JEDEC規格）を有するダイナミックランダムアクセスメモリ（DRAM）のみから構成されるか、又はこれを含んでよい。容易に理解されるように、本開示はこの特定の場合に限定されない。
「Wide I/O」インターフェースを有する3Dロジック／メモリチップ積層体の１つの重要な側面は、ロジック／メモリインターフェースのサイズはJEDEC規格に従った０．５２ｍｍ×５．２５ｍｍに固定されているという事実である。
しかしながら、特にモバイルアプリケーションでは、多くのロジックチップ（特に将来技術における２８ｎｍを超えるノード）は、「Wide I/O」規格の長さ（５．２５ｍｍ）に近い、又はこれと同じくらい小さいチップサイズを有するかも知れない。従って、上面に積層される部分的にもっと大きい「Wide I/O」インターフェースに適合するように小さなロジックチップを修正するため、費用対効果の高い解決策が必要かも知れない。
図１に示されるように、断面図１００において、例えばモバイルアプリケーション用の3Dロジックメモリ積層体は、「Wide I/Oインターフェース」１０３により単体のメモリチップ又はメモリチップ１０４の積層体に接続されるTSV（貫通シリコンビア）１０２を有するロジックチップ（例えば、CPU等）を含んでもよい。一般的に、図１に示されるように、この3Dロジック／メモリチップ積層体は、フリップチップ接続により（多層）ボールグリッドアレイ（BGA）ラミネートパッケージに接続されてもよい。図１に示される3Dロジックメモリ積層体において、ロジックチップ１０１の寸法は、「Wide I/O」インターフェース１０３（例えば、ここではマイクロバンプ及びTSVを有する）の広がりよりも大きい。
図２では、一般的な「Wide I/O」DRAMメモリ２０４上の規格化されたJEDEC「Wide I/O」ロジックメモリインターフェース（LMI）１０３を平面図に示す。「Wide I/O」インターフェース１０３は、複数の電気的に導電性の接点を含む高密度接点グリッド２０５を備えてもよい。
典型的なDRAMメモリの「Wide I/O」インターフェースの詳細は、メモリ２０４のように、JEDEC規格により規定されるように、例えば以下の項目を含む。
−「Wide I/O」は、LMI上の４つのメモリチャネル（図２における「チャネルＡ」、「チャネルＢ」、「チャネルＣ」及び「チャネルＤ」）を規定してよく、
−各チャネルは１２８データビット幅であってよく、合計５１２ビットになってよく、
−各チャネルは、チャネルに対する制御、電力及びグランドを総て備えてよく、電力接続はチャネル間で共有されてもよく、
−各チャネルは個別独立に制御されてもよく、例えば、クロック及びデータの独立（個別）制御であってもよく、
−各チャネルは、６行×５０列に配列された３００接点を有してもよく、総て４チャネルでは合計１２００接点になってもよく、
−ピン位置はチャネル間で対称的であってもよく、
−１．２ＶのCMOS信号レベルが、終端無く用いられてもよく、
−パッドのピッチ（間隔幅）は４０μｍ×５０μｍであってもよく、
−全体のLMI寸法は、０．５２ｍｍ×５．２５ｍｍ（図２に示されるように）であってもよい。
即ち、JEDEC規格に従った「Wide I/O」インターフェースは、５．２５ｍｍの長さと０．５２ｍｍの幅を有してもよい。
もし、例えば、図１におけるロジックチップ１０１が「Wide I/O」インターフェース１０３の長さよりも小さい（短い）ならば、インターフェース１０３はもはやロジックチップ１０１上に適合しないであろう。前述の課題に対処する従来のアプローチは、図３に示されるように、「Wide I/O」インターフェース規格に適合するのに十分長く／広くなるまでチップサイズ（ここではチップの長さ）を増大させることであるかも知れない。
図３は、平面図３００に、小さなロジックチップのチップサイズは、「Wide I/O」インターフェース１０３のサイズに適合するまで（シリコン上で）拡大されてもよいことを示しており、ここで参照符号３０１は元々のチップサイズを有するロジックチップを示し、参照符号３０１’は拡大されたチップサイズを有するロジックチップを示している。図から分かるように、元々のチップサイズを有するロジックチップ３０１はインターフェース１０３の長さ１０７よりも短い長さ１０６を有し、一方で拡大されたチップサイズを有するロジックチップ３０１’はインターフェース１０３の長さよりも長い長さ１０８を有する。
チップサイズを拡大するための従来のアプローチは、図３に示されるように、高価なシリコンウエハ技術（例えば、２８ｎｍを超えるノード）において製造される必要があるかも知れない追加的な「ダミー」チップ領域（即ち、能動的又は受動的回路に必要とされないチップ領域）を必要とするため、非常に高価であるかも知れない。
１以上の実施形態において、本開示は比較的安価な（費用効率が高い）ロジックチップのサイズ又は大きさ（領域、面積）を増加させる方法、又は一般に、自身のチップサイズよりも部分的に大きいインターフェースを介して第２のチップに連結される任意の第１のチップのサイズ（領域）を増加させる方法を提供する。例えば、ここに詳述された１以上の実施形態に従った半導体装置は、インターフェース又はインターフェース（例えばロジックメモリインターフェース、例えば「Wide I/O」インターフェース）に接続している１以上の電気的に導電性の接点（例えばパッド）の配置用に十分なスペースを得るため、比較的安価な（費用効率の高い）ファンアウトWLP（wafer level package、ウエハレベルパッケージ）又はeWLB（embedded wafer level package ball grid array、埋め込みウエハレベルパッケージ・ボールグリッドアレイ）アプローチに適用してもよい。
特に、比較的安価なチップ封止材料（例えば、モールド材料等のようなプラスチック材料）を含む、又は該チップ封止材料からなるエクステンション層は、チップサイズ又は領域を増加させるために用いられてもよく、エクステンション層上に配置された再分配層（RDL）は、チップの境界の外側に配置された（換言すれば、元々のチップ領域の外部）１以上のインターフェース接続を、１以上のチップの境界内部のチップ（元々のチップ領域の内部）の導電性の接点に経路を切り替えてもよい。RDLは、単階層のRDLであってもよく、多階層のRDL（即ち、２以上の階層又は層を有するRDL）であってもよい。多階層RDLは、例えば、比較的多数のインターフェース接続がチップの境界の外側にある（元々のチップ領域の外側）場合に用いられる。
１以上の実施形態によれば、本開示は、規格化されたチップ対チップのインターフェース（例えば、JEDEC規格に従った「Wide I/O」メモリインターフェースのような規格化されたロジックメモリインターフェース）のエクステンションよりも小さいチップ（例えば、ロジックチップ）に対して、より大きなインターフェース（例えば、メモリインターフェース）への接続を供給するために、単階層又は多階層のRDLを有するファンアウトWLP（eWLB）チップを活用することを提案する。このアプローチは、従来のチップの領域を増加させる、例えば高度に発達したロジックチップのシリコン領域を増加させるアプローチよりも著しく費用効率が高い（安価）であるかも知れない。
eWLB RDLは、１以上のインターフェース接続部（例えば、「Wide I/O」接点）を小さなチップの適切な領域に経路変更することができ、貫通ビア（例えば、貫通シリコンビア（TSV））の配置又は貫通ビア（例えばTSVs）の配列が可能である。
ファンアウトeWLB RDLは、チップの片面（例えば裏面）上にのみ配置されてもよく、又は代わりに、チップの両面（即ち、チップ（例えばロジックチップ）の裏面上及び表面上）に配置されてもよい。
チップ（例えばロジックチップ）上の貫通ビア（例えばTSV）接続部に対する代替案として、接続部の総て又は一部がeWLBパッケージのファンアウト領域中でエクステンション層（例えばモールド化合物）を貫いて延びる貫通ビア（例えば貫通モールドビア（TMVs））により供給されてもよい。RDLレベルと組み合わせたこれらの貫通ビア（例えばTMVs）は、インターフェース接点（例えば「Wide I/O」パッド）を小さな（微小な）チップ（例えばロジックチップ）の表面（能動回路領域）に接続することができるとともに、インターポーザー（例えば、ラミネートインターポーザー）に接続することができる（更に小さなチップ（例えばロジックチップ）を迂回する必要がある場合）。
図４は、ここに詳述される１以上の実施形態に従った半導体装置の一例の平面図４００である。
半導体装置は、第１の半導体チップ４０１を備えてもよい。示された例によれば、第１の半導体チップ４０１は、（小さな）ロジックチップ、図３におけるロジックチップ３０１に類似したものであってもよい。しかしながら、第１の半導体チップ４０１は、ロジックチップとは異なる別のタイプのチップでもよく、一般的な任意のタイプのチップであってよい。
第１の半導体チップ４０１は、規格化されたチップ対チップインターフェース４０３を介して第２の半導体チップ４０４に電気的に接続されるためのものである。示された例によれば、第２の半導体チップ４０４はメモリチップ（例えばDRAMチップ）であってもよい。従って、チップ対チップインターフェース４０３は、ロジックメモリインターフェース、例えば、図３に示されたインターフェース１０３に類似した「Wide I/O」ロジックメモリインターフェースであってもよい。しかしながら、第２の半導体チップ４０４はメモリチップとは異なる他のタイプのチップであってもよく、一般的な任意のタイプのチップであってもよい。また、インターフェース４０３は、他のタイプのインターフェース、例えば異なるタイプのロジックメモリインターフェース、又はロジックメモリインターフェースとは異なるタイプのインターフェースであってもよく、そして、例えば、第１の半導体チップ４０１のサイズ（領域）よりも少なくとも部分的に大きい所定の又は固定されたサイズ（何らかの規格で規定された）を有するインターフェースの任意のタイプであってもよい。
図４に示されるように、第１の半導体チップ４０１は規格化されたチップ対チップインターフェース４０３の長さ４０７よりも小さい長さ４０６を有してよい。例えば、チップ対チップインターフェース４０３が「Wide I/O」ロジックメモリインターフェースである場合、第１の半導体チップ４０１の長さ４０６は５．２５ｍｍより小さくてもよい。容易に理解されるように、異なる寸法を有する他のタイプのインターフェースに関しては、長さ４０６は５．２５ｍｍと異なるある値よりも小さくてもよい。
このように、図４から分かるように、チップ対チップインターフェース４０３の一部は第１の半導体チップ４０１の境界線４０１ａを超えて横方向に延びている。換言すれば、インターフェース４０３は半導体装置の第１の半導体チップ４０１の領域上に完全には一致していない。特に、インターフェース４０３はチップ４０１よりも長くてもよい。
図示されるように、半導体装置は、第１の半導体チップ４０１の境界線４０１ａから横方向に延びるエクステンション層４０５を更に有してもよい。図４に示されるように、エクステンション層４０５は第１の半導体チップ４０１（示される例では、チップ４０１の総ての４つの側面から）の総ての側面から延びてもよい。即ち、エクステンション層４０５は、第１の半導体チップ４０１を横方向に取り囲んでもよい。しかしながら、エクステンション層４０５が側面のいくつか、例えば第１の半導体チップ４０１の４つの側面の１つ、２つ又は３つからのみ延びることもまた可能であり、例えば、半導体装置の他の例を例示している図５の平面図５００に示されるように２つの対向する側面からのみ延びてもよく、半導体装置の他の例を例示する図６の平面図６００に示されるように１つの側面のみから延びてもよい。
一般的に、エクステンション層４０５は第１の半導体チップ４０１とエクステンション層４０５の混合領域が規格化されたチップ対チップインターフェースのサイズ又は領域、例えば「Wide I/O」ロジックメモリインターフェースのサイズ又は領域に適合するように十分大きくなるように形成されてもよい。例えば、図４〜６に示される例によれば、エクステンション層４０５は、第１の半導体チップ４０１とエクステンション層４０５とが結合した長さ４０８がインターフェース４０３の長さよりも大きくなるように形成されてもよい。
エクステンション層４０５は、第１の半導体チップと異なる材料（複数の材料も含む）を含む、又は材料から構成されてもよく、例えば絶縁材料、例えばプラスチック材料、整形材料（モールド化合物）のようなチップ封止材料であってもよい。例えば、成形材料（モールド化合物）は、樹脂（例えばエポキシ樹脂）及び充填材料（例えば溶融石英）のみからなる複合材料であってもよい。
エクステンション層４０５は、チップ４０１の境界線４０１ａの外側に存在するインターフェース４０３の１以上の導電性の接点（例えばパッド）に連結された１以上の導電性の接点（例えばパッド）を収容するための第１の半導体チップ４０１のファンアウトエクステンション（又は論理出力数拡張）（ファンアウト領域）として機能してもよい。換言すれば、第１の半導体チップ４０１の小さなサイズのために第１の半導体チップ４０１の上にもはや適合しないであろうインターフェース４０３の導電性の接点が、今やエクステンション層４０５上に配置された導電性の接点に接続されてもよく、これらの接点の第１の半導体チップ４０１との電気的結合を供給するために再分配層（図４〜６には示されず、図７〜１０参照）が用いられてもよい。
１以上の実施形態によれば、ファンアウトWLP（eWLB）パッケージが設けられてもよく、それは単階層を有してもよいし、必要に応じて、最上面のRDL金属化階層に導電性の接点（例えば接触パッド）を有する多階層再分配層（RDL）を有してもよい。このアプローチにより、チップ（例えばロジックチップ）のRDL内の規格化されたチップ対チップインターフェース（例えばロジックメモリインターフェース、例えば（メモリチップ又はチップ積層体の）「Wide I/O」インターフェース）に対して、ファンアウト上か又は元々のチップ領域上のいずれかに総ての必要な接点（例えばパッド）を配置することが可能となる。図７〜１０を参照して以下に述べられるように、元々のチップ（例えばロジックチップ）上には、適合しない導電性の接点（例えば、適合しない「Wide I/O」パッド）が何処かに移動されるか又は再配置されてもよく、そして単階層又は多階層RDL配線により接続されてもよい。
図７は、半導体装置の一例の平面図７００であり、第１の半導体チップ４０１の境界線４０１ａの外側に配置されたインターフェース接点、例えば導電性の接点、チップ対チップインターフェース４０３の４１０のような接点の経路を第１の半導体チップ４０１の境界線４０１ａの内部の導電性の接点（例えばパッド）４１１ａ（第１の半導体チップ４０１の）に変更するように構成された再分配層４０９を備える。例えば、再分配層４０９８を経由することにより、例えば、ロジックチップ４０１上では適合しない「Wide I/O」DRAMチップのようなメモリチップ４０４（又はメモリチップ積層体）上のロジックメモリインターフェース接点（例えば、「Wide I/O」インターフェース接点）が、ロジックチップ４０１上で再配置又は移動した導電性の接点（例えばパッド）４１１ａに経路変更されてもよい。再分配層４０９は、エクステンション層４０５及び第１の半導体チップ４０１の少なくとも一方の上に配置されてもよい。再分配層４０９は、例えば、銅、アルミニウム、又は銅及び／又はアルミニウムを含有する合金のような金属又は金属合金のような導電性材料を含むか、又は導電性材料から構成されてよい。再分配層４０９は、チップ対チップインターフェースの４０３の各々の電気的接点に結合されるための１以上の導電性の接点（例えばパッド）を有してもよく、再分配層４０９の導電性接点（例えばパッド）を第１の半導体チップ４０１の導電性接点（例えばパッド）に電気的に接続する１以上の導電性配線を有してもよい。
例示的に、図７に示されるように、この例では、第１の半導体チップ４０１はインターフェース４０３よりも短いので、規格化されたチップ対チップインターフェース４０３の必ずしも総ての導電性接点が第１の半導体チップ４０１の元々のサイズ又は領域に適合するとは限らない。第１の半導体チップ４０１の境界線４０１ａの外側に存在するインターフェース４０３の１以上の導電性接点４１０ａは、再分配層４０９によって境界線４０１ａの内部に存在する１以上の導電性接点４１１ａに経路変更（配置変更、配置切り替え）されてもよい。図示されるように、チップ境界線４０１ａの内部に存在するがチップ境界線４０１ａに接近したインターフェース４０３の１以上の導電性接点４１０ｂ（例えば、接点４１０ｂはチップ境界線４０１ａから約１００μｍ以下、例えば５０μｍ以下の横方向距離を有する）を、チップ境界線４０１ａの十分内側に配置された１以上の第１の半導体チップ４０１の導電性接点（例えば、接点４１１ａはチップ境界線４０１ａから５０μｍ以上、例えば１００μｍ以上の横方向距離を有する）に経路変更することもまた可能であってもよい。一方、第１の半導体チップ４０１の境界線４０１ａの十分内側に存在するインターフェース４０３の導電性接点（例えばパッド）４１０ｃは、経路変更されてもされなくてもよく、第１の半導体チップ４０１の対応する導電性接点（例えばパッド）４１１ｂ（図７に示されず、図８参照）に連結されてもよい。
図８は、３次元（3D）ロジックメモリ積層体として構成されてもよい半導体装置の断面図８００である。
半導体装置は、ロジックチップ（例えば、中央処理装置（CPU）、グラフィック処理ユニット（GPU）、アプリケーションプロセッサ（AP）、ベースバンドモデム、マイクロコントローラ等）として構成されてもよい第１の半導体チップ４０１と、例えばDRAMチップのようなメモリチップとして構成されてもよく、ロジックメモリインターフェース（例えば「Wide I/O」ロジックメモリインターフェース）等の規格化されたチップ対チップインターフェース４０３を介して第１の半導体チップ４０１に接続されてもよい第２の半導体チップ４０４と、を有してもよい。第２の半導体チップ４０４は、第２の半導体チップ４０４の最上面上に積層された少なくとも１つの追加的な半導体チップ（例えばメモリチップ、例えばDRAMチップ）を含むチップ積層体８０４の一部であってもよく、チップ積層体８０４は、例えばメモリチップ積層体、「Wide I/O」メモリ積層体、DRAM積層体であってもよい。図８に示されたこの例において、３つの追加的な半導体チップ４０４’、４０４’’、４０４’’’が第２の半導体チップ４０４の上面上に積層されており、合計４個のチップとなっているが、積層体８０４のチップ数は４つと異なっていてもよく、例えば、２、３、４、５、６、７個等であってもよい。代わりに、第２の半導体チップ４０４のみが第１の半導体チップ４０１上に配置されてもよい。
ロジックメモリインターフェース（例えば「Wide I/O」インターフェース）４０３は、元々のロジックチップサイズを超えてもよい。換言すれば、インターフェース４０３は、図示されるように、第１の半導体チップ４０１の（横方向の）境界線４０１ａを超えてもよい。エクステンション層４０５（例えばファンアウトeWLBエクステンション層）は、ロジックチップ４０１のチップ領域を増加させるため、小さいロジックチップ４０１の境界線４０１ａから横方向に延びてもよい。エクステンション層４０５の一部は、ダイ１の半導体チップ４０１と第２の半導体チップ４０４との間に配置されてもよく、例えば、第２の半導体チップ４０４と対面する（対向する）ロジックチップ４０１の第１の面４０１ｂ上に配置されてもよい。第１の面４０１ｂは、第１のチップ４０１の裏面側であってもよい。即ち、第１の半導体チップ４０１は、図８に示されるように、下方、例えばボールグリッドアレイの方を向いている（この例では、インターフェース４０３から離れる方向を向いている）第１の半導体チップ４０１の第２の面４０１ｃ（表面又は能動面）とともに、典型的なフリップチップ配置にあるように配置されてよい。
単階層の再分配層（RDL）４０９は、例えば導電性接点（例えばパッド）であり、ロジックチップ４０１の境界線４０１ａの外側にあるインターフェース４０３の４１０（図７参照）のようなインテーフェース接点（例えば「Wide I/O」接点）を、図８の描画面の範囲外にあるチップ領域、例えば第１の半導体チップ４０１の再配置された又は移動された導電性接点４１１ａ（図７参照）に経路変更するため、エクステンション層４０５上に配置されてもよい。単階層RDLに代えて、多階層RDLが用いられてもよい。
再分配層４０９、又は再分配層４０９の１以上の導電性接点（例えばパッド）４０９ａは、エクステンション層４０５中の１以上の貫通ビア４１２（例えば貫通封止ビア、例えば貫通モールドビア（TMVs））により、第１の半導体チップ４０１の対応する導電性接点（例えばパッド）４１１ａ、４１１ｂに連結されてもよい。再分配層４０９（又は再分配層４０９の導電性接点４０９ａ）に連結された第１の半導体チップ４０１の導電性接点４１１ａ、４１１ｂは、図示されるように、第２の半導体チップ４０４に対面している第１の半導体チップ４０１の第１の面４０１ｂ（例えば裏面）上に配置されてもよい。第１の半導体チップ４０１は、第１の面４０１ｂ上に配置され、第１の面４０１ｂと反対の第１の半導体チップ４０１の第２の面４０１ｃ（例えば表面）にまで及ぶ１以上の貫通ビア４１７（例えば貫通シリコンビア（TSVs））を有してもよい。
チップ積層体８０４のチップ、例えば「Wide I/O」メモリ積層体、（最上チップを除いた）、即ち、第２の半導体チップ４０４及び追加的な半導体チップ４０４’、４０４’’もまた、チップ積層体８０４の個々のチップ間の電気的結合とそれによりインターフェース４０３を介した第１の半導体チップ４０１への電気的結合を可能とするため、各場合において各々のチップ４０４、４０４’、４０４’’の表面から裏面に延びる１以上の貫通ビア４１８（例えば貫通シリコンビア（TSVs））を備えてもよい。
第１の半導体チップ４０１を貫通する貫通ビア４１７及びチップ積層体８０４（例えばWide I/O」メモリ積層体）を貫通する貫通ビア４１８も同様に、図８に示されるように、インターフェース４０３の各々の導電性接点の下（又は真下）又は上方に位置してもよい。
しかしながら、貫通ビア４１７は他の箇所に位置してもよく、インターフェース４０３（例えば「Wide I/O」インターフェースパッド）の導電性接点（例えばパッド）と各々の貫通ビア４１７との接続は、ファンアウトeWLBパッケージの単階層又は多階層のRDL４０９中における経路変更、及び／又は第１の半導体チップ４０９の裏面金属化により与えられてもよい。RDL層の経路変更能力、及び／又は裏面金属化を用いることにより、チップ上の任意のユーザ定義の位置に貫通ビア４１７又は貫通ビアアレイを配置することが可能であってもよい。更に、このアプローチにより、より一層小さい貫通ビア（即ち、より小さな直径を有する）及び／又はより小さな貫通ビアピッチ（インターフェースパッドピッチと独立した（例えば「Wide I/O」パッドピッチ））が達成されてもよい（例えば、５μｍより小さい貫通ビア及び／又は１０μｍより小さい貫通ビアピッチを用いることにより）。このアプローチにより、貴重なチップ領域のかなりの量が節約されてもよい。
典型的なフリップチップ配置に見られるように、第１の半導体チップ４０１（例えば第２の面、例えば表面、つまりチップ４０１の４０１ｃ）は、（例えば多階層の）ボールグリッドアレイ（BGA）パッケージに接続されてもよく、例えば、１以上の電気的接続部４１４（例えば半田バンプ（示されるような）、又は金属（例えばCu）柱）により、第１の半導体チップ４０１の第２の面４０１ｃ（例えば表面）上の１以上の導電性接点（例えばパッド）に接続されたインターポーザー４１３（例えば１以上の金属化又は配線階層を有する積層インターポーザー）と、１以上の電気的接続部４１６（例えば、示されるような半田バンプ）によりインターポーザー４１３に接続されたプリント回路基板（PCB）４１５とを有してもよい。
第１の半導体チップ４０１の表面（又は能動面）がボールグリッドアレイ（BGA）に対面するフリップチップ配置に代えて、その表面（能動面）がBGAから離れる方向を向き、第２の半導体チップ４０４又はチップ積層体８０４の方を向くように半導体チップ４０１が配置されてもよい。
他の例において、両面に単階層又は多階層のRDLを有する両面eWLBエクステンションが用いられてもよい。これは、例えばロジックメモリインターフェース、「Wide I/O」メモリインターフェース（図８に示されるように）のような規格化されたインターフェース４０３に接続している第１の半導体チップの裏面上にeWLB RDLが使用されてもよく、更に図９及び１０に示されるように、例えばBGAのようなインターポーザー４１３に接続するためのチップ表面上に追加的に使用されてもよいことを意味する。
図９及び１０は、それぞれ、規格化されたチップ対チップインターフェース４０３のインターフェース接点（例えば導電性接点、例えばパッド）を経路変更するための再分配層４０９を含む半導体装置の断面図９００及び平面図１０００を示し、再分配層４０９の第１の部分４０９’は第１の面（例えば裏面）４０１ｂ上に配置されており、再分配層４０９の第２の部分４０９’’は第１の半導体チップ４０１の第２の面（例えば表面）４０１ｃ上に配置されている。エクステンション層４０５（例えばeWLBチップエクステンション）は、第１の半導体チップ４０１の境界線４０１ａから横方向に延びてよく、例えば、図１０に示されるように、第１の半導体チップ４０１の総ての側面から延びてもよく、また代わりに、第１の半導体チップ４０１の側面の幾つか（例えば１つ、２つ又は３つ）のみから延びてもよい。エクステンション層４０５の一部は、第１の半導体チップ４０１の第１の面４０１ｂ上に（チップ対チップインターフェース４０３に対面して）配置されてもよく、エクステンション層４０５の更に一部は第１の半導体チップ４０１の第２の面４０１ｃ上に配置されてもよい。エクステンション層４０５は、このように少なくとも部分的に、例えば全面的に、第１の半導体チップ４０１を取り囲んでもよい。
図８の例に見られるように、半導体装置は３次元（3D）ロジックメモリ積層体として構成されてもよく、第１の半導体チップ４０１はロジックチップでもよく、また、第１の半導体チップ４０１は、第２の半導体チップ４０４と、メモリチップ（例えばDRAMチップ）として構成されてもよい１以上の追加的な半導体チップ４０４、４０４’、４０４’’とを含むメモリチップ積層体８０４（例えばDRAM積層体）に（例えばロジックメモリインターフェース、「Wide I/O」インターフェース等のチップ対チップインターフェース４０３を介して）結合されてもよい。図８に見られるのと同じ参照符号は同じ要素を示してよく、簡潔さのために再び詳細には述べないであろう。上の記述が参照される。
規格化されたインターフェース４０３の１以上の導電性接点（例えばパッド）４１０は、再分配層４０９を介して経路変更されてもよい。接点４１０は、上で述べたように、少なくとも部分的に、例えば完全に第１の半導体チップ４０１の境界線４０１ａの外側にある１以上の接点４１０ａを有してもよく、また場合によりチップ境界線４０１ａの内部にあるが、チップ境界線４０１ａと接近した１以上の接点４１０ｂを有してもよい。
１以上の貫通ビア４１２ａ（例えば貫通封止ビア、例えば貫通モールドビア（TMVs））が経路変更された接点４１０（例えば接点４１０ａ及び／又は４１０ｂ）を第２の面（例えば表面）４０１ｃ上に配置された第１の半導体置プ４０１の１以上の導電性接点（例えばパッド）に電気的に接続するためにエクステンション層４０５中に設けられてもよい。この目的を達成するために、各々の貫通ビア４１２ｃは、第１の半導体チップ４０１の第１の面４０１ｂ上に配置された再分配層４０９の第１の部分４０９’と、第１の半導体チップ４０１の第２の面４０１ｃ上に配置された分配層４０９の第２の部分４０９’’とに連結されてよく、再分配層４０９の第２の部分４０９’’は更に、第１の半導体チップ４０１の第２の面４０１ｃ上に配置された１以上の第１のチップ４０１の導電性接点（例えばパッド）に連結されてよく、例えば、第１の半導体チップ４０１の第２の面４０１ｃ上に配置されたエクステンション層４０５の一部に配置された１以上の貫通ビア４１２ｂ（例えば貫通封止ビア、例えば貫通モールドビア（TMVs））により連結されてもよく、即ち、第１の半導体チップ４０１と再分配層４０９の第２の部分４０９’’とが連結されてもよい。再分配層４０９の第２の部分４０９’’（又は再分配層４０９の第２の部分４０９’’の少なくとも一部）は、半導体装置の外部装置への電気的結合を提供するため、例えば半田バンプ（示されるように）又は金属柱（例えば銅柱）のような１以上の電気的接続部４１４を介して、更にインターポーザー４１３に連結されてもよい。
エクステンション層４０５を貫通して導く１以上の貫通ビア４１２ｃは再分配層４０９の第２の部分４０９’’の一部に結合されており、再分配層４０９はインターポーザー４１３に結合されてもよいが、第１の半導体チップ４０１には結合されないこともまた可能である。例えば、図９に示された例において、図の左側の貫通ビア４１２ｃは、第１の半導体チップ４０１に（貫通ビア４１２ｂにより）結合されている再分配層４０９の第２の部分４０９’’の一部に接続されているのに対して、図の右側の貫通ビア４１２ｂは、インターポーザー４１３に連結されているが、第１の半導体チップ４０１には結合されていない再分配層４０９の第２の部分４０９’’の一部に結合されている。例示的に、第１の半導体チップ４０１の周囲でインターフェース接点の１以上を導くとともに（換言すれば、第１の半導体チップ４０１を迂回する）、第１の半導体チップ４０１への電気的接続を作ることなくそれらを直接インターポーザー４１３又はボールグリッドアレイに連結することが可能であってもよい。
十分にチップ境界線４０１ａの内部に存在するインターフォース４０３の１以上の導電性接点（例えばパッド）４１０ｃ（例えば、チップ境界線４０１ａから５μｍ以上、例えば１０μｍ以上の距離を有する）は、例えば第１の半導体チップ４０１の第１の面（例えば裏面）４０１ｂ上に配置されたエクステンション層４０５の一部に配置された１以上の貫通ビア（例えばTMVs）４１２ａにより、第１の半導体チップ４０１の第１の面（例えば裏面）４０１ｂ上に配置された第１の半導体チップ４０１の１以上の導電性接点４１１ｂに結合されてもよい。
例示的に、図９及び１０は、規格化されたチップ対チップインターフェース４０３（例えばロジックメモリインターフェース、例えば「Wide I/O」インターフェース）が第１の半導体チップ４０１（例えばロジックチップ）の元々のチップサイズを超えて延び、両面上（即ち、インターフェース（例えば「Wide I/O」インターフェース）４０３に接続しているチップ裏面４０１ｂ上及びチップ表面上（例えば配線の後端（BEOL）層上）に単階層のRDL４０９を有する第１の半導体チップ（例えば（小さな）ロジックチップ）４０１のエクステンション層４０５（例えばファンアウトeWLBエクステンション）がインターポーザー（例えばラミネートインポーザー）４１３及び第１の半導体チップ（例えばロジックチップ）４０１に接続され、貫通ビア（例えば貫通モールドビア（TMVs））４１２ｃがインターフェース４０３（例えば「Wide I/O」インターフェースパッド）の導電性接点を、再分配層４０９（例えばeWLB RDL）（裏面４０１ｂ及び表面４０１ｃ上で）を介してチップの能動面（例えば、オンチップ相互接続BEOL）に（図９における左側の貫通ビア４１２ｃ参照）、又は第１の半導体チップ（例えばロジックチップ）４０１を迂回するインターポーザー（例えばラミネートインターポーザー）４１３に直接的に連結する（図９における右側の貫通ビア４１２ｃ参照）。
図と関連してここに上で述べられた例は、第１の半導体チップの１つの横方向の寸法だけがチップ対チップインターフェースの各々の寸法よりも小さい例を主に説明している。しかしながら、容易に理解されるように、ここで述べられる１以上の実施形態は、第１の半導体チップの１つより多い（複数の）横方向の寸法（例えば、長さと幅）が規格化されたチップ対チップインターフェースの各々の寸法よりも小さい場合にも等しく適用してよい。例えば、第１の半導体チップの長さと幅の両方が規格化されたインターフェースの長さと幅のそれぞれよりも小さい場合には、インターフェースがエクステンションを有するチップ上に適合するように元々のチップサイズを増加させるべく、エクステンション層（例えばeWLBファンアウト領域）が構成されてもよい。
エクステンション層及び再分配層は、例えば、eWLBパッケージを製造するための既知の製造プロセスを用いて形成されてもよい。
１以上の実施形態によれば、半導体装置は、半導体チップと、前記半導体チップの境界線から横方向に延びる（延在する）エクステンション層と、前記エクステンション層及び前記半導体チップの少なくとも１つの面上に配置された再分配層とを有し、前記再分配層は前記半導体チップの少なくとも１つの接点とインターフェースの少なくとも１つの接点とを連結し、前記インターフェースの少なくとも一部は前記半導体チップの前記境界線を超えて横方向に延びる（延在する）。
前記インターフェースの前記少なくとも１つの接点は、少なくとも部分的に前記半導体チップの前記境界の外側に配置されてもよい。
前記再分配層は、少なくとも１つの導電性材料を含むか又は該導電性材料から構成されてよく、例えば、アルミニウム、銅、アルミニウム合金、及び／又は銅合金のような少なくとも１つの金属及び／又は金属合金を含んでよい。
前記再分配層は少なくとも１つの金属化階層を含んでもよい。例えば、前記再分配層は単金属化層（単階層のRDL）を有してもよい。代わりに、前記再分配層は複数の金属化階層（多階層のRDL）を有してもよい。
前記半導体チップの前記少なくとも１つの接点は、少なくとも１つの導電性接点を含むか、又は導電性接点から構成されてもよい。前記半導体チップの前記少なくとも１つの接点は、少なくとも１つのパッド（接触パッドとも呼ばれる）、例えば複数のパッド（接触パッド）を含むか、又は該複数のパッドから構成されてもよい。
前記半導体チップはロジックチップであってもよく、例えば、CPU（中央処理装置）等であってもよい。
前記半導体チップは、化合物半導体を含む任意の適切な半導体材料を含むか、又は該半導体材料から構成されてもよい。例えば、前記半導体チップは、シリコンを含むか、又はシリコンチップから構成されてもよい。
前記インターフェースは、規格化されたインターフェースであってもよく、例えば、規格化されたチップ対チップインターフェースであってもよい。前記規格化されたチップ対チップインターフェースは規格化されたロジックメモリインターフェースであってもよく、例えば、「Wide I/O」ロジックメモリインターフェースであってもよい。
前記規格化されたインターフェース（例えば規格化されたチップ対チップインターフェース）は、規格化された幾何学的寸法を有してもよく、例えば、規格化された長さ及び／又は幅、及び／又は規格化されたパッドピッチを有してもよい。前記パッドピッチは、例えば、２つの隣接するパッドの各々の中心管の距離に注目してもよい。２つの主軸（例えば長さ軸及び幅軸）に沿った長方形アレイに配置されたパッドの場合、パッドピッチは前記２つの主軸に対して同じであってもよいし異なっていてもよい。
前記半導体チップの少なくとも１つの幾何学的寸法は対応する規格化されたチップ対チップインターフェースより小さくてもよい。
前記半導体チップは、前記規格化されたインターフェース（例えば規格化されたチップ対チップインターフェース）よりも小さい長さを有してもよい。換言すれば、前記半導体チップは、前記規格化されたインターフェース（例えば規格化されたチップ対チップインターフェース）よりも短い。
前記エクステンション層は、前記半導体チップと異なる材料から構成されてもよい。
前記エクステンション層は、封止材料、例えばチップ封止材料を含むか又は該チップ封止材料から構成されてもよい。
前記エクステンション層は、絶縁材料を含むか又は該絶縁材料から構成されてもよい。
前記エクステンション層は、プラスチック材料、例えば成形材料（例えばモールド化合物）を含むか又は該プラスチック材料から構成されてもよい。
前記再分配層は、前記半導体チップの前記境界の少なくとも部分的に外側に配置された前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）の少なくとも１つの接点（例えば導電性接点）に連結された少なくとも１つの接点（例えば導電性接点）を有してもよい。
前記再分配層は、前記半導体チップの前記境界の内側に配置されたインターフェース（例えば規格化されたインターフェース、例えばチップ対チップインターフェース）の少なくとも１つの接点（例えば導電性接点）に連結された少なくとも１つの接点（例えば導電性接点）を更に有してもよい。前記半導体チップの前記境界の内側に配置された前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）の前記少なくとも１つの接点（例えば導電性接点）は、約５μm以上、例えば約１０μm以上の境界からの距離を有する。
前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）の１以上の接点（例えば導電性接点）はパッド、例えば金属パッドとして構成されてもよい。
前記再分配層の１以上の接点（例えば導電性接点）はパッド、例えば金属パッドとして構成されてもよい。
前記パッド又は前記再分配層のパッドは、前記再分配層の最上金属化階層に配置されてもよい。
前記半導体チップは、前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）よりも小さいパッドピッチを有してよい。換言すれば、前記半導体チップのパッドは前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）のパッドよりも小さなピッチ（間隔、距離）で配置されてもよい。
前記再分配層は、前記半導体チップ上の第１の面、及び／又は前記第１の面と反対側の前記半導体チップの第２の面上に配置されてもよい。例えば、前記再分配層の第１の部分は前記半導体チップの前記第１の面上に配置されてもよく、前記再分配層の第２の部分は前記半導体チップの前記第２の面上に配置されてもよい。
前記第１の面は前記半導体チップの裏面であってもよく、前記第２の面は前記半導体チップの表面であってもよい。チップの（例えば半導体チップの）表面は、前記チップの能動面（又は活性化領域（能動領域）に最も近い面）であってもよく、一方でチップの（例えば半導体チップの）裏面は、前記チップ（例えば半導体チップ）の能動面の反対側の面（又は前記活性化領域（能動領域）より遠位の）であってもよい。
前記半導体チップの前記表面（例えば能動面）は、前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）から離れる方向を向いてもよい。代わりに、前記半導体チップの表面（例えば能動面）は前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）の方を向いてもよい。
前記半導体チップは、前記半導体チップの前記第１の面（例えば裏面）から前記第２の面（例えば表面）の方に延びている少なくとも１つの貫通ビア、例えば複数の貫通ビア、１以上の貫通シリコンビア（TSVs）のような貫通ビアを備えてよく、それは前記半導体チップの前記少なくとも１つの接点（例えば導電性接点（例えばパッド））に電気的に連結されてもよい。例えばTSV(s)のような前記貫通ビアは、他の値も可能であるが、例えば、約１０μｍ以下の直径、例えば約２μｍ〜約１０μｍの範囲の直径、例えば約５μｍ以下の直径、例えば約２μｍ〜約５μｍの範囲の直径を有してもよい。
前記エクステンション層は、前記半導体チップと前記再分配層との間の前記半導体チップの前記第１の面（例えば裏面）上に配置されてもよい。
前記エクステンション層は、前記半導体チップの少なくとも１つの接点（例えば導電性接点）を前記再分配層（例えば、前記再分配層の少なくとも１つのパッドに）に連結している少なくとも１つの貫通ビア（例えば貫通封止ビア（TEV）、例えば貫通モールドビア（TMV））を有してもよく、例えば前記半導体チップの複数の接点（例えば導電性接点）を前記再分配層（例えば、前記再分配層の複数のパッドに）に電気的に連結している複数の貫通ビア（例えばTEVs、例えばTMVs）であってもよい。
前記貫通ビアは、他の値も同様に可能であるが、例えば、約５０μｍ〜約１００μｍの範囲の直径、例えば約５０μｍの直径を有してもよい。
前記再分配層は、前記半導体チップの第１の面（例えば裏面）上に配置された第１の部分と、前記第１の面の反対側の前記半導体チップの第２の面（例えば表面）とを有してもよい。
前記再分配層の前記第１の部分は、前記半導体チップの前記境界の外側に少なくとも部分的に配置された前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）の前記少なくとも１つの接点（例えば導電性接点）に連結された少なくとも１つの接点（例えば導電性接点）を有してもよく、前記エクステンション層は前記再分配層の前記第１の部分を前記再分配層の前記第２の部分に電気的に連結する少なくとも１つの貫通ビア（例えば貫通封止ビア（TEV）、例えば貫通モールドビア（TMV））を有してもよい。
前記半導体チップは、前記半導体チップの前記第２の面（例えば表面）上に配置され、前記再分配層の前記第２の部分に電気的に結合された少なくとも１つの接点（例えば導電性接点）を備えてもよい。
前記半導体チップの前記第２の面（例えば表面）と前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）とは、前記半導体装置の反対面に配置されてもよい。
前記エクステンション層は、前記半導体チップの少なくとも１つの側面から延びてもよい。
前記エクステンション層は、前記半導体チップの少なくとも４つの面、例えば前記半導体チップの総ての側面から延びてもよい。
前記エクステンション層の一部は、前記半導体チップの前記第１の面（例えば裏面）上に配置されてもよい。
前記エクステンション層の一部は、前記半導体チップの前記第２の面（例えば表面）上に配置されてもよい。
前記エクステンション層は、前記半導体チップを少なくとも部分的に封止する。
例えば、前記エクステンション層は、前記半導体チップを横方向に取り囲んでもよく、前記半導体チップの裏面及び／又は表面上に配置されてもよい。
前記半導体チップは第１の半導体チップであってもよく、前記半導体装置は前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）を有するとともに前記第１の半導体チップに前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）を介して電気的に接続された第２の半導体チップを更に備えてもよい。
前記第２の半導体チップは化合物半導体を含む任意の適切な半導体材料を含むか又は該半導体材料から構成されてもよい。例えば、前記第２の半導体チップはシリコンを含んでもよく、又はシリコンチップであってもよい。
前記第２の半導体チップは前記再分配層上に配置されてもよく、前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）に従って配置された前記第２の半導体チップの１以上の接点（例えば導電性接点）は、前記インターフェース（例えば規格化されたインターフェース、例えば規格化されたチップ対チップインターフェース）に従って配置された前記再分配層の１以上の接点（例えば導電性接点）に電気的に接続されてもよい。
前記第２の半導体チップは、メモリチップ、例えばDRAM（dynamic random access memory、ダイナミックランダムアクセスメモリ）チップであってもよく、代わりに任意の他の類型の（揮発性の又は不揮発性の）メモリチップであってもよい。前記第１の半導体チップはロジックチップ（例えばCPU等）であってもよく、前記第２の半導体チップはメモリチップ（例えばDRAMチップ、又は任意の他の類型のメモリチップ）であってもよい。
前記半導体装置は、前記第１の半導体チップに背を向けている前記第２の半導体チップの面上に配置された少なくとも１つの追加的な半導体チップを更に備えてもよい。
前記少なくとも１つの追加的な半導体チップはメモリチップ（例えばDRAMチップ、又は任意の他の類型のメモリチップ）であってもよい。
前記半導体装置は、前記第１の半導体チップを含む３次元（3D）チップ積層体として構成されてもよく、例えばロジックチップ（例えばCPU等）や、他の上に積層された複数の複数のチップ（例えばDRAMチップ、又は任意の他の類型のメモリチップ）であってもよく、前記再分配層上に配置され、前記規格化されたチップ対チップインターフェース（例えばロジック対メモリインターフェース）を介して前記第１の半導体チップ（例えばロジックチップ）に電気的に接続されてもよい。
前記半導体装置は、前記第２の半導体チップに背を向けた前記第１の半導体チップの面上に配置されたインターポーザーを更に備えるとともに、前記第１の半導体チップに電気的に接続されてもよい。
前記インターポーザーは、前記第１の半導体チップの前記第２の面（例えば表面）上に配置されてもよい。
前記インターポーザーは電気的に絶縁性の材料を含んでもよい。
前記インターポーザーは積層材料又は積層体を含むか又は積層材料又は積層体から構成されてもよい。
前記インターポーザーはプリント回路基板を含むか又はプリント回路基板から構成されてもよい。
前記インターポーザーは少なくとも１つの配線階層を含んでもよい。
前記インターポーザーは複数の配線階層を含んでもよい。
前記インターポーザーはシリコンインターポーザーであってもよい。
前記インターポーザーはガラスインターポーザーであってもよい。
前記半導体装置は、前記インターポーザーと前記第１の半導体チップとの間に配置され、前記インターポーザーを前記第１の半導体チップに電気的に接続する少なくとも１つの電気的接続部を更に有してもよい。
前記少なくとも１つの電気的接続部は複数の半田バンプを有してもよい。
前記少なくとも１つの電気的接続部は複数の金属柱（例えば銅柱）を有してもよい。
前記半導体装置は、前記第１の半導体チップに背を向けているインターポーザーの面上に配置されたボールグリッドアレイを更に有してもよい。
１以上の実施形態によれば、半導体装置は、以下の構成要素を含んでもよく、即ち、規格化された幾何学的寸法を有するインターフェース（例えばチップ対チップインターフェース）を有する第２の半導体チップに電気的に接続された少なくとも１つの接点（例えば導電性接点）を有する第１の半導体チップであって、前記第１の半導体チップの少なくとも１方向に沿った横方向の寸法は前記少なくとも１方向に沿った前記インターフェース（例えばチップ対チップインターフェース）の横方向の寸法よりも小さいものと、前記第１の半導体チップの少なくとも１つの面から前記少なくとも１つの方向に沿って横方向に延びる（延在する）エクステンション層であって、前記少なくとも１つの方向に沿った前記第１の半導体チップと前記エクステンション層の結合された横方向の寸法が前記少なくとも１方向に沿った前記インターフェース（例えばチップ対チップインターフェース）の前記横方向の寸法以上であるものと、前記エクステンション層と前記第１のチップの少なくとも１つの面上に配置された再分配層であって、前記第１の半導体チップの少なくとも１つの接点（例えば導電性接点）を前記第１の半導体チップの境界より少なくとも部分的に外側に配置された前記インターフェースの少なくとも１つの接点（例えば導電性接点）に電気的に接続させるものと、を含んでもよい。
前記半導体装置は、規格化された幾何学的寸法を有する前記インターフェースを有する第２の半導体チップであって、前記インターフェース（例えばチップ対チップインターフェース）を介して前記第１の半導体チップと電気的に接続されるものを更に備えてもよい。
前記インターフェース（例えばチップ対チップインターフェース）は、複数の接点（例えば導電性接点）であって、該複数の接点（例えば導電性接点）の少なくとも１つの接点（例えば導電性接点）が前記第１の半導体チップの境界よりも少なくとも部分的に外側に配置されたものを備えてもよい。
前記第１の半導体チップはロジックチップ（例えばCPU等）であってもよく、前記第２の半導体チップはメモリチップ（例えばDRAMチップ、又は任意の他の類型のメモリチップ）であってもよい。
１以上の実施形態によれば、半導体装置は以下の構成要素を備えてよく、即ち、第１の複数の接点（例えば導電性接点）を有する第１の半導体チップと、前記第１の半導体チップの横方向の境界から延びる（延在する）エクステンション層と、前記エクステンション層及び前記第１の半導体チップ上に配置され、前記第１の複数の接点（例えば導電性接点）に電気的に接続された複数の第２の接点（例えば導電性接点）を有する再分配層であって、前記第２の複数の接点（例えば導電性接点）の少なくとも１つの接点が前記第１の半導体チップの前記横方向の境界より少なくとも部分的に外側に配置され、前記第２の複数の接点（例えば導電性接点）が所定のインターフェース規格（例えばチップ対チップインターフェース規格）に従って配置されたものと、を備えてもよい。
前記半導体装置は更に、前記所定のインターフェース規格（例えばチップ対チップインターフェース規格）に従って配置された第３の複数の接点（例えば導電性接点）を有する第２の半導体チップであって、前記第３の複数の接点（例えば導電性接点）が前記第２の複数の接点（例えば導電性接点）に接触するもの、を備えてもよい。
前記第１の半導体チップはロジックチップであってもよく、前記第２の半導体チップはメモリチップであってもよく、前記所定のインターフェース規格はロジックメモリインターフェース規格（例えばチップ対チップインターフェース規格）であってもよい。
前記エクステンション層は、前記第１の複数の接点の少なくとも１つの接点を前記第２の複数の接点の少なくとも１つの接点に電気的に接続する少なくとも１つの貫通ビアを備えてもよい。
１以上の実施形態によれば、半導体装置は以下の構成要素を備えてもよく、即ち、規格化されたチップ対チップインターフェースを介して第２の半導体チップに電気的に接続される第１の半導体チップであって、前記規格化されたチップ対チップインターフェースの少なくとも一部が前記第１の半導体チップの境界を超えて横方向に延びる（延在する）ものと、前記第１の半導体チップの前記境界から横方向に延びる（延在する）エクステンション層と、前記エクステンション層及び前記第１の半導体チップの少なくとも１つの面上に配置され、前記第１の半導体チップの少なくとも１つの導電性接点を前記第１の半導体チップの前記境界よりも少なくとも部分的に外側に配置された前記規格化されたインターフェースの少なくとも１つの導電性接点に電気的に接続するように構成された再分配層と、を備えてもよい。
１以上の実施形態によれば、半導体装置は以下の構成要素を備えてもよく、即ち、規格化された幾何学的寸法を有するチップ対チップインターフェースを含む第２の半導体チップに電気的に接続された少なくとも１つの導電性接点を有する第１の半導体チップであって、前記第１の半導体チップの少なくとも１方向に沿った横方向の寸法が前記少なくとも１方向に沿った前記チップ対チップインターフェースの横方向の寸法よりも小さいものと、前記少なくとも１方向に沿った前記第１の半導体チップの少なくとも１つの面から横方向に延びる（延在する）エクステンション層であって、前記少なくとも１方向に沿った前記第１の半導体チップ及び前記エクステンション層の結合した横方向の寸法が前記少なくとも１方向に沿った前記チップ対チップインターフェースの前記横方向の寸法以上であるものと、前記エクステンション層及び前記第１の半導体チップの少なくとも１つの面上に配置され、前記第１の半導体チップの前記少なくとも１つの導電性接点を前記第１の半導体チップの境界よりも少なくとも部分的に外側に配置された前記チップ対チップインターフェースの少なくとも１つの導電性接点に経路変更するように構成された再分配層と、を備えてもよい。
１以上の実施形態によれば、半導体装置は以下の構成要素を備えてもよく、第１の複数の導電性接点を有する第１の半導体チップと、前記第１の半導体チップの横方向の境界から延びる（延在する）エクステンション層と、前記エクステンション層及び前記第１の半導体チップ上に配置されるとともに前記第１の複数の導電性接点に電気的に接続された第２の複数の導電性接点を有する再分配層であって、前記第２の複数の導電性接点の少なくとも１つの導電性接点が前記第１の半導体チップの前記横方向の境界よりも少なくとも部分的に外側に配置されており、前記第２の複数の導電性接点が所定のチップ対チップインターフェース規格に従って配置されたものと、を備えてもよい。
発明は、特定の実施形態を参照して特に示され詳説されたが、添付の特許請求の範囲によって規定された発明の趣旨及び範囲から逸脱しない範囲で当業者により形態及び細部における種々の変更がなされてもよいと理解されるべきである。発明の範囲は、このように添付の特許請求の範囲により示され、特許請求の範囲と同等な意義と範囲内でなされる総ての変更は、それ故許容されると意図されている。

Claims (27)

  1. 半導体装置であって、
    第１の半導体チップと、
    該第１の半導体チップの境界から横方向に延びるエクステンション層と、
    該エクステンション層及び前記第１の半導体チップの少なくとも１つの面上に配置された再分配層を有し、
    該再分配層は、前記第１の半導体チップの少なくとも１つの接点をインターフェースの少なくとも１つの接点に電気的に接続し、
    該インターフェースの少なくとも一部は、前記第１の半導体チップの前記境界を超えて横方向に延び、
    前記第１の半導体チップの長さは前記インターフェースの長さより小さく、前記第１の半導体チップと前記エクステンション層とを結合した長さは、前記インターフェースの長さ以上であり、且つ前記インターフェースを有する第２の半導体チップの長さより小さく、
    前記インターフェースの一部の接点は、前記第１の半導体チップの前記境界よりも内側に配置され、前記インターフェースの他の一部の接点は、前記第１の半導体チップの前記境界よりも外側に配置されている、
    半導体装置。
  2. 前記インターフェースの前記少なくとも１つの接点は、少なくとも部分的には前記第１の半導体チップの前記境界よりも外側に配置されている請求項１に記載の半導体装置。
  3. 前記インターフェースは規格化されたインターフェースである請求項１に記載の半導体装置。
  4. 前記規格化されたインターフェースは規格化されたチップ対チップインターフェースである請求項３に記載の半導体装置。
  5. 前記規格化されたインターフェースは規格化された幾何学的寸法を含む請求項３に記載の半導体装置。
  6. 前記エクステンション層は、前記第１の半導体チップの側面のうちの一部の側面のみから横方向に延在している、請求項１に記載の半導体装置。
  7. 前記エクステンション層は前記第１の半導体チップと異なる材料から構成されている請求項１に記載の半導体装置。
  8. 前記再分配層は、少なくとも部分的に前記第１の半導体チップの前記境界の外側に配置された前記インターフェースの前記少なくとも１つの接点に接続された少なくとも１つの接点を含む請求項２に記載の半導体装置。
  9. 前記再分配層は、少なくとも部分的に前記第１の半導体チップの前記境界の内側に配置された前記インターフェースの少なくとも１つの接点に接続された少なくとも１つの接点を更に含む請求項２に記載の半導体装置。
  10. 前記再分配層は前記第１の半導体チップの裏面上に配置された請求項１に記載の半導体装置。
  11. 前記エクステンション層は前記第１の半導体チップと前記再分配層との間の前記第１の半導体チップの前記裏面上に配置された請求項１０に記載の半導体装置。
  12. 前記エクステンション層は前記第１の半導体チップの少なくとも１つの接点を前記再分配層に電気的に接続する少なくとも１つの貫通ビアを含む請求項１１に記載の半導体装置。
  13. 前記再分配層は、前記第１の半導体チップの第１の面上に配置された第１の部分と、前記第１の面と反対側の前記第１の半導体チップの第２の面上に配置された第２の部分と、を含む請求項１に記載の半導体装置。
  14. 前記再分配層の前記第１の部分は、少なくとも部分的に前記第１の半導体チップの前記境界の外側に配置された前記インターフェースの前記少なくとも１つの接点に接続された少なくとも１つの接点を含み、
    前記エクステンション層は、前記再分配層の前記第１の部分を前記再分配層の前記第２の部分に電気的に接続する少なくとも１つの貫通ビアを含む、請求項１３に記載の半導体装置。
  15. 前記第１の半導体チップは、前記第１の半導体チップの前記第２の面上に配置され、前記再分配層の前記第２の部分に電気的に接続された少なくとも１つの接点を含む請求項１４に記載の半導体装置。
  16. 前記第１の面は前記第１の半導体チップの裏面であり、前記第２の面は前記第１の半導体チップの表面である請求項１５に記載の半導体装置。
  17. 前記エクステンション層は、前記第１の半導体チップを少なくとも部分的に封止する請求項１に記載の半導体装置。
  18. 前記インターフェースを有する前記第２の半導体チップを更に含み、
    前記第２の半導体チップは前記インターフェースを介して前記第１の半導体チップに電気的に接続されている請求項１に記載の半導体装置。
  19. 前記第１の半導体チップはロジックチップであり、
    前記第２の半導体チップはメモリチップである請求項１８に記載の半導体装置。
  20. 前記第１の半導体チップから離れる方向を向いた前記第２の半導体チップの面上に配置されるとともに、前記第２の半導体チップに電気的に接続された少なくとも１つの追加的な半導体チップを更に有する請求項１８に記載の半導体装置。
  21. 半導体装置であって、
    規格化された幾何学的寸法を有するインターフェースを有する第２の半導体チップに電気的に接続された少なくとも１つの接点を有し、少なくとも１つの方向に沿った横方向の寸法が該少なくとも１つの方向に沿った前記インターフェースの横方向の寸法よりも小さい第１の半導体チップと、
    前記少なくとも１つの方向に沿って前記第１の半導体チップの少なくとも１つの側面から横方向に延び、前記少なくとも１つの方向に沿って前記第１の半導体チップと結合した横方向の寸法が、前記少なくとも１つの方向に沿った前記インターフェースの前記横方向の寸法以上であり、且つ前記少なくとも１つの方向に沿った前記第２の半導体チップの横方向の寸法より小さい、エクステンション層と、
    該エクステンション層及び前記第１の半導体チップの少なくとも１つの面上に配置され、前記第１の半導体チップの前記少なくとも１つの接点を、少なくとも部分的に前記第１の半導体チップの境界の外側に配置された前記インターフェースの少なくとも１つの接点に電気的に接続する再分配層と、を有し、
    前記インターフェースの一部の接点は、前記第１の半導体チップの前記境界よりも内側に配置され、前記インターフェースの他の一部の接点は、前記第１の半導体チップの前記境界よりも外側に配置されている、
    半導体装置。
  22. 前記第２の半導体チップは、前記インターフェースを介して前記第１の半導体チップに電気的に接続されている、請求項２１に記載の半導体装置。
  23. 前記第１の半導体チップはロジックチップであり、
    前記第２の半導体チップはメモリチップである、請求項２２に記載の半導体装置。
  24. 半導体装置であって、
    第１の複数の接点を有する第１の半導体チップと、
    前記第１の半導体チップの横方向の境界から延びるエクステンション層と、
    該エクステンション層及び前記第１の半導体チップ上に配置され、前記第１の複数の接点に電気的に接続された第２の複数の接点を有する再分配層と、を有し、
    前記第２の複数の接点の一部の接点は、前記第１の半導体チップの前記横方向の境界よりも内側に配置され、前記第２の複数の接点の他の一部の接点は、前記第１の半導体チップの前記横方向の境界よりも外側に配置され、
    前記第２の複数の接点は所定のインターフェース規格に従って配置され、
    前記第１の半導体チップの長さは、前記所定のインターフェース規格に従ったインターフェースの長さより小さく、前記第１の半導体チップと前記エクステンション層とを結合した長さは、前記インターフェースの長さ以上であり、且つ前記所定のインターフェース規格に従って配置された第３の複数の接点を有する第２の半導体チップの長さより小さい、
    半導体装置。
  25. 前記第３の複数の接点を有する前記第２の半導体チップを更に有し、
    前記第３の複数の接点は前記第２の複数の接点に接している、請求項２４に記載の半導体装置。
  26. 前記第１の半導体チップはロジックチップであり、
    前記第２の半導体チップはメモリチップであり、
    前記所定のインターフェース規格はロジックメモリインターフェースである、請求項２５に記載の半導体装置。
  27. 前記エクステンション層は、前記第１の複数の接点の少なくとも１つを、前記第２の複数の接点の少なくとも１つに電気的に接続する少なくとも１つの貫通ビアを含む、請求項２６に記載の半導体装置。
JP2014043675A 2013-03-06 2014-03-06 半導体装置 Active JP5940577B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/786,538 2013-03-06
US13/786,538 US20140252632A1 (en) 2013-03-06 2013-03-06 Semiconductor devices

Publications (2)

Publication Number Publication Date
JP2014175662A JP2014175662A (ja) 2014-09-22
JP5940577B2 true JP5940577B2 (ja) 2016-06-29

Family

ID=50184830

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014043675A Active JP5940577B2 (ja) 2013-03-06 2014-03-06 半導体装置

Country Status (5)

Country Link
US (1) US20140252632A1 (ja)
EP (1) EP2775512A3 (ja)
JP (1) JP5940577B2 (ja)
KR (1) KR20140109833A (ja)
CN (1) CN104037167A (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324698B2 (en) * 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US9263370B2 (en) * 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9299677B2 (en) 2013-12-31 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package with multiple plane I/O structure
US9721852B2 (en) * 2014-01-21 2017-08-01 International Business Machines Corporation Semiconductor TSV device package to which other semiconductor device package can be later attached
KR20150135611A (ko) * 2014-05-22 2015-12-03 에스케이하이닉스 주식회사 멀티 칩 패키지 및 제조 방법
KR101782347B1 (ko) * 2014-12-22 2017-09-27 인텔 코포레이션 반도체 패키징을 위한 다층 기판
US10319701B2 (en) 2015-01-07 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded 3D integrated circuit (3DIC) structure
WO2016154526A1 (en) 2015-03-26 2016-09-29 Board Of Regents, The University Of Texas System Capped through-silicon-vias for 3d integrated circuits
US9455243B1 (en) 2015-05-25 2016-09-27 Inotera Memories, Inc. Silicon interposer and fabrication method thereof
JP6515724B2 (ja) * 2015-07-31 2019-05-22 富士通株式会社 半導体装置
US9607973B1 (en) * 2015-11-19 2017-03-28 Globalfoundries Inc. Method for establishing interconnects in packages using thin interposers
CN105391823B (zh) * 2015-11-25 2019-02-12 上海新储集成电路有限公司 一种降低移动设备尺寸和功耗的方法
US9698108B1 (en) 2015-12-23 2017-07-04 Intel Corporation Structures to mitigate contamination on a back side of a semiconductor substrate
US11195787B2 (en) * 2016-02-17 2021-12-07 Infineon Technologies Ag Semiconductor device including an antenna
KR102605618B1 (ko) * 2016-11-14 2023-11-23 삼성전자주식회사 이미지 센서 패키지
US20180166417A1 (en) * 2016-12-13 2018-06-14 Nanya Technology Corporation Wafer level chip-on-chip semiconductor structure
US20180175004A1 (en) * 2016-12-18 2018-06-21 Nanya Technology Corporation Three dimensional integrated circuit package and method for manufacturing thereof
US10410969B2 (en) * 2017-02-15 2019-09-10 Mediatek Inc. Semiconductor package assembly
JP6649308B2 (ja) * 2017-03-22 2020-02-19 キオクシア株式会社 半導体装置およびその製造方法
JP6679528B2 (ja) * 2017-03-22 2020-04-15 キオクシア株式会社 半導体装置
US10861773B2 (en) * 2017-08-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
JP2019054160A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
JP6892360B2 (ja) * 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置
KR102382860B1 (ko) 2017-12-13 2022-04-06 삼성전자주식회사 이미지 센싱 시스템 및 이의 동작 방법
CN110033813A (zh) * 2018-08-31 2019-07-19 济南德欧雅安全技术有限公司 一种翻译器设备
EP3935923A1 (en) * 2019-03-06 2022-01-12 TTM Technologies, Inc. Methods for fabricating printed circuit board assemblies with high density via array
CN113113402A (zh) * 2019-12-25 2021-07-13 盛合晶微半导体(江阴)有限公司 3dic封装结构及制备方法
JP7326192B2 (ja) * 2020-03-17 2023-08-15 キオクシア株式会社 配線基板及び半導体装置
US11302674B2 (en) 2020-05-21 2022-04-12 Xilinx, Inc. Modular stacked silicon package assembly
CN114188311A (zh) * 2020-09-15 2022-03-15 联华电子股份有限公司 半导体结构
US11978723B2 (en) 2021-03-31 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical interconnect structures in three-dimensional integrated circuits
US11791326B2 (en) * 2021-05-10 2023-10-17 International Business Machines Corporation Memory and logic chip stack with a translator chip

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP4343727B2 (ja) * 2004-02-13 2009-10-14 株式会社ルネサステクノロジ 半導体装置
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
KR100905785B1 (ko) * 2007-07-27 2009-07-02 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 웨이퍼 레벨 패키지 및적층 웨이퍼 레벨 패키지의 제조 방법
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
JP5543125B2 (ja) * 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
TWI401753B (zh) * 2009-12-31 2013-07-11 Advanced Semiconductor Eng 可堆疊式封裝結構之製造方法
JP2012069734A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置の製造方法
KR20120078390A (ko) * 2010-12-31 2012-07-10 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법

Also Published As

Publication number Publication date
US20140252632A1 (en) 2014-09-11
JP2014175662A (ja) 2014-09-22
CN104037167A (zh) 2014-09-10
EP2775512A3 (en) 2017-04-19
EP2775512A2 (en) 2014-09-10
KR20140109833A (ko) 2014-09-16

Similar Documents

Publication Publication Date Title
JP5940577B2 (ja) 半導体装置
TWI597815B (zh) 半導體封裝結構
CN106548948B (zh) 集成多输出封装件及制造方法
US7807512B2 (en) Semiconductor packages and methods of fabricating the same
TWI578457B (zh) 半導體封裝結構
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
JP4587676B2 (ja) チップ積層構成の３次元半導体装置
TWI663690B (zh) 堆疊式封裝裝置與其形成方法
US11302674B2 (en) Modular stacked silicon package assembly
US20100052111A1 (en) Stacked-chip device
WO2020066797A1 (ja) 半導体集積回路装置および半導体パッケージ構造
JP6515724B2 (ja) 半導体装置
JP2013183120A (ja) 半導体装置
KR20130007049A (ko) 쓰루 실리콘 비아를 이용한 패키지 온 패키지
JP2015534287A (ja) 半導体デバイス及びその製造方法
JP2013197387A (ja) 半導体装置
US10509752B2 (en) Configuration of multi-die modules with through-silicon vias
US11315886B2 (en) Semiconductor package having stiffening structure
TW201810562A (zh) 包含散熱器的半導體封裝及其製造方法
TWI501192B (zh) 位於圖形處理單元〈ＧＰＵs〉上之動態隨機存取記憶體〈ＤＲＡＭs〉的替代立體〈３Ｄ〉堆疊架構
JP2005286126A (ja) 半導体装置
KR102576085B1 (ko) 반도체 패키지
TW201431040A (zh) 三維直通矽晶貫孔結構
TW202109800A (zh) 具有微細間距矽穿孔封裝的扇出型封裝晶片結構以及扇出型封裝單元
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160419

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160518

R150 Certificate of patent or registration of utility model

Ref document number: 5940577

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250