KR102576085B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지 제공된다. 반도체 패키지는, 제1 재배선 층, 상기 제1 재배선 층의 상면 상에 배치되고, 제1 회로면과 제1 배면을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되고, 제2 회로면과 제2 배면을 포함하는 제2 반도체 칩 및 상기 제2 반도체 칩 상에 배치되는 제2 재배선 층을 포함하고, 상기 제1 반도체 칩은, 상기 제1 회로면이 상기 제2 재배선 층을 향하도록 배치되고, 상기 제2 반도체 칩은, 상기 제2 회로면이 상기 제2 재배선 층을 향하도록 배치되고, 상기 제1 반도체 칩은, 상기 제1 회로면에 배치된 제1 입출력 패드와 연결되는 제1 와이어 본딩을 통해 상기 제1 재배선 층과 전기적으로 연결된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
집적 회로들은, 단일 반도체 웨이퍼 상에 제조될 수 있다. 반도체 웨이퍼를 다이싱하여 서로 분리된 별개의 다이들은 각각 별개로 패키징될 수 있다. 최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 또한, 주어진 영역 내에 최대만 많은 구성 요소들을 집적하는 것이 요구되고 있다. 이에 따라, 반도체 패키지의 크기가 점차 감소되고 있다.
반도체 장치를 위한 소형화된 패키징 방법으로는, 웨이퍼 레벨 패키징(wafer level packaging; WLP)이 있을 수 있다. 웨이퍼 레벨 패키징은 일반적으로, 재배선 층(redistribution layer; RDL)을 포함할 수 있다. 재배선 층은, 집적 회로 다이의 컨택 패드를 위한 팬 아웃 와이어링(fan out wiring)에 이용될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 팬 아웃 웨이퍼 레벨 패키지에서, 복수의 반도체 칩을 수직으로 적층하고, 와이어 본딩 등을 통해 재배선 층과 반도체 칩을 연결함으로써, 반도체 패키지의 두께를 감소시켜 반도체 패키지의 수율을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 팬 아웃 웨이퍼 레벨 패키지에서, 복수의 반도체 칩을 수직으로 적층하고, 와이어 본딩 등을 통해 재배선 층과 반도체 칩을 연결함으로써, 다양한 연결 방법을 이용할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 제1 재배선 층, 제1 재배선 층의 상면 상에 배치되고, 제1 회로면과 제1 배면을 포함하는 제1 반도체 칩, 제1 반도체 칩 상에 배치되고, 제2 회로면과 제2 배면을 포함하는 제2 반도체 칩 및 제2 반도체 칩 상에 배치되는 제2 재배선 층을 포함하고, 제1 반도체 칩은, 제1 회로면이 제2 재배선 층을 향하도록 배치되고, 제2 반도체 칩은, 제2 회로면이 제2 재배선 층을 향하도록 배치되고, 제1 반도체 칩은, 제1 회로면에 배치된 제1 입출력 패드와 연결되는 제1 와이어 본딩을 통해 상기 제1 재배선 층과 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 제1 반도체 칩으로, 상기 제1 반도체 칩의 상면에 제1 입출력 패드가 배치되는 제1 반도체 칩, 상기 제1 입출력 패드를 노출시키도록 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩으로, 상기 제2 반도체 칩의 상면에 컨택이 배치되는 제2 반도체 칩, 상기 제1 반도체 칩의 하부에 배치되고 상기 제1 입출력 패드와 제1 와이어 본딩을 통해 전기적으로 연결된 제1 재배선층 및 상기 제2 입출력 패드와 전기적으로 연결되고 상기 컨택을 덮도록 상기 제2 반도체 칩 상에 배치된 제2 재배선층을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다.
도 4는 도 3의 B-B' 선을 따라 절단한 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다.
도 6은 도 5의 C-C' 선을 따라 절단한 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다.
도 8은 도 7의 D-D' 선을 따라 절단한 단면도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다.
도 10은 도 9의 E-E' 선을 따라 절단한 단면도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다.
도 12는 도 11의 F-F' 선을 따라 절단한 단면도이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에 개시되는 실시예들은, 통합형 팬아웃(integrated fan out; InFO) 패키지에 이용될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 다른 방식의 반도체 패키지에도 이용될 수 있음은 물론이다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 및 제2 재배선 층(101, 102), 제1 및 제2 반도체 칩(121, 122), 제1 와이어 본딩(171) 등을 포함할 수 있다. 도 1에서는 도시의 명확성을 위해, 제2 재배선 층(102)과 절연 물질(140)의 도시를 생략하였다.
제1 재배선 층(101)은 서로 마주보는 상면(101U) 및 하면(101L)을 포함할 수 있다. 제1 재배선 층(101)은, 제1 재배선 층의 하면(101L)에 배치되는 제1 하면 핑거 패드(101-1)와, 제1 재배선 층의 상면(101U)에 배치되는 제1 상면 핑거 패드(101-2)를 포함할 수 있다. 도면에서, 제1 상면 및 하면 핑거 패드(101-1, 101-2)의 전부가 제1 재배선 층(101) 내에 배치되고, 제1 상면 및 하면 핑거 패드(101-1, 101-2)의 상면만 제1 재배선 층(101)의 상면으로부터 노출되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제1 상면 및 하면 핑거 패드(101-1, 101-2)의 일부만 제1 재배선 층(101) 내에 배치되고, 제1 상면 및 하면 핑거 패드(101-1, 101-2)의 나머지 일부는 제1 재배선 층(101)으로부터 돌출될 수 있다. 또는, 예를 들어, 제1 상면 핑거 패드(101-2)의 전부가 제1 재배선 층의 상면(100U)으로부터 돌출되고, 제1 하면 핑거 패드(101-1)의 전부가 제1 재배선 층의 하면(101L)으로부터 돌출될 수 있다. 또는, 예를 들어, 앞서 설명한 예시들의 조합으로 배치될 수도 있다.
또한 도면에서, 제1 상면 및 하면 핑거 패드(101-1, 101-2)가 일정 개수로 제1 재배선 층(101)에 배치되는 것으로 도시하였으나, 이는 예시적인 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 상면 및 하면 핑거 패드(101-1, 101-2)는, 필요에 따라 임의의 개수가 배치될 수 있음은 물론이다.
제1 상면 및 하면 핑거 패드(101-1, 101-2)는, 예를 들어, 도전성 물질을 포함할 수 있다. 제1 상면 및 하면 핑거 패드(101-1, 101-2)는 각각, 제1 재배선 층(101)의 외부(예를 들어, 제1 재배선 층(101)의 상면 및 하면 상)에 배치되는 컴포넌트들과 제1 재배선 층(101)을 전기적으로 연결시킬 수 있다.
제1 재배선 층(101)은 그 내부, 즉, 제1 재배선 층의 상면(101U)과 제1 재배선 층의 하면(101L) 사이에, 도전성 패턴을 포함할 수 있다. 도전성 패턴은, 예를 들어, 패터닝된 비아 홀 및 패드 등을 포함할 수 있다. 예를 들어, 제1 상면 핑거 패드(101-2)와 제1 하면 핑거 패드(101-1)는, 제1 재배선 층(101) 내부에 패터닝된 도전성 패턴을 통해 전기적으로 연결될 수 있다.
제1 재배선 층의 상면(101U)에는, 제1 하부 컨택 패드(101P1)가 배치될 수 있다. 제1 하부 컨택 패드(101P1)는, 도 2에서와 같이 그 전부가 제1 재배선 층(101) 내에 매립되고, 제1 하부 컨택 패드(101P1)의 상면만이 제1 재배선 층의 상면(101U)으로부터 노출되도록 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 다시 말해서, 제1 하부 컨택 패드(101P1)의 적어도 일부는 제1 재배선 층(101) 내부에 배치될 수 있다. 또는 예를 들어, 제1 하부 컨택 패드(101P1) 전체가 제1 재배선 층의 상면(101U)으로부터 돌출되도록, 제1 재배선 층의 상면(101U) 상에 배치될 수도 있다.
제1 하부 컨택 패드(101P1)는 예를 들어, 도전성 물질을 포함할 수 있다.
제1 하부 컨택 패드(101P1)는, 제1 와이어 본딩(171)과 연결되어, 제1 반도체 칩(121)과 제1 재배선 층(101)을 전기적으로 연결할 수 있다.
제1 재배선 층의 하면(101L)에는, 외부 접속 단자(100)가 배치될 수 있다. 외부 접속 단자(100)는, 제1 하면 핑거 패드(101-1)와 접하여, 전기적으로 연결될 수 있다. 외부 접속 단자(100)는, 패키지의 외부의 컴포넌트들과 전기적으로 연결될 수 있다. 예를 들어, 외부 접속 단자(100)는, 본 발명의 기술적 사상에 따른 반도체 패키지를, 다른 반도체 패키지와 전기적으로 연결시킬 수 있다. 또는, 외부 접속 단자(100)는, 본 발명의 기술적 사상에 따른 반도체 패키지를 다른 반도체 장치와 전기적으로 연결시킬 수 있다.
도면에서, 외부 접속 단자(100)가 솔더 볼인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 외부 접속 단자(100)는, 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등일 수 있다.
외부 접속 단자(100)는 제1 재배선층의 하면(100L)에 복수개가 형성될 수 있다.
제1 반도체 칩(121)은, 제1 재배선 층의 상면(101U) 상에 배치될 수 있다. 제1 반도체 칩(121)은, 서로 마주보는 제1 회로면(121U)과 제1 배면(121L)을 포함할 수 있다. 제1 반도체 칩의 제1 배면(121L)은, 예를 들어, 제1 재배선 층의 상면(101U)과 접할 수 있다.
제1 반도체 칩의 제1 회로면(121U)은, 예를 들어, 회로 패턴이 형성되는 면일 수 있다. 또한, 제1 반도체 칩의 제1 회로면(121U)은, 예를 들어, 제1 입출력 패드(121P)가 배치되는 면일 수 있다. 제1 반도체 칩의 제1 배면(121L)은, 예를 들어, 회로 패턴이 형성되는 면의 반대측 면일 수 있다.
몇몇 실시예에서, 제1 반도체 칩의 제1 회로면(121U)은, 제1 방향(D1+)을 향하도록 배치될 수 있다. 예를 들어, 제1 반도체 칩의 제1 회로면(121U)은, 후술할 제2 재배선 층(102)을 향하도록 배치될 수 있다.
제1 반도체 칩(121)은, 예를 들어, 로직 칩(logic chip)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제1 반도체 칩(121)은, 예를 들어, 필요에 따라 다양한 종류의 칩일 수 있음은 물론이다.
제1 반도체 칩의 제1 회로면(121U)은, 제1 입출력 패드(121P)를 포함할 수 있다. 다시 말해서, 제1 입출력 패드(121P)는, 제1 반도체 칩의 제1 회로면(121U) 상에 배치될 수 있다. 도면에서, 제1 입출력 패드(121P)의 전부가 제1 반도체 칩의 제1 회로면(121U) 상에 배치되어, 제1 반도체 칩의 제1 회로면(121U)으로부터 돌출되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제1 입출력 패드(121P)의 적어도 일부는 제1 반도체 칩의 제1 회로면(121U) 상에 배치될 수 있다. 또는, 예를 들어, 제1 입출력 패드(121P)의 전부는, 제1 반도체 칩의 제1 회로면(121U) 하부에 배치되어, 제1 입출력 패드(121P)의 상면만이 제1 반도체 칩의 제1 회로면(121U)으로부터 노출될 수도 있다.
제1 입출력 패드(121P)는, 예를 들어, 도전성 물질을 포함할 수 있다.
제1 와이어 본딩(171)은 제1 입출력 패드(121P)와 제1 하부 컨택 패드(101P1)를 연결할 수 있다. 즉, 제1 반도체 칩(121)은 제1 입출력 패드(121P)와 연결되는 제1 와이어 본딩(171)을 통해, 제1 재배선 층(101)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 팬 아웃 웨이퍼 레벨 패키지에서, 수직으로 적층되는 복수의 반도체 칩 중 제1 반도체 칩(121)을 제1 재배선 층(101)과 제1 와이어 본딩(171)을 통해 연결시킴으로써, 다양한 연결 방법을 이용할 수 있고, 반도체 패키지의 두께를 감소시켜 반도체 패키지의 수율을 향상시킬 수 있다.
제2 반도체 칩(122)은, 제1 반도체 칩(121) 상에 배치될 수 있다. 좀 더 구체적으로, 제2 반도체 칩(122)은 제1 반도체 칩의 제1 회로면(122U) 상에 배치될 수 있다. 몇몇 실시예에서, 제2 반도체 칩(122)은, 제1 반도체 칩의 제1 입출력 패드(121P)를 노출시키도록, 제1 반도체 칩(121) 상에 배치될 수 있다. 제2 반도체 칩(122)은, 서로 마주보는 제2 회로면(122U)과 제2 배면(122L)을 포함할 수 있다. 제2 반도체 칩의 제2 배면(122L)은, 예를 들어, 후술할 제2 재배선 층의 하면(102L)과 접할 수 있다.
제2 반도체 칩의 제2 회로면(122U)은, 예를 들어, 회로 패턴이 형성되는 면일 수 있다. 또한, 제2 반도체 칩의 제2 회로면(122U)은, 예를 들어, 컨택(122C)이 배치되는 면일 수 있다. 제2 반도체 칩의 제2 배면(122L)은, 예를 들어, 컨택(122C)이 배치되는 면의 반대측 면일 수 있다.
몇몇 실시예에서, 제2 반도체 칩의 제2 회로면(122U)은, 제1 방향(D1+)을 향하도록 배치될 수 있다. 예를 들어, 제2 반도체 칩의 제2 회로면(122U)은, 후술할 제2 재배선 층(102)을 향하도록 배치될 수 있다.
즉, 제1 반도체 칩의 제1 회로면(121U)과 제2 반도체 칩의 제2 회로면(122U)은, 동일한 방향(예를 들어, 제1 방향(D1+))을 향하도록 배치될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩의 제1 회로면(121U)과 제2 반도체 칩의 제2 회로면(122U)이 동일한 방향(예를 들어, 제1 방향(D1+)을 향하도록 배치시킴으로써, 다양한 연결 방법을 이용할 수 있게 하고 패키지의 두께를 감소시킬 수 있다.
제2 반도체 칩(122)은, NAND 플래시 칩, DRAM(Dynamic Random Access Memory; DRAM), 플래시 메모리 칩(Flash memory chip), 또는 저항 변화 메모리 칩(Resistance changeable memory chip)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 반도체 칩의 제2 회로면(122U)은, 컨택(122C)을 포함할 수 있다. 다시 말해서, 컨택(122C)은, 제2 반도체 칩의 제2 회로면(122U) 상에 배치될 수 있다. 컨택(122C)은, 제2 반도체 칩의 제2 회로면(122U)과 제2 재배선 층(102) 사이에 개재될 수 있다.
컨택(122C)은, 예를 들어, 도전성 물질을 포함할 수 있다.
컨택(122C)은, 제2 반도체 칩(122)과 제2 재배선 층(102)을 전기적으로 연결시킬 수 있다.
절연 물질(140)은 제2 반도체 칩(122)과 제2 재배선 층(102) 사이에 배치될 수 있다. 또한, 절연 물질(140)은, 복수개의 컨택(122C) 사이에 배치될 수 있다.
제2 반도체 칩의 제2 회로면(122U)에는, 컨택(122C)과 전기적으로 연결되는 입출력 패드가 더 배치될 수도 있다. 예를 들어, 제2 반도체 칩의 제2 회로면(122U)이 입출력 패드를 더 포함하는 경우, 제2 반도체 칩(122)은 입출력 패드를 통해 제2 재배선 층(102)과 전기적으로 연결될 수 있다. 이 때, 컨택(122C)은, 입출력 패드와 제2 재배선 층(102) 사이에 개재되어, 제2 반도체 칩(122)과 제2 재배선 층(102)을 전기적으로 연결시킬 수 있다.
제2 재배선 층(102)은 제2 반도체 칩(122) 상에 배치될 수 있다. 제2 재배선 층(102)은 제2 반도체 칩(122)의 컨택(122C)을 덮도록, 제2 반도체 칩(122) 상에 배치될 수 있다.
제2 재배선 층(102)은 서로 마주보는 상면(102U) 및 하면(102L)을 포함할 수 있다. 제2 재배선 층(102)은, 제1 재배선 층의 하면(102L)에 배치되는 제2 하면 핑거 패드(102-2)를 포함할 수 있다. 도면에서, 제2 하면 핑거 패드(102-2)의 전부가 제2 재배선 층(102) 내에 배치되고, 제2 하면 핑거 패드(102-2)의 상면만 제2 재배선 층(102) 외부로 노출되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제2 하면 핑거 패드(102-2)의 일부만 제2 재배선 층(102) 내에 배치되고, 제2 하면 핑거 패드(102-2)의 나머지 일부는 제2 재배선 층(102)으로부터 돌출될 수 있다. 또는, 예를 들어, 제2 하면 핑거 패드(102-2)의 전부가 제2 재배선 층의 하면(102L)으로부터 돌출될 수 있다. 또는, 예를 들어, 앞서 설명한 예시들의 조합으로 배치될 수도 있다.
또한 도면에서, 제2 하면 핑거 패드(102-2)가 일정 개수로 제2 재배선 층(102)에 배치되는 것으로 도시하였으나, 이는 예시적인 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 하면 핑거 패드(102-2)는, 필요에 따라 임의의 개수가 배치될 수 있음은 물론이다.
제2 하면 핑거 패드(102-2)는, 예를 들어, 도전성 물질을 포함할 수 있다. 제2 하면 핑거 패드(102-2)는 각각, 제2 재배선 층(102)의 외부에 배치되는 컴포넌트들과 제2 재배선 층(102)을 전기적으로 연결시킬 수 있다.
제2 재배선 층의 상면(102U)에는 제2 상면 핑거 패드가 더 배치될 수 있다. 제2 상면 핑거 패드는, 제2 재배선 층(102)의 외부에 배치되는 컴포넌트들과 제2 재배선 층(102)을 전기적으로 연결시킬 수 있다.
제2 재배선 층(102)은 제2 재배선 층의 상면(102U)과 제2 재배선 층의 하면(102L) 사이에, 도전성 패턴을 포함할 수 있다. 도전성 패턴은, 예를 들어, 패터닝된 비아 홀 및 패드 등을 포함할 수 있다. 예를 들어, 제2 하면 핑거 패드(102-2)는, 제2 재배선 층(102) 내부에 패터닝된 도전성 패턴을 통해 제2 재배선 층(102U)의 상면과 전기적으로 연결될 수 있다.
제1 재배선 층의 하면(102L)에는, 상부 컨택 패드(102P)가 배치될 수 있다. 상부 컨택 패드(102P)는, 도 2에서와 같이 그 전부가 제2 재배선 층(102) 내에 매립되고, 상부 컨택 패드(102P)의 상면만이 제2 재배선 층의 하면(102L)으로부터 노출되도록 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 다시 말해서, 상부 컨택 패드(102P)의 적어도 일부는 제2 재배선 층(102) 내부에 배치될 수 있다. 또는 예를 들어, 상부 컨택 패드(102P) 전체가 제2 재배선 층의 하면(102L)으로부터 돌출되도록, 제2 재배선 층의 하면(102L) 상에 배치될 수도 있다.
상부 컨택 패드(102P)는 예를 들어, 도전성 물질을 포함할 수 있다.
상부 컨택 패드(102P)는, 컨택(122C)과 연결되어, 제2 반도체 칩(122)과 제2 재배선 층(102)을 전기적으로 연결할 수 있다.
제1 접착 층(131)은, 제1 반도체 칩(121)과 제2 반도체 칩(122) 사이에 개재될 수 있다. 좀 더 구체적으로, 제1 접착 층(131)은 제1 반도체 칩의 제1 회로면(121U) 및 제2 반도체 칩의 제2 배면(122L)과 접할 수 있다.
제1 접착 층(131)은, 제1 반도체 칩(121)과 제2 반도체 칩(122)의 접착을 위해 배치될 수 있다. 제1 접착 층(131)은 자외선 글루, 감압 접착제, 방사선 경화성 접착제, 에폭시 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 비아(151, 152)는, 제1 및 제2 재배선 층(101, 102) 사이에 배치되어, 제1 및 제2 재배선 층(101, 102)을 연결할 수 있다. 제1 비아(151)와 제2 비아(152)는 서로 이격될 수 있다. 제1 비아(151)와 제2 비아(152)가 서로 이격됨에 따라, 제1 및 제2 반도체 칩(121, 122)은 제1 비아(151)와 제2 비아(152) 사이에 배치될 수 있다. 제1 및 제2 비아(151, 152)는, 제2 하면 핑거 패드(102-2)와 제1 상면 핑거 패드(101-2)를 연결할 수 있다.
이하에서 도 3 및 도 4를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다. 도 4는 도 3의 B-B' 선을 따라 절단한 단면도이다. 도 3에서는 도시의 명확성을 위해, 제2 재배선 층(102)과 절연 물질(140)의 도시를 생략하였다.
도 3 및 도 4를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩(121)과 제2 반도체 칩(122) 사이에 배치되는 제3 반도체 칩(123)을 더 포함할 수 있다. 좀 더 구체적으로, 제3 반도체 칩(123)은, 제1 반도체 칩의 제1 회로면(121U)과 제2 반도체 칩의 제2 배면(122L) 사이에 배치될 수 있다.
제3 반도체 칩(123)은, 제1 반도체 칩(121)의 제1 입출력 패드(121P)를 노출시키도록, 제1 반도체 칩(121) 상에 배치될 수 있다.
제3 반도체 칩(123)은 서로 마주보는 제3 회로면(123U) 및 제3 배면(123L)을 포함할 수 있다. 제2 반도체 칩의 제2 회로면(122U)은, 예를 들어, 회로 패턴이 형성되는 면일 수 있다. 또한, 제2 반도체 칩의 제2 회로면(122U)은, 예를 들어, 제2 입출력 패드(122P)가 배치되는 면일 수 있다. 제2 반도체 칩의 제2 배면(122L)은, 예를 들어, 회로 패턴이 형성되는 면의 반대측 면일 수 있다.
몇몇 실시예에서, 제3 반도체 칩의 제3 회로면(123U)은, 제1 방향(D1+)을 향하도록 배치될 수 있다. 예를 들어, 제3 반도체 칩의 제3 회로면(123U)은, 제2 재배선 층(102)을 향하도록 배치될 수 있다.
즉, 제1 내지 제3 반도체 칩(121 내지 123)의 제1 내지 제3 회로면(121U 내지 123U)은, 모두 동일한 방향(예를 들어, 제1 방향(D1+))을 향하도록 배치될 수 있다.
제3 반도체 칩의 제3 회로면(123U)은, 제3 입출력 패드(123P)를 포함할 수 있다. 다시 말해서, 제3 입출력 패드(123P)는, 제3 반도체 칩의 제3 회로면(123U) 상에 배치될 수 있다. 제2 반도체 칩(122)은, 제3 반도체 칩(123)의 제3 입출력 패드(123P)를 노출시키도록, 제3 반도체 칩(123) 상에 배치될 수 있다.
도면에서, 제3 입출력 패드(123P 의 전부가 제3 반도체 칩의 제3 회로면(123U) 상에 배치되어, 제3 반도체 칩의 제3 회로면(123U)으로부터 돌출되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제3 입출력 패드(123P)의 적어도 일부는 제3 반도체 칩의 제3 회로면(123U) 상에 배치될 수 있다. 또는, 예를 들어, 제3 입출력 패드(123P)의 전부는, 제3 반도체 칩의 제3 회로면(123U) 하부에 배치되어, 제3 입출력 패드(123P)의 상면만이 제3 반도체 칩의 제3 회로면(123U)으로부터 노출될 수도 있다.
제3 입출력 패드(123P)는, 예를 들어, 도전성 물질을 포함할 수 있다.
제2 와이어 본딩(172)은 제3 입출력 패드(123P)와 제2 하부 컨택 패드(101P2)를 연결할 수 있다. 즉, 제3 반도체 칩(123)은 제3 입출력 패드(123P)와 연결되는 제2 와이어 본딩(172)을 통해, 제1 재배선 층(101)과 전기적으로 연결될 수 있다.
제1 재배선 층(101)은, 제1 하부 컨택 패드(101P1)와 이격되는 제2 하부 컨택 패드(101P2)를 더 포함할 수 있다. 제2 하부 컨택 패드(101P2)은, 제2 와이어 본딩(172)과 연결될 수 있다. 제2 하부 컨택 패드(101P2)는, 제1 하부 컨택 패드(101P1)와 실질적으로 동일할 수 있다.
제2 접착 층(132)은, 제2 반도체 칩(122)과 제3 반도체 칩(123) 사이에 개재될 수 있다. 좀 더 구체적으로, 제2 접착 층(132)은 제3 반도체 칩의 제3 회로면(123U) 및 제2 반도체 칩의 제2 배면(122L)과 접할 수 있다.
이하에서 도 5 및 도 6을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다. 도 6은 도 5의 C-C' 선을 따라 절단한 단면도이다. 도 5에서는 도시의 명확성을 위해, 제2 재배선 층(102)과 절연 물질(140)의 도시를 생략하였다.
도 5 및 도 6을 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지의 제2 반도체 칩(122)은, 컨택(도 2의 122C)을 통해 제2 재배선 층(102)과 연결되는 대신, 제3 와이어 본딩(173)을 통해 제1 재배선 층(101)과 연결될 수 있다.
제2 반도체 칩(122)은, 제2 반도체 칩의 제2 회로면(122U)에 배치되는 제2 입출력 패드(122P)를 포함할 수 있다. 제2 반도체 칩(122)은, 제3 와이어 본딩(173)을 통해, 제1 재배선 층(101)과 전기적으로 연결될 수 있다.
예를 들어, 제3 와이어 본딩(173)은, 제2 입출력 패드(122P)와 제2 하부 컨택 패드(101P2)를 연결할 수 있다.
제2 재배선 층(102)은, 제2 반도체 칩(102)의 제2 입출력 패드(122P)를 덮도록, 제2 반도체 칩(102) 상에 배치될 수 있다.
이 경우에도, 제1 및 제2 반도체 칩(121, 122)의 제1 및 제2 회로면(121U, 122U)은, 모두 동일한 방향(예를 들어, 제1 방향(D1+))을 향하도록 배치될 수 있다.
이하에서 도 7 및 도 8을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다. 도 8은 도 7의 D-D' 선을 따라 절단한 단면도이다. 도 7에서는 도시의 명확성을 위해, 제2 재배선 층(102)과 절연 물질(140)의 도시를 생략하였다.
도 7 및 도 8을 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지의 제1 및 제2 반도체 칩(121, 122)의 크기는 실질적으로 동일할 수 있다. 이 경우, 제1 와이어 본딩(171)은, 제1 접착층(131)을 관통하여, 제1 입출력 패드(121P)와 제1 하부 컨택 패드(101P1)를 연결할 수 있다.
제1 입출력 패드(121P)는, 제1 접창층(131) 내에 포함될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 제1 입출력 패드(121P)는, 예를 들어, 제1 반도체 칩의 제1 회로면(121U)으로부터 돌출되지 않을 수 있다.
이하에서 도 9 및 도 10을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다. 도 10은 도 9의 E-E' 선을 따라 절단한 단면도이다. 도 9에서는 도시의 명확성을 위해, 제2 재배선 층(102)과 절연 물질(140)의 도시를 생략하였다.
도 9 및 도 10을 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제2 반도체 칩(122)과 제1 재배선 층(124) 사이에 배치되는 제4 반도체 칩(124)을 더 포함할 수 있다.
제4 반도체 칩(124)은, 제1 재배선 층의 상면(101U) 상에, 제1 재배선 층(101)과 제2 반도체 칩의 제2 배면(122L) 사이에 배치될 수 있다. 제4 반도체 칩(124)은, 제1 반도체 칩(121)과 이격되어 배치될 수 있다.
제4 반도체 칩(124)은, 서로 마주보는 제4 회로면(124U)과 제4 배면(124L)을 포함할 수 있다. 제4 반도체 칩의 제4 배면(124L)은, 예를 들어, 제1 재배선 층의 상면(101U)과 접할 수 있다.
제4 반도체 칩의 제4 회로면(124U)은, 예를 들어, 회로 패턴이 형성되는 면일 수 있다. 또한, 제4 반도체 칩의 제4 회로면(124U)은, 예를 들어, 제4 입출력 패드(124P)가 배치되는 면일 수 있다. 제4 반도체 칩의 제4 회로면(124U)은, 예를 들어, 회로 패턴이 형성되는 면의 반대측 면일 수 있다.
몇몇 실시예에서, 제4 반도체 칩의 제4 회로면(124U)은, 제1 방향(D1+)을 향하도록 배치될 수 있다. 예를 들어, 제4 반도체 칩의 제4 회로면(124U)은, 제2 재배선 층(102)을 향하도록 배치될 수 있다.
즉, 제1 반도체 칩의 제1 회로면(121U), 제2 반도체 칩의 제2 회로면(122U) 및 제4 반도체 칩의 제4 회로면(124U)은, 서로 동일한 방향(예를 들어, 제1 방향(D1+))을 향하도록 배치될 수 있다.
제4 반도체 칩의 제4 회로면(124U)은, 제4 입출력 패드(124P)를 포함할 수 있다. 다시 말해서, 제4 입출력 패드(124P)는, 제4 반도체 칩의 제4 회로면(124U) 상에 배치될 수 있다. 도면에서, 제4 입출력 패드(124P)의 전부가 제4 반도체 칩의 제4 회로면(124U) 상에 배치되어, 제4 반도체 칩의 제4 회로면(124U)으로부터 돌출되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제4 입출력 패드(124P)의 적어도 일부는 제4 반도체 칩의 제4 회로면(124U) 상에 배치될 수 있다. 또는, 예를 들어, 제4 입출력 패드(124P)의 전부는, 제4 반도체 칩의 제4 회로면(124U) 하부에 배치되어, 제4 입출력 패드(124P)의 상면만이 제4 반도체 칩의 제4 회로면(124U)으로부터 노출될 수도 있다.
제4 입출력 패드(124P)는, 예를 들어, 도전성 물질을 포함할 수 있다.
제4 와이어 본딩(174)은 제4 입출력 패드(124P)와 제3 하부 컨택 패드(101P3)를 연결할 수 있다. 즉, 제4 반도체 칩(124)은 제4 입출력 패드(124P)와 연결되는 제4 와이어 본딩(174)을 통해, 제1 재배선 층(101)과 전기적으로 연결될 수 있다.
제1 재배선 층(101)은, 제3 하부 컨택 패드(101P3)를 더 포함할 수 있다. 제3 하부 컨택 패드(101P3)는, 제1 하부 컨택 패드(101P1)와 이격될 수 있다. 제3 하부 컨택 패드(101P3)는, 예를 들어, 제1 하부 컨택 패드(101P1)와 실질적으로 동일할 수 있다.
제1 접착층(131)은, 제1 반도체 칩의 제1 회로면(121U) 및 제4 반도체 칩의 제4 회로면(124U)과 제2 반도체 칩의 제2 배면(122L) 사이에 개재될 수 있다. 예를 들어, 제1 접착층(131)의 일부는 제1 반도체 칩의 제1 회로면(121U)과 접할 수 있고, 제1 접착층(131)의 다른 일부는 제4 반도체 칩의 제4 회로면(124U)과 접할 수 있다.
제2 반도체 칩(122)은, 제1 반도체 칩의 제1 입출력 패드(121P)와 제4 반도체 칩의 제4 입출력 패드(124P)를 노출시키도록, 제1 및 제4 반도체 칩(121, 124) 상에 배치될 수 있다. 다시 말해서, 제1 및 제4 반도체 칩(121, 124)의 일부는, 제2 반도체 칩(122)과 제1 방향(D1+)으로 중첩될 수 있다.
몇몇 실시예에서, 제1 및 제4 반도체 칩(121, 124)의 전부는, 제2 반도체 칩(122)과 중첩되도록 배치될 수 있다. 이 경우, 제1 와이어 본딩(171)과 제4 와이어 본딩(174)은, 제1 접착층(131)을 관통하여, 제1 하부 컨택 패드(101P1) 및 제3 하부 컨택 패드(101P3) 각각과 연결될 수 있다. 또한, 제1 및 제4 입출력 패드(121P, 124P)는, 각각 제1 반도체 칩의 제1 회로면(121U)과 제4 반도체 칩의 제4 회로면(124U)으로부터 돌출되지 않을 수 있다.
이하에서 도 11 및 도 12를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 평면도이다. 도 12는 도 11의 F-F' 선을 따라 절단한 단면도이다. 도 11에서는 도시의 명확성을 위해, 제2 재배선 층(102)과 절연 물질(140)의 도시를 생략하였다.
도 11 및 도 12를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩(121)과 제4 반도체 칩(124) 사이에 배치되는 제5 반도체 칩(125)을 더 포함할 수 있다.
제5 반도체 칩(125)은, 제1 재배선 층의 상면(101U) 상에, 제1 재배선 층(101)과 제2 반도체 칩의 제2 배면(122L) 사이에 배치될 수 있다. 제5 반도체 칩(125)은, 제1 및 제4 반도체 칩(121, 124)과 이격되어, 제1 및 제4 반도체 칩(121, 124) 사이에 배치될 수 있다.
제5 반도체 칩(125)은, 서로 마주보는 제5 회로면(125U)과 제5 배면(125L)을 포함할 수 있다.
제5 반도체 칩의 제5 회로면(125U)은, 예를 들어, 회로 패턴이 형성되는 면일 수 있다. 또한, 제5 반도체 칩의 제5 회로면(125U)은, 예를 들어, 제5 입출력 패드(125P)가 배치되는 면일 수 있다. 제5 반도체 칩의 제5 회로면(125U)은, 예를 들어, 회로 패턴이 형성되는 면의 반대측 면일 수 있다.
몇몇 실시예에서, 제5 반도체 칩의 제5 회로면(125U)은, 제2 방향(D1-)을 향하도록 배치될 수 있다. 예를 들어, 제5 반도체 칩의 제5 회로면(125U)은, 제1 재배선 층(101)을 향하도록 배치될 수 있다. 예를 들어, 제5 반도체 칩(125)은, 플립 칩(Flip chip) 형태로, 제1 재배선 층(101) 상에 배치될 수 있다.
즉, 제1 반도체 칩의 제1 회로면(121U), 제2 반도체 칩의 제2 회로면(122U) 및 제4 반도체 칩의 제4 회로면(124U)과, 제5 반도체 칩의 제5 회로면(125U)은, 서로 반대되는 방향을 향하도록 배치될 수 있다.
제5 반도체 칩의 제5 회로면(125U)은, 제5 입출력 패드(125P)를 포함할 수 있다.
제1 재배선 층(101)은, 제4 하부 컨택 패드(101P4)를 더 포함할 수 있다. 제4 하부 컨택 패드(101P4)는, 제1 하부 컨택 패드(101P1) 및 제3 하부 컨택 패드(101P3)과 서로 이격될 수 있다.
제5 반도체 칩(125)은, 연결 단자(180)를 통해, 제1 재배선 층(101)과 전기적으로 연결될 수 있다. 연결 단자(180)는, 제5 반도체 칩의 제5 회로면(125U)과 제1 재배선 층의 상면(101U) 사이에 배치될 수 있다. 연결 단자(180)는, 제5 입출력 패드(125P) 및 제4 하부 컨택 패드(101P4)와 연결될 수 있다.
제1 접착층(131)은 제1 반도체 칩의 제1 회로면(121U), 제4 반도체 칩의 제4 회로면(124U), 및 제5 반도체 칩의 제5 배면(125L)과 제2 반도체 칩의 제2 배면(122L) 사이에 개재될 수 있다. 예를 들어, 제1 접착층(131)의 일부는 제1 반도체 칩의 제1 회로면(121U)과 접할 수 있고, 제1 접착층(131)의 다른 일부는 제4 반도체 칩의 제4 회로면(124U)과 접할 수 있고, 제1 접착층(131)의 또 다른 일부는 제5 반도체 칩의 제5 배면(125L)과 접할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 제1 재배선 층 121: 제1 반도체 칩
171: 제1 와이어 본딩

Claims (10)

  1. 제1 재배선 층;
    상기 제1 재배선 층의 상면 상에 배치되고, 제1 회로면과 제1 배면을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되고, 제2 회로면과 제2 배면을 포함하는 제2 반도체 칩;
    상기 제2 반도체 칩 상에 배치되는 제2 재배선 층; 및
    각각 상기 제1 재배선 층과 상기 제2 재배선 층 사이에 배치되며, 각각 상기 제1 재배선 층과 상기 제2 재배선 층을 전기적으로 연결하는 제1 비아 및 제2 비아를 포함하고,
    상기 제1 반도체 칩은, 상기 제1 회로면이 상기 제2 재배선 층을 향하도록 배치되고,
    상기 제2 반도체 칩은, 상기 제2 회로면이 상기 제2 재배선 층을 향하도록 배치되고,
    상기 제1 반도체 칩은, 상기 제1 회로면에 배치된 제1 입출력 패드와 연결되는 제1 와이어 본딩을 통해 상기 제1 재배선 층과 전기적으로 연결되고,
    상기 제2 반도체 칩은, 상기 제2 반도체 칩의 상기 제2 회로면 상에 배치되며 상기 제2 회로면과 상기 제2 재배선 층 사이에 개재되는 컨택을 통해 상기 제2 재배선 층과 전기적으로 연결되고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 제1 비아와 상기 제2 비아 사이에 배치되는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고, 제3 회로면 및 제3 배면을 포함하는 제3 반도체 칩을 더 포함하고,
    상기 제3 반도체 칩은, 상기 제3 회로면이 상기 제2 재배선 층을 향하도록 배치되는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제3 반도체 칩은, 상기 제3 회로면에 배치된 제3 입출력 패드와 연결되는 제3 와이어 본딩을 통해 상기 제1 재배선 층과 전기적으로 연결되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 재배선 층의 상면 상에, 상기 제1 재배선 층과 상기 제2 반도체 칩의 상기 제2 배면 사이에 배치되고, 상기 제1 반도체 칩과 이격되어 배치되는 제3 반도체 칩을 더 포함하고,
    상기 제3 반도체 칩은 제3 회로면과 제3 배면을 포함하고,
    상기 제3 반도체 칩은, 상기 제3 회로면이 상기 제2 재배선 층을 향하도록 배치되고,
    상기 제3 반도체 칩은, 상기 제3 회로면에 배치되는 제3 입출력 패드와 상기 제1 재배선 층을 연결하는 제2 와이어 본딩을 통해 상기 제1 재배선 층과 전기적으로 연결되는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 제1 반도체 칩과 상기 제3 반도체 칩 사이 및 상기 제2 반도체 칩의 상기 제2 배면과 상기 제1 재배선 층 사이에 배치되고, 제4 회로면과 제4 배면을 포함하는 제4 반도체 칩을 더 포함하고,
    상기 제4 반도체 칩은, 상기 제4 회로면이 상기 제1 재배선 층을 향하도록 배치되는 반도체 패키지.
  8. 제1 반도체 칩으로, 상기 제1 반도체 칩의 상면에 제1 입출력 패드가 배치되는 제1 반도체 칩;
    상기 제1 입출력 패드를 노출시키도록 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩으로, 상기 제2 반도체 칩의 상면에 컨택이 배치되는 제2 반도체 칩;
    상기 제1 반도체 칩의 하부에 배치되고 상기 제1 입출력 패드와 제1 와이어 본딩을 통해 전기적으로 연결된 제1 재배선 층;
    상기 컨택과 전기적으로 연결되고 상기 컨택을 덮도록 상기 제2 반도체 칩 상에 배치된 제2 재배선 층; 및
    각각 상기 제1 재배선 층과 상기 제2 재배선 층 사이에 배치되며, 각각 상기 제1 재배선 층과 상기 제2 재배선 층을 전기적으로 연결하는 제1 비아 및 제2 비아를 포함하고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 제1 비아와 상기 제2 비아 사이에 배치되는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에, 상기 제1 입출력 패드를 노출시키도록 배치되는 제3 반도체 칩을 더 포함하고,
    상기 제2 반도체 칩은, 상기 제3 반도체 칩의 상면에 배치되는 제2 입출력 패드를 노출시키도록 배치되고,
    상기 제3 반도체 칩은 상기 제2 입출력 패드와 제2 와이어 본딩을 통해 상기 제1 재배선 층과 전기적으로 연결되는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 제1 재배선 층 상에, 상기 제1 재배선 층과 상기 제2 반도체 칩 사이에 배치되고, 상기 제1 반도체 칩과 이격되어 배치되는 제3 반도체 칩을 더 포함하고,
    상기 제2 반도체 칩은, 상기 제3 반도체 칩의 상면에 배치되는 제2 입출력 패드를 노출시키도록 배치되고,
    상기 제3 반도체 칩은, 상기 제2 입출력 패드와 연결되는 제2 와이어 본딩을 통해 상기 제1 재배선 층과 전기적으로 연결되는 반도체 패키지.
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