KR20160060380A - 반도체 패키지 구조체 - Google Patents

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김현주
장철호
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Abstract

본 발명에 따른 반도체 패키지 구조체는 제1 반도체 칩, 제2 반도체 칩, 몰딩부, 제1 재배선층, 제2 재배선층 및 제3 반도체 칩을 포함한다. 제1 반도체 칩은 전기적 연결을 위한 제1 패드들이 배치된 제1 활성면 및 제1 활성면과 반대인 제1 비활성면을 갖는다. 제2 반도체 칩은 전기적 연결을 위한 제2 패드들이 배치된 제2 활성면 및 제2 활성면과 반대인 제2 비활성면을 가지며, 제2 비활성면이 제1 반도체 칩의 제1 비활성면과 서로 접하도록 적층된다. 몰딩부는 적층된 제1 반도체 칩과 제2 반도체 칩의 측면을 몰딩한다. 제1 재배선층은 몰딩부의 제1 면을 커버하면서 제1 반도체 칩과 전기적으로 연결된다. 제2 재배선층은 몰딩부의 제1 면과 반대인 제2 면을 커버하면서 제2 반도체 칩과 전기적으로 연결된다. 제3 반도체는 제2 반도체 칩 상에 배치되며, 제2 재배선층에 전기적으로 연결된다. 이에 의하여, 반도체 패키지의 두께를 감소시킬 수 있다.

Description

반도체 패키지 구조체{SEMICONDUCTOR PACKAGE STRUCTURE}
본 발명은 반도체 패키지 구조체에 관한 것으로, 더욱 상세하게는 패키지-온-패키지 타입의 반도체 패키지 구조체에 관한 것이다.
최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 패키지가 다양한 형태로 개발되고 있다.
예를 들어, 적어도 2개의 반도체 패키지들을 적층한 반도체 패키지가 개발되고 있다. 상기 2개의 반도체 패키지들을 제1 반도체 칩을 포함하는 제1 반도체 패키지와 제2 반도체 칩을 포함하는 제2 반도체 패키지일 수 있다. 즉, 상기 제1 반도체 패키지는 상기 제2 반도체 패키지 상에 배치되어 상기 반도체 패키지는 패키지-온-패키지(package-on-package) 타입을 갖는다.
상기 반도체 패키지는 상기 제1 반도체 패키지를 상기 제2 반도체 패키지에 전기적으로 연결하기 위해 제1 기판을 더 포함하여 두께를 증가시킨다. 휴대용 전자 제품의 소형화, 박형화 및 경량화를 실현하기 위해 하나의 반도체 장치에 포함된 복수의 반도체 패키지 또는 복수의 반도체 칩의 두께를 감소시키는 기술이 요구된다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 두께를 감소시킨 반도체 패키지 구조체를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 패키지 구조체의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지 구조체는 제1 반도체 칩, 제2 반도체 칩, 몰딩부, 제1 재배선층, 제2 재배선층 및 제3 반도체 칩을 포함한다. 상기 제1 반도체 칩은 전기적 연결을 위한 제1 패드들이 배치된 제1 활성면 및 상기 제1 활성면과 반대인 제1 비활성면을 갖는다. 상기 제2 반도체 칩은 전기적 연결을 위한 제2 패드들이 배치된 제2 활성면 및 상기 제2 활성면과 반대인 제2 비활성면을 가지며, 상기 제2 비활성면이 상기 제1 반도체 칩의 제1 비활성면과 서로 접하도록 적층된다. 상기 몰딩부는 상기 적층된 제1 반도체 칩과 상기 제2 반도체 칩의 측면을 몰딩한다. 상기 제1 재배선층은 상기 몰딩부의 제1 면을 커버하면서 상기 제1 반도체 칩과 전기적으로 연결된다. 상기 제2 재배선층은 상기 몰딩부의 제1 면과 반대인 제2 면을 커버하면서 상기 제2 반도체 칩과 전기적으로 연결된다. 상기 제3 반도체는 상기 제2 반도체 칩 상에 배치되며, 상기 제2 재배선층에 전기적으로 연결된다.
본 발명의 일 실시예에서, 상기 몰딩부는 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 비아홀이 형성되고, 상기 비아홀 내에 전도성 부재가 충진될 수 있다.
본 발명의 일 실시예에서, 상기 제3 반도체 칩과 상기 제2 재배선층 사이에 형성된 범프를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 재배선층의 일면에 볼 형상으로 형성된 접속부재를 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지 구조체의 제조 방법이 제공된다. 제1 반도체 칩은 전기적 연결을 위한 제1 패드들이 배치된 제1 활성면 및 상기 제1 활성면과 반대인 제1 비활성면을 가지고, 제2 반도체 칩은 전기적 연결을 위한 제2 패드들이 배치된 제2 활성면 및 상기 제2 활성면과 반대인 제2 비활성면을 가지며, 상기 제2 반도체 칩의 제2 비활성면이 상기 제1 반도체 칩의 제1 비활성면과 서로 접하도록 적층한다. 상기 적층된 제1 반도체 칩과 상기 제2 반도체 칩의 측면을 몰딩한다. 상기 몰딩부의 제1 면을 커버하면서 상기 제1 반도체 칩과 전기적으로 연결된 제1 재배선층과 상기 몰딩부의 제1 면과 반대인 제2 면을 커버하면서 상기 제2 반도체 칩과 전기적으로 연결된 제2 재배선층을 형성한다. 상기 제2 재배선층에 전기적으로 연결되는 제3 반도체 칩을 상기 제2 반도체 칩 상에 배치한다.
본 발명의 일 실시예에서, 상기 몰딩부에 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 비아홀을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 비아홀 내에 전도성 부재를 충진하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제3 반도체 칩과 상기 제2 재배선층 사이에 범프를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 재배선층의 일면에 볼 형상으로 접속부재를 형성하는 단계를 더 포함할 수 있다.
이와 같은 반도체 패키지 및 이의 제조 방법에 따르면, 제1 반도체 칩과 제2 반도체 칩의 비활성면이 서로 접하도록 적층함으로써 복수의 반도체 칩을 포함하는 반도체 패키지의 구조를 단순화할 수 있다. 따라서, 반도체 패키지의 두께를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2, 도 3, 도 4 및 도 5는 도 1에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(100)는 제1 반도체 칩(110), 제2 반도체 칩(120), 몰딩부(130), 제1 재배선층(141), 제2 재배선층(142) 및 제3 반도체 칩(150)을 포함한다.
상기 제1 반도체 칩(110)은 전기적 연결을 위한 제1 패드들(111)이 배치된 제1 활성면(115) 및 상기 제1 활성면(115)과 반대인 제1 비활성면(116)을 갖는다. 상기 제1 반도체 칩(110)은 실리콘 기판 상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로로 구성될 수 있으며, 제어 및 정보의 저장 등의 역할을 수행할 수 있다. 예를 들면, 상기 제1 반도체 칩(110)은 플립칩(flip chip)일 수 있다.
상기 제2 반도체 칩(120)은 전기적 연결을 위한 제2 패드들(121)이 배치된 제2 활성면(125) 및 상기 제2 활성면(125)과 반대인 제2 비활성면(126)을 가진다. 상기 제2 반도체 칩(120)은 실리콘 기판 상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로로 구성될 수 있으며, 제어 및 정보의 저장 등의 역할을 수행할 수 있다. 예를 들면, 상기 제2 반도체 칩(120)은 플립칩(flip chip)일 수 있다.
상기 제2 반도체 칩(120)은 상기 제2 비활성면(126)이 상기 제1 반도체 칩(110)의 제1 비활성면(116)과 서로 접하도록 적층된다. 즉, 상기 제2 반도체 칩(120)의 상기 제2 비활성면(126)은 상기 제1 반도체 칩(110)의 제1 비활성면(116)에 부착된다. 상기 제1 비활성면(116)과 상기 제2 비활성면(126)은 접착 필름(미도시)에 의해 서로 고정될 수 있다.
상기 몰딩부(130)는 상기 적층된 제1 반도체 칩(110)과 상기 제2 반도체 칩(120)의 측면을 몰딩한다. 상기 몰딩부(130)는 평면상에서 보았을 때, 상기 적층된 제1 반도체 칩(110)과 상기 제2 반도체 칩(120)의 외주변을 따라 측면을 둘러싸도록 형성될 수 있으며, 상기 제1 반도체 칩(110)과 상기 제2 반도체 칩(120)의 적층된 두께와 동일한 두께를 가지는 것이 바람직하다. 상기 몰딩부(130)는 상기 제1 반도체 칩(110)과 상기 제2 반도체 칩(120)을보다 안정적으로 고정시키며, 상기 제1 반도체 칩(110)과 상기 제2 반도체 칩(120)을 외부의 충격으로부터 보호할 수 있다. 상기 몰딩부(130)는 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나를 이용한 몰딩(molding) 공정을 진행하여 형성될 수 있다.
또한, 상기 몰딩부(130)는 상기 제1 재배선층(141)과 상기 제2 재배선층(142)을 전기적으로 연결하는 비아홀(135)이 형성될 수 있다. 상기 비아홀(135)은 상기 몰딩부(130)의 상하부가 관통되도록 형성된다. 상기 비아홀(135)은 레이저 드릴링(laser drilling) 또는 기계적 드릴링을 통해 홀(hole)로 형성될 수 있으며, 필요에 따라 복수 개 형성될 수 있다.
상기 비아홀(135) 내에 전도성 부재가 충진되어 상기 제1 재배선층(141)과 상기 제2 재배선층(142)의 전기적 연결을 용이하게 할 수 있다. 예를 들어, 상기 전도성 부재는 구리(Gu), 알루미늄(Al) 등의 도전 물질로 이루어질 수 있다.
상기 제1 재배선층(141)은 상기 몰딩부(130)의 제1 면(131)을 커버하면서 상기 제1 반도체 칩(110)과 전기적으로 연결된다. 상기 제1 재배선층(141)은 상기 제1 패드들(111)을 통해 상기 제1 반도체 칩(110)과 전기적으로 연결되고, 상기 몰딩부(130)의 제1 면(131)에 형성된 상기 비아홀(135)을 통해 상기 제2 재배선층(142)과 연결된다. 상기 제1 재배선층(141)은 대략 플레이트(plate) 형상을 가질 수 있다. 상기 제1 재배선층(141)은 복수의 재배선층과 복수의 절연층이 교대로 적층된 기판의 형태를 가질 수 있다. 상기 제1 재배선층(141)은 상기 제1 패드들(111)과 상기 비아홀(135)에 접촉하도록 형성되면 되며, 그 이외의 영역에서는 개구될 수 있다.
상기 제1 재배선층(141)의 일면에 볼 형상으로 접속부재(160)가 형성될 수 있다. 상기 접속부재(160)는 상기 제1 재배선층(141)의 제1 반도체 칩(110)과 접하는 면의 반대인 면에 볼 형상으로 형성된다. 즉, 상기 제1 반도체 칩(110)이 부착된 면의 배면에 형성된다. 상기 접속부재(160)는 상기 반도체 패키지(100)를 다른 반도체 패키지에 스택(stack)시킬 때 또는 외부 장치에 실장시킬 때, 상기 반도체 패키지간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. 상기 접속부재(160)는 솔더 재질로 형성될 수 있으며, 필요에 따라 복수 개 형성될 수 있다.
상기 제2 재배선층(142)은 상기 몰딩부(130)의 제1 면(131)과 반대인 제2 면(132)을 커버하면서 상기 제2 반도체 칩(120)과 전기적으로 연결된다. 상기 제2 재배선층(142)은 상기 제2 패드들(121)을 통해 상기 제2 반도체 칩(120)과 전기적으로 연결되고, 상기 몰딩부(130)의 제2 면(132)에 형성된 상기 비아홀(135)을 통해 상기 제1 재배선층(141)과 연결된다. 상기 제2 재배선층(142)은 대략 플레이트(plate) 형상을 가질 수 있다. 상기 제2 재배선층(142)은 복수의 재배선층과 복수의 절연층이 교대로 적층된 기판의 형태를 가질 수 있다. 상기 제2 재배선층(142)은 상기 제2 패드들(121)과 상기 비아홀(135)에 접촉하도록 형성되면 되며, 그 이외의 영역에서는 개구될 수 있다.
상기 제3 반도체 칩(150)은 상기 제2 반도체 칩(120) 상에 배치되며, 상기 제2 재배선층(142)에 전기적으로 연결된다. 상기 제3 반도체 칩(150)은 전기적 연결을 위한 제3 패드들(151)을 통해 상기 제2 재배선층(142)에 전기적으로 연결된다. 상기 제3 반도체 칩(150)은 실리콘 기판 상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로로 구성될 수 있으며, 제어 및 정보의 저장 등의 역할을 수행할 수 있다. 예를 들면, 상기 제3 반도체 칩(150)은 플립칩(flip chip)일 수 있다.
상기 제3 반도체 칩(150)과 상기 제2 재배선층(142) 사이에 범프(155)가 형성될 수 있다. 상기 범프(155)는 상기 제3 반도체 칩(150)의 제3 패드들(151)과 상기 제2 재배선층(142) 사이에 배치된다. 상기 범프(155)는 상기 제2 재배선층(142) 상에 상기 제3 반도체 칩(150)을 고정시키며, 상기 제2 재배선층(142)과 상기 제3 반도체 칩(150)을 전기적으로 연결하는 역할을 한다. 상기 범프(155)는 솔더 재질로 형성될 수 있으며, 필요에 따라 복수 개 형성될 수 있다.
도 2, 도 3, 도 4 및 도 5는 도 1에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 제1 반도체 칩(110)은 전기적 연결을 위한 제1 패드(111)들이 배치된 제1 활성면(115) 및 상기 제1 활성면(115)과 반대인 제1 비활성면(116)을 가지고, 제2 반도체 칩(120)은 전기적 연결을 위한 제2 패드들(121)이 배치된 제2 활성면(125) 및 상기 제2 활성면(125)과 반대인 제2 비활성면(126)을 가진다. 상기 제2 반도체 칩(120)의 제2 비활성면(126)이 상기 제1 반도체 칩(110)의 제1 비활성면(116)과 서로 접하도록 적층한다. 즉, 상기 제2 반도체 칩(120)의 상기 제2 비활성면(126)은 상기 제1 반도체 칩(110)의 제1 비활성면(116)에 부착된다. 상기 제1 비활성면(116)과 상기 제2 비활성면(126)은 접착 필름(미도시)에 의해 서로 고정될 수 있다.
도 3을 참조하면, 상기 적층된 제1 반도체 칩(110)과 상기 제2 반도체 칩(120)의 측면을 몰딩한다. 상기 몰딩부(130)는 상기 제1 반도체 칩(110)과 상기 제2 반도체 칩(120)을보다 안정적으로 고정시키며, 상기 제1 반도체 칩(110)과 상기 제2 반도체 칩(120)을 외부의 충격으로부터 보호할 수 있다. 상기 몰딩부(130)는 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나를 이용한 몰딩(molding) 공정을 진행하여 형성될 수 있다.
도 4를 참조하면, 상기 몰딩부(130)에 상기 제1 재배선층(141)과 상기 제2 재배선층(142)을 전기적으로 연결하는 비아홀(135)을 형성한다. 상기 비아홀(135)은 상기 몰딩부(130)의 상하부가 관통되도록 형성된다. 상기 비아홀(135)은 레이저 드릴링(laser drilling) 또는 기계적 드릴링을 통해 홀(hole)로 형성될 수 있으며, 필요에 따라 복수 개 형성될 수 있다.
부가적으로, 상기 비아홀(135) 내에 전도성 부재를 충진하여 상기 제1 재배선층(141)과 상기 제2 재배선층(142)의 전기적 연결을 용이하게 할 수 있다. 예를 들어, 상기 전도성 부재는 구리(Gu), 알루미늄(Al) 등의 도전 물질로 이루어질 수 있다.
도 5를 참조하면, 상기 몰딩부(130)의 제1 면(131)을 커버하면서 상기 제1 반도체 칩(110)과 전기적으로 연결된 제1 재배선층(141)을 형성한다. 상기 제1 재배선층(141)은 상기 제1 패드들(111)을 통해 상기 제1 반도체 칩(110)과 전기적으로 연결되고, 상기 몰딩부(130)의 제1 면(131)에 형성된 상기 비아홀(135)을 통해 상기 제2 재배선층(142)과 연결된다.
또한, 상기 몰딩부(130)의 제1 면(131)과 반대인 제2 면(132)을 커버하면서 상기 제2 반도체 칩(120)과 전기적으로 연결된 제2 재배선층(142)을 형성한다. 상기 제2 재배선층(142)은 상기 제2 패드들(121)을 통해 상기 제2 반도체 칩(120)과 전기적으로 연결되고, 상기 몰딩부(130)의 제2 면(132)에 형성된 상기 비아홀(135)을 통해 상기 제1 재배선층(141)과 연결된다.
부가적으로, 상기 제3 반도체 칩(150)과 상기 제2 재배선층(142) 사이에 범프(155)를 형성할 수 있다. 상기 범프(155)는 상기 제3 반도체 칩(150)의 제3 패드들(151)과 상기 제2 재배선층(142) 사이에 배치된다. 상기 범프(155)는 상기 제2 재배선층(142) 상에 상기 제3 반도체 칩(150)을 고정시키며, 상기 제2 재배선층(142)과 상기 제3 반도체 칩(150)을 전기적으로 연결하는 역할을 한다. 상기 범프(155)는 솔더 재질로 형성될 수 있으며, 필요에 따라 복수 개 형성될 수 있다.
다시 도 1을 참조하면, 상기 제2 재배선층(142)에 전기적으로 연결되는 제3 반도체 칩(150)을 상기 제2 반도체 칩(120) 상에 배치한다. 상기 제3 반도체 칩(150)은 전기적 연결을 위한 제3 패드들(151)을 통해 상기 제2 재배선층(142)에 전기적으로 연결된다.
부가적으로, 상기 제1 재배선층(141)의 일면에 볼 형상으로 접속부재(160)를 형성할 수 있다. 상기 접속부재(160)는 상기 반도체 패키지(100)를 다른 반도체 패키지에 스택(stack)시킬 때 또는 외부 장치에 실장시킬 때, 상기 반도체 패키지간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. 상기 접속부재(160)는 솔더 재질로 형성될 수 있으며, 필요에 따라 복수 개 형성될 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 반도체 패키지는 개구를 형성한 방열판을 부착함으로써, 제1 반도체 칩과 제2 반도체 칩의 비활성면이 서로 접하도록 적층함으로써 복수의 반도체 칩을 포함하는 반도체 패키지의 구조를 단순화할 수 있다. 따라서, 반도체 패키지의 두께를 감소시킬 수 있다.
100: 반도체 패키지 110: 제1 반도체 칩
120: 제2 반도체 칩 130: 몰딩부
141: 제1 재배선층 142: 제2 재배선층
150: 제3 반도체 칩 160: 접속부재

Claims (9)

  1. 전기적 연결을 위한 제1 패드들이 배치된 제1 활성면 및 상기 제1 활성면과 반대인 제1 비활성면을 갖는 제1 반도체 칩;
    전기적 연결을 위한 제2 패드들이 배치된 제2 활성면 및 상기 제2 활성면과 반대인 제2 비활성면을 가지며, 상기 제2 비활성면이 상기 제1 반도체 칩의 제1 비활성면과 서로 접하도록 적층된 제2 반도체 칩;
    상기 적층된 제1 반도체 칩과 상기 제2 반도체 칩의 측면을 몰딩하는 몰딩부;
    상기 몰딩부의 제1 면을 커버하면서 상기 제1 반도체 칩과 전기적으로 연결된 제1 재배선층;
    상기 몰딩부의 제1 면과 반대인 제2 면을 커버하면서 상기 제2 반도체 칩과 전기적으로 연결된 제2 재배선층; 및
    상기 제2 반도체 칩 상에 배치되며, 상기 제2 재배선층에 전기적으로 연결되는 제3 반도체 칩을 포함하는 반도체 패키지 구조체.
  2. 제1항에 있어서,
    상기 몰딩부는 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 비아홀이 형성되고, 상기 비아홀 내에 전도성 부재가 충진되는 것을 특징으로 하는 반도체 패키지 구조체.
  3. 제1항에 있어서,
    상기 제3 반도체 칩과 상기 제2 재배선층 사이에 형성된 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지 구조체.
  4. 제1항에 있어서,
    상기 제1 재배선층의 일면에 볼 형상으로 형성된 접속부재를 더 포함하는 것을 특징으로 하는 반도체 패키지 구조체.
  5. 제1 반도체 칩은 전기적 연결을 위한 제1 패드들이 배치된 제1 활성면 및 상기 제1 활성면과 반대인 제1 비활성면을 가지고, 제2 반도체 칩은 전기적 연결을 위한 제2 패드들이 배치된 제2 활성면 및 상기 제2 활성면과 반대인 제2 비활성면을 가지며, 상기 제2 반도체 칩의 제2 비활성면이 상기 제1 반도체 칩의 제1 비활성면과 서로 접하도록 적층하는 단계;
    상기 적층된 제1 반도체 칩과 상기 제2 반도체 칩의 측면을 몰딩하는 단계;
    상기 몰딩부의 제1 면을 커버하면서 상기 제1 반도체 칩과 전기적으로 연결된 제1 재배선층과 상기 몰딩부의 제1 면과 반대인 제2 면을 커버하면서 상기 제2 반도체 칩과 전기적으로 연결된 제2 재배선층을 형성하는 단계; 및
    상기 제2 재배선층에 전기적으로 연결되는 제3 반도체 칩을 상기 제2 반도체 칩 상에 배치하는 단계를 포함하는 반도체 패키지 구조체의 제조 방법.
  6. 제5항에 있어서,
    상기 몰딩부에 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 비아홀을 형성하는 단계를 더 포함하는 반도체 패키지 구조체의 제조 방법.
  7. 제6항에 있어서,
    상기 비아홀 내에 전도성 부재를 충진하는 단계를 더 포함하는 반도체 패키지 구조체의 제조 방법.
  8. 제5항에 있어서,
    상기 제3 반도체 칩과 상기 제2 재배선층 사이에 범프를 형성하는 단계를 더 포함하는 반도체 패키지 구조체의 제조 방법.
  9. 제5항에 있어서,
    상기 제1 재배선층의 일면에 볼 형상으로 접속부재를 형성하는 단계를 더 포함하는 반도체 패키지 구조체의 제조 방법.
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