CN104094402A - 具有堆叠的存储器的cpu - Google Patents

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Abstract

一种具有衬底的多芯片封装，该衬底具有用于连接到外部装置的电接触。CPU裸片布置在该衬底上并且与该衬底通信。CPU裸片具有占用该CPU裸片的第一区域的多个处理器核心，以及占用该CPU裸片的第二区域的SRAM高速缓存。DRAM高速缓存布置在CPU裸片上并且与CPU裸片通信。DRAM高速缓存具有多个堆叠的DRAM裸片。该多个堆叠的DRAM裸片与CPU裸片的第二区域基本对准，并且基本不覆盖CPU裸片的第一区域。还公开了一种多芯片封装，其具有在衬底上布置的DRAM高速缓存以及在DRAM高速缓存上布置的CPU裸片。

Description

具有堆叠的存储器的CPU
相关申请的交叉引用及优先权要求
本申请要求在2011年12月1日提交的、申请号为61/565709的美国临时专利申请的优先权的权益，该美国临时专利申请的内容通过引用被全部包含于此。
技术领域
本发明总的涉及半导体装置，并且特别涉及具有堆叠的存储器的CPU。
背景技术
诸如蜂窝电话、便携式计算机、个人数字助理(PDA)和MP3播放器的移动消费电子产品的出现，增加了对紧凑的高性能存储装置的需求。从使用尽可能最小的装置以限定的运行速度所能提供的数据位的数量的角度来说，这些存储装置受到越来越严格的约束。在本上下文中，术语“最小”通常指的是由存储装置在“横向”X/Y平面中占用的横向区域，该“横向”X/Y平面例如是由印刷电路板或模块板的主表面限定的平面。
由于在由装置占用的区域方面的约束，微芯片设计者开始垂直地集成他们的装置的数据存储容量。因此，之前可能在横向平面中彼此相邻排列的多个存储装置，现在可以在相对于横向X/Y平面的Z平面中彼此垂直堆叠，从而极大地增加了每区域(该装置在板上占用的区域)的存储密度。
通过提供堆叠的芯片之间的更有效的通信并且通过进一步减少由装置占用的区域，制备硅通孔(TSV)的最新发展已经促进了向垂直堆叠的半导体存储装置发展的趋势。大部分3-D堆叠技术仅关注垂直方向上的芯片级集成。一个性能瓶颈起因于在越来越快的微处理器和主存储器(通常为DRAM)的相对固定延迟时间之间的速度差异。为了缓解该性能瓶颈，已试图将存储器I/O接口改进为与不断加速的CPU性能保持同步。然而，另一个限制因素是CPU和存储器之间的距离，该距离导致信号畸变和信号完整性退化，并且增加了由I/O信号连接产生的功率消耗。如果将存储装置和CPU彼此相邻地安装到同一个板上，则CPU和存储装置之间的距离是由这些装置的物理维度限制的。可以通过堆叠存储装置和CPU来减小该距离。两种常用堆叠布置是存储器在CPU之上(图1)和CPU在存储器之上(图2)。图1的布置在热量耗散方面有缺陷，这是因为来自CPU的热量必须通过DRAM堆叠进行传导以到达热沉(heat sink)。然而，图2的布置要求CPU使用TSV通过介于中间的DRAM堆叠与外部装置(经由板)通信，从而增加了DRAM堆叠的TSV开销并且相应地减少了存储容量。
CPU芯片的处理器核心在正常运行期间消耗大量的功率并且产生热量。CPU芯片的处理器核心会生成比该芯片较冷部分(例如分配给第2级(L2)SRAM高速缓存的区域)温度高约30℃(约55°F)的热点，这并不奇怪。该高温会对相邻DRAM装置的性能造成负面影响，DRAM装置本质上对温度很敏感，并且其本身在运行期间消耗大量的功率。较高的温度导致存储器性能的退化、需要更频繁的刷新周期，并且增加了DRAM装置中的功率消耗。由于多个发热裸片彼此靠近并且需要共享热沉，因此堆叠的布置加剧了散热问题。热量问题是对于DRAM堆叠的最大可接受高度的一个限制性因素，从而限制了CPU可用的存储容量，并且对所提供的DRAM芯片的正常运行造成了不利影响。
调控热量问题的一个方法是配置CPU使得热点更均匀地分布在由处理器核心占用的区域上。然而，这样做增加了设计复杂性，并且可能与CPU中的优化逻辑块布局相冲突。此外，当将CPU和DRAM堆叠到一起时这个方法带来的好处有限，这是因为DRAM仍然面临总体相同的热量。
因此，需要提供一种CPU和DRAM存储器的堆叠的布置，其中堆叠的DRAM存储器面临减少的热效应。
还需要提供一种有效散热的CPU和DRAM存储器的堆叠的布置。
发明内容
本发明的一个目的是解决现有技术的一个或多个缺陷。
本发明的另一个目的是提供一种具有与多个堆叠的DRAM芯片堆叠的CPU芯片的多芯片封装布置，其中DRAM芯片的位置和尺寸被设置为基本不覆盖CPU芯片的处理器核心。
本发明的另一个目的是提供一种具有与多个堆叠的DRAM芯片堆叠的CPU芯片的多芯片封装布置，其中，DRAM芯片的位置和尺寸被设置为基本仅覆盖CPU芯片的高速缓存部分。
在一个方面，多芯片封装包括具有用于连接到外部装置的电接触的衬底。CPU裸片布置在所述衬底上且与所述衬底通信。所述CPU裸片具有占用所述CPU裸片的第一区域的多个处理器核心；以及占用所述CPU裸片的第二区域的SRAM高速缓存。DRAM高速缓存布置在所述CPU裸片上且与所述CPU裸片通信。所述DRAM高速缓存包括多个堆叠的DRAM裸片。所述多个堆叠的DRAM裸片与所述CPU裸片的第二区域基本对准。所述多个堆叠的DRAM裸片基本不覆盖所述CPU裸片的第一区域。
在另一个方面，块状材料布置在所述CPU裸片上且与所述CPU裸片的第一区域基本对准。
在另一个方面，所述块状材料具有与所述多个堆叠的DRAM裸片的上表面基本共面的上表面。
在另一个方面，芯片布置在所述块状材料的上表面和所述多个堆叠的DRAM裸片的上表面上，所述芯片与所述CPU裸片通信。
在另一个方面，所述芯片与所述多个DRAM裸片经由硅通孔(TSV)与所述CPU裸片通信。
在另一个方面，至少一些TSV穿过所述块状材料。
在另一个方面，热沉布置在所述多个堆叠的DRAM裸片的上表面上。
在另一个方面，热沉布置在所述CPU裸片的第一区域的上表面上。
在另一个方面，热沉布置在所述块状材料的上表面上。
在另一个方面，热沉布置在所述块状材料的上表面和所述多个堆叠的DRAM裸片的上表面上。
在另一个方面，至少一个裸片布置在所述CPU裸片上且与所述CPU裸片的第一区域基本对准，所述至少一个裸片包括至少一个附加的处理器核心。
在另外的方面，多芯片封装包括具有用于连接到外部装置的电接触的衬底。DRAM高速缓存布置在所述衬底上且与所述CPU裸片通信。所述DRAM高速缓存包括多个堆叠的DRAM裸片。块状材料布置在所述衬底上。CPU裸片布置在所述DRAM高速缓存和所述衬底上。所述CPU裸片与所述衬底通信。所述CPU裸片包括占用所述CPU裸片的第一区域的多个处理器核心；以及占用所述CPU裸片的第二区域的SRAM高速缓存。所述多个堆叠的DRAM裸片与所述CPU裸片的第二区域基本对准。所述块状材料与所述CPU裸片的第一区域基本对准。
在另一个方面，所述块状材料具有与所述多个堆叠的DRAM裸片的上表面基本共面的上表面。
在另一个方面，所述衬底和所述多个DRAM裸片经由硅通孔(TSV)与所述CPU裸片通信。
在另一个方面，至少一些TSV穿过所述块状材料。
在另一个方面，热沉布置在所述CPU裸片的上表面上。
在另一个方面，至少一个裸片布置在所述块状材料的上表面上且与所述CPU裸片的第一区域基本对准。所述至少一个裸片包括至少一个附加的处理器核心。
根据下面的描述、附图和所附权利要求，本发明实施例的附加和/或可选的特征、方面和优点将变得显而易见。
附图说明
图1是根据现有技术实施例的存储器在CPU之上的堆叠布置的示意图；
图2是根据现有技术实施例的CPU在存储器之上的堆叠布置的示意图；
图3是根据一个实施例的CPU芯片的示意图；
图4是根据第一实施例的存储器在CPU之上的堆叠布置的示意侧视图；
图5是图4的堆叠布置的透视图；
图6是图4的堆叠布置的分解视图；
图7是根据第二实施例的存储器在CPU之上的堆叠布置的示意侧视图；
图8是根据第三实施例的存储器在CPU之上的堆叠布置的示意侧视图；以及
图9是根据第四实施例的CPU在存储器之上的堆叠布置的示意侧视图。
具体实施方式
总的参考图3-6，将根据第一实施例描述多芯片封装(MCP)100。在衬底104上安装CPU芯片102，该衬底104经由球栅阵列106连接到外部装置(未示出)。可以预见的是，可替代地，衬底104可以使用任何其他适当形式的电接触(例如引脚)电连接到外部装置。CPU芯片102包括处理器区域108，处理器区域108包含两个核心处理器110，每个核心处理器110具有其相应的第1级(LI)高速缓存112。可以预见的是，可替代地，CPU芯片102可以具有单个核心处理器110或者具有多于两个的核心处理器110。CPU芯片102还包括非核心区域114，该非核心区域114被用作高速缓存区域并且包括第2级(L2)SRAM高速缓存116和关联电路以及其它设备。可预见的是，可选择其他已知类型的存储器用于L2高速缓存116，或者该非核心区域可替代地可以包括用于支持核心处理器110的其他逻辑电路。处理器区域108和非核心区域114中的每一个可占用CPU芯片102约一半的面积，然而应理解，每个区域的比例可根据CPU芯片102的期望性能特征而变化。使用用于将每个DRAM芯片118附着到相邻芯片的任何适合的已知方法，将多个DRAM芯片118堆叠在CPU芯片102的上表面120上。尽管在各个实施例中示出了三个或四个DRAM芯片118，但应理解，可以根据需要堆叠任何数量的DRAM芯片118，以实现针对特定MCP 100的期望存储容量。DRAM芯片118的大小约为CPU芯片102的非核心区域114的大小，并且DRAM芯片118被堆叠在CPU芯片102的非核心区域114上，使得在堆叠DRAM芯片118时，该DRAM芯片118基本上仅覆盖非核心区域114并且基本上没有覆盖处理器区域108。因此，底部的DRAM芯片118仅与CPU芯片102的相对较冷的非核心区域114接触，而不是与CPU芯片102的相对较热的处理器区域108接触。在该布置中，较少的热量从CPU芯片102传导到DRAM芯片118的堆叠，其结果是降低了温度并且提高了DRAM芯片118的性能，以及使得在热量对性能的影响变为不可接受之前能够堆叠更多数量的DRAM芯片118。如果期望增加处理器能力，则可将具有一个或多个附加核心处理器110的裸片128堆叠到CPU芯片102的处理器区域108的上方。在CPU芯片102的处理器区域108的上方堆叠包含附加处理器110的至少一个裸片128，可使非核心区域114能够占用CPU芯片102的更大比例的区域，从而使得更大的DRAM芯片118能够堆叠到CPU芯片102上而不会覆盖处理器区域108。
在芯片102的处理器区域108上布置一层块状材料122，例如块状硅。块状材料122充当间隔装置，以创建形状更一致的封装，并且还可以提供其他功能。块状材料122的热传导性可改善由核心处理器110在运行期间产生的热量的耗散，以及可在将封装组件140应用到整个装配件之后，将热沉(图5)布置在块状材料122的上表面上，以便进一步增强其散热性能。如果块状材料122的上表面与DRAM芯片118的堆叠的上表面大致共面(如图4所示)，也可以在DRAM芯片118的堆叠的上表面上布置热沉130。
在该配置中，CPU芯片102可使用从CPU芯片102的非核心区域114(其位于DRAM芯片118正下方)延伸出去的硅通孔(TSV)126(图6所示)，与每个DRAM芯片118通信，其结果是获得允许在DRAM芯片118与SRAM高速缓存116之间快速通信的短信号路径。CPU芯片102经由球栅阵列106与外部装置通信。在该布置中，可经由到达热沉的没有经过其他设备的热路径来对核心处理器110和DRAM芯片118直接进行散热。尽管该布置导致每个DRAM芯片118的区域减小，但DRAM芯片118与核心处理器110的改进的热绝缘使得能够堆叠更多的DRAM芯片118。因此，可在保持可接受的运行温度的同时，保持或增加存储容量，其进而导致DRAM芯片118的性能和可靠性提高。
现参考图7，除了省略了块状材料122之外，根据第二实施例的MCP200与图3的MCP 100类似。对应的部分被给予对应的附图标记，并且将不再详细描述。在该配置中，可选地，可在处理区域108和顶部DRAM芯片118的上表面124之上直接放置单独的热沉232、234，从而相对于图1和2的配置对核心处理器110和DRAM芯片118提供了改进的散热。
现参考图8，根据第三实施例的MCP 300与图3的MCP 100类似。对应的部分被给予对应的附图标记，并且将不再详细描述。块状材料122层的高度与DRAM芯片118的堆叠的高度近似相等，以便于封装MCP 300。在DRAM芯片118和块状材料122的上方堆叠附加的芯片326，芯片326可以是具有相对较低的热敏性以及相对较低的生热性的芯片，例如MEMS芯片或基于随机逻辑的芯片。CPU芯片102可经由穿过块状材料122的TSV 126与芯片326通信，从而减少DRAM芯片118的TSV开销。可预见的是，另外地或者可替代地，可在DRAM芯片118和块状材料122的上方堆叠多个芯片或者诸如常用热沉338的其他组件。
现参考图9，根据第四实施例的MCP 400与图3的MCP 100类似。对应的部分被给予对应的附图标记，并且将不再详细描述。在本实施例中，将芯片326安装到最靠近衬底104的位置。可预见的是，可以使用多个芯片326。DRAM芯片118堆叠在芯片326的部分的上方，并且块状材料122堆叠在芯片326的剩余区域上。将CPU芯片102安装到DRAM芯片118和块状材料122的上方，使得CPU芯片102的非核心区域114基本覆盖DRAM芯片118以及处理器区域108。可预见的是，可在CPU芯片102的处理器区域108之上或之下堆叠附加的核心处理器110。如果在处理器区域108之下堆叠附加的核心处理器110，则可以相应地减少块状材料122的厚度。CPU芯片102可使用穿过块状材料的TSV 126与衬底通信，以便减少DRAM芯片118的TSV开销。可选地，可将热沉安装到CPU芯片102上，以对核心处理器110和DRAM芯片118两者提供散热。
对本发明的上述实施例的修改和改进对于本领域技术人员来说可能是显而易见的。上文的描述意在提供示例而非用于限制。因此，本发明的范围旨在通过所附权利要求的范围来进行唯一限定。

Claims (17)

1.一种多芯片封装，包括：
具有用于连接到外部装置的电接触的衬底；
在所述衬底上布置的且与所述衬底通信的CPU裸片；
所述CPU裸片包括：
占用所述CPU裸片的第一区域的多个处理器核心；以及
占用所述CPU裸片的第二区域的SRAM高速缓存；以及
在所述CPU裸片上布置的且与所述CPU裸片通信的DRAM高速缓存，
所述DRAM高速缓存包括多个堆叠的DRAM裸片，
所述多个堆叠的DRAM裸片与所述CPU裸片的第二区域基本对准；以及
所述多个堆叠的DRAM裸片基本不覆盖所述CPU裸片的第一区域。
2.根据权利要求1所述的多芯片封装，还包括：
在所述CPU裸片上布置的且与所述CPU裸片的第一区域基本对准的块状材料。
3.根据权利要求2所述的多芯片封装，其中：
所述块状材料具有与所述多个堆叠的DRAM裸片的上表面基本共面的上表面。
4.根据权利要求3所述的多芯片封装，还包括：
在所述块状材料的上表面和在所述多个堆叠的DRAM裸片的上表面上布置的芯片，所述芯片与所述CPU裸片通信。
5.根据权利要求4所述的多芯片封装，其中：
所述芯片和所述多个DRAM裸片经由硅通孔(TSV)与所述CPU裸片通信。
6.根据权利要求5所述的多芯片封装，其中至少一些TSV穿过所述块状材料。
7.根据权利要求1所述的多芯片封装，还包括在所述多个堆叠的DRAM裸片的上表面上布置的热沉。
8.根据权利要求1所述的多芯片封装，还包括在所述CPU裸片的第一区域的上表面上布置的热沉。
9.根据权利要求2所述的多芯片封装，还包括在所述块状材料的上表面上布置的热沉。
10.根据权利要求3所述的多芯片封装，还包括在所述块状材料的上表面和在所述多个堆叠的DRAM裸片的上表面上布置的热沉。
11.根据权利要求1所述的多芯片封装，还包括在所述CPU裸片上布置的且与所述CPU裸片的第一区域基本对准的至少一个裸片，所述至少一个裸片包括至少一个附加的处理器核心。
12.一种多芯片封装，包括：
具有用于连接到外部装置的电接触的衬底；
在所述衬底上布置的且与CPU裸片通信的DRAM高速缓存，所述DRAM高速缓存包括多个堆叠的DRAM裸片；
在所述衬底上布置的块状材料；以及
在所述DRAM高速缓存与所述衬底上布置的CPU裸片，所述CPU裸片与所述衬底通信，所述CPU裸片包括：
占用所述CPU裸片的第一区域的多个处理器核心；以及
占用所述CPU裸片的第二区域的SRAM高速缓存；
所述多个堆叠的DRAM裸片与所述CPU裸片的第二区域基本对准；以及
所述块状材料与所述CPU裸片的第一区域基本对准。
13.根据权利要求12所述的多芯片封装；其中：
所述块状材料具有与所述多个堆叠的DRAM裸片的上表面基本共面的上表面。
14.根据权利要求12所述的多芯片封装；其中：
所述衬底和所述多个DRAM裸片经由硅通孔(TSV)与所述CPU裸片通信。
15.根据权利要求14所述的多芯片封装，其中至少一些TSV穿过所述块状材料。
16.根据权利要求12所述的多芯片封装，还包括在所述CPU裸片的上表面上布置的热沉。
17.根据权利要求12所述的多芯片封装，还包括在所述块状材料的上表面上布置的且与所述CPU裸片的第一区域基本对准的至少一个裸片，所述至少一个裸片包括至少一个附加的处理器核心。
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