KR101492299B1 - 광학적 중재 시스템 - Google Patents

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Abstract

본 발명의 다양한 실시예들은 컴퓨터 시스템 디바이스 내의 광자 상호접속부를 통해 통신상 연결되는 컴퓨터 시스템 구성요소(1801-1804)를 위한 전체 광학 분배되는 중재 시스템 및 방법에 관한 것이다. 컴퓨터 시스템 내의 광학 중재의 실시예는 고정된 우선권을 갖는 중재 방안(2000) 및 고정되지 않은 우선권을 갖는 중재 방안(1830, 2200)을 제공한다. 비-고정 우선권 방안 실시예는 중재에서의 공정성을 제공할 수 있다. 일부 실시예에서, 광 전력의 전달 및 중재가 결합된다(1830, 2001).

Description

광학적 중재 시스템{ALL OPTICAL FAST DISTRIBUTED ARBITRATION IN A COMPUTER SYSTEM DEVICE}
본 발명의 실시예는 컴퓨터 시스템 디바이스 내의 리소스에 대한 중재(arbitration)에 관한 것으로, 보다 구체적으로는 컴퓨터 시스템 디바이스 내의 컴퓨터 시스템 구성요소들 사이에서 통신을 제공하는 광자 상호접속부 내의 광학 채널에 대한 중재에 관한 것이다.
1960년대 중반에, 반도체 제조자들은 집적 회로 상에 제작된 트랜지스터와 같은 회로의 밀도가 매 18개월마다 2배가 되었음을 인지하였다. 이러한 경향은 계속되었고 이제 "무어의 법칙(Moore's Law)"이라 지칭되고 있다. 트랜지스터 밀도는 데이터 프로세싱 속도에 상응하는 컴퓨터 프로세싱 능력의 대략적인 척도로서 보여지고 있다. 무어의 법칙이 원래는 관찰로서 만들어진 것이지만, 시간이 지나면서 무어의 법칙은 반도체 산업에 의해 컴퓨터 프로세싱 능력의 향상을 지지하는 핵심적인 구동력으로서 널리 수용되어왔다. 그 결과, 반도체 제조자들은 칩 구성요소의 크기를 마이크로 규모 및 나노 규모의 치수까지 감소시키기 위한 기술을 개발해왔다. 컴퓨터 시스템을 위한 컴퓨터 시스템 아키텍처(일부 예로서 메모리 모듈 시스템, 단일 코어 프로세서 디바이스 또는 멀티 코어 프로세서 디바이스)는 무어의 법칙을 따라잡기 위해 노력하는 동시에 한계에 다다르고 있다.
멀티 코어 시스템의 예시는 맞닥뜨린 일부 문제들을 설명한다. 최근 몇년간, 반도체 산업은 "코어(core)"라 불리는 둘 이상의 서브프로세서를 포함하는 프로세서를 개발해왔다. 예를 들어, 듀얼 코어 프로세서는 두 개의 코어를 포함하고, 쿼드 코어 프로세서는 네 개의 코어를 포함한다. 전형적으로, 코어들은 집적화되어, 시스템의 나머지에 대한 동일한 상호접속부를 공유하며, 독립적으로 동작할 수 있다. 반도체 제조자들이 단일 코어의 트랜지스터 밀도를 증가시킬 수 있지만, 이들은 비효율적인 전력 소비로 인해 이것을 실행에 옮기지 못했다. 그 대안은 단일 다이 상에 패키징되는 코어들의 개수를 증가시키는 것이다. 다이는 집적 회로("칩")가 제조되는 반도체 물질의 단일 층이다. 그러나 온-칩 및 오프-칩 통신이, 멀티 코어 칩이 필요한 어려운 데이터 집약적(data-intensive) 애플리케이션에 대한 성능 성장을 지속시키는 중요한 이슈로 부각되었다. 컴퓨터의 대역폭은 코어들의 개수의 증가와 함께 선형적으로 변경되지만, 탑-레벨 금속 와이어를 사용하여 멀티 코어 칩 양단에서 데이터가 통신될 수 있는 레이트는 훨씬 더 느린 속도로 증가한다. 또한, 데이터가 칩 에지를 따라 위치된 핀을 통해 오프-칩 통신될 수 있는 레이트는 컴퓨터 대역폭보다 훨씬 더 느리게 증가하며, 온-칩과 오프-칩 통신의 에너지 비용은 달성가능한 대역폭을 상당히 제한한다. 그 결과, 컴퓨터 아키텍처는 현재 기로에 있으며, 물리학자 및 엔지니어들은 온-칩 및 오프-칩 통신을 위한 금속 와이어 사용의 대안을 찾고 있다.
칩 상의 코어와 같은 컴퓨터 시스템 구성요소는 공동 상호접속부 상에서 서로 통신하며 리소스를 공유한다. 분쟁 또는 충돌을 방지하기 위한 하나의 메커니즘은, 구성요소들로 하여금 임의의 주어진 시간에 어느 구성요소가 액세스를 획득할지를 결정할 수 있도록 하는 중재 메커니즘을 사용하는 것이다.
공유 리소스에 대한 중재는 다수의 시스템의 성능에 있어서 중요하지만, 아직은 리소스에 대한 다수의 요청자들 사이에서의 효율적인 중재가 프로세서 클록 사이클에 대해 상대적으로 매우 느리다. 또한, 높은 프로세서 클록 주파수에서, 중재는 적절한 복잡도의 전기 구현을 주기 위해 다량의 전력을 소비할 수 있다.
각각의 출력 포트에 고유의 전송자를 할당하기 위해 N-입력, N-출력 보조를 제어하는 것은, 컴퓨터 네트워킹에서의 표준 문제이다. 일반적인 하드웨어 솔루션은, 각각의 전송자가 수신기당 하나의 VOQ(가상 출력 큐)를 구비하는 VOQ를 갖는 시스템을 위해 설계되었다. 가능한 최상의 솔루션은 이분 그래프(bipartite graph)에서의 최대 매칭을 위한 Hopcroft-Karp 알고리즘에 의해 O(N2.5) 시간에서 오프라인 시퀀셜 알고리즘을 통해 컴퓨팅될 수 있지만, 이것은 보조 중재 방안으로서 사용하기에는 너무나 느릴 것이다. 대신, 전기적으로 제어되는 네트워크 스위치 구조를 위해, 온라인의 동시적인 반복적 방안이 사용된다. 멀티 라운드의 반복적인 프로세스의 각 라운드에서, 전송자는 수신기로 전송할 권리를 요청하고, 중재자(arbiter)는 이들 요청 중 일부에 응답하여 승인을 전송하며, 승인 중 일부가 수용된다. 최대 매칭은 O(log2(N)) 라운드에서 획득된다. 요구되는 시간은 전형적으로 수십 마이크로 초이다.
병목 현상의 발생을 방지하고자 동작할 때 시스템에 맞는 속도로 자신의 태스크를 수행할 수 있고 적은 전력을 사용하는 중재 방안이 요구된다. 낮은 복잡도 역시 중재 시스템에 대해 요구되는 특성이다.
본 발명의 다양한 실시예들은 컴퓨터 시스템 디바이스 내의 광자 상호접속부를 통해 통신상 연결되는 컴퓨터 시스템 구성요소들에 대한 모든 광학적 분배 중재를 위한 시스템 및 방법에 관한 것이다. 컴퓨터 시스템 내의 광학적 중재의 실시예는 고정 및 비-고정 우선권을 갖는 중재 방안을 제공한다. 비-고정 우선권 방안 실시예는 중재의 공정성을 제공할 수 있다. 일부 실시예에서, 광 전력의 전달과 중재가 결합되었다.
도 1은 본 발명의 실시예에 따른 적층 컴퓨터 디바이스의 단면도,
도 2는 본 발명의 실시예에 따른 컴퓨터 디바이스의 구성요소의 개략도,
도 3은 본 발명의 실시예에 따른 도 1에 도시된 컴퓨터 디바이스의 4개의 다이 층들의 등축도법의 분해도,
도 4a는 본 발명의 실시예에 따른 프로세서 다이의 클러스터를 도시한 도면,
도 4b는 본 발명의 실시예에 따른 메모리 다이의 타일을 도시한 도면,
도 5는 본 발명의 실시예에 따른 도 4a-4b에 도시된 클러스터 및 타일의 구성요소들 간의 상호작용을 나타낸 개략도,
도 6은 본 발명의 실시예에 따른 도 1에 도시된 컴퓨터 디바이스의 4개의 다이의 확대된 등축도법의 분해도,
도 7a는 본 발명의 실시예에 따른 광학적 다이를 도시한 개략도,
도 7b는 본 발명의 실시예에 따른, 도 7a에 도시된 광학적 다이의 영역의 확대도,
도 7c는 본 발명의 실시예에 따른, 도 7b에 도시된 라인 7C-7C를 따르는 온-칩 릿지(ridge) 도파관의 일부분의 단면도,
도 7d는 본 발명의 실시예에 따른 두 개의 거의 평행한 광자 결정 도파관의 일부분의 상면도,
도 8은 본 발명의 실시예에 따른 전자기적 방사 소스를 도시한 개략도,
도 9a-9b는 본 발명의 실시예에 따른 두 개의 광전자 변환기를 도시한 개략도,
도 10은 본 발명의 실시예에 따른 광전자 변환기에 대한 변환기 블록의 구성요소의 개략도,
도 11은 본 발명의 실시예에 따른 광전자 변환기의 데이터/제어 블록의 개략도,
도 12는 본 발명의 실시예에 따른 세 개의 데이터/제어 블록들의 개략도,
도 13은 본 발명의 실시예에 따른 확대된 묶음(bundled) 도파관 변조기/검출기의 개략도,
도 14는 본 발명의 실시예에 따른 오프-칩 통신 허브를 도시한 도면,
도 15는 본 발명의 실시예에 따른 브로드캐스트를 도시한 도면,
도 16a는 본 발명의 실시예에 따른 인코딩되지 않은 채널의 데이터를 인코딩하기 위해 사용되는 도파관-마이크로링(microring) 시스템을 도시한 도면,
도 16b는 본 발명의 실시예에 따라 도파관으로부터 인코딩된 채널을 추출하는 데에 사용되는 도파관-마이크로링 시스템을 도시한 도면,
도 17은 본 발명의 실시예에 따른 마이크로링을 도시한 개략도,
도 18a는 본 발명의 실시예에 따른 예시적인 4-클러스터의 적층 컴퓨터 디바이스를 도시한 개략도,
도 18b는 본 발명의 실시예에 따라 도 18a에 도시된 중재 시스템의 개략도,
도 19는 본 발명의 실시예에 따른 중재 시스템을 도시한 도면,
도 20a는 우선권 방안이 고정된(공정하지 않음) 본 발명의 다른 실시예에 따른 전체-광학(all-optical) 중재 시스템의 개략도,
도 20b는 데이터 수송과 같은 광자 상호접속부의 다른 기능적 부분으로의 광 전력 전달이 중재에 연결 또는 결합된 중재 시스템 실시예의 다른 버전을 도시한 도면,
도 21은 사용되는 도파관의 개수를 증가시키지 않고도 복수의 컴퓨터 시스템 구성요소가 복수의 수신 구성요소로의 액세스를 승인받을 수 있는 중재 방안을 사용할 수 있는 중재 시스템의 개략도,
도 22는 본 발명의 실시예에 따른 다른 중재 시스템의 개략도.
본 발명의 다양한 실시예들은 컴퓨터 시스템 구성요소들 간의 통신을 제공하는 광자 상호접속부의 측면에서의 전체-광학 중재 시스템(all optical arbitration system) 및 방법에 관한 것이다. 이러한 광자 상호접속부는 그들의 전기적 상대보다 더 빠르며, 따라서 중재 시스템에 병목 현상이 발생하지 않는다. 중재가 통신 속도와 맞추어 수행될 수 있는 전체-광학 중재 시스템이 요구된다. 예시적인 목적으로, 컴퓨터 시스템 디바이스 실시예가 본 발명의 중재 시스템의 다양한 측면들을 설명하기 위한 측면을 제공하도록 기술되었다. 그러나, 본 발명에 따른 전체-광학 중재 시스템이 기술된 바와 같은 광자 상호접속부의 실시예의 세부사항들로 제한되지는 않는다.
광자 상호접속부
광자 상호접속부는 컴퓨터 시스템 구성요소들(예컨대, 코어, 클러스터, 메모리 컨트롤러) 간의 온-칩 광자 상호접속을 제공한다. 또한, 광자 상호접속부의 일부 실시예는 외부 디바이스 상의 컴퓨터 시스템 구성요소로의 오프-칩 광자 상호접속도 제공한다. 본 발명의 실시예는 또한 전형적으로 파장보다 작거나 또는 1 마이크론보다 작은 치수를 갖는 구성요소를 포함하는 나노광자 구성요소를 구비하는 광자 상호접속부를 포함한다.
이러한 광자 상호접속부는 칩 에지를 따라 위치된 종래의 핀보다 데이터가 오프-칩 통신될 수 있는 더 빠른 레이트를 제공하고, 더 넓은 컴퓨터 대역폭을 제공하고, 종래의 금속 와이어보다 온-칩과 오프-칩 통신에 대한 보다 낮은 에너지 비용을 제공하며, 예를 들어 임의의 개수의 코어를 구비하는 프로세서와 같은 추가적인 구성요소를 수용하기 위해 스케일 업 또는 다운될 수 있다. 광자 상호접속부의 아키텍처는, 블로킹이 없고, 낮은 대기시간, 재구성가능한 나노광자 마이크로링을 가지며, 고 대역폭을 제공하고, 보통의 대기시간과 피크 컴퓨터 대역폭에서조차 매우 낮은 전력 소비를 갖도록 구현될 수 있다. 또한, 컴퓨터 시스템 디바이스의 아키텍처는 모든 메모리가 메모리 컨트롤러 또는 프로세서에도 근접하도록 구성될 수 있다. 본 발명의 실시예에 따라 구성된 광학 다이를 사용하는 멀티 코어 기반의 컴퓨터 디바이스는 약 20Tb/s로 동작할 수 있다.
아래의 설명에서, "광자의(photonic)" 및 "광자적으로"라는 용어는 전자기 스펙트럼의 가시부분으로만 한정되지 않는 파장을 갖는 고전적인 및/또는 양자화된 ER로 동작하는 디바이스를 지칭한다. 아래에 기술된 다양한 광자 스위치 및 스위치 구조 실시예에서, 동일한 물질을 포함하는 다수의 구조적으로 유사한 구성요소에 동일한 참조 번호가 제공되었으며, 명확성을 위해 이들의 구조 및 기능에 대한 설명은 반복되지 않았다.
멀티 코어의 적층 컴퓨터 디바이스
도 1은 본 발명의 실시예에 따른 광자 상호접속부를 이용하는 멀티 코어의 적층 컴퓨터 디바이스인 예시적인 컴퓨터 시스템 디바이스("컴퓨터 디바이스")(100)의 단면도를 도시한다. 컴퓨터 디바이스(100)는 패키지(116) 내에 적층된 프로세서 다이(102), 메모리 컨트롤러/디렉토리/L2 다이("메모리-컨트롤러 다이")(104), 아날로그 전자 다이(106), 광학 다이(108) 및 네 개의 적층 메모리 다이(110-113)를 포함한다. 적층된 메모리 다이(110-113)는 동적 랜덤 액세스 메모리("DRAM")와 같은 휘발성 메모리, 비휘발성 메모리, 휘발성과 비휘발성 메모리의 임의의 조합일 수 있다. 특히, 적층 메모리 다이(110-113)는 8GB의 DRAM일 수 있다. 컴퓨터 디바이스(100)는 또한 프로세서 다이(102)의 상단 표면 상에 위치된 열 싱크(heat sink)(118)와, 메모리-컨트롤러 다이(104)로부터 아날로그 전자 다이(106) 및 광학 다이(108)를 통해 네 개의 메모리 다이(110-113)까지 연장하는, 네 개의 스루 비아(through via)(120-123)에 의해 표현된 다수의 비아(예컨대, 100개)를 포함한다.
다이(102, 104, 106, 108, 110-113)는 대략 25㎛ 내지 대략 50㎛ 범위의 두께를 가질 수 있다. 열 싱크(118)는 프로세서 다이(102)의 연산 동작에 의해 생성되는 열을 소산시키고, 스루 비아(120-123)는 메모리 다이 내의 메모리 컨트롤러를 네 개의 메모리 다이(110-113)의 각각으로 전기적으로 상호접속시키는 금속화되거나 실리콘 충진된 비아일 수 있다. 메모리-컨트롤러 다이(104) 내에 위치된 메모리 컨트롤러는 메모리 다이(110-113)로의/로부터의 데이터 흐름 및 외부 디바이스(도시되지 않음)로의/로부터의 데이터 흐름을 관리한다. 광학적 다이(108)는 컴퓨터 디바이스(100)로/로부터 데이터 인코딩된 전자기 복사를 전송하는 데에 사용될 수 있는 외부 광자 상호접속부(124, 126)와 같은 외부 광자 상호접속부를 포함하기 위해 다른 다이들보다 더 크다. 광학 다이는 대략 24㎜×24㎜일 수 있지만, 치수는 구현에 따라서 변경될 수 있다. 다이아몬드 층(130)은 광학 다이(108)의 바닥 표면과 메모리 다이(110)의 상단 표면 사이에 포함될 수 있다. 다이아몬드 층(130)은 대략 1-10㎛의 두께를 가질 수 있고, 프로세서 다이(102) 및 메모리-컨트롤러 다이(104)에 의해 생성된 열을 발산 및 소산시키는 데에 사용될 수 있다.
도 1에 도시된 3차원 다이 적층은 광학 다이(108)와 전자 다이(102, 104)의 타이트한 커플링을 허용하고, 낮은 대기시간으로 메모리 다이(110-113)의 액세스가능성을 제공하며, 적층된 인접한 다이(102, 104, 110-113) 상에 클러스터 로직 및 메모리를 분포시킴으로써, 종래의 디바이스에 대해 전기적 내부-클러스터 배선이 축소된다. 특히, 메모리 컨트롤러에 근접하게 메모리 다이를 적층하고 메모리 층을 통과하여 연장하는 비아를 사용하는 것은, 종래의 메모리를 메모리 컨트롤러로 접속시키는 데에 사용되는 상당히 더 길고 높은 저항을 갖는 상호접속보다 단축된 길이와 보다 낮은 저항을 갖는 상호접속을 제공한다. 그 결과, 컴퓨터 디바이스(100)의 다이들 사이에서 전기 신호를 전송하는 데에 필요한 전력 또는 로드가 종래의 메모리와 메모리 컨트롤러 사이에서 필요한 전력보다 상당히 더 낮다.
도 2는 본 발명의 실시예에 따라 상호접속된 컴퓨터 디바이스(100)의 다이(102, 104, 108)의 구성요소의 개략적인 모습을 도시한다. 프로세서 다이(102)는 클러스터(202-204)에 의해 표현된 바와 같이, 코어가 네 개의 코어 각각의 클러스터 내에 배치될 수 있는 멀티 코어 프로세서이다. 각각의 코어는 (도시되지 않은) 프라이빗 제 1 레벨("L1") 명령어 캐시를 가지며, 프라이빗 L1 데이터 캐시(도시되지 않음)는 아래에서 도 4를 참조로 하여 기술되었다. 클러스터(202-204)는 각각 L2 캐시(206-208)로 표현되는 프라이빗 공유 제 2 레벨("L2") 캐시와, 메모리 컨트롤러(210-212)로 표현되는 연관된 메모리 컨트롤러를 구비한다. 메모리 컨트롤러(210-212)는 클러스터(202-204)로의/로부터의 데이터의 흐름을 각각 제어한다. L2 캐시 및 메모리 컨트롤러는 프로세서 다이(102)에 인접하여 메모리-컨트롤러 다이(104) 내에 위치된다. 도 2에 도시된 바와 같이, 광학 다이(108)의 광자 상호접속부(214)는 클러스터(202-204)와 연관된 L2 캐시(206-208)가 서로 광자 통신하고 메모리 컨트롤러(210-212)와 광자 통신하도록 하는 광자 상호접속을 제공한다. 또한, 도 2는 메모리 컨트롤러(210-211)가 오프-칩 DIMM(dual in-line memory module)(216-218)과 같은 외부 메모리 모듈과 광자 통신할 수 있다. 클러스터(202-204)는 DIMM(216-218)과 각각 전자 통신 또는 광자 통신할 수 있다.
프로세서 다이(102)의 각 클러스터는 메모리 컨트롤러 다이(104) 상에 배치된 상응하는 메모리 컨트롤러를 구비하며, 각 메모리 컨트롤러는 적층 메모리 다이(110-113)에 인터페이싱하거나 또는 프로세서 다이(102) 성능에 따라 변화하는 대역폭을 제공하도록 오프-칩 메모리로의 광자 접속을 구동한다. 클러스터는 또한 광학 다이(108)를 통해 서로 광자 연결되고, 높은 대역폭, 보통의 대기시간 및 매우 낮은 전력 소비를 제공한다. 따라서, 자신이 원하는 대로 쓸 수 있는 적층 컴퓨터 디바이스(100)를 갖는 프로그래머는 높은 레벨의 유사성을 표현할 수 있고, 집약성(locality)의 문제로 인한 부담을 받지 않으며, 이는 유사 프로그램 개발의 어려움을 크게 감소시킨다. 따라서, 컴퓨터 디바이스(100) 아키텍처는 플롭당 1 바이트의 대역폭을 DRAM에 제공할 수 있다.
8GB DRAM이 메모리 다이(110-113)의 각각에 대해 선택되었을 때, 온-스택(on-stack) 메모리는 비아(120-123)와 같이 DRAM을 통과해 연장하는 복수의 비아를 통해 메모리 컨트롤러로 직접 접속되는 32GB의 DRAM을 제공한다. DRAM은 비아의 로딩 또는 비아를 사용하기 위해 필요한 전력의 양을 최소화하기 위해 약 25㎛ 내지 50㎛로 얇아진 4개의 메모리 적층들로 제공된다. DRAM 적층의 각 층은 그 위의 프로세서 다이(102) 내의 클러스터 상으로 맵핑하는 64개의 거의 동일한 영역들을 포함한다. 각각의 DRAM 영역은 행(row) 액세스 시간을 감소시키는 복수의 뱅크들로 추가로 하위분할될 수 있고, 복수의 동시 액세스를 가능케 한다. 예를 들어, 각 영역에 20nm DRAM 기술을 사용하는 것은 메모리-컨트롤러 다이(104) 내의 각 메모리 컨트롤러를 0.5GB의 메모리로 전기적으로 접속시키도록 1Gbit의 오류 수정 코드 보호 저장을 제공할 수 있다. 복수의 채널은 메모리로 증가된 대역폭을 제공한다. 증가된 대역폭을 제공함으로써, DRAM 내의 뱅크 충돌이 감소된다. 각 메모리 채널은 72개의 데이터 비트와 대략 30개의 어드레스 및 제어 비트로 이루어진다. 25㎛ 피치의 스루 비아를 사용하여, 메모리 컨트롤러당 4개의 채널을 가정할 때, 스루 비아 위의 영역은 메모리 층의 3%보다 작을 수 있다. 세밀한 피치를 갖는 스루 비아는 DRAM이 단일 행 액세스로부터 전체 캐시 라인을 공급하게 구성되도록 할 수 있다.
512GB DRAM이 요구될 때, 이는 64개의 개별적이고 광학적으로 접속된 메모리 모듈("OCM")로 구성될 수 있다. OCM은 동일한 기본 기술을 전술된 8GB DRAM으로서 활용한다. 광학 다이(108)는 두 가지 기능을 수행한다. 첫째로, 광학 다이(108)는 외부 광자 상호접속(124, 126)과 같은 광섬유 접속부로의 인터페이스를 제공한다. 둘째로, 광학 다이(108)는 DRAM의 적층에 대해 저전력의 글로벌 상호접속을 제공한다. OCM 및 프로세서는 커맨드 또는 그외의 애플리케이션 특정 데이터 교환에 사용될 수 있는 48개의 채널을 제공하는 광섬유를 통해 접속된다.
멀티 코어의 적층 컴퓨터 디바이스의 전반적인 동작
간략화를 위해서, 본 발명의 광자 상호접속부 실시예가 아래에서 컴퓨터 디바이스(100)를 참조로 하여 기술되었으며, 프로세서 다이(102)는 64개의 쿼드 코어 클러스터를 포함한다. 본 발명의 광자 상호접속부 실시예가 이러한 디바이스로만 한정되는 것은 아니며 이러한 실시예가 다양한 구성에서 임의의 개수의 코어를 갖는 임의의 개수의 클러스터를 구비하는 멀티 코어 컴퓨터 디바이스에 대한 광자 상호접속을 제공하도록 변경 및 구현될 수 있다는 것이 당업자에게 명백할 것이다.
도 3은 본 발명의 실시예에 따른 광자 다이(102), 메모리-컨트롤러 다이(104), 아날로그 전자 다이(106) 및 광학 다이(108)의 등축도법의 분해도를 도시한다. 도 3에 도시된 바와 같이, 프로세서 다이(102) 및 메모리-컨트롤러 다이(104)는 64개의 타일들로 분할된다. 프로세서 다이(102) 내의 각 타일은 "클러스터"라 불리는 네 개의 코어를 나타내고, 메모리-컨트롤러 다이(104) 내의 각 타일은 L2 캐시, 허브, 메모리 컨트롤러 및 대략 바로 위의 프로세서 다이(102)에 위치된 상응하는 클러스터와 전자 통신하는 그외의 디바이스를 나타낸다. 예를 들어, 메모리-컨트롤러 다이(104)의 타일(302)은 L2 캐시, 허브, 메모리 컨트롤러 및 연관된 클러스터(304)와 전자 통신하고 그 아래에 위치된 그외의 디바이스를 나타낸다. 클러스터 및 타일은 대략 3㎜×3㎜일 수 있지만, 구현에 따라서 더 크거나 더 작을 수 있다. 본 발명의 실시예가 네 개의 코어를 갖는 클러스터로 한정되는 것은 아니다. 다른 실시예에서, 클러스터는 2, 3, 4 또는 그 이상의 코어로 이루어질 수 있다. 클러스터와 타일의 예시는 아래에서 도 4a-4b를 참조로 하여 기술되었다. 광학 다이(108)는 광전자 변환기(306, 270)와 같이 대략 규칙적으로 배치된 16개의 광전자 변환기와, 16개의 규칙적으로 배치된 광전자 변환기의 각각을 통해 자신의 길(way)을 윈딩(wind)하는, 개별적이고 대략 평행한 (교차하지 않는) 구불구불한 구성을 갖는 스트립(308)으로 표현된 도파관과, 8개의 대략 평행한 도파관들의 16 묶음을 포함하며, 각 묶음은 광전자 변환기(306)로부터 나오는 묶음(310)과 같이 상응하는 광전자 변환기로부터 나온다. 구불구불한 구성의 도파관(270)은 광전자 변환기들 간의 광자 통신을 제공하는 "온-칩 도파관"으로 불리며, 16 묶음의 도파관을 포함하는 도파관은 컴퓨터 디바이스(100) 밖에 위치된 디바이스들과의 광자 통신을 제공하는 "오프-칩 도파관"이라 불린다. 16개의 광전자 변환기는 각각이 네 개의 광전자 변환기 블록(도시되지 않음)으로 이루어진다. 각각의 광전자 변환기 블록("변환기 블록")은 메모리-컨트롤러 다이(104) 내의 네 개의 연관된 타일들 중 하나와 전자 통신한다. 변환기 블록은 도 6 및 7을 참조로 하여 아래에서 더욱 자세히 기술되었다. 아날로그 전자 다이(106)는 16개의 패치를 포함하며, 각 패치는 광학 다이(108) 내의 광전자 변환기 및 메모리-컨트롤러 다이(104) 내의 네 개의 타일들 사이에 위치된다. 각각의 패치는 메모리-컨트롤러 다이(104) 및 대응하는 광전자 변환기 내의 네 개의 타일들 사이에 아날로그 전자 통신을 제공하는 다수의 금속화되거나 실리콘 충진된 스루 비아를 포함한다. 아날로그 신호를 생성하는 것이 전형적으로 디지털 전기 신호를 생성하는 것보다 상당히 더 적은 전력을 소비하기 때문에, 데이터는 전자 아날로그 신호("전기 신호")의 형태로 패치를 통해 전송된다.
아래의 설명은 프로세서 다이(102) 상의 클러스터들 사이에서 데이터를 전송하고 클러스터와 외부 디바이스 사이에서 데이터를 전송하는 데에 광학 다이(108)가 어떻게 사용될 수 있는지에 대한 개요이다. 클러스터(304)와 같은 프로세서 다이(102)의 클러스터에 의해 생성된, 또는 타일(302)과 같은 메모리-컨트롤러 다이(104)의 타일로부터 추출된 데이터가 패치(312) 내의 비아를 통해 데이터 인코딩된 전기 신호로서 광전자 변환기(306)의 상응하는 변환기 블록(도시되지 않음)으로 전송된다. 변환기 블록은 하나 이상의 온-칩 도파관(308)에서 전파하는 "채널"이라 불리는 전자기 복사의 하나 이상의 파장으로 전기 신호를 인코딩한다. 데이터를 변조되지 않은 채널로 인코딩하는 것은 채널의 세기를 변조함으로써 달성될 수 있으며, 이것은 도 14를 참조로 하여 아래에서 더욱 상세하게 기술되었다. 채널 전달 데이터는 "인코딩된 채널"로 지칭된다. 인코딩된 채널은 (1) 동일한 광전자 변환기(306)와 전자 통신하는 이웃하는 클러스터(314), (2) 클러스터(315)와 같은 프로세서 다이(102) 내의 다른 곳에 위치한 클러스터, 또는 (3) 외부 디바이스(도시되지 않음)을 위한 것으로 예정될 수 있다. 인코딩된 채널이 이웃하는 클러스터(314)용으로 예정되었을 때, 광전자 변환기(306) 내에 위치된 그것의 상응하는 변환기 블록은 인코딩된 채널을 수신하고 그것을 패치(312)를 통해 클러스터(314)로 다시 전송되는 인코딩된 전기 신호로 변환한다. 데이터 인코딩된 채널이 클러스터(315)용으로 예정되었을 때, 인코딩된 데이터는 광전자 변환기(316)와 위치된 클러스터(315)에 상응하는 변환기 블록으로 적절한 온-칩 도파관을 따라 전송된다. 인코딩된 채널이 패치(318)를 통해 클러스터(315)로 전송되는 인코딩된 전기 신호로 다시 변환된다. 인코딩된 채널이 외부 디바이스용으로 예정되었을 때, 광전자 변환기(306)의 변환기 블록은 인코딩된 채널을 묶음(310)의 오프-칩 도파관 상으로 위치시키며, 이때 인코딩된 채널은 광학 다이(108)로부터 나온다. 외부 디바이스가 네 개의 클러스터(314) 중 하나용으로 예정된 인코딩 채널을 생성할 때, 인코딩된 채널은 묶음(310) 내의 오프-칩 도파관을 따라 광전자 변환기(306)로 전송될 수 있으며, 이때 인코딩된 채널은 패치(312)를 통해 프로세싱을 위한 네 개의 클러스터(314)로 전송되는 인코딩된 전기 신호로 변환된다. 광학 다이(108)의 동작 및 구성요소에 대한 보다 자세한 설명이 도 7을 참조로 하여 아래에서 제공되었다.
클러스터 및 메모리 컨트롤러
도 4a는 본 발명의 실시예에 따른 프로세서 다이(102)의 클러스터(402)를 도시한다. 클러스터(402)는 네 개의 코어를 포함한다. 각 코어는 L1 명령어 캐시 및 L1 데이터 캐시와 전기 통신한다. L1 명령어 캐시 및 L1 데이터 캐시는 주파수 또는 최근에 액세스된 명령어 및 데이터를 임시로 저장하는 고속 랜덤 액세스 메모리이다. 도 4b는 본 발명의 실시예에 따른 메모리-컨트롤러 다이(104)의 타일(404)을 도시한다. 타일(404)은 L2 캐시와, 허브, 메모리 컨트롤러, 디렉토리, 네트워크 인터페이스, 나의 보조 접속부 및 피어 보조 접속부를 포함하는 구성요소 영역(406)을 포함한다. 이러한 보조 접속부들은 광전자 변환기의 상응하는 일부와 인터페이스하도록 구성될 수 있다. L2 캐시는 네 개의 클러스터(402)에 의해 공유된다. L1-L2 인터페이스(408)는 클러스터(402) 및 타일(404)의 대략 중간에 위치하며 클러스터(402)와 타일(404) 사이에 전자 통신을 제공한다.
작은, 전력 효율적인 코어 및 캐시는 에너지 단위당 최적의 가능한 성능을 획득한다. 따라서, 본 발명을 위해 선택된 코어는 5GHz 클록을 사용할 수 있고, 코어는 듀얼-이슈(dual-issue), 인-오더(in-order) 및 멀티스레드일 수 있으며, 4 증가-축적 및 4-워드-와이드 로드/저장 동작을 허용하는 단일 명령어 복수 데이터("SIMD") 명령을 제공하도록 구성될 수 있다. SIMD는 부동소수점 성능을 가속화하도록 설계된 저-레벨 기능의 집합일 수 있다. SIMD 프로세스는 하나의 명령어가 데이터를 다루는 데에 필요한 루프의 개수를 감소시키는 복수의 조각의 데이터에 대해 동일한 기능을 수행하는 것을 가능케 한다. 5GHz 클록을 따라 동작하는 단지 64 쿼드 클러스터만으로, 도 3을 참조로 하여 전술된 바와 같이, 컴퓨터 디바이스(100)의 계산 대역폭이 10 Tflops/s일 수 있다. 각 클러스터는 "에포크(epoch)"라 불리는 24 클록 사이클 동안 64 내지 128 바이트와 같은 적어도 하나의 캐시 라인을 전송할 수 있다.
도 5는 본 발명의 실시예에 따라 도 4a-4b에 도시된 클러스터 및 타일의 구성요소 사이의 상호작용의 개략도를 도시한다. 허브(502)는 인코딩된 전기 신호를 L2 캐시(504), 디렉토리(506), 메모리 컨트롤러(508) 및 네트워크 인터페이스(510)로 분배한다. 허브(502)는 또한 도 3을 참조로 하여 기술된 바와 같이 광학 다이(108)의 광전자 변환기로/로부터 인코딩된 전기 신호를 전송하는 것을 담당한다. 네트워크 인터페이스(510)는 외부 네트워크로의 접속을 제공하고, 메모리 컨트롤러(508)는 도 1에 도시된 메모리(110-113), L2 캐시(504) 및 도 2에 도시된 DIMM(216-218)과 같은 외부 메모리로/로부터 오고 가는 데이터의 흐름을 관리한다.
도 6은 본 발명의 실시예에 따라 구성된 프로세서 다이(102)의 네 개의 클러스터(602), 메모리-컨트롤러 다이(104)의 네 개의 상응하는 다이(106), 아날로그 전자 다이(106)의 패치(606) 및 광학 다이(108)의 광전자 변환기(608)의 확대된 등축도법의 분해도를 도시한다. 도 6에 도시된 바와 같이, 광전자 변환기(608)는 네 개의 개별적인 광전자 변환기 블록(610-613)을 포함한다. 각 변환기 블록은 패치606)를 통해 네 개의 타일(604) 중 하나와 전기 통신한다. 특히, 타일(615)은 변환기 블록(610)과 전자 통신하고, 타일(616)은 변환기 블록(611)과 전자 통신하고, 타일(617)은 변환기 블록(612)과 전자 통신하며, 타일(618)은 변환기 블록(613)과 전자 통신한다. 변환기 블록(610-0613)은 타일(615-618)로부터의 인코딩된 전기 신호 출력을 각각 다른 클러스터에 의해 프로세싱하기 위해 온-칩 도파관(308) 상에서 전송될 수 있거나 또는 프로세싱을 위해 도파관의 묶음(620) 상에서 외부 디바이스로 전송될 수 있는 인코딩된 채널로 변환한다. 변환기 블록(610-613)은 또한 묶음(620) 및 온-칩 도파관(308) 내에서 전송되는 인코딩된 채널을 네 개의 클러스터(602)에 의해 개별적으로 프로세싱될 수 있는 인코딩된 전지 신호로 변환한다.
광학 다이
도 7a는 본 발명의 실시예에 따른 광학 다이(108)의 개략도를 도시한다. 도 7a에 도시되고 도 3을 참조로 하여 전술된 바와 같이, 광학 다이(108)는 270개의 분리되고, 대략 평행하며, 교차하지 않는 온-칩 도파관(308), 16개의 대략 규칙적으로 배치된 광전자 변환기 및 8개의 오프-칩 도파관의 16 묶음을 포함한다. 온-칩 도파관(308)은 모든 270개의 온-칩 도파관(308)이 16개의 광전자 변환기의 각각에 광자 연결될 수 있도록 구불구불한 구성으로 배치될 수 있다. 도 7a은 각각의 광전자 변환기가 네 개의 변환기 블록을 포함한다는 것을 나타낸다. 다시 말하면, 광학 다이(108)는 메모리-컨트롤러 다이(104)의 64개의 타일들 중 하나와 각각 통신하는 64개의 변환기 블록을 포함한다. 도 7a는 또한 구불구불한 온-칩 도파관(308)의 대향하는 종단부에 위치된, 두 개의 실질적으로 동일한 채널 소스(702, 704)를 나타낸다. 소스(702, 704)는 각각 64개의 서로 다른 채널들의 동일한 세트를 반대 방향으로 온-칩 도파관들 각각에 출력하도록 구성된다. 방향 화살표(706)는 소스(702)로부터의 채널 출력이 전송되는 방향을 나타내고, 방향 화살표(708)는 소스(704)로부터의 채널 출력이 전송되는 방향을 나타낸다. 구불구불한 온-칩 도파관(308)은 대략 1900㎛의 폭을 갖는다.
본 발명의 실시예는 도 7a에 도시된 구불구불한 형태를 갖는 온-칩 도파관으로 제한되지 않는다. 온-칩 도파관의 구성은 광전자 변환기의 개수, 광전자 변환기의 레이아웃 및 광학 다이 상에서 이용가능한 공간의 양에 의존할 수 있는 임의의 적절한 형태라 가정할 수 있다.
도 7b는 본 발명의 실시예에 따른 도 7a에 도시된 광학 다이(108)의 영역(710)의 확대를 나타낸다. 도 7b에 도시된 바와 같이, 설명의 단순화를 위해 270개의 구불구불한 온-칩 도파관(308) 중에서 오직 8개만이 도시되었다. 도 7b는 도파관들이 교차하지 않으며 도파관(714, 716)과 같이 대략 평행하다는 것을 나타낸다.
온-칩 도파관(308)은 약 0.25 내지 약 0.5㎛ 범위의 단면 치수를 갖는 리지 도파관 또는 광자 결정 도파관일 수 있다. 도 7c는 본 발명의 실시예에 따라 도 7b에 도시된 라인 7C-7C에 따른 온-칩 리지 도파관(308)의 일부분(718)의 단면도를 나타낸다. 설명의 단순화를 위해 온-칩 리지 도파관의 부분(718)은 광학 다이(108)의 표면 상에 배치되는 270개의 온-칩 리지 도파관 중 20개만을 나타낸다. 도 7c에 도시된 바와 같이, 리지 도파관은 묶음으로 배치되며, 각 묶음은 묶음(720)과 같이 4개의 도파관을 갖는다.
도 7d는 본 발명의 실시예에 따른 두 개의 대략 평행한 광자 결정 도파관의 일부분의 상면도를 나타낸다. 도 7d에서, 원(722)과 같은 원은 광학 다이(108)의 유전체 또는 반도체 기판 층 내의 개구부의 규칙적인 격자를 나타낸다. 개구부가 없는 영역은 광자 결정 도파관(724, 726)이다. 개구부는 기판 층의 굴절률보다 낮은 굴절률을 갖는 적절한 유전체 물질 또는 공기로 충진될 수 있다. 개구부의 규칙적인 격자는 도파관(724, 726)을 둘러싸는 2차원 브래그 그레이팅(Bragg grating)을 생성한다. 이러한 2차원 브래그 그레이팅은 적절한 파장의 ER을 도파관(724, 726)으로 국한시킨다. 광자 결정 도파관은 잘 알려져 있으며, 이 분야에서 다수의 참조문헌 중 2005년 Elsevier Inc.에서 출간된 Katsunari Okamoto의 "Fundamentals of Optical Waveguides", 1983년 런던 Chapman and Hall에서 출간된 Snyder 및 Love의 "Optical Waveguide Theory" 및 2005년 베를린의 Springer-Verlag에서 출간된 Jean Michel Lourtioz의 "Photonic Crystals"가 있다.
도 8은 본 발명의 실시예에 따른 소스(702)의 개략도를 나타낸다. 소스(702)는 레이저(802) 및 두 개의 성형 결합기(804, 806)를 포함한다. 레이저(802)는 변조되지 않은 전자기 복사의 64개의 서로 다른 파장을 방출하는 레이스트랙의 모드-잠금된 레이저일 수 있다. 각 파장 또는 "채널"은 λ1, λ2, λ3,... λ64에 의해 표현되고 각 채널은 비교적 일정한 세기를 갖는다. 성형 결합기(804, 806)는 각각 도 8에 도시된 바와 같이 258개의 온-칩 도파관(308) 각각으로 64개의 채널을 배치하는 트리 구조로 구성된 빔 스플리터를 각각 포함한다. 본 발명의 소정의 실시예에서, 레이저(802)는 M+1 레이저 파장을 생성하는 혼성 Ⅲ-Ⅴ반도체/실리콘 모드-잠금 레이저일 수 있다. (2007년 출간된 Optics Express 15, 2315의 A. W. Fang 외 다수에 의한 "Integrated AlGaInAs-silicon evanescent race track laser and photodetectors" 참조)
광학 다이(108)는 24 클록 사이클의 에포크에서 동시에 동작한다. 이용가능한 인코딩되지 않은 채널들은 단일 에포크에서 캐시 라인, 또는 브로드캐스트 메시지, 또는 제어 메시지를 전송할 수 있는 논리적 채널들로 그룹화된다. 하나의 논리적 채널은 하나의 에포크에서 하나의 캐시 라인 또는 제어 메시지를 전달할 수 있다. 채널들을 논리적 채널로 그룹화하는 것은, 클러스터가 매 4개의 클록 사이클바다 (24 클록 사이클/6 채널) 하나의 캐시 라인을 수신 및 전송하는 것을 허용하는 방식으로 수행되며, 이것은 총 10 Tbytes/s의 대역폭을 산출한다[64 클러스터×(129 바이트/4 클록)×5GHz].
광전자 변환기
도 9a-9b는 본 발명의 실시예에 따른 광전자 변환기의 두 유형의 개략도를 나타낸다. 도 9a에서, 제 1 광전자 변환기(900)는 네 개의 오프-칩 통신 허브(905-908)로 광자 연결된 네 개의 변환기 블록(901-904)을 포함한다. 통신 허브(905-908)는 묶음(911-914)으로 각각 광자 연결되고, 각 묶음을 8개의 오프-칩 도파관을 포함한다. 도 9b에서, 제 2 광전자 변환기(920)는 단일 디바이스(922)로 그룹화된 오프-칩 통신 허브로 광자 연결되는 동일한 네 개의 변환기 블록(901-904)을 포함한다. 묶음(911-914)은 직렬화/복시리즈화 디바이스(924)를 통해 디바이스(922)로 광자 연결된다.
도 10은 본 발명의 실시예에 따른 변환기 블록(1000)의 구성요소의 개략도를 나타낸다. 변환기 블록(1000)은 브로드캐스트 시스템(1002), 데이터/제어 블록(1004), 중재 시스템(1006) 및 오프-칩 통신 허브(1008)를 포함한다. 중재 시스템(1600)의 동작 및 아키텍처는 도 18 및 19를 참조로 하여 아래에서 더 상세히 기술되었다. 브로드캐스트 시스템(1002)은 관련된 클러스터로 하여금 대략 동시에 모든 다른 클러스터로 데이터를 전송하도록 한다. 데이터/제어 블록(1004)은 메모리 컨트롤러 다이(104)의 특정 타일에 대해 전용이며, 인코딩된 채널을 특정 타일로 전송되는 인코딩된 전기 신호로 변환하고, 타일로부터 출력되는 인코딩된 전기 신호를 컴퓨터 디바이스 내의 다른 클러스터로 전송되는 인코딩된 채널로 변환한다. 데이터/제어 블록(1004)의 아키텍처 실시예는 도 11-13을 참조로 하여 아래에서 더욱 자세하게 기술되었다. 중재 시스템(1006)은 주어진 에포크에서 도파수의 묶음 또는 클러스터를 사용하도록 하는 권한을 클러스터에게 부여한다. 도 10에 도시된 바와 같이, 270개의 온-칩 도파관(308) 중 두 개는 브로드캐스트 시스템(1002) 전용이고, 온-칩 도파관(308) 중 12개는 중재 시스템(1006) 전용이며, 온-칩 도파관(308) 중 256개는 데이터/제어 블록(1004) 전용이다. 256개의 온-칩 도파관은 64 묶음으로 구성된다. 64 묶음의 각각은 메모리 다이(102) 내의 특정 타일 전용인 4개의 온-칩 도파관을 포함한다.
도 10은 또한 변환기 블록(1000)의 구성요소의 치수를 나타내는 파라미터 w1, w2, w3, w4 및 w5를 포함한다. 소정의 실시예에서, w1는 대략 2100-2400㎛ 범위일 수 있고, w2는 대략 1700-2100㎛ 범위일 수 있고, w3는 대략 32-44㎛ 범위일 수 있고, w4는 대략 80-120㎛ 범위일 수 있으며, w5는 대략 500-600㎛ 범위일 수 있다. 바람직하게는, w1가 대략 2290㎛이고, w2가 대략 1900㎛이고, w3가 대략 38㎛이고, w4가 대략 100㎛이며, w5가 대략 530㎛이지만, 이러한 치수 및 범위는 구현에 따라서 달라질 수 있다.
도 11은 본 발명의 실시예에 따른 데이터/제어 블록(1100)의 개략도를 나타낸다. 데이터/제어 블록(1100)은 광학 다이(102) 내의 64개의 데이터/제어 블록의 N번째를 나타낸다. 수평 라인(1101-1109)은 64개의 데이터/제어 블록의 각각과 연관된 4개의 온-칩 도파관의 64 묶음 중 오직 9개만을 나타낸다(나머지 55 묶음은 도시되지 않았다). 이러한 묶음들은 위에서 아래로 1부터 64까지 명명되며, 각 라벨은 특정한 데이터/제어 블록에 상응한다. 각 데이터/제어 블록은 다른 63개의 데이터/제어 블록으로부터 인코딩된 채널 출력을 수신하기 위해 특정한 묶음을 사용한다. 나머지 63 묶음은 인코딩된 채널을 다른 63개의 데이터/제어 블록으로 전송하기 위해 데이터/제어 블록에 의해 사용된다. 예를 들어, 도 11에 도시된 바와 같이, 데이터/제어 블록(1100)은 묶음화된 도파관 변조기(1110)와 같은 63개의 묶음화된 도파관 변조기를 구비하고, 이는 1 내지 N-1 묶음 및 N+1 내지 64 묶음으로 광자 연결된다. 데이터/제어 블록(1100)은 또한 N번째 묶음(1105)으로 광자 연결되는 두 개의 묶음화된 도파관 검출기(1112, 1114)를 구비한다. 데이터/제어 블록(1100)은 소스(702, 704)로부터 1 내지 N-1 묶음 및 N+1 내지 64 묶음의 온-칩 도파관의 각각에서 64개의 인코딩되지 않은 (즉, 변조되지 않은) 채널을 수신한다.
도 11에 도시된 바와 같이, 데이터/제어 블록(1100)은 데이터/제어 블록 N+1 내지 64에 대해 예정된 인코딩된 채널을 생성하도록 소스(702)에 의해 제공된 인코딩되지 않은 채널을 사용하고, 데이터/제어 블록 1 내지 N-1에 대해 예정된 인코딩된 채널을 생성하도록 소스(704)에 의해 제공되는 인코딩되지 않은 채널을 사용하도록 구성된다. 예를 들어, 도 11에 도시된 바와 같이, 데이터/제어 블록(1100)은 방향 화살표(1116-1120)에 의해 표시된 소스(704)로부터 시작되는 묶음(1101-1104) 상의 인코딩되지 않은 채널을 수신하고, 데이터/제어 블록 1 내지 N-1에 예정된 이들 인코딩되지 않은 채널(1116-1120) 내의 데이터를 인코딩하도록 묶음(1101-1104)으로 광자 연결된 묶음화된 도파관 변조기를 사용한다. 다른 한편으로, 데이터/제어 블록(1100)은 또한 방향 화살표(1121-1125)에 의해 표시된 바와 같이 소스(702)로부터 시작되는 묶음(1106-1109) 상의 인코딩되지 않은 채널을 수신하고, 데이터/제어 블록 N+1 내지 64에 대해 예정된 인코딩되지 않은 채널(1112-1125) 내의 데이터를 인코딩하도록 묶음(1106-1109)으로 광자 연결된 묶음화된 도파관 변조기를 사용한다. 데이터/제어 블록(1100)은 다른 63개의 데이터/제어 블록에 의해 전송된 인코딩된 채널(1120, 1121)을 수신하도록 묶음화된 도파관 검출기(1112, 1114)를 사용한다.
도 12는 본 발명의 실시예에 따른 세 개의 데이터/제어 블록의 개략도를 나타낸다. 도 12에 도시된 바와 같이, 제 2 데이터/제어 블록(1202)는 제 2 묶음(1102) 상에서 인코딩된 채널을 수신하도록 구성되고, 63번째 데이터/제어 블록(1204)은 63번째 묶음(1108) 상에서 인코딩된 채널을 수신하도록 구성된다. 데이터/제어 블록(1100, 1204) 및 도시되지 않은 그외의 데이터 및 제어 블록들은 인코딩된 채널을 제 2 데이터/제어 블록(1202)으로 전송하도록 묶음(1102)을 사용한다. 이들 인코딩된 채널은 그 사이에 위치된 데이터/제어 블록들을 통해 방해받지 않고 전달된다. 데이터/제어 블록(1100, 1202) 및 도시되지 않은 그외의 데이터 및 제어 블록은 인코딩된 채널을 63번째 데이터/제어 블록(1204)으로 전송하도록 묶음(1108)을 사용한다. 이러한 인코딩된 채널들은 그들 사이에 위치된 데이터/제어 블록을 통해 방해받지 않고 전달된다. 묶음화된 도파관 변조기 및 검출기의 아키텍처 및 동작이 도 13 및 14를 참조로 하여 아래에서 더욱 자세하게 기술된다.
본 발명의 실시예에서, 데이터/제어 블록(1100)은 데이터/제어 블록 1 내지 N-1에 대해 예정된 인코딩된 채널을 생성하도록 소스(702)에 의해 제공되는 인코딩되지 않은 채널을 사용하고, 데이터/제어 블록 N+1 내지64에 대해 예정된 인코딩된 채널을 생성하도록 소스(704)에 의해 제공되는 인코딩되지 않은 채널을 사용하도록 구성될 수도 있다.
묶음화된 도파관 변조기 및 묶음화된 도파관 검출기는 거의 동일하게 구성된 디바이스들이다. 도 13은 본 발명의 실시예에 따른, 확대한 묶음화된 변조기/검출기(1300)의 개략도를 나타낸다. 도 11-12를 참조로 하여 전술된 바와 같이, 묶음화된 도파관 변조기/검출기(1300)는 네 개의 온-칩 도파관(1301-1304)의 묶음 상에서 채널을 수신한다. 묶음화된 도파관 변조기/검출기(1300)는 도파관-마이크로링 시스템(1306)과 같은 네 개의 도파관 마이크로링 시스템을 포함한다. 네 개의 도파관-마이크로링 시스템은 대략 평행한 도파관(1301-1304)을 포함하지만, 도파관(1301-1304) 사이의 거리는 대략 10-14㎛ 범위일 수 있으며, 이는 묶음화된 도파관 변조기/검출기(1300) 외부의 묶음화된 도파관(1303-1304) 사이의 거리보다 더 크다. 각 도파관-마이크로링 시스템은 마이크로링(1308)과 같은 64개의 마이크로링을 포함한다. 64개의 마이크로링은 각 도파관의 길이에 따라 대향하는 면에 인접하고 상기 대향하는 면 상에 분배된다. 각 마이크로링은 광자 연결된 도파관을 따라 전송된 64개의 채널 중 하나로 공진하도록 구성된다. 마이크로링의 구성은 도 17을 참조로 하여 아래에서 기술되었다.
도 13은 또한 도파관-마이크로링 시스템(1300)의 구성요소의 치수를 나타내는 파라미터 t1, t2, t3 및 t4를 포함한다. 어떤 실시예에서는, t1가 대략 45-65㎛일 수 있고, t2가 대략 200-300㎛일 수 있고, t3가 대략 0.5-5㎛일 수 있으며, t4가 대략 1-10㎛일 수 있다. 바람직하게는, t1가 대략 57.5㎛이고, t2가 대략 255㎛이고, t3가 대략 2㎛이며, t4가 대략 5㎛이지만, 본 발명이 이러한 치수 및 치수 범위로 한정되는 것은 아니다. 이러한 치수 및 치수 범위는 구현에 따라서 달라질 수 있다.
도 14는 본 발명의 실시예에 따라 오프-칩 통신 허브(1400)를 도시한다. 오프-칩 통신 허브(1400)는 총 치수가 대략 200-300㎛ × 100-200㎛인 오프-칩 도파관 변조기(1401) 및 오프-칩 도파관 검출기(1402)를 포함하지만, 이러한 치수는 구현에 따라 달라질 수 있다. 오프-칩 도파관 변조기(1401)는 네 개의 도파관-마이크로링 시스템(1403-1406)을 포함한다. 각각의 도파관-마이크로링 시스템(1403-1406)은 오프-칩 도파관의 일부 및 64개의 마이크로링을 포함한다. 도파관-마이크로링 시스템(1403-1406)의 도파관은 네 개의 빔 스플리터(1408-1411)를 통해 각각 온-칩 도파관(1407)으로 광자 연결된다. 도파관(1407)은 도 15a를 참조로 하여 기술된 바와 같이, 빔 스플리터(1408-1411)에 의해 배치된 인코딩되지 않은 채널을 마이크로링 시스템(1403-1406)으로 전달하고 이것은 후에 네 개의 상응하는 타일에 의해 생성된 64개의 인코딩되지 않은 채널로 데이터를 인코딩하는 데에 사용된다. 오프-칩 도파관 검출기(1402)는 오프-칩 메모리와 같이 외부 디바이스로부터 인코딩된 채널을 수신하는 네 개의 오프-칩 도파관을 포함하는 네 개의 도파관-마이크로링 시스템(1412-1415)을 포함한다. 도파관-마이크로링 시스템(1412-1415)은 인코딩된 채널들을 네 개의 전자 연결 타일로 전송되는 상응하는 인코딩된 전기 신호들로 변환하는 데에 사용된다.
도 15는 본 발명의 실시예에 따른 브로드캐스트 시스템(1500)을 도시한다. 브로드캐스트(1500)는 영역 치수가 대략 400-600㎛ × 20-40㎛인 브로드캐스트 변조기(1502) 및 브로드캐스트 검출기(1504)를 포함하지만, 이러한 치수는 구현에 따라 달라질 수 있다. 브로드캐스트 변조기(1502)는 두 개의 온-칩 도파관(1510, 1512)로 각각 광자 연결되는 두 개의 도파관-마이크로링 시스템(1506, 1508)을 포함한다. 브로드캐스트 검출기(1504)는 빔 스플리터(1518, 1520)를 통해 각각 도파관(1510, 1512)으로 광자 연결되는 두 개의 도파관-마이크로링 시스템(1514, 1516)을 포함한다. 브로드캐스트 시스템(1500)은 대략 동시에 모든 다른 클러스터로/로부터 데이터를 전송 및 수신하는 데에 사용된다.
본 발명의 광전자 변환기 실시예가 64개의 클러스터를 갖는 컴퓨터 디바이스에 대해 도 9-15를 참조로 하여 기술되었지만, 이것으로 제한되는 것은 아니다. 당업자는 이들 실시예가 임의의 개수의 클러스터를 구비하는 컴퓨터 디바이스를 수용하도록 스케일링될 수 있음을 이해할 것이다.
도파관 - 마이크로링 시스템의 동작
도 16a는 본 발명의 실시예에 따른 인코딩되지 않은 64개의 채널 내의 데이터를 인코딩하도록 사용될 수 있는 도파관-마이크로링 시스템을 도시한다. 도 16a에서, 64개의 인코딩되지 않은 (즉, 변조되지 않은) 채널 λ1, λ2, λ3,... λ64은 도파관(1602)에 의해 전달된다. 64개의 마이크로링의 각각은 연관된 인접하는 마이크로링으로의 소실 커플링을 통해 각 채널이 추출될 수 있도록 채널들 중 하나로 공명을 갖도록 구성된다. 예를 들어, 마이크로링(1604)은 채널 λ1로 구명하도록 구성된다. 채널 λ1이 도파관(1602)을 따라 전송됨에 따라, 다수의 채널 λ1은 마이크로링(1604)으로 소실 커플링된다. 정보는 "온" 및 "오프" 전압의 패턴을 마이크로링으로 인가함으로써 채널의 세기로 인코딩될 수 있다. 전압은 마이크로링의 굴절률을 시프트하고, 이것은 도파관(1602)을 따라 전송되는 채널의 세기를 변조시킨다. 전압의 패턴은 메모리-컨트롤러 다이(104) 내의 상응하는 타일로부터 출력된 데이터의 스트링에 해당할 수 있다. 예를 들어, 메모리-컨트롤러 다이(104)의 타일에 의해 생성된 적절한 "온" 전압은 이진수 "1"에 해당할 수 있고, "오프" 전압은 이진수 "0"에 해당할 수 있다. "온" 전압이 마이크로링에 인가되었을 때, 마이크로링의 공명이 시프트되고 인접하는 도파관을 따라 전송되는 상응하는 채널은 마이크로링으로 소실 커플링되지 않는다. 다시 말하면, "온" 전압이 인가되는 동안, 채널의 세기는 채널이 마이크로링을 통과함에 따라 상대적으로 변화하지 않은 채 남아있는다. 그러나, 전압이 턴 "오프"되는 즉시, 채널은 마이크로링으로 소실 커플링되고, 마이크로링을 통과하는 채널의 세기가 하강한다. 그 결과, "온" 및 "오프" 전압의 패턴으로 인코딩된 동일한 데이터는 비교적 높은 세기가 이진수 "1"에 해당하고 비교적 낮은 세기가 이진수 "0"에 해당하는 채널의 세기에서 인코딩될 수 있다.
도 16b는 본 발명의 실시예에 따라 도파관으로부터 64개의 인코딩된 채널을 추출하는 데에 사용될 수 있는 도파관-마이크로링 시스템을 나타낸다. 도 16b에서, 64개의 인코딩된 채널
Figure 112010026407419-pct00001
은 검출기 블록의 도파관(1606)으로 입력된다. 64개의 마이크로링의 각각은 인접하는 마이크로링으로의 소실 커플링을 통해 각 채널이 추출될 수 있도록 64 채널들 중 하나로 공명을 갖도록 구성된다. 예를 들어, 채널
Figure 112010026407419-pct00002
이 도파관(1606)을 따라 전송됨에 따라, 채널
Figure 112010026407419-pct00003
와 연관된 높은 세기와 낮은 세기가 마이크로링(1608)으로 소실 커플링된다. 채널
Figure 112010026407419-pct00004
와 연관된 상대적으로 높고 낮은 세기의 패턴은 마이크로링(1608)을 가로지르는 고전압과 저전압의 상응하는 패턴을 생성한다. 이러한 전압의 패턴은 동일한 정보를 인코딩하는 전기 신호로서 메모리-컨트롤러 다이(104) 내의 관련된 타일로 전송된다.
마이크로링
도 17은 본 발명의 실시예에 따른 마이크로링(1700)의 개략도를 나타낸다. 마이크로링(1700)은 도파관(1702)에 근접하게 위치된다. 소정의 실시예에서, 마이크로링(1700)은 진성 반도체를 포함하고, 마이크로링(1700)의 내부의 반도체 기판에 형성된 p-형 반도체 영역(1704)을 구비하며, 마이크로링(1700)의 외부를 둘러싸는 반도체 기판 내에서 도파관(1702)의 대향하는 측면에 형성된 n-형 반도체 영역(1706)을 구비한다. 영역(1704, 1706) 및 마이크로링(1700)은 도 16을 참조로 하여 전술된 바와 같이 광다이오드 또는 변조기로서 사용될 수 있는 p-i-n 접합을 형성한다. 도파관(1702)은 도 13-15을 참조로 하여 전술된 바와 같이 오프-칩 도파관 또는 온-칩 도파관일 수 있다. 도파관(1702)의 전송은 채널 파장에 민감할 수 있으며 채널이 마이크로링(1700)으로 공명할 때 크게 감소될 수 있는데, 이것은 채널이 마이크로링(1700)으로 소실 커플링되기 때문이다. 마이크로링(1700)의 공명은 영역(1704, 1706)으로 적절한 전압 또는 전류를 인가함으로써 전자적으로 변조될 수 있다. 마이크로링(1700)은 전압 또는 전류가 마이크로링으로 인가되었을 때 특정한 채널이 마이크로링(1700)와 공명하고 마이크로링(1700)으로 소실 커플링되도록 구성될 수 있다. 적절한 전압 또는 전류가 마이크로링(1700)으로 인가되었을 때, 마이크로링(1700)의 공명이 시프트되고 동일한 채널이 도파관(1702)을 통해서 방해받지 않고 전파한다. 다른 한편으로, 마이크로링(1700)은 전압 또는 전류가 마이크로링(1700)으로 인가되었을 때 특정한 채널이 마이크로링(1700)과 공명하고 마이크로링(1700)으로 소실 커플링하도록 구성될 수도 있다. 전압 또는 전류가 턴 "오프" 되었을 때, 마이크로링(1700)의 공명은 시프트되고 동일한 채널이 도파관(1702)을 통해서 방해받지 않고 전파한다. 마이크로링 변조기의 예에 대해서, 2007년 출간된 Optics Express 15, 430의 Q. Xu 외 다수에 의한 "12.5 Gbit/s carrier-injection-based silicon microring silicon modulators"를 참조하여라.
중재
클러스터는 리소스로서 그리고 다른 리소스에 대한 요청자로서 동작할 수 있다. 그러나, 동일한 에포크에서 특정한 클러스터와 같이 둘 이상의 클러스터가 동일한 리소스로의 액세스를 요청하는 경우가 존재할 수 있다. 본 발명의 각 클러스터는 이러한 유형의 충돌을 방지하도록 상응하는 중재 시스템으로 전자적으로 연결된다. 간략성을 위해서, 중재 수행에 대한 아래의 설명은 본 발명의 실시예에 따른 네 개의 클러스터만을 포함하는 예시적인 컴퓨터 디바이스의 개략도를 사용하여 기술되었다. 후속하여, 중재 시스템 실시예에 대한 설명이 도 19를 참조로 하여 아래에 기술되었다.
도 18a는 본 발명의 실시예에 따른 예시적인 4-클러스터의 적층 컴퓨터 디바이스(1800)의 개략도를 나타낸다. 컴퓨터 디바이스(1800)는 네 개의 상응하는 데이터/제어 블록(1805-1808)과 전자 통신하는 네 개의 클러스터(1801-1804)를 포함한다. 컴퓨터 디바이스(1800)는 또한 제 1 소스(1810) 및 제 2 소스(1812)를 포함한다. 소스(1810, 1812)는 64개의 인코딩되지 않은 채널 λ1, λ2, λ3,... λ64을 도 8을 참조로 하여 전술된 바와 같이 네 개의 묶음의 도파관(1814-1817)의 각 도파관으로 방출하도록 구성될 수 있다. 데이터/제어 블록 각각은 특정한 묶음 상의 데이터 및 제어 채널을 수신하고 데이터 및 제어 채널을 다른 클러스터로 전송하도록 남아있는 채널을 사용한다. 예를 들어, 데이터/제어 블록(1806)은 도 11-12에 대해 전술된 바와 같이 구성되고 동작되는 세 개의 묶음화된 도파관 변조기(1821-1823) 및 묶음화된 도파관 복조기(1820)를 포함한다. 클러스터(1801-1804)는 중재 시스템(1830)와 각각 전자 통신한다.
도 18b는 본 발명의 실시예에 따른 중재 시스템(1830)의 개략도를 나타낸다. 중재 시스템(1830)은 소스(1834)로 광자 연결된 전력 도파관(1832), 전력 도파관(1832)과 광자 통신하는 루프 도파관(1836) 및 이 실시예에서 도파관 선택 소자(1837-1840)인 네 개의 광 디버터를 포함한다. 이 예시적인 설명에서, 도파관 선택 소자는 마이크로링으로서 구현되었다. 소스(1834)는 광 소스이다. 광 소스의 예시는 레이저 소스, 광 다이오드 또는 다른 시스템으로부터 수신되는 광을 포함한다. 중재 시스템(1830)은 또한 루프 도파관(1836) 내에 위치된 4개의 내부 마이크로링(1841-1844)의 4 그룹을 포함한다. 소스(1834)는 전력 도파관(1832) 상으로 네 개의 변조되지 않은 채널
Figure 112013053846420-pct00005
을 방출한다. 마이크로링 그룹(1841-1844)의 각각은 네 개의 클러스터(1801-1804) 중 하나와 전자 통신한다. 특히, 마이크로링 그룹(1841)의 마이크로링은 클러스터 1(1801)과 전자 통신하고, 마이크로링 그룹(1842)의 마이크로링은 클러스터 2(1802)과 전자 통신하고, 마이크로링 그룹(1843)의 마이크로링은 클러스터 3(1803)과 전자 통신하고, 마이크로링 그룹(1844)의 마이크로링은 클러스터 4(1804)과 전자 통신한다. 내부 마이크로링은 도 17을 참조로 하여 전술된 바와 같이 p-i-n 접합 광다이오드로서 구성된다. 64-클러스터 컴퓨터 디바이스(100)에 있어서, 도 19를 참조로 하여 아래에서 기술되는 바와 같이 별개의 소스(1834)가 필요하지 않다는 것을 인지해야 한다.
도 18b에 도시된 바와 같이, 네 개의 마이크로링(1837-1840) 및 내부 마이크로링(1841-1844)은 각각 채널 목적지
Figure 112010026407419-pct00006
로 명명된다. 이러한 목적지는 각각이 인접하는 도파관과의 공명을 가지고 이로부터 소실 커플링할 수 있는 채널을 식별한다. 예를 들어, 마이크로링(1837-1844)은 각각 채널
Figure 112010026407419-pct00007
중 오직 하나와만 공명을 갖도록 각각 개별적으로 구성된다. 특히, 마이크로링(1837-1840)은 전력 도파관(1832) 내의 시계방향(1846)으로부터 루프 도파관(1836) 내의 시계반대방향(1848)으로 채널
Figure 112010026407419-pct00008
을 각각 소실 커플링한다.
동일한 방식으로, 내부 마이크로링(1841-1844) 또한 루프 도파관(1836)으로부터 특정한 채널을 소실 커플링하지만, 내부 마이크로링은 상응하는 클러스터에 의해 활성화되거나 턴 "온" 되어야만 한다. 예를 들어, 마이크로링(1841)은 채널
Figure 112010026407419-pct00009
의 공명 주파수의 1/2 모드 오프이도록 구성될 수 있다. 그 결과, 채널
Figure 112010026407419-pct00010
은 루프 도파관(1836)을 따라 방해받지 않고 마이크로링(1841)을 통과한다. 그러나, 상응하는 클러스터 1(1801)는 마이크로링을 시프트하는 특정한 마이크로링을 연관된 채널과의 공명으로 활성화하도록 적절한 전류를 전달할 수 있다. 마이크로링은 마이크로링 내에서 공명하도록 루프 도파관(1836)으로부터의 채널을 소실 커플링할 수 있다. 예를 들어, 클러스터 1(1801)은 마이크로링(1850) 내에서 공명하도록 채널
Figure 112010026407419-pct00011
이 루프 도파관(1836)으로부터 소실 커플링되도록 마이크로링(1850)을 턴 "온"할 수 있다. 그룹(1841) 내의 다른 마이크로링이 턴 "온"되지 않는한, 채널
Figure 112010026407419-pct00012
은 방해받지 않고 통과한다.
네 개의 클러스터(1801-1804) 중 하나가 데이터를 수신하기 위해 이용할 수 있는지를 결정하는 데에 중재 시스템(1830)을 이용하는 것이 도 18a 및 18b를 참조로 하여 기술되었다. 각 에포크에 앞서, 각 클러스터는 소스(1834)로부터 방출된 네 개의 채널들 중 하나로 할당되고 클러스터(1801-1804)는 클러스터-채널 할당을 인식한다. 이러한 할당은 새로운 에포크의 시작에 앞서 에포크 동안(에포크의 예시적인 구현 1/3에서) 이루어질 수 있고클러스터의 공평한 이용을 보장하는 방법에 기초하거나 또는 임의적일 수 있다. 이러한 클러스터-채널 할당은 어느 클러스터가 추가의 프로세싱을 위해 데이터를 수신하는 데에 이용가능한지를 결정하도록 클러스터들에 의해 사용된다. 일 실시예에서, 에포크마다의 채널 할당은 초기에 사전결정되어 각 클러스터에서 액세스가능한 룩업 테이블에 저장될 수 있으며, 컴퓨터 로직이 스킴에 따른 에포크당 클러스터-채널 할당을 업데이트하는 데에 사용된다. 이러한 스킴의 예시는 라운드 로빈 스킴(round robin scheme)이다.
일 실시예에서, 중재자는 다수의 다이에 걸쳐 분포된다. 메모리 컨트롤러 다이(104) 상의 보조 접속부는 중재자로부터 요청할 것을 결정한다. 요청은 아날로그 다이(106)를 통해 고리 변조기 및 도파관이 존재하는 광학 다이(108)로 전달된다. 광학 다이(108)에 대해 채널을 디버팅하기 위한 시도가 이루어지고 그 채널이 디버팅 및 검출되거나 그렇지 않을 수 있다. 결과적인 전기 신호는 다음 에포크에서 변조기로 데이터를 전송함으로써 논리적 채널을 사용하기 위해 전기 신호를 go 또는 no-go로서 해석하는 보조 접속부로 백다운한다.
예를 들어, 표 1은 에포크의 시작 이전의 클러스터-채널 할당을 나타낸다:
Figure 112010026407419-pct00013
표 1에 나타내어진 바와 같이, 클러스터 1(1801)는 채널
Figure 112010026407419-pct00014
로 할당되고, 클러스터 2(1802)는 채널
Figure 112010026407419-pct00015
로 할당되는 식이다. 클러스터 1(1801) 및 클러스터 4(1804)가 모두 데이터를 프로세싱하기 위해 클러스터 3(1803)을 사용하길 원한다고 가정하자. 도 18b로 돌라와서, 클러스터 1(1801)는 마이크로링(1850)을 턴 "온"하고 클러스터 4(1804)는 마이크로링(1852)를 턴온한다. 채널
Figure 112010026407419-pct00016
은 마이크로링(1839)를 통해서 전력 도파관(1832)로부터 루프 도파관(1836) 상으로 소실 커플링되며, 이때 채널
Figure 112010026407419-pct00017
은 마이크로링(1839) 바로 다음에 반시계방향(1848)으로 루프 도파관(1836)을 따라 전파된다. 마이크로링(1850)은 채널
Figure 112010026407419-pct00018
이 마이크로링(1852)에 도달할 수 있기 이전에 루프 도파관(1836)으로부터 채널
Figure 112010026407419-pct00019
을 추출한다. 마이크로링(1850) 내에서 공명하는 채널
Figure 112010026407419-pct00020
는 클러스터 1(1801)로 전송되는 전기 신호를 생성한다. 도 18a로 돌아가면, 이러한 전기 신호가 문턱값을 초과하였을 때, 이것이 클러스터 1(1801)에서 검출된다. 이러한 신호를 검출하면, 클러스터 1(1801)은 소스(1810)로부터 출력된 변조되지 않은 채널 내의 데이터를 인코딩하는 변조기(1856)로 후속하는 에포크 동안 데이터를 전송한다. 이러한 인코딩된(즉, 변조된) 채널은 그 다음 도 12을 참조로 하여 전술된 바와 같이 묶음(1816)을 따라 검출기(1858)로 스트리밍되고, 클러스터 3(1803)에 의해 프로세싱된다. 이러한 특정한 에포크에서, 클러스터 1(1801)은 클러스터 3(1803)으로의 액세스를 획득하고 클러스터 4(1804)는 후속하는 에포크를 기다려야 한다.
다시 클러스터 1(1801) 및 클러스터 4(1804)가 모두 데이터를 프로세싱하기 위해 클러스터 3(1803)을 사용하길 원한다고 가정하자. 그러나 이번 경우에서는, 표 2에 표시된 바와 같이 에포크의 시작에 앞서 클러스터-채널 할당이 이루어졌다고 가정한다.
Figure 112010026407419-pct00021
표 2에 나타내어진 바와 같이, 클러스터 3(1803)이 채널
Figure 112010026407419-pct00022
로 할당되었다. 도 18b로 돌아가면, 클러스터 1(1801)은 마이크로링(1860)을 턴 "온"하고, 클러스터 4(1804)는 마이크로링(1862)을 턴 "온"한다. 채널
Figure 112010026407419-pct00023
는 마이크로링(1840)를 통해서 전력 도파관(1832)로부터 루프 도파관(1836) 상으로 소실 커플링되며, 이때 채널
Figure 112010026407419-pct00024
은 마이크로링(1840) 바로 다음에 반시계 방향(1848)으로 루프 도파관(1836)을 따라 전파된다. 그러나, 이 에포크에 앞서서, 마이크로링(1862)은 채널
Figure 112010026407419-pct00025
이 마이크로링(1860)에 도달할 수 있기 이전에 루프 도파관(1836)으로부터 채널
Figure 112010026407419-pct00026
을 추출한다. 채널
Figure 112010026407419-pct00027
은 마이크로링(1862) 내에서 공명하고, 클러스터 4(1804)로 전송되는 전기 신호를 생성한다. 도 18a로 돌아가면, 이러한 전기 신호가 문턱값을 초과하였을 때, 이것이 클러스터 4(1804)에서 검출된다. 이러한 신호를 검출하면, 클러스터 4(1804)는 전술된 바와 같은 프로세싱을 위해 후속하는 에포크 동안 인코딩하는 클러스터 3(1803)으로 데이터를 전송한다. 이러한 특정한 에포크에서, 클러스터 4(1804)는 클러스터 3(1803)으로의 액세스를 획득하고 클러스터 1(1801)은 후속하는 에포크를 기다려야 한다.
도 19는 본 발명의 실시예에 따른 연관된 클러스터 N에 상응하는 중재 시스템(1900)을 도시한다. 중재 시스템은 8개의 중재기(1901-1908)를 포함한다. 각각의 중재기는 네 개의 중심 도파관(1911-1914) 중 하나에 광자 연결된 도파관-마이크로링 시스템 및 마이크로링을 포함한다. 예를 들어, 중재기(1901)는 도파관-마이크로링 시스템(1916) 및 중심 도파관(1911)에 광자 연결된 마이크로링(1918)을 포함한다. 중재자(1901)는 요청된 클러스터 M이 데이터 수신에 사용될 수 있는지를 결정하도록 클러스터 N에 의해 사용될 수 있고, 다른 중재자(도시되지 않음)는 그들의 연관된 클러스터에 대해 동일한 일을 할 수 있다.
단순화를 위해서, 중재 시스템(1900)이 도 10에 도시된 중재 시스템(1006)과 같은 컴퓨터 디바이스(100)의 64개의 중재 시스템 중 하나를 나타낸다고 가정한다. 어느 클러스터가 데이터를 수신하기 위해 사용될 수 있는지를 결정하기 위해 모든 64개의 클러스터가 도파관(1920)으로 접속된 중재자를 사용한다고 가정한다. 소스(702) 또는 소스(704)와 같은 소스는 64개의 채널 λ1, λ2, λ3,... λ64을 방향(1922)으로 도파관(1911) 내에 배치한다. 각 중재자는 전력 도파관(1911)으로부터 채널 λ1, λ2, λ3,... λ64 중 하나를 추출하는 마이크로링(1918)과 같은 마이크로링을 포함하고, 상응하는 채널을 방향(1924)으로 전파시키기 위해 도파관(1920) 상에 배치한다. 예를 들어, 마이크로링(1918)은 전력 도파관(1911)으로부터 채널 λN을 추출하도록 구성될 수 있다. 도파관-마이크로링 시스템(1916)의 64개의 마이크로링은 적절한 전류가 인가되었을 때 도파관(1920)에 의해 전달되는 변조되지 않은 채널 λ1, λ2, λ3,... λ64 중 하나를 추출하도록 각각 구성된다. 이제 클러스터 N이 다음 에포크 동안에 프로세싱될 클러스터 M으로 데이터를 전송하길 원한다고 가정하자. 이전 에포크의 마지막 1/3 동안에, 클러스터 N은 클러스터 M이 클러스터-채널 할당 내의 채널 λ63로 할당된다고 결정한다. 클러스터 N은 마이크로링(1922)을 턴 "온"함으로써 응답한다. 마이크로링(1918)이 채널 λN만을 추출하도록 구성되었기 때문에, 채널 λ63은 도파관(1920)에 접속된 (도시되지 않은) 서로 다른 중재자에 의해 전력 도파관(1911)으로부터 추출되고, 채널 λ63은 방향(1924)으로 도파관(1920)을 따라 다시 전송된다. 채널 λ63이 제공된 것이 데이터를 프로세싱하도록 클러스터 M을 사용하고자 하는 클러스터의 중재자에 의해 인터셉트되지 않으며, 채널 λ63은 문턱값보다 높은 전기 신호를 생성하는 마이크로링(1922)으로 소실 커플링을 통해 추출된다. 클러스터 N은 도 12를 참조로 하여 전술된 바와 같이 클러스터 M으로 데이터를 전송함으로써 응답한다. 만약 채널 λ63이 마이크로링(1922)에 도달하기 전에 다른 클러스터 K에 의해서 추출되면, 클러스터 K는 프로세싱을 위해 데이터를 클러스터 M으로 전송할 수 있고, 클러스터 N은 다음 클러스터-채널 할당 및 다음 에포크를 기다린다.
8개의 중재자(1901-1908) 중 하나의 동작이 기술되었지만, 다수의 다른 중재자가 외부 디바이스가 이용가능한지를 결정하는 데에 사용될 수 있고 다른 클러스터가 이용가능한지를 결정하는 데에 사용될 수 있다. 이러한 결정은 에포크 동안에 서로 다른 시점에서 이루어질 수 있다.
전술된 바와 같은, 멀티 코어 컴퓨터 디바이스의 예시에 추가로, 광자 상호접속부 및 중재 시스템 실시예가 예컨대 3차원 적층 및 복수의 메모리 컨트롤러를 구비할 수 있는 메모리 시스템 디바이스와 같은 다른 컴퓨터 시스템 디바이스에서 구현될 수도 있다.
도 18a 내지 19의 측면에서 전술된 전체-광학 중재 시스템 실시예는 중재를 전력 전달과 결합하는 시스템을 설명하며, 예컨대 컴퓨터 시스템 디바이스 내의 클러스터와 같이 서로 다른 리소스와 연관된 논리적 광학 채널의 변화하거나 고정되어 있지 않은 할당을 설명한다. 이것은 전술된 바와 같이 공정성을 제공한다.
도 20a는 우선권 방안이 고정되어 있는 (공정하지 않은) 본 발명의 다른 실시예에 따른 전체-광학 중재 시스템의 개략도를 도시한다. 중재 시스템(2000)은 광학 상호접속부의 전체 부분에 적용가능할 수 있거나 또는 광학 상호접속부의 일부일 수 있다. 예시적인 중재 광학 부분(2002) 및 데이터 경로 광학 부분(2004)이 도시되었으며, 이는 데이터가 기간 윈도우(예로서, 에포크)를 전송하도록 요청된 수신 컴퓨터 시스템 구성요소와 연관된 광학적 수신기(2016)의 상대적인 위치를 나타낸다. 이러한 예시에서, 데이터 부분은 중재 위닝(winning) 연관된 컴퓨터 시스템 구성요소로부터 (216)과 연관된 원하는 수신 구성요소로 전송될 데이터로 변조될 자신의 광 입력을 갖는다. 광 입력(2003)은 레이저 소스(2006)로부터 생성된 신호로부터 디버팅되거나 또는 분할된 광의 일부일 수 있으며, 이러한 경우 광 입력은 변조되지 않는다. 그러나, 광 전력(2003)은 중재 시스템과 연관된 광 디버터(예컨대, "0a", "1a", 또는 "2a")로부터 수신 또는 전달되지 않는다.
레이저 소스(2006)는 전력 도파관(2008)에 따르는 광으로서 전력을 제공한다. 각각의 광 디버터 0a, 1a, 2a는 중재 방안 또는 프로토콜에 따라 허용되면 전력 도파관(2008)으로부터 광을 커플링한다. 이러한 예시에서, 0번째 광 디버터 0a는 레이저 소스(2006)로부터의 광학 경로에 가장 근접하고, 첫 번째 광 디버터 1a는 레이저 소스(2006)로부터의 광학 경로에 다음으로 근접하며, 두 번째 광 디버터 2a는 레이저 소스(2006)로부터의 광학 경로에서 광학적으로 가장 멀다. 중재 시스템(2000)은 0번째 광 디버터 0a와 중재자 0 로직 사이에 연결된 0번째 검출기(2018), 첫 번째 광 디버터 1a와 중재자 1 로직 사이에 연결된 제 1 검출기(2022) 및 두 번째 광 디버터 2a와 중재자 2 로직 사이에 연결된 제 2 검출기(2026)를 포함하는 각각의 검출기와, 광 디버터 0a, 1a, 2a를 포함하는 중재 부분(2002)으로 표현되었다. 각각의 중재자 로직 유닛은 컴퓨터 시스템 디바이스의 컴퓨터 시스템 구성요소와 연관된다. 일 실시예에서, 광 디버터 (0a, 1a, 2a)는 각각의 광 검출기(2018, 2022, 2026)가 임의의 디버팅된 광을 수신하도록 연결되는 패시브 광 스플리터 또는 패시브 광학 탭일 수 있다.
각각의 광 디버터는 전술된 멀티 코어 예시에서와 같이 고리 변조기와 같은 파장 선택 소자로서 구현될 수도 있다. 추가 검출기(2018, 2022, 2026)는 광 디버터 고리 변조기가 자신 고유의 전기 통지 신호를 생성할 수 있는 경우에는 필요치 않을 수 있다. 만약 광 디버터 0a, 1a, 2a와 연관된 임의의 컴퓨터 시스템 구성요소가 수신기(216)와 연관된 구성요소로 신호를 전송하기 위한 요청을 가지면, 연관된 컴퓨터 시스템 구성요소의 중재자 로직(0, 1, 2)은 각각의 고리 변조기 광 디버터 0a, 1a, 2a로 활성화 신호를 전송한다. 설명된 예시에서, 중재자 1은 레이저 소스(2006)로부터 제 1 검출기(2022)로 광을 디버팅하는 광 디버터 1a를 활성화하고, 이것은 중재자 1 로직에게 디버터 1a가 전력 도파관(2008)으로부터의 광을 성공적으로 디버팅하였고 구성요소 1이 광학 수신기(2016)와 연관된 구성요소로 다음의 지정된 기간(예컨대, 에포크)에 대해 자신의 데이터를 전송할 수 있다는 것을 통지하는 전기 신호를 전송한다. 사용될 수 있는 다른 유형의 변조기는 채널 애자일(agile) 변조기이다.
중재자 1 로직은 요청이 다음에 만족될 수 있음을 요청 구성요소(예컨대, 메모리 컨트롤러 또는 코어 또는 네트워크 인터페이스)에게 통지할 수 있다. 중재자 1 로직은 요청 또는 요청된 데이터의 광 입력(2003)의 광학 신호로의 인코딩을 위해 변조기 1b를 활성화할 수 있으며, 이것은 광학 수신기(2016)에 의해 수신될 수 있는 논리 채널을 형성할 수 있다. 이러한 예시에서, 레이저 소스(2006)로부터의 광은 중재 시스템 부분(2002) 밖의 전력 소스로서 사용되지 않기 때문에 변조될 수 있다(예컨대, 중재의 위닝을 통지). 전력 전달이 중재 광 소스와 연결되지 않은 독립형 중재부는 하나의 중재가 복수의 도파관 또는 채널이 사용될 수 있도록 하는 경우를 지원할 수 있다. 중재 신호에 사용되는 특정한 파장 또는 파장들은 논리적 채널이 이용가능하지만, 수신 구성요소가 이들 동일한 특정 파장들 상에서의 통신을 위해 필요하다는 것을 나타내지는 않는다.
이 예시에서, 컴퓨터 시스템 구성요소는 중재를 획득해왔다. 광 디버터 1a에 의한 광 디버전도 레이저 소스(2006)로부터의 광이 광 디버터 2a에 도달하는 것을 방지한다. 중재자 2 로직은 여전히 액세스가 승인되지 않았는지를 결정하고 자신의 데이터를 전송하기 위해 적어도 다음의 지정된 기간 동안 기다린다. 이러한 예시는 중재 시스템(200)이 고정된 우선권 중재 방안을 가지며, 광학적 수신기(2016)와 연관된 구성요소로의 주어진 액세스에서 구성요소 2보다 높은 우선권을 항상 취하는 구성요소 1에 대해 구성요소 0이 항상 더 높은 우선권을 갖는다는 점에서 반드시 공정해야할 필요는 없다.
도 20a(및 아래의 도 20b)는 광학 중재 모듈을 포함하는 중재 모듈의 세 가지 예시를 도시한다. 각 중재 모듈은 컴퓨터 시스템 구성요소의 세트가 광자 상호접속부로의 액세스를 위해 상호작용할 수 있는 중재자 로직 유닛(중재자 0, 1, 2)을 포함하고, 중재 방안에 따라 승인된 액세스를 표시하기 위해 전력 도파관(2008)으로부터의 광을 디버트할 수 있는 연관된 광학 중재 모듈을 포함한다.
도 20b는 데이터 수송과 같은 광학 상호접속부의 다른 기능부로의 광 전력 전달이 중재부와 연결 또는 결합되는 중재 시스템 실시예의 다른 버전(2001)을 도시한다. 이 실시예에서 변조기 "0b", "1b" 및 "2b"는 광 디버터 0a, 1a, 2a에 의해 각각 디버팅되는 레이저(2006)로부터 변조되지 않은 광 전력을 수신하도록 위치된다. 컴퓨터 시스템 구성요소 승인된 액세스로부터의 데이터 또는 요청은 도파관(2030) 상의 중재에서 획득된 할당된 광자 상호접속부 데이터 채널 또는 채널들 상에서의 수송을 위해 변조되지 않은 광으로 인코딩된다.
쉬운 설명을 위해, 중재 채널 또는 채널들은 광자 상호접속부의 데이터 채널 부분으로부터 개별적인 도파관을 가로지르는 것으로 도시되었다. 그러나, 중재 및 데이터 채널을 형성하는 파장들은 동일한 광학 도파관에 의해 전달될 수 있고 파장 분할되고 멀티플렉싱될 수 있다.
도 21은 사용되는 도파관의 수를 증가시키지 않고도 복수의 컴퓨터 시스템 구성요소가 복수의 수신 구성요소로의 액세스를 승인받을 수 있는 중재 방안을 사용할 수 있는 중재 시스템(2001)의 개략도이다.
이 예시에서, 레이저 소스(2006)는 도 20b에서 기술된 바와 같이 변조되지 않은 광 전력을 전달하는 것뿐 아니라, 파장 분할 멀티플렉싱되거나(WDM) 또는 DWDM(dense wavelength division multiplexed)된 이산의 파장의 변조되지 않은 광을 출력한다. 0번째 광 디버터 0a, 제 1 광 디버터 1a 및 제 2 광 디버터 2a는 조정가능한 변조기(예컨대, 채널 애자일 변조기) 또는 고정 변조기의 뱅크(예컨대, 고리 변조기)로 각각 구현될 수도 있다. 유사하게, 0번째 변조기 0b, 제 1 변조기 1b 및 제 2 변조기 2b는 조정가능한 변조기 또는 고정된 변조기의 뱅크로 각각 구현될 수도 있다. 수신기(2016)는 바람직하게는 고정된 주파수 수신기이다.
이러한 경우, 만약 구성요소가 특정한 수신기와 통신하길 원한다면, 동시에 속도가 중요하거나 순차적이고 만약 전력 또는 신뢰도에 제한이 있다면, 각각의 중재자 로직은 자신의 각 디버터 및 자신의 각 변조기를 수신기에 상응하는 파장으로 조정한다. 이러한 방안은 구성요소가 도파관의 개수를 증가시키지 않고도 복수의 수신기에 대해 중재하도록 한다.
이 예시의 보다 상세한 설명으로서, 0번째 광 디버터 0a는 전력 도파관(2008)으로부터 0번째 파장 변조되지 않은 광(2102)을 디버팅하고, 제 1 광 디버터 1a는 제 1 파장 변조되지 않은 광(2104)을 디저팅한다. 0번째 검출기(2018) 및 제 1 검출기(2022)는 그들 각각의 연관된 구성요소에 대해 연속적으로 중재를 검출한다. 0번째 변조기 0b 및 제 1 변조기 1b는 각각 0번째 파장 변조되지 않은 광(2102) 및 제 2 파장 변조되지 않은 광(2104)을 수신할 수 있으며, 0번째 파장 변조된 광(2106) 및 제 1 파장 변조된 광(2108)을 각각 데이터 도파관(2030) 상으로 출력한다.
도 22를 참조하면, 본 발명의 실시예에 따른 다른 중재 시스템(2200)의 개략도가 도시되었다. 중재 프로토콜은 분배, 공정성 및 우선화에 대해 교환 및 최적화될 수 있는 단순성, 속도, 중심화를 포함하는 몇몇 특성을 갖는다. 도 20a에서 기술된 바와 같이, 도 20a의 중재 시스템(2000)은 고정된 우선권을 가지고 따라서 공정하지 않다.
중재 시스템은 선택적으로 구현된 토큰 프로토콜을 제공한다. 이 예시에서, 단일 리소스에 대해 중재하고자 하는 10개의 모듈 0 내지 9가 존재한다. 토큰의 컨셉트는 모듈이 전력 도파관(2204)으로부터의 광을 중재 도파관(2206)으로 디버팅하는 능력을 가지며, 모듈 중 하나가 중재들 사이에서 변화할 수 있는 광을 디버팅한다는 사실에 의해 나타내어진다. 매번 우선권을 변경함으로써, 중재는 모듈 모두가 공정한 중재 메커니즘에서 초래된 동일한 평균 우선권을 가지도록 하는 방식으로 발생한다.
중재 시스템(2200)에서, 제 1 모듈(2208)은 "1a"로 도시된 제 1 광 변환기(2210)를 사용하여 전력 도파관(2204)으로부터의 광을 중재 도파관(2206)으로 디버팅한다. 제 1 광 디버터(2210)는 고리 변조기로 구현될 수 있다. 중재 도파관(2206) 상의 중재는 도 20a에서 기술된 것과 유사한 방식으로 발생한다.
이 예시에서, 제 3 모듈(2212), 제 4 모듈(2214), 제 7 모듈(2216) 및 제 8 모듈(2218)은 각각 모듈(3, 4, 7, 8)로 도시되었으며, 중재 도파관(2206)으로부터의 광을 디버팅한다. 제 8 모듈(2218)은 연속적으로 광을 디버팅 및 검출하며 이는 광이 제 8 모듈을 가장 먼저 통과함에 따라 중재를 획득하고 리소스를 사용할 권리를 얻기 때문이다. 제 1, 제 3, 제 4, 제 7 및 제 8의 표시는 전력 도파관(2204)을 구동하는 레이저 소스(2220)에 대한 모듈(2202)의 근접도를 나타내며, 낮은 번호가 레이저 소스(2220)에 광학적으로 더 가깝다는 것을 나타낸다.
다음 중재 기간의 시작에서, 제 1 모듈(2208) 또는 모듈 1이 아닌 다른 모듈이 중재 도파관(2206) 상으로 광을 디버팅함으로써 해당 라운드에 대한 우선권을 변경시킬 것이다. 어느 모듈이 다음으로 광을 디버팅하는가는 원하는 프로토콜에 의존한다. 한가지 가능한 중재 방안은 최상위 우선권이 단순히 각 모듈을 차례로 통과해 순환하는 단순한 라운드 로빈 방안이다.
라운드 로빈 방안에서, 모듈 2로서 도시된 제 2 모듈(2222)은 다음 위상에서 광을 디버팅할 것이고, 그 다음에는 제 3 모듈(2212) 또는 모듈 3이 광을 디버팅할 것이다. 복수의 파장이 전력 도파관(2206) 상에서 멀티플렉싱될 때, 특정한 파장 또는 파장들의 그룹은 라운드 로빈 방안의 각 모듈에서 디버팅될 수 있다. 예를 들어, 만약 10개의 파장이 존재하면, 제 1 파장인 초기 제 1 에포크에서 모듈 0a에 의해 디버팅될 수 있다. 다음 에포크에서, 오직 모듈(2208)(1a)만이 제 1 파장을 디버팅하도록 자신의 광 디버터를 활성화시킬 수 있다. 동기화 클록 신호를 통해 각 모듈이 오직 어느 에포크만을 알아야하기 때문에 중재는 분배될 수 있이며, 이러한 에포크 동안 중재자 로직에 의해 국부적으로 저장될 수 있는 서로 다른 파장들로의 액세스를 갖는다. 중재 모듈은 어느 모듈에게 이전에 액세스가 승인되었는지를 알 필요가 없으며, 따라서 컴퓨터 시스템 디바이스 내의 글로벌 통신을 필요로 하지 않고 분배된 중재를 유지한다. 이러한 방식으로 매 라운드마다 우선권을 변경함으로써, 도 20a의 중재 시스템92000)에 대해 기술된 고정 우선권 방안에 비해 공정성이 상당히 증가할 수 있다. 중재 시스템(2200)에 대한 다른 중재 방안은 리소스의 현재 홀더가 다음 중재 사이클 내의 최하위 우선권 모듈이 되도록 우선권이 재배열되는 것을 포함할 수 있다. 그러나, 이것은 글로벌 정보 교환 요구를 도입한다.
광은 순간적으로 이동하지 않으며, 따라서 이 방안에서 반드시 타이밍에 대해서 고려해야 한다. 새로운 상태가 시작될 때, 새로운 디버터는 전력 도파관 상에 도달하기 위한 광을 대기해야할 수 있다. 또한, 모듈은 이전의 상태로부터 광이 아닌, 현재 디버터로부터의 광을 사용해야할 필요가 있다.
각 상태의 다음으로 높은 모듈이 디버터가 되는 (그리고 가장 높은 번호의 모듈에서 0으로 돌아가는) 라운드 로빈 방안에서, 모듈은 광이 전력 도파관(2204) 상에서 다음 디버터로 이동할 것을 대기해야 하며, 그 다음 중재에서 이긴 쪽이 가능한 한 디버터로부터 멀리 위치하였을 때 고리를 완전히 한번 통과하는 시간 동안 대기해야 한다. 완전한 한번의 통과는 각각의 모듈(2202)이 이전 것이 아닌 새로운 상태로부터 광을 찾는 것을 보장하도록 요구된 시간의 양이다.
만약 N개의 모듈과 N개의 중재기(복제 또는 WDM을 통해 구현될 수 있음)가 존재하고, 매 상태에서 모든 N 모듈이 균일한 랜덤 분배에서 선택된 수신기로 전송하기를 원한다면, 이 방안은 N이 증가함에 따라 1-e-1(대략 0.632)의 이용도에 접근할 것이다. 중재의 몇몇 라운드를 수행함으로써 이용도를 증가시킬 수 있고, 이때 각 라운드는 이전의 라운드에서의 이기지 못한 것들 사이에서 중재한다. 만약 R 라운드가 존재하면, N이 증가함에 따라 이용도는 1-e-R에 접근할 것이다.
전술된 바와 같이, 토큰 프로토콜은 상기와 같이 전력 전달과 중재를 결합하지 않는다. 이것은 전력 도파관(2204)과 중재 도파관(2206) 사이의 중간에서 다른 도파관 및 다른 변조기의 세트를 추가함으로써 수행될 수 있다. 만약 도 22의 중재 도파관(2206)이 도 20b의 전력 도파관(2008)으로서 기능하고, 도 20b의 데이터 도파관(2030)으로 광을 전송하기 위한 각 검출기를 갖는 고리 변조기가 존재한다면, 이것은 결합된 전력 전달 및 토큰 중재 프로토콜을 발생시킬 것이다.
이러한 중재 프로토콜을 구현하는 데에 요구되는 광전력은 전기적인 구현보다 상당히 더 적을 수 있고, 특히 매우 높은 속도에서 수행되거나 또는 긴 거리에 걸쳐 수행되었을 때 그러하다. 또한, 중재 도파관(2206)의 고리의 크기에 따라서, 이러한 솔루션은 매우 짧은 시간에 결정에 도달하기 위한 잠재력을 갖는다. 온-칩 고리는 종종 크기의 순서인 전기적 솔루션에 비교하여 단지 수 나노초 내에 또는 더 느리게 결정에 도달할 수 있다.
전술된 설명은 예시적인 목적으로, 본 발명에 대한 철저한 이해를 제공하기 위해 특정한 명명법을 사용하였다. 그러나, 특정한 세부사항이 본 발명을 실시하기 위해 반드시 필요한 것이 아님은 당업자에게 명백할 것이다. 본 발명의 특정한 실시예에 대한 전술된 설명은 예시 및 설명을 위해 주어진 것이다. 이는 본 발명을 개시된 형태 그대로 제한하고자 하는 것이 아니다. 명백하게, 다수의 변경 및 변화가 전술된 내용의 측면에서 가능하다. 실시예들은 본 발명의 원리 및 그것의 실질적인 응용을 가잘 잘 설명하기 위해 도시 및 기술되었으며, 그에 따라 당업자가 특정한 용도에 적합하다고 고려되는 다양한 변경을 이용하여 본 발명과 다양한 실시예들을 최대로 이용할 수 있도록 하고자 하는 것이다. 본 발명의 범주는 아래의 특허청구범위 및 그의 균등물에 의해서 한정된다.

Claims (10)

  1. 컴퓨터 시스템 내의 리소스 요청자들로부터의 시간-제한된 리소스들에 대한 액세스 요청을 중재하기 위한 광학적 중재 시스템으로서,
    도파관과,
    상기 도파관을 통해 광 토큰들을 상이한 도파관 채널들로 전송하기 위한 광원과 - 각각의 광 토큰은 특정 기간 동안 상기 리소스들 중 연관된 것의 이용가능성을 나타냄 -,
    상기 리소스 요청자들 각각 마다,
    상기 광 토큰들 중 각자의 광 토큰들을 디버팅(diverting)하기 위해 상기 도파관과 결합되는 연관 광 디버터와,
    상기 연관 광 디버터에 의해 디버팅된 상기 광 토큰들 중 각자의 광 토큰들을 각각 검출하기 위한 연관 검출기들 - 각각의 광 토큰은 하나의 검출기에 의해서만 검출될 수 있음 -,
    을 포함하되,
    각각의 기간마다
    상기 도파관 채널들 각각은 상기 리소스들 중 각자의 리소스들에 유일하게 할당되고,
    하나 이상의 상기 리소스 요청자들 각각은 각자의 연관 광 디버터를 활성화시킴으로써 상기 리소스들 중 각자의 리소스에 액세스하도록 시도하고,
    둘 이상의 상기 리소스 요청자들이 목표 리소스들 중 특정 목표 리소스에 액세스하도록 시도하는 경우, 상기 둘 이상의 리소스 요청자들 중 특정 리소스 요청자가 상기 검출기들 중 상기 특정 리소스 요청자와 연관된 검출기에 의해 상기 특정 목표 리소스에 현재 할당된 도파관 채널 상의 토큰을 검출하는 것에 기초하여 상기 특정 목표 리소스에 대한 독점적 액세스를 얻는
    광학적 중재 시스템.
  2. 제 1 항에 있어서,
    상기 리소스 요청자들 각각 마다, 상기 광원으로부터의 광을 변조하기 위한 각자의 연관 검출기들에 결합되는 연관 변조기를 더 포함하되,
    상기 도파관은 변조되지 않은 광을 전달하는 전력 도파관(power waveguide)인
    광학적 중재 시스템.
  3. 제 1 항에 있어서,
    상기 광 디버터들 각각은 각자의 고리 변조기(ring modulator)를 포함하는
    광학적 중재 시스템.
  4. 제 1 항에 있어서,
    상기 광 디버터들은 상기 도파관을 따라 상이한 위치에 결합되는
    광학적 중재 시스템.
  5. 제 1 항에 있어서,
    상기 광원은 변조되지 않은 광을 상기 상이한 도파관 채널들로 전송하고,
    상기 광 디버터들은 상기 상이한 도파관 채널들로 전송된 상기 변조되지 않은 광을 디버팅하도록 동작하는
    광학적 중재 시스템.
  6. 제 1 항에 있어서,
    상기 도파관 채널들은 고정 우선순위 중재 방안(fixed priority arbitration scheme)에 따라 상기 리소스들 중 각자의 리소스에 할당되는
    광학적 중재 시스템.
  7. 제 1 항에 있어서,
    상기 도파관 채널들은 비-고정 우선순위 중재 방안에 따라 상기 리소스들 중 각자의 리소스에 할당되는
    광학적 중재 시스템.
  8. 제 1 항에 있어서,
    상기 리소스들 및 상기 리소스 요청자들은 컴퓨터 시스템 컴포넌트인
    광학적 중재 시스템.
  9. 제 1 항에 있어서,
    상기 리소스들은 통신 시스템의 통신 채널들인
    광학적 중재 시스템.
  10. 제 1 항에 있어서,
    상기 도파관 채널들을 상기 리소스들 중 각자의 리소스들에 할당하기 위한 중재 로직을 더 포함하는
    광학적 중재 시스템.
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