JP2023513224A

JP2023513224A - モノリシックインパッケージ光ｉ／ｏによって可能になるリモートメモリアーキテクチャ

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Publication number: JP2023513224A
Application number: JP2022548102A
Authority: JP
Inventors: メアド・ロイ・エドワード; ストヤノビク・ウラディミール; サン・チェン; ウェイド・マーク; サレハ・ヒューゴー; ウィシュパード・チャールズ
Original assignee: Ayar Labs Inc
Current assignee: Ayar Labs Inc
Priority date: 2020-02-14
Filing date: 2021-02-13
Publication date: 2023-03-30
Also published as: CN115769118A; WO2021163653A1; US20210258078A1; US20240187110A1; KR20220148836A; EP4103989A1; US20220148627A1; TW202209323A; US11233580B2; EP4103989A4; US11916602B2; US20230370170A1; US11705972B2; US20210257021A1

Abstract

【解決手段】リモートメモリシステムは、マルチチップパッケージの基板と、基板に接続されている集積回路チップと、基板に接続されている電気光学チップとを備える。集積回路チップは、高帯域幅メモリインターフェースを備える。電気光学チップの電気インターフェースが、高帯域幅メモリインターフェースへ電気的に接続されている。電気光学チップのフォトニックインターフェースが、光リンクと光学的に接続するよう構成されている。電気光学チップは、高帯域幅インターフェースから電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換する少なくとも１つの光マクロを備える。光マクロは、フォトニックインターフェースを通して光リンクへ出力光データ信号を送信する。また、光マクロは、フォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換する。光マクロは、電気インターフェースを通して高帯域幅メモリインターフェースへ入力電気データ信号を送信する。【選択図】図１

Description

機械学習、ビジュアルコンピューティング、および、グラフィックアナリティクスの用途の急増によって裏打ちされた新たな作業負荷が、コンピュータシステムをハードウェア特殊化へと駆り立ててきた。多くのアクセラレータシステムオンチップが、近年、グラフィックス・プロセッシング・ユニット（ＧＰＵ）の発展から始まり、さらに明確に特殊化されたシステムオンチップ（ＳｏＣ）に至るまで、設計されてきた。これらの特殊化されたチップは、対象用途のための高スループットコンピューティングを可能にし、メモリへの高帯域幅かつ低遅延のアクセスを必要とする。同じパッケージへの高帯域幅メモリ（ＨＢＭ）統合は、この必要性を満たすよう機能してきたが、メモリスタックの容量に制限がある。現在、先行技術のＳｏＣは、最大４つのＨＢＭインターフェースを有し、さらなるＨＢＭスタックおよびインターフェースをホストするためのチップショアラインおよびパッケージ面積の両方を使い果たしており、総インパッケージメモリは１００ギガバイト（ＧＢ）足らずに制限されている。アルゴリズムおよびアプリケーションが、はるかに大きいデータフットプリントに向かって急速に拡大しているので、これらのノードのパフォーマンススケーリングは、より大きいメモリプールにアクセスする必要性によって非常に影響される。現在、接続は、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）バスまたはスイッチを通して、ホストの中央処理装置（ＣＰＵ）のローカルなダイナミックランダムアクセスメモリ（ＤＲＡＭ）になされる。ＳｏＣが、パッケージ内相互接続の帯域幅密度、待ち時間、および、エネルギコストでパッケージ外メモリプールにアクセスすることを可能にするための新規技術が求められている。本発明は、この文脈で生まれたものである。

一実施形態例において、リモートメモリシステムが開示されている。リモートメモリシステムは、マルチチップパッケージの基板を備える。リモートメモリシステムは、さらに、基板に接続されている集積回路チップを備える。集積回路チップは、高帯域幅メモリインターフェースを備える。リモートメモリシステムは、さらに、基板に接続されている電気光学チップを備える。電気光学チップは、集積回路チップの高帯域幅メモリインターフェースへ電気的に接続されている電気インターフェースを有する。電気光学チップは、光リンクと光学的に接続するよう構成されているフォトニックインターフェースを備える。電気光学チップは、少なくとも１つの光マクロを備える。少なくとも１つの光マクロの各々は、高帯域幅インターフェースから電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成されている。少なくとも１つの光マクロの各々は、フォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。少なくとも１つの光マクロの各々は、光リンクからフォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。少なくとも１つの光マクロの各々は、電気インターフェースを通して高帯域幅メモリインターフェースへ入力電気データ信号を送信するよう構成されている。

一実施形態例において、リモートメモリシステムを動作させるための方法が開示されている。方法は、メモリアクセス動作のための命令を伝達する第１セットの電気データ信号を生成することを備える。方法は、さらに、第１セットの電気データ信号に基づいて光データ信号を生成することを備える。光データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、光データ信号を光リンクでリモートメモリデバイスへ送信することを備える。方法は、さらに、リモートメモリデバイスで光データ信号から第２セットの電気データ信号を生成することを備え、第２セットの電気データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、第２セットの電気データ信号を用いて、リモートメモリデバイスでメモリアクセス動作を実行することを備える。

一実施形態例において、リモートメモリシステムを構成するための方法が開示されている。方法は、第１マルチチップパッケージ上の第１電気光学チップへ集積回路チップを電気的に接続させることを備える。方法は、さらに、第１電気光学チップを光リンクの第１端へ光学的に接続することを備える。方法は、さらに、第２電気光学チップを光リンクの第２端へ光学的に接続することを備える。第２電気光学チップは、第１マルチチップパッケージから物理的に離れている第２マルチチップパッケージ上のメモリデバイスへ電気的に接続されている。

一実施形態例において、コンピュータメモリシステムが開示されている。コンピュータメモリシステムは、電気インターフェースおよびフォトニックインターフェースを備えた電気光学チップを備える。フォトニックインターフェースは、光リンクと光学的に接続するよう構成されている。電気光学チップは、さらに、少なくとも１つの光マクロを備える。少なくとも１つの光マクロの各々は、電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成されている。少なくとも１つの光マクロの各々は、フォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。少なくとも１つの光マクロの各々は、光リンクからフォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。少なくとも１つの光マクロの各々は、電気インターフェースを通して入力電気データ信号を送信するよう構成されている。コンピュータメモリシステムは、さらに、電気光学チップの電気インターフェースへ電気的に接続されている電気ファンアウトチップを備える。コンピュータメモリシステムは、さらに、電気ファンアウトチップへ電気的に接続されている少なくとも１つのデュアルインラインメモリモジュール（ＤＩＭＭ）スロットを備える。少なくとも１つのＤＩＭＭスロットの各々は、対応するダイナミックランダムアクセスメモリ（ＤＲＡＭ）ＤＩＭＭを受け入れるよう構成されている。電気ファンアウトチップは、電気光学チップと少なくとも１つのデュアルインラインメモリモジュールスロットに対応する各ＤＲＡＭＤＩＭＭとの間の双方向電気データ通信を管理するよう構成されている。

一実施形態例において、コンピュータメモリシステムを動作させるための方法が開示されている。方法は、光リンクを通して第１セットの光データ信号を受信することを備える。第１セットの光データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、第１セットの光データ信号に基づいて第１セットの電気データ信号を生成することを備える。第１セットの電気データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、メモリデバイスに接続されている電気ファンアウトチップへ第１セットの電気データ信号を送信することを備える。方法は、さらに、第１セットの電気データ信号に従って、メモリデバイス上でメモリアクセス動作を実行するよう、電気ファンアウトチップを動作させることを備える。メモリアクセス動作の実行は、メモリアクセス動作の結果を伝達する第２セットの電気データ信号を生成する。方法は、さらに、第２セットの電気データ信号から第２セットの光データ信号を生成することを備える。第２セットの光データ信号は、メモリアクセス動作の結果を伝達する。方法は、さらに、光リンクを通して第２セットの光データ信号を送信することを備える。

本発明のその他の態様および利点については、本発明を例示した添付図面を参照しつつ行う以下の詳細な説明から明らかになる。

いくつかの実施形態に従って、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システムの一例を示す図。

いくつかの実施形態に従って、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システムを示す図。

いくつかの実施形態に従って、本明細書で論じられているＴｅｒａＰＨＹチップレットを含め、様々な電気的および電気光学的な半導体チップ技術について、相互接続メトリック対到達距離のトレードオフを示す図。

いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレットを実装するシステムのブロックレベルアーキテクチャの一例を示す図。

いくつかの実施形態に従って、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレットのパラレルインターフェース側と、基板において電気接続／配線にＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレットを電気的に接続するために用いられるパラレル電気インターフェースバンプピッチパターンとの例を示す図。

いくつかの実施形態に従って、図１Ａの基板を示す垂直断面図。

いくつかの実施形態に従って、本明細書で言及されているＴｅｒａＰＨＹチップレットの一例を示す組織図。

いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレットのレイアウト例を示す図。

いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレットのフォトニック構造のレイアウト例を示す図。

いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレットの光マクロの内の所与の１つのレイアウト例を示す図。

いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレットに接続するためのＦＡＵの一例を示す図。

いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレットおよび電気ファンアウトチップレットの組み合わせを含むマルチチップパッケージとして実装されたＨＢＭカードを示す上面図。

いくつかの実施形態に従って、光リンクを通してリモートメモリシステムへ光学的に接続されているコンピュータシステムを示す図。

いくつかの実施形態に従って、コンピュータシステムのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレットと、リモートメモリシステムのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレットとの間の光接続をより詳細に示す図。

いくつかの実施形態に従って、リモートメモリシステムを動作させるための方法を示すフローチャート。

いくつかの実施形態に従って、リモートメモリシステムを構成するための方法を示すフローチャート。

いくつかの実施形態に従って、ＭＣＰ上のＴｅｒａＰＨＹチップレットおよびＣＸＬハブ／ＦＯ（ファンアウト）チップを用いて実装されたＣＸＬ接続ＤＲＡＭモジュールを示す図。

いくつかの実施形態に従って、１０個のＤＩＭＭチャネルをサポートするＣＸＬ接続ＤＲＡＭモジュールを示す図。

いくつかの実施形態に従って、１０個のＤＩＭＭチャネルをサポートする別のＣＸＬ接続ＤＲＡＭモジュールを示す図。

いくつかの実施形態に従って、図１４、図１５、および、図１６に関してそれぞれ上述したＣＸＬ接続ＤＲＡＭモジュール例のいずれかとインターフェース接続するよう構成されているコンピュータデバイスの一例を示す図。

いくつかの実施形態に従って、図１４、図１５、および、図１６に関してそれぞれ上述したＣＸＬ接続ＤＲＡＭモジュール例のいずれかとインターフェース接続するよう構成されているコンピュータデバイスの別の例を示す図。

いくつかの実施形態に従って、図１７のコンピュータモジュールおよび図１８のコンピュータモジュールが図１６のリモートＤＲＡＭモジュールとオーバオプティカルデータ通信で接続されている光データ通信システムの一例を示す図。

いくつかの実施形態に従って、図１７のコンピュータモジュールの複数のインスタンスが、図１６のリモートＤＲＡＭモジュールの複数のインスタンスとオーバオプティカルデータ通信で接続されている光データ通信システムの一例を示す図。

いくつかの実施形態に従って、コンピュータメモリシステムを動作させるための方法を示すフローチャート。

以下では、本発明を理解できるように、多くの具体的な詳細事項について説明する。ただし、当業者にとって明らかなように、本発明は、これらの具体的な詳細事項の一部または全部がなくとも実施可能である。また、本発明が不必要に不明瞭となることを避けるため、周知の処理動作の詳細な説明は省略している。

半導体チップ／ダイとメモリデバイスとの間のパッケージ内電気相互接続の現存の要件を満たしまたは超える帯域幅密度、待ち時間、および、エネルギコストで、外部のパッケージ外メモリプールに光データ通信で接続された１または複数の半導体チップ／ダイを備えたコンピュータシステムのための実施形態が本明細書に開示されている。様々な実施形態において、モノリシックインパッケージ光入力／出力（ＭＩＰＯＩ／Ｏ）チップレットが、１または複数の半導体チップ／ダイと外部のパッケージ外メモリプールとの間の光データ通信を確立するために実装される。ＭＩＰＯＩ／Ｏチップレットは、電気ドメインから光ドメインへ、および、その逆へのデータ通信の転換／変換を提供する。このように、ＭＩＰＯＩ／Ｏチップレットは、光ドメイン内での伝送に向けて、１または複数の半導体チップ／ダイにおいて電気ドメイン内で生成されたメモリアクセス信号の、対応する光信号への転換／変換を提供する。光リンクを介しての光信号の送信および受信に複数のＭＩＰＯＩ／Ｏチップレットを利用すると、外部のパッケージ外メモリプールへの光ドメイン内のメモリアクセス信号の伝送も提供される。また、ＭＩＰＯＩ／Ｏチップレットは、外部のパッケージ外メモリプールの電気ドメイン内でメモリアクセス信号によって伝えられるメモリアクセス動作の実行を可能にするために、外部のパッケージ外メモリプールの電気ドメインへ戻る光ドメイン内のメモリアクセス信号の転換／変換を提供する。また、ＭＩＰＯＩ／Ｏチップレットは、外部のパッケージ外メモリプールから１または複数の半導体チップ／ダイへ戻る方向のデータ通信を提供し、その時、ＭＩＰＯＩ／Ｏチップレットは、外部のパッケージ外メモリプールでの電気ドメインから光ドメインへのデータ通信信号の転換／変換を提供し、ＭＩＰＯＩ／Ｏチップレットは、１または複数の半導体チップ／ダイでの光ドメインから電気ドメインへのデータ通信信号の転換／変換を提供する。いくつかの実施形態において、外部のパッケージ外メモリプールは、ＨＢＭスタックを用いて実装される。いくつかの実施形態において、外部のパッケージ外メモリプールは、ＤＲＡＭモジュールを用いて実装される。ＭＩＰＯＩ／Ｏチップレットの利用により、１または複数の半導体チップ／ダイは、同じパッケージに一緒に実装された半導体チップ／ダイならびにＨＢＭスタックおよび／またはＤＲＡＭモジュールで得られる／可能であるのと同等以上の帯域幅密度、待ち時間、および、エネルギコストで、より多くのＨＢＭ容量および／またはＤＲＡＭモジュール容量へアクセスできるようになる。

様々な実施形態において、本明細書で言及されているＭＩＰＯＩ／Ｏチップレットは、電気デバイス、光学デバイス、電気光学デバイス、および／または、熱光学デバイス、ならびに、対応する電気回路および光学回路を含む。本明細書で言及されているＭＩＰＯＩ／Ｏチップレットは、半導体チップ／ダイへの光の伝送および／または半導体チップ／ダイからの光の伝送を提供するために１または複数の光ファイバが接続されているフォトニック搭載チップ／ダイに対応する。半導体チップ／ダイへの光ファイバの結合は、ファイバ対チップ結合と呼ばれる。いくつかの実施形態において、本明細書で言及されているＭＩＰＯＩ／Ｏチップレットは、ＭＩＰＯＩ／Ｏチップレットへの光ファイバの取り付けを容易にするよう構成されている一体的な光ファイバアライメント構造（特に、ｖ字溝および／またはチャネルなど）を備える。ＭＩＰＯＩ／Ｏチップレットがパッケージングされるいくつかの半導体ダイパッケージング実施形態において、インパッケージ光相互接続は、２．５Ｄまたは２．１Ｄのインターポーザタイプのパッケージング技術に依存する。また、ＭＩＰＯＩ／Ｏチップレットがパッケージングされるいくつかの半導体ダイパッケージング実施形態において、３Ｄパッケージングアプローチ（例えば、ダイスタッキング）またはワイヤボンディングアプローチのいずれかが利用される。

本明細書で用いられている「光」という用語は、光データ通信システムによって利用可能な電磁スペクトルの部分の範囲内の電磁放射を指す。本明細書で用いられている「波長」という用語は、電磁放射の波長を指す。いくつかの実施形態において、電磁スペクトルのその部分は、約１１００ナノメートル～約１５６５ナノメートルの範囲内の波長を有する光を含む（電磁スペクトルのＯバンドからＣバンドまでを境界も含めて網羅する）。ただし、光が、光の変調／復調を通してデジタルデータの符号化、伝送、および、復号のために光データ通信システムによって利用可能である限りは、本明細書で言及される電磁スペクトルのその部分は、１１００ナノメートルより小さくまたは１５６５ナノメートルより大きい波長を有する光を含んでもよいことを理解されたい。いくつかの実施形態において、光データ通信システムで用いられる光は、電磁スペクトルの近赤外部分の波長を有する。

図１は、いくつかの実施形態に従って、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム１００の一例を示す。ＨＢＭ拡張システム１００の例では、ＳｏＣマルチチップパッケージ（ＭＣＰ）１０１が、ＭＩＰＯＩ／Ｏチップレット１０３Ａ、１０３Ｂ、１０３Ｃ、および、１０３Ｄをホストする。４個のＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄは、例として提供されていることを理解されたい。様々な実施形態において、ＳｏＣＭＣＰ１０１は、４より少ないＭＩＰＯＩ／Ｏチップレットまたは４より多いＭＩＰＯＩ／Ｏチップレットのいずれかをホストする。いくつかの実施形態において、ＭＩＰＯＩ／Ｏチップレット１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄの各々は、ＡｙａｒＬａｂｓ社製のＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレットである。ＭＩＰＯＩ／Ｏチップレット１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄは、それぞれ、ＳｏＣＭＣＰ１０１上のＳｏＣ１０５のＨＢＭインターフェース１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄに取り付けられている。いくつかの実施形態において、ＳｏＣＭＣＰ１０１は、複数のＳｏＣ１０５を備えており、各ＳｏＣ１０５は、対応するＭＩＰＯＩ／Ｏチップレットに接続されている１または複数のＨＢＭインターフェースを有する。ＳｏＣ１０５のＨＢＭインターフェース１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄは、対応するＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄを通して専用ＨＢＭカード１０９にオフパッケージでデータを送信および受信する。

ＳｏＣＭＣＰ１０１およびＨＢＭカード１０９は、双方向データ通信のために光ドメインを通して互いに接続されている。いくつかの実施形態において、光ファイバが、双方向データ通信のために光ドメインにおいてＳｏＣＭＣＰ１０１およびＨＢＭカード１０９を接続するために用いられている。例えば、いくつかの実施形態において、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃが、ＳｏＣＭＣＰ１０１のＭＩＰＯＩ／Ｏチップレット１０３ＡをＨＢＭカード１０９の光ファンアウトチップレット１１１へ光学的に接続するために用いられる。いくつかの実施形態において、光波回路（特に、インターポーザ基板内に実装された平面光波回路（ＰＬＣ）または光導波路など）が、双方向データ通信のために光ドメインにおいてＳｏＣＭＣＰ１０１およびＨＢＭカード１０９を接続するために用いられる。ＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄおよび光ファンアウトチップレット１１１の各々は、それぞれの光インターフェースを露出させ、ＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄおよび光ファンアウトチップレット１１１の内の所与の１つの露出した光インターフェースが、所与のＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄと光ファンアウトチップレット１１１との間の双方向データ通信を可能にするために互いに光学的に接続されることを理解されたい。

このように、ＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄは、ＳｏＣＭＣＰ１０１に光インターフェースを提供する。ＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄは、対応するＨＢＭインターフェース１０７Ａ～１０７Ｄを通して電気ドメインで受信されたデジタルデータを光データストリームに（デジタルデータを搬送する変調光のストリームに）変換し、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃによって提供される光接続を介して、対応するＨＢＭカード１０９の光ファンアウトチップレット１１１へ光データストリームを送信する。また、逆のデータ通信方向で、ＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄは、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃを介して、対応するＨＢＭカード１０９の光ファンアウトチップレット１１１から光ドメインでデジタルデータを（変調光のストリームとして）受信する。ＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄは、対応するＨＢＭカード１０９の光ファンアウトチップレット１１１から受信された変調光のストリームを復調することによって、ＨＢＭカード１０９から光ドメインで受信されたデジタルデータを電気ドメインに変換する。ＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄは、ＨＢＭカード１０９から光形態で受信されたデジタルデータを搬送する電気信号を、対応するＨＢＭインターフェース１０７Ａ～１０７Ｄを通してＳｏＣ１０５へ方向付ける。

いくつかの実施形態において、ＨＢＭカード１０９は、光ファンアウトチップレット１１１と複数のＨＢＭスタック１１３とを備えたＭＣＰである。いくつかの実施形態において、光ファンアウトチップレット１１１は、ＡｙａｒＬａｂｓ社のＴｅｒａＰＨＹファンアウトチップレットである。光ファンアウトチップレット１１１は、ＨＢＭカード１０９のための光インターフェースを提供する。光ファンアウトチップレット１１１は、ＳｏＣＭＣＰ１０１から光形態で（例えば、変調光のストリームとして）受信されたデジタルデータを、対応する電気信号へ変換する。次いで、光ファンアウトチップレット１１１は、必要に応じて、光形態で受信された受信デジタルデータを搬送する電気信号を１または複数のＨＢＭスタック１１３へ方向付ける。このように、光ファンアウトチップレット１１１は、ＨＢＭカード１０９の光インターフェースを提供し、電気ドメインを通して複数のＨＢＭスタック１１３の各々へＨＢＭカード１０９の光インターフェースをファンアウトするよう機能する。また、逆のデータ通信方向で、光ファンアウトチップレット１１１は、ＨＢＭスタック１１３から取得された（読み出された）デジタルデータを光データストリームに（取得され／読み出されたデジタルデータを搬送する変調光のストリームに）変換し、ＳｏＣＭＣＰ１０１上の対応するＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄへ光データストリームを送信する。

図１のＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム１００を有することの利点を説明するために、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム１００が実装されておらず、ＳｏＣＭＣＰ１０１のＨＢＭインターフェース１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄの各々が、ＳｏＣＭＣＰ１０１に実装されたそれぞれの２４ＧＢＨＢＭスタックと電気的にインターフェース接続されている逆の例を考える。この逆の例において、ＳｏＣＭＣＰ１０１は、９６ＧＢのインパッケージメモリフットプリントを有する。対照的に、例えば、図１のＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム例１００の実装は、ＳｏＣＭＣＰ１０１の４個のＨＢＭインターフェース１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄの各々が４個のＨＢＭカード１０９の対応する１つとインターフェース接続されるようにし、ここで、各ＨＢＭカード１０９は、ＨＢＭスタック１１３あたり２４ＧＢの８個のＨＢＭスタック１１３を有し、それにより、１．６テラバイト／秒（ＴＢ／ｓ）の総メモリ帯域幅で７６８ＧＢ（４個のＨＢＭカード×ＨＢＭカードあたり８個のＨＢＭスタック×ＨＢＭスタックあたり２４ＧＢ）のメモリフットプリントをＳｏＣＭＣＰ１０１に提供する。したがって、いくつかの実施形態において、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム１００は、ＳｏＣＭＣＰ１０１のメモリフットプリントを９６ＧＢから１．６ＴＢ／ｓスループットの高帯域幅メモリの７６８ＧＢに拡張する。上述のＳｏＣＭＣＰ１０１の例は、多くの可能なＳｏＣＭＣＰ１０１メモリフットプリント構成の１つであることを理解されたい。他の実施形態において、７６８ＧＢより小さいまたは大きいメモリフットプリントをＳｏＣＭＣＰ１０１に提供するために、ＳｏＣＭＣＰ１０１上のＨＢＭインターフェース（例えば、１０７Ａ～１０７Ｄ）の数が、４より多くまたは少なくてもよく、および／または、ＨＢＭカード１０９あたりのＨＢＭスタック１１３の数が、８より多くまたは少なくてもよく、および／または、各ＨＢＭスタック１１３の記憶容量が、２４ＧＢより大きくまたは小さくてもよい。また、様々な実施形態において、ＳｏＣＭＣＰ１０１のデータスループット率が、１．６ＴＢ／ｓより小さくまたは大きくてもよい。ただし、図１のＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム１００の実装は、ＳｏＣＭＣＰ１０１のメモリフットプリントをオンボードの物理的制約から解放し、ＳｏＣＭＣＰ１０１とＨＢＭカード１０９との間の光インターフェースによって提供される高いデータ通信帯域幅および速度を利用して、ＳｏＣＭＣＰ１０１に搭載された直接ＨＢＭスタック１１３で達成可能なデータスループット率を達成しまたは超えることを理解されたい。

様々な実施形態において、ＨＢＭスタック１１３のＳｏＣＭＣＰ１０１に対する異なる比が実施されてよい。図２Ａ、図２Ｂ、図２Ｃ、および、図２Ｄは、ＨＢＭスタック１１３のＳｏＣＭＣＰ１０１に対する異なる比のいくつかの実施例を示す。図２Ａは、いくつかの実施形態に従って、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム２００Ａを示す。ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム２００Ａは、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃを通してＨＢＭカード２０５へ光学的に接続されているＳｏＣＭＣＰ２０１Ａを備える。ＳｏＣＭＣＰ２０１Ａは、ＧＰＵ２０３のＨＢＭインターフェース１０７Ａに電気的に接続されているＭＩＰＯＩ／Ｏチップレット１０３Ａを備える。ＭＩＰＯＩ／Ｏチップレット１０３Ａは、図１に関して記載したものと同じである。ＭＩＰＯＩ／Ｏチップレット１０３Ａは、ＳｏＣＭＣＰ２０１Ａのメモリを拡張するために、ＨＢＭカード２０５の光ファンアウトチップレット２０７の光インターフェースへ光学的に接続されている光インターフェースを有する。光ファンアウトチップレット２０７は、光ファンアウトチップレット２０７がＨＢＭカード２０５に搭載された２個のＨＢＭスタック１１３と電気的にインターフェース接続されるよう構成されていることを除けば、図１に関して記載した光ファンアウトチップレット１１１と同様である。ＳｏＣＭＣＰ２０１Ａは、さらに、ＳｏＣＭＣＰ２０１Ａに搭載されたそれぞれのＨＢＭスタック１１３に接続されているＧＰＵ２０３のＨＢＭインターフェース１０７Ｂ、１０７Ｃ、および、１０７Ｄの各々を有する。他の実施形態において、ＧＰＵ２０３は、ＳｏＣＭＣＰ２０１Ａにインストールされた基本的に任意のタイプのコンピュータチップに置き換えられてもよいことを理解されたい。図２Ａの例において、ＨＢＭカード２０５は、光ファンアウトチップレット２０７が接続されている２個のＨＢＭスタック１１３を備える。

いくつかの実施形態において、ＨＢＭカード２０５は、ＪＥＤＥＣ（半導体技術協会）によるＨＢＭ２ｅ規格に準拠している。これらの実施形態において、ＨＢＭカード２０５は、２個のＨＢＭスタック１１３を備え、ここで、各ＨＢＭスタックは、既存のＨＢＭ２ｅ規格に適合するために４または６個のダイを有するハーフスタックである。様々な実施形態において、ＨＢＭカード２０５は、１または複数のＨＢＭ業界規格の内の基本的に任意の規格に準拠するよう構成されることを理解されたい。また、いくつかの実施形態において、ＧＰＵ２０３（または置き換えられたコンピュータチップ）上のメモリコントローラが、ＨＢＭカード２０５によって提供されるリモートＨＢＭスタックファンアウトのための余分なメモリアドレスビットに対処することにより、ＳｏＣＭＣＰ２０１Ａのメモリ容量拡張を果たすように変形される。

図２Ｂは、いくつかの実施形態に従って、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム２００Ｂを示す。ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム２００Ｂは、ＳｏＣＭＣＰ２０１Ｂのメモリを拡張するために、２個のＨＢＭカード２０５Ａおよび２０５Ｂに光学的に接続されているＳｏＣＭＣＰ２０１Ｂを備える。ＳｏＣＭＣＰ２０１Ｂは、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃを通してＨＢＭカード２０５Ａへ光学的に接続されている。ＳｏＣＭＣＰ２０１Ｂは、光ファイバアレイ１１５Ｄ、１１５Ｅ、１１５Ｆを通してＨＢＭカード２０５Ｂへ光学的に接続されている。ＳｏＣＭＣＰ２０１Ｂは、ＧＰＵ２０３の２個のＨＢＭインターフェース１０７Ａおよび１０７Ｂへそれぞれ接続されている２個のＭＩＰＯＩ／Ｏチップレット１０３Ａおよび１０３Ｂを備える。ＭＩＰＯＩ／Ｏチップレット１０３Ａおよび１０３Ｂは、図１に関して記載したものと同じである。ＭＩＰＯＩ／Ｏチップレット１０３Ａは、ＳｏＣＭＣＰ２０１Ｂのメモリを拡張するために、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃを通して、２個のＨＢＭスタック１１３を備えたＨＢＭカード２０５Ａの光ファンアウトチップレット２０７Ａの光インターフェースへ光学的に接続されている光インターフェースを有する。ＭＩＰＯＩ／Ｏチップレット１０３Ｂは、ＳｏＣＭＣＰ２０１Ｂのメモリを拡張するために、光ファイバアレイ１１５Ｄ、１１５Ｅ、１１５Ｆを通して、２個のＨＢＭスタック１１３を備えたＨＢＭカード２０５Ｂの光ファンアウトチップレット２０７Ｂの光インターフェースへ光学的に接続されている光インターフェースを有する。光ファンアウトチップレット２０７Ａおよび２０７Ｂの各々は、光ファンアウトチップレット２０７Ａおよび２０７Ｂの各々が、それぞれ、ＨＢＭカード２０５Ａおよび２０５Ｂに搭載された２つのＨＢＭスタック１１３と電気的にインターフェース接続されるよう構成されていることを除けば、図１に関して記載した光ファンアウトチップレット１１１と同様である。ＳｏＣＭＣＰ２０１Ｂは、さらに、ＳｏＣＭＣＰ２０１Ｂに搭載されたそれぞれのＨＢＭスタック１１３に接続されているＧＰＵ２０３のＨＢＭインターフェース１０７Ｃおよび１０７Ｄの各々を有する。他の実施形態において、ＧＰＵ２０３は、ＳｏＣＭＣＰ２０１Ｂにインストールされた基本的に任意のタイプのコンピュータチップに置き換えられてもよいことを理解されたい。

いくつかの実施形態において、ＨＢＭカード２０５Ａおよび２０５Ｂの各々は、ＨＢＭ２ｅ規格に準拠している。これらの実施形態において、ＨＢＭカード２０５Ａおよび２０５Ｂの各々は、２個のＨＢＭスタック１１３を備え、ここで、各ＨＢＭスタックは、既存のＨＢＭ２ｅ規格に適合するために４または６個のダイを有するハーフスタックである。様々な実施形態において、ＨＢＭカード２０５Ａおよび２０５Ｂの各々は、１または複数のＨＢＭ業界規格の内の基本的に任意の規格に準拠するよう構成されることを理解されたい。また、いくつかの実施形態において、ＧＰＵ２０３（または置き換えられたコンピュータチップ）上のメモリコントローラが、２個のＨＢＭカード２０５Ａおよび２０５Ｂによって提供されるリモートＨＢＭスタックファンアウトのための余分なメモリアドレスビットに対処することにより、ＳｏＣＭＣＰ２０１Ｂのメモリ容量拡張を果たすように変形される。

図２Ｃは、いくつかの実施形態に従って、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム２００Ｃを示す。ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム２００Ｃは、ＳｏＣＭＣＰ２０１Ｃのメモリを拡張するために、３個のＨＢＭカード２０５Ａ、２０５Ｂ、２０５Ｃに光学的に接続されているＳｏＣＭＣＰ２０１Ｃを備える。ＳｏＣＭＣＰ２０１Ｃは、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃを通してＨＢＭカード２０５Ａへ光学的に接続されているＭＩＰＯＩ／Ｏチップレット１０３Ａを備える。ＳｏＣＭＣＰ２０１Ｃは、さらに、光ファイバアレイ１１５Ｄ、１１５Ｅ、１１５Ｆを通してＨＢＭカード２０５Ｂへ光学的に接続されているＭＩＰＯＩ／Ｏチップレット１０３Ｂを備える。ＭＩＰＯＩ／Ｏチップレット１０３Ａおよび１０３ＢならびにＨＢＭカード２０５および２０５Ｂは、図２Ｂに関して記載したものと同じである。ＳｏＣＭＣＰ２０１Ｃにおいて、ＭＩＰＯＩ／Ｏチップレット１０３Ａは、ＧＰＵ２０３のＨＢＭインターフェース１０７Ａに接続されている。また、ＭＩＰＯＩ／Ｏチップレット１０３Ｂは、ＧＰＵ２０３のＨＢＭインターフェース１０７Ｂに接続されている。ＭＩＰＯＩ／Ｏチップレット１０３Ａの光インターフェースは、ＨＢＭカード２０５Ａの光ファンアウトチップレット２０７Ａの光インターフェースへ光学的に接続されている。また、ＭＩＰＯＩ／Ｏチップレット１０３Ｂの光インターフェースは、ＨＢＭカード２０５Ｂの光ファンアウトチップレット２０７Ｂの光インターフェースへ光学的に接続されている。ＨＢＭカード２０５Ａは、光ファンアウトチップレット２０７Ａが接続されている２個のＨＢＭスタック１１３を備える。ＨＢＭカード２０５Ｂは、光ファンアウトチップレット２０７Ｂが接続されている２個のＨＢＭスタック１１３を備える。

ＳｏＣＭＣＰ２０１Ｃは、さらに、ＧＰＵ２０３のＨＢＭインターフェース１０７Ｃに電気的に接続されているＭＩＰＯＩ／Ｏチップレット１０３Ｃを備える。ＭＩＰＯＩ／Ｏチップレット１０３Ｃの光インターフェースは、ＳｏＣＭＣＰ２０１Ｃのメモリを拡張するために、光ファイバアレイ１１５Ｇ、１１５Ｈ、１１５Ｉを通して、２個のＨＢＭスタック１１３を備えたＨＢＭカード２０５Ｃの光ファンアウトチップレット２０７Ｃの光インターフェースへ光学的に接続されている。ＭＩＰＯＩ／Ｏチップレット１０３Ａ、１０３Ｂ、および、１０３Ｃは、図１に関して記載したものと同じである。光ファンアウトチップレット２０７Ａ、２０７Ｂ、および、２０７Ｃの各々は、光ファンアウトチップレット２０７Ａ、２０７Ｂ、および、２０７Ｃの各々が、それぞれ、ＨＢＭカード２０５Ａ、２０５Ｂ、および、２０５Ｃに搭載された２つのＨＢＭスタック１１３と電気的にインターフェース接続されるよう構成されていることを除けば、図１に関して記載した光ファンアウトチップレット１１１と同様である。ＳｏＣＭＣＰ２０１Ｃは、さらに、ＳｏＣＭＣＰ２０１Ｃに搭載されたＨＢＭスタック１１３に接続されているＧＰＵ２０３のＨＢＭインターフェース１０７Ｄを有する。他の実施形態において、ＧＰＵ２０３は、ＳｏＣＭＣＰ２０１Ｃにインストールされた基本的に任意のタイプのコンピュータチップに置き換えられてもよいことを理解されたい。

いくつかの実施形態において、ＨＢＭカード２０５Ａ、２０５Ｂ、および、２０５Ｃの各々は、ＨＢＭ２ｅ規格に準拠している。これらの実施形態において、ＨＢＭカード２０５Ａ、２０５Ｂ、および、２０５Ｃの各々は、２個のＨＢＭスタック１１３を備え、ここで、各ＨＢＭスタック１１３は、既存のＨＢＭ２ｅ規格に適合するために４または６個のダイを有するハーフスタックである。様々な実施形態において、ＨＢＭカード２０５Ａ、２０５Ｂ、および、２０５Ｃの各々は、１または複数のＨＢＭ業界規格の内の基本的に任意の規格に準拠するよう構成されることを理解されたい。また、いくつかの実施形態において、ＧＰＵ２０３（または置き換えられたコンピュータチップ）上のメモリコントローラが、３個のＨＢＭカード２０５Ａ、２０５Ｂ、および、２０５Ｃによって提供されるリモートＨＢＭスタックファンアウトのための余分なメモリアドレスビットに対処することにより、ＳｏＣＭＣＰ２０１Ｃのメモリ容量拡張を果たすように変形される。

図２Ｄは、いくつかの実施形態に従って、ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム２００Ｄを示す。ＭＩＰＯＩ／Ｏ対応のＨＢＭ拡張システム２００Ｄは、ＳｏＣＭＣＰ２０１Ｄのメモリを拡張するために、４個のＨＢＭカード２０５Ａ、２０５Ｂ、２０５Ｃ、および、２０５Ｄに光学的に接続されているＳｏＣＭＣＰ２０１Ｄを備える。ＳｏＣＭＣＰ２０１Ｄは、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃを通してＨＢＭカード２０５Ａへ光学的に接続されているＭＩＰＯＩ／Ｏチップレット１０３Ａを備える。ＳｏＣＭＣＰ２０１Ｄは、さらに、光ファイバアレイ１１５Ｄ、１１５Ｅ、１１５Ｆを通してＨＢＭカード２０５Ｂへ光学的に接続されているＭＩＰＯＩ／Ｏチップレット１０３Ｂを備える。ＳｏＣＭＣＰ２０１Ｄは、さらに、光ファイバアレイ１１５Ｇ、１１５Ｈ、１１５Ｉを通してＨＢＭカード２０５Ｃへ光学的に接続されているＭＩＰＯＩ／Ｏチップレット１０３Ｃを備える。ＭＩＰＯＩ／Ｏチップレット１０３Ａ、１０３Ｂ、および、１０３Ｃ、ならびに、ＨＢＭカード２０５Ａ、２０５Ｂ、および、２０５Ｃは、図２Ｃに関して記載したものと同じである。ＳｏＣＭＣＰ２０１Ｄにおいて、ＭＩＰＯＩ／Ｏチップレット１０３Ａは、ＧＰＵ２０３のＨＢＭインターフェース１０７Ａに接続されている。また、ＭＩＰＯＩ／Ｏチップレット１０３Ｂは、ＧＰＵ２０３のＨＢＭインターフェース１０７Ｂに接続されている。また、ＭＩＰＯＩ／Ｏチップレット１０３Ｃは、ＧＰＵ２０３のＨＢＭインターフェース１０７Ｃに接続されている。ＭＩＰＯＩ／Ｏチップレット１０３Ａの光インターフェースは、ＨＢＭカード２０５Ａの光ファンアウトチップレット２０７Ａの光インターフェースへ光学的に接続されている。また、ＭＩＰＯＩ／Ｏチップレット１０３Ｂの光インターフェースは、ＨＢＭカード２０５Ｂの光ファンアウトチップレット２０７Ｂの光インターフェースへ光学的に接続されている。また、ＭＩＰＯＩ／Ｏチップレット１０３Ｃの光インターフェースは、ＨＢＭカード２０５Ｃの光ファンアウトチップレット２０７Ｃの光インターフェースへ光学的に接続されている。ＨＢＭカード２０５Ａは、光ファンアウトチップレット２０７Ａが接続されている２個のＨＢＭスタック１１３を備える。ＨＢＭカード２０５Ｂは、光ファンアウトチップレット２０７Ｂが接続されている２個のＨＢＭスタック１１３を備える。ＨＢＭカード２０５Ｃは、光ファンアウトチップレット２０７Ｃが接続されている２個のＨＢＭスタック１１３を備える。

ＳｏＣＭＣＰ２０１Ｄは、さらに、ＧＰＵ２０３のＨＢＭインターフェース１０７Ｄに電気的に接続されているＭＩＰＯＩ／Ｏチップレット１０３Ｄを備える。ＭＩＰＯＩ／Ｏチップレット１０３Ｄの光インターフェースは、ＳｏＣＭＣＰ２０１Ｄのメモリを拡張するために、光ファイバアレイ１１５Ｊ、１１５Ｋ、１１５Ｌを通して、２個のＨＢＭスタック１１３を備えたＨＢＭカード２０５Ｄの光ファンアウトチップレット２０７Ｄの光インターフェースへ光学的に接続されている。ＭＩＰＯＩ／Ｏチップレット１０３Ａ、１０３Ｂ、１０３Ｃ、および、１０３Ｄは、図１に関して記載したものと同じである。光ファンアウトチップレット２０７Ａ、２０７Ｂ、２０７Ｃ、および、２０７Ｄの各々は、光ファンアウトチップレット２０７Ａ、２０７Ｂ、２０７Ｃ、および、２０７Ｄの各々が、それぞれ、ＨＢＭカード２０５Ａ、２０５Ｂ、２０５Ｃ、および、２０５Ｄに搭載された２つのＨＢＭスタック１１３と電気的にインターフェース接続されるよう構成されていることを除けば、図１に関して記載した光ファンアウトチップレット１１１と同様である。他の実施形態において、ＧＰＵ２０３は、ＳｏＣＭＣＰ２０１Ｄにインストールされた基本的に任意のタイプのコンピュータチップに置き換えられてもよいことを理解されたい。

いくつかの実施形態において、ＨＢＭカード２０５Ａ、２０５Ｂ、２０５Ｃ、および、２０５Ｄの各々は、ＨＢＭ２ｅ規格に準拠している。これらの実施形態において、ＨＢＭカード２０５Ａ、２０５Ｂ、２０５Ｃ、および、２０５Ｄの各々は、２個のＨＢＭスタック１１３を備え、ここで、各ＨＢＭスタック１１３は、既存のＨＢＭ２ｅ規格に適合するために４または６個のダイを有するハーフスタックである。様々な実施形態において、ＨＢＭカード２０５Ａ、２０５Ｂ、２０５Ｃ、および、２０５Ｄの各々は、１または複数のＨＢＭ業界規格の内の基本的に任意の規格に準拠するよう構成されることを理解されたい。また、いくつかの実施形態において、ＧＰＵ２０３（または置き換えられたコンピュータチップ）上のメモリコントローラが、４個のＨＢＭカード２０５Ａ、２０５Ｂ、２０５Ｃ、および、２０５Ｄによって提供されるリモートＨＢＭスタックファンアウトのための余分なメモリアドレスビットに対処することにより、ＳｏＣＭＣＰ２０１Ｄのメモリ容量拡張を果たすように変形される。

図３は、いくつかの実施形態に従って、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット１０３Ａ～１０３Ｄ、ならびに、ＴｅｒａＰＨＹ光ファンアウトチップレット１１１、２０７Ａ、２０７Ｂ、２０７Ｃ、および、２０７Ｄなど、本明細書で論じられているＴｅｒａＰＨＹチップレットを含め、様々な電気的および電気光学的な半導体チップ技術について、相互接続メトリック対到達距離のトレードオフを示す。より具体的には、図３は、様々な相互接続技術についてのエネルギ効率および帯域幅密度の積対最大相互接続距離（またはデータ通信到達距離）のプロット内で、波長分割多重（ＷＤＭ）技術を実装する本明細書に記載のＴｅｒａＰＨＹチップレットがどこに位置するのかを示している。エネルギ効率および帯幅域密度の積は、ギガビット毎秒／ミリメートルをピコジュール／ビットで割った単位［（Ｇｂｐｓ／ｍｍ）／（ｐＪ／ｂｉｔ）］でプロットされている。最大相互接続距離は、メートルの単位（ｍ）でプロットされている。図３は、ＴｅｒａＰＨＹチップレットＷＤＭ技術が、インパッケージ相互接続の帯域幅密度およびエネルギコストで数キロメートル（ｋｍ）の距離にわたって通信を提供できることを示している。また、図３は、様々な技術メトリック、ならびに、ＴｅｒａＰＨＹチップレットＷＤＭ技術と既存の電気技術および光学技術との比較を示している。このように、図３は、ＴｅｒａＰＨＹチップレットＷＤＭ技術の能力が特に関連する場所の例を示している。また、図３は、ＴｅｒａＰＨＹチップレットＷＤＭ技術が、インパッケージ電気相互接続と同等の電力、帯域幅、および、待ち時間の特性で、２ｋｍより長いオフパッケージデータ通信到達距離を可能にすることも示している。ＴｅｒａＰＨＹチップレットは、単一のＣＭＯＳチップレットから数ＴｂｐｓのＩ／Ｏ帯域幅を提供するために、数千万個のトランジスタと数百個の光学デバイスとを集積している。トランジスタと光学デバイス（マイクロリング共振器など）とのモノリシック集積化は、図１および図２Ａ～図２ＤのＳｏＣＭＣＰ１０１、２０１Ａ～２０１Ｄ、および、ＨＢＭカード１０９、２０５、２０５Ａ～２０５Ｄに関して論じたものなど、ＣＭＯＳマルチチップパッケージングエコシステムへのＴｅｒａＰＨＹチップレットのシームレスな挿入を可能にすると同時に、ホストＳｏＣへの柔軟な電気インターフェースを可能にする。

図４Ａは、いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレットを実装するシステム３００のブロックレベルアーキテクチャの一例を示す。様々な実施形態例において、システム３００は、図１および図２Ａ～図２Ｄに関して記載したように、ＳｏＣＭＣＰ１０１、２０１Ａ～２０１Ｄ、および、ＨＢＭカード１０９、２０５、２０５Ａ～２０５Ｄ、もしくは、それらの一部、の内のいずれかを表す。また、システム３００は、ＴｅｒａＰＨＹチップレットを備えるように実装された本明細書で言及する任意のタイプのＭＣＰの一般的な表現を提供する。システム３００は、基板３０３に取り付けられているＴｅｒａＰＨＹチップレット３０１を備える。ＴｅｒａＰＨＹチップレット３０１は、光リンク３０２へ光学的に接続されている光インターフェースを備えており、光リンク３０２を通して、別の電気光学デバイス（別のＴｅｒａＰＨＹチップレット３０１など）との双方向光データ通信が実行される。例えば、図１を参照すると、ＭＩＰＯＩ／Ｏチップレット１０３Ａおよび光ファンアウトチップレット１１１は、光ファイバアレイ１１５Ａ、１１５Ｂ、１１５Ｃによって規定される光リンク３０２を通して互いに双方向光データ通信を行うために光学的に接続されているそれぞれのＴｅｒａＰＨＹチップレット３０１として実装される。

システム３００は、さらに、基板３０３に取り付けられている１または複数の半導体チップ３０５を備える。様々な実施形態において、１または複数の半導体チップ３０５は、中央処理装置（ＣＰＵ）、グラフィックス・プロセッシング・ユニット（ＧＰＵ）、ビジュアル・プロセッシング・ユニット（ＶＰＵ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、メモリチップ、ＨＢＭスタック、ＳｏＣ、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、アクセラレータチップ、および／または、基本的に任意のその他のタイプの半導体チップ、の内の１または複数を含む。様々な実施形態において、基板３０３は、有機パッケージおよび／またはインターポーザである。いくつかの実施形態において、基板３０３は、ＴｅｒａＰＨＹチップレット３０１と１または複数の半導体チップ３０５との間の電気接続／配線３０７を備える。いくつかの実施形態において、電気接続／配線３０７は、基板３０３内に形成された再配線層（ＲＤＬ）内に形成されている。様々な実施形態において、ＲＤＬ構造は、半導体パッケージング業界内で利用可能な基本的に任意のＲＤＬ構造トポロジおよび技術に従って実装される。基板３０３内の電気接続／配線３０７の一部は、ＴｅｒａＰＨＹチップレット３０１と、１または複数の半導体チップ３０５の各々とに、電力および基準接地電位を供給するよう構成され、利用される。また、基板３０３内の一部の電気接続／配線３０７は、ＴｅｒａＰＨＹチップレット３０１と１または複数の半導体チップ３０５との間の双方向デジタルデータ通信を提供する電気信号を伝送するよう構成され、利用される。様々な実施形態において、ＴｅｒａＰＨＹチップレット３０１と１または複数の半導体チップ３０５との間の電気接続／配線３０７を通してのデジタルデータ通信は、基本的に任意のデジタルデータ相互接続規格の中でも特に、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）規格、コンピュート・エクスプレス・リンク（ＣＸＬ）規格、Ｇｅｎ－Ｚ規格、オープン・コヒーレント・アクセラレータ・プロセッサ・インターフェース（ＯｐｅｎＣＡＰＩ）、および／または、オープンメモリインターフェース（ＯＭＩ）など、デジタルデータ相互接続規格に従って実施される。

システム３００は、さらに、１または複数の制御された波長の連続波レーザ光をＴｅｒａＰＨＹチップレット３０１に供給するために光学的に接続されている光電力供給装置３０９を備える。いくつかの実施形態において、光電力供給装置３０９は、ＡｙａｒＬａｂｓ社製のＳｕｐｅｒＮｏｖａ多波長マルチポート光供給装置である。光電力供給装置３０９は、ＴｅｒａＰＨＹチップレット３０１へ光学的に給電する連続波（ＣＷ）光を供給する。いくつかの実施形態において、光電力供給装置３０９は、ＴｅｒａＰＨＹチップレット３０１の複数の対応するＣＷ光入力ポートへの伝送に向けて、ＣＷ光の複数の波長を生成し、共通の光ファイバまたは光導波路上にＣＷ光の複数の波長を多重化し、光電力供給装置３０９の複数の出力ポートへ、多重化された光電力を分割して増幅するフォトニック集積回路（ＰＩＣ）として構成されている。

様々な実施形態において、光電力供給装置３０９は、１または複数の光導波路３１１を通してＴｅｒａＰＨＹチップレット３０１へ光学的に接続されている。様々な実施形態において、１または複数の光導波路３１１は、基板３０３内に形成された１または複数の光ファイバならびに／もしくは１または複数の光導波路構造を含む。いくつかの実施形態において、光電力供給装置３０９は、基板３０３に取り付けられている。いくつかの実施形態において、光電力供給装置３０９は、基板３０３内に形成された電気接続／配線を通して電力および電気制御信号を受信する。いくつかの実施形態において、光電力供給装置３０９は、基板３０３から物理的に分離されたデバイスとして実装される。これらの実施形態の一部において、光電力供給装置３０９は、１または複数の光ファイバを通してＴｅｒａＰＨＹチップレット３０１へ光学的に接続される。これらの実施形態の一部において、光電力供給装置３０９は、基板３０３へ光学的に接続されている１または複数の光ファイバと、基板３０３内に形成されている１または複数の光導波路とを通して、ＴｅｒａＰＨＹチップレット３０１へ光学的に接続される。

図４Ｂは、いくつかの実施形態に従って、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１のパラレルインターフェース側３１３と、基板３０３において電気接続／配線３０７にＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１を電気的に接続するために用いられるパラレル電気インターフェースバンプピッチパターン３１５との例を示す。様々な実施形態において、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１は、低電力、短到達距離のインパッケージ電気相互接続技術で、チップ３０５に電気的に接続されている。また、図４Ｂは、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１のパラレルインターフェース側のバンプの一部の走査型電子顕微鏡（ＳＥＭ）画像３１７を示す。いくつかの実施形態において、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１のパラレルインターフェース側のバンプは、約５５マイクロメートルのバンプピッチ（バンプ中心からバンプ中心までの距離）に従って配列される。ただし、様々の実施形態において、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１のパラレルインターフェース側のバンプは、約５５マイクロメートルより短いまたは長いピッチに従って配列されることを理解されたい。

いくつかの実施形態において、基板３０３は、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１およびチップ３０５のために、電力、電気的接地、電気データ入力信号、および、電気データ出力信号を運ぶよう構成されている電気トレースの配線を備える。いくつかの実施形態において、チップ３０５は、基板３０３内に形成された電気接続／配線３０７を通してＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１に電気的に接続されている。いくつかの実施形態において、電気接続／配線３０７は、１または複数のＲＤＬ構造として基板３０３内に実装されている。図４Ｃは、いくつかの実施形態に従って、図１Ａの基板３０３を示す垂直断面図である。いくつかの実施形態において、ＲＤＬ構造の電気接続／配線３０７は、基板３０３の複数のレベルに形成される。いくつかの実施形態において、電気接続／配線３０７は、図４Ｃにおいて異なるレベルの電気接続／配線３０７の間の垂直線によって表されているように、基板３０３の異なるレベルに形成された電気トレースの間の電気接続を提供するために形成された導電ビア構造を備える。様々な実施形態において、電気接続／配線３０７は、チップ１０５とＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１との間に必要とされる電気接続を提供し、チップ１０５およびＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１の各々に電力を提供し、チップ１０５およびＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１の各々に基準接地電位接続を提供するために必要に応じて、基本的に任意の方法で構成されることを理解されたい。

図５は、いくつかの実施形態に従って、本明細書で言及されているＴｅｒａＰＨＹチップレットの一例を示す組織図である。ＴｅｒａＰＨＹチップレットは、図５において符号１２００で示されている。ただし、ここで提供されているＴｅｒａＰＨＹチップレット１２００の説明は、ＴｅｒａＰＨＹチップレット１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄ、１１１、２０７Ａ、２０７Ｂ、２０７Ｃ、２０７Ｄ、４０１、５０３、５０３－１、５０３－２、５０３Ａ、５０３Ｂ、および、５０３Ｃなど、本明細書で言及されている各ＴｅｒａＰＨＹチップレットに当てはまることを理解されたい。組織図は、フォトニックインターフェース１２０３から隔離（分離）されている電気インターフェース１２０１を有する。フォトニックインターフェース１２０３は、対応するファイバアレイユニット（ＦＡＵ）１６０１（図９参照）と光学的に結合するよう構成されている。図５の例において、電気インターフェース１２０１は、ＴｅｒａＰＨＹチップレット１２００の左側にあり、フォトニックインターフェース１２０３（ＦＡＵ１６０１用）は、ＴｅｒａＰＨＹチップレット１２００の右側にある。複数の（１～Ｎ個の）光マクロ１２０５－１～１２０５－Ｎが、フォトニックインターフェース１２０３と電気インターフェース１２０１との間に配置されている。電気インターフェース１２０１は、グルーロジック１２０７によって光マクロ１２０５－１～１２０５－Ｎに接続されている。ＴｅｒａＰＨＹチップレット１２００の電気インターフェース１２０１は、ＴｅｒａＰＨＹチップレット１２００が接続している集積回路チップのロジックに適合可能である。図５の例において、電子から光へのデータの流れは、左から右である。逆に、図５の例において、光から電子へのデータの流れは、右から左である。

電気インターフェース１２０１は、イーサネットスイッチチップ／ダイまたはその他のタイプの集積回路チップなど、ＴｅｒａＰＨＹチップレット１２００が接続している集積回路チップとの間のすべての電気Ｉ／Ｏを扱うよう構成されている回路のブロックである。光マクロ１２０５－１～１２０５－Ｎは、光ドメインと電気ドメインとの間のデータ信号の変換に関与する。具体的には、光マクロ１２０５－１～１２０５－Ｎの各々は、フォトニックインターフェース１２０３を通した伝送に向けて、電気インターフェース１２０１を通して受信された電気データ信号を光データ信号へ変換するよう構成されている。また、光マクロ１２０５－１～１２０５－Ｎの各々は、電気インターフェース１２０３を通した伝送に向けて、フォトニックインターフェース１２０３を通して受信された光データ信号を電気データ信号へ変換するよう構成されている。フォトニックインターフェース１２０３は、光マクロ１２０５－１～１２０５－Ｎへの光信号および光マクロ１２０５－１～１２０５－Ｎからの光信号を結合するのに関与する。グルーロジック１２０７は、光マクロ１２０５－１～１２０５－Ｎおよび関連する光波長への電気インターフェース１２０１の柔軟な（動的または静的）マッピングを可能にする。このように、グルーロジック１２０７（クロスバー回路とも呼ばれる）は、光マクロ１２０５－１～１２０５－Ｎと電気インターフェース１２０１との間の電気信号の動的なルーティングを提供する。また、グルーロジック１２０７は、物理層レベルで、再タイミング、再バッファリング、および、フリット再編成の機能を提供する。また、いくつかの実施形態において、グルーロジック１２０７は、ＴｅｒａＰＨＹチップレット１２００が接続している集積回路チップから何らかの処理をアンロードするために、様々なエラー訂正およびデータレベルリンクのプロトコルを実行する。

図６は、いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレット１２００のレイアウト例を示す。ＴｅｒａＰＨＹチップレット１２００の光学構成要素および電気構成要素のレイアウトは、面積効率、エネルギ効率、性能、および、実施上の配慮点（光導波路交差の回避など）を最適化するよう設計されている。いくつかの実施形態において、電気インターフェース１２０１は、チップ縁部（図６の左側縁部）に沿ってレイアウトされ、ＦＡＵ１６０１と光結合するためのフォトニックインターフェース１２０３は、反対側のチップ縁部（図６の右側縁部ジ）に沿ってレイアウトされている。いくつかの実施形態において、フォトニックインターフェース１２０３は、ＦＡＵ１６０１内の光ファイバの各々のための光回折格子カプラを備える。様々な実施形態において、フォトニックインターフェース１２０３は、ＦＡＵ１６０１と光マクロ１２０５－１～１２０５－Ｎとの光結合を可能にするために、垂直光回折格子カプラ、エッジ光カプラ、または、基本的に任意のその他のタイプの光カプラデバイス、もしくは、それらの組みあわせを備える。いくつかの実施形態において、フォトニックインターフェース１２０３は、ＦＡＵ１６０１内の２４個の光ファイバとインターフェース接続するよう構成されている。いくつかの実施形態において、フォトニックインターフェース１２０３は、ＦＡＵ１６０１内の１６個の光ファイバとインターフェース接続するよう構成されている。グルーロジック１２０７は、電気インターフェース１２０１とび光マクロ１２０５－１～１２０５－Ｎとの間でデータをルーティングする。グルーロジック１２０７は、光マクロ１２０５－１～１２０５－Ｎとの電気インターフェース１２０１接続をインターフェースする必要に応じて、クロスバースイッチおよびその他の回路を備える。いくつかの実施形態において、光マクロ１２０５－１～１２０５－Ｎの光トランスミッタ（Ｔｘ）および光レシーバ（Ｒｘ）は、ペアに組み合わせられており、各Ｔｘ／Ｒｘペアが光トランシーバを形成している。グルーロジック１２０７は、光レーン／チャネルへの電気レーン／チャネルの動的マッピングを可能にする。光マクロ１２０５－１～１２０５－Ｎ（データ送信（Ｔｘ）およびデータ受信（Ｒｘ）用）は、グルーロジック１２０７と、ＦＡＵ１６０１と結合しているフォトニックインターフェース１２０３との間にレイアウトされている。光マクロ１２０５－１～１２０５－Ｎは、電気信号の光信号への変換および光信号の電気信号への変換に関与する光学回路および電気回路の両方を備える。

いくつかの実施形態において、電気インターフェース１２０１は、ＴｅｒａＰＨＹチップレット１２００と１または複数のその他の集積回路チップとの間の電気インターフェースを可能にするために、アドバンストインターフェースバス（ＡＩＢ）プロトコルを実行するよう構成されている。ただし、他の実施形態において、電気インターフェース１２０１は、ＡＩＢ以外の基本的に任意の電気データ通信インターフェースを実装するよう構成されてもよいことを理解されたい。例えば、いくつかの実施形態において、電気インターフェース１２０１は、データのシリアライゼーション／デシリアライゼーションのための高帯域幅メモリ（ＨＢＭ）およびカンドウバス（ＫａｎｄｏｕＢｕｓ）を備える。

いくつかの実施形態において、ＴｅｒａＰＨＹチップレット１２００は、長さｄ１および幅ｄ２を有しており、ここで、ｄ１は約８．９ミリメートル（ｍｍ）であり、ｄ２は約５．５ｍｍである。本明細書で用いられている用語「約」は、所与の値の＋／－１０％を意味することを理解されたい。いくつかの実施形態において、長さｄ１は、約８．９ｍｍより短い。いくつかの実施形態において、長さｄ１は、約８．９ｍｍより長い。いくつかの実施形態において、幅ｄ２は、約５．５ｍｍより短い。いくつかの実施形態において、幅ｄ２は、約５．５ｍｍより長い。いくつかの実施形態において、電気インターフェース１２０１は、約１．３ｍｍの幅ｄ３を有する。いくつかの実施形態において、幅ｄ３は、約１．３ｍｍより短い。いくつかの実施形態において、幅ｄ３は、約１．３ｍｍより長い。いくつかの実施形態において、光ファイバアレイのためのフォトニックインターフェース１２０３は、約５．２ｍｍの長さｄ４および約２．３ｍｍの幅ｄ５を有する。いくつかの実施形態において、長さｄ４は、約５．２ｍｍより短い。いくつかの実施形態において、長さｄ４は、約５．２ｍｍより長い。いくつかの実施形態において、光マクロ１２０５－１～１２０５－Ｎは、約１．８ｍｍの幅ｄ６を有する。いくつかの実施形態において、幅ｄ６は、約１．８ｍｍより短い。いくつかの実施形態において、幅ｄ６は、約１．８ｍｍより長い。いくつかの実施形態において、各トランスミッタＴｘ用およびレシーバＲｘ用の光マクロ１２０５－１～１２０５－Ｎのペアは、約０．７５ｍｍの長さｄ７を有する。いくつかの実施形態において、長さｄ７は、約０．７５ｍｍより短い。いくつかの実施形態において、長さｄ７は、約０．７５ｍｍより長い。いくつかの実施形態において、トランスミッタＴｘ用およびレシーバＲｘ用の光マクロ１２０５－１～１２０５－Ｎは、フォトニックインターフェース１２０３内の光ファイバピッチと整列するように配置されている。いくつかの実施形態において、各光マクロ１２０５－１～１２０５－Ｎ（トランスミッタ（Ｔｘ）用およびレシーバ（Ｒｘ）用の光マクロのペア）の長さｄ７は、標準的な光ファイバリボン内の光ファイバのピッチに整合される。例えば、光ファイバピッチが２５０マイクロメートルであり、光ファイバリボン内の光ファイバの内の３つが、１つの光マクロ１２０５－１～１２０５－Ｎに対応する（１つの光ファイバが、レーザからトランスミッタ（Ｔｘ）用の光マクロへ連続波光をもたらし、１つの光ファイバが、トランスミッタ（Ｔｘ）用の光マクロから変調光としてデータを送信し、１つの光ファイバが、レシーバ（Ｒｘ）用の光マクロへ符号化データを搬送する変調光をもたらす）場合、光マクロの長さｄ７は、７５０マイクロメートルである。

いくつかの実施形態において、光マクロ１２０５－１～１２０５－Ｎの数Ｎは、８である。いくつかの実施形態において、光マクロ１２０５－１～１２０５－Ｎの数Ｎは、８より少ない。いくつかの実施形態において、光マクロ１２０５－１～１２０５－Ｎの数Ｎは、８より多い。また、光マクロ１２０５－１～１２０５－Ｎの各々は、光ポートを表している。いくつかの実施形態において、デュアル位相ロックループ（ＰＬＬ）回路が、光マクロ１２０５－１～１２０５－Ｎ内の各トランスミッタＴｘ／レシーバＲｘペアによって共有されている。いくつかの実施形態において、デュアルＰＬＬは、２４ギガヘルツ（ＧＨｚ）～３２ＧＨｚの周波数範囲を網羅するＰＬＬＵと、１５ＧＨｚ～２４ＧＨｚの周波数範囲を網羅するＰＬＬＤと、を備える。

ＴｅｒａＰＨＹチップレット１２００は、ＴｅｒａＰＨＹチップレット１２００との間で電気データ信号を通信するために、管理回路１３０１および汎用入力／出力（ＧＰＩＯ）構成要素１３０３を備える。様々な実施形態において、ＧＰＩＯ構成要素１３０３は、オフチップデータ通信を可能にするために、シリアル・ペリフェラル・インターフェース（ＳＰＩ）構成要素および／または別のタイプの構成要素を含む。また、いくつかの実施形態において、ＴｅｒａＰＨＹチップレット１２００は、メモリ（例えば、ＳＲＡＭ）、ＣＰＵ、アナログ回路、および／または、ＣＭＯＳに実装可能な任意のその他の回路など、多くのその他の回路を備える。

図７は、いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレット１２００のフォトニック構造のレイアウト例を示す。図７は、ＴｅｒａＰＨＹチップレット１２００の光学レイアウトのいくつかの光導波路１４０３および関連する光回折格子構造１４０１を示しているが、光学レイアウトをわかりにくくしないように、光マイクロリング共振器および関連する電子機器など、いくつかの部分は示していない。ＴｅｒａＰＨＹチップレット１２００のフロアプランでは、光ファイバがＴｅｒａＰＨＹチップレット１２００の右側に入ってくる。光が、光ファイバからＴｅｒａＰＨＹチップレット１２００上の光ファイバ回折格子カプラ１４０１へ結合される。光回折格子カプラ１４０１に結合された光は、光導波路１４０３によって光マクロ１２０５－１～１２０５－Ｎの入力へ導かれる。各光マクロ１２０５－１～１２０５－Ｎは、光トランスミッタへの連続波レーザ光入力（Ｔｘ入力）のための１つの光ファイバ接続、光トランスミッタからの光出力（Ｔｘ出力）のための１つの光ファイバ接続、および、光レシーバへの変調光入力（Ｒｘ入力）のための１つの光ファイバ接続を含む、３つの光ファイバ接続を有する。

いくつかの実施形態において、図７に示す光学レイアウトは、光ファイバからＴｅｒａＰＨＹチップレット１２００への光結合構造として単一偏波光回折格子カプラ１４０１を利用する。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット１２００が二重偏波入力を利用する場合、光学レイアウトは、光コンバイナ構造へ続く光回折格子カプラを偏光分離することを含む。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット１２００が二重編波入力を利用し、光回折格子カプラ１４０１がＴＥ／ＴＭ偏光状態の両方をサポートする場合、光学レイアウトは、光マクロ１２０５－１～１２０５－Ｎへの光導波路インターフェース（Ｔｘ入力、Ｔｘ出力、Ｒｘ入力）が単一編波を有するように、光コンバイナ構造へ続く偏光スプリッタ－ローテータを含む。様々な実施形態において、図７の光学レイアウトは、反転、回転、または、反転かつ回転される。また、いくつかの実施形態において、ＴｅｒａＰＨＹチップレット１２００の光ファイバカプラアレイ１２０３構成は、モード変換器、Ｖ字溝、および／または、その他の光ファイバ結合機構に基づいた光エッジカプラを含む。

図８は、いくつかの実施形態に従って、光マクロ１２０５－１～１２０５－Ｎの内の所与の１つ（光マクロ１２０５－ｘとする）のレイアウト例を示す。光マクロ１２０５－ｘは、Ｍ個のトランスミッタ（Ｔｘ）スライス１５０１－１～１５０１－Ｍと、Ｍ個のレシーバ（Ｒｘ）スライス１５０３－１～１５０３－Ｍと、を備える。光マクロ１２０５－ｘの光スライスとは、光トランスミッタスライス１５０１－１～１５０１－Ｍの内の１つ、もしくは、光レシーバスライス１５０３－１～１５０３－Ｍの内の１つ、もしくは、光トランスミッタスライス１５０１－１～１５０１－Ｍの内の１つおよび光レシーバスライス１５０３－１～１５０３－Ｍの内の対応する１つの組みあわせ、のいずれかを意味しており、ここで、光トランスミッタスライス１５０１－１～１５０１－Ｍの内の１つおよび光レシーバスライス１５０３－１～１５０３－Ｍの内の１つは、単一波長の光を用いて動作する。図８のレイアウト例は、光導波路１５０５のル－ティングと、光マクロ１２０５－ｘのトランスミッタ（Ｔｘ）部分の中での光マイクロリング共振器１５０７－１～１５０７－Ｍの配置と、を示している。マイクロリング共振器１５０７－１～１５０７－Ｍは、変調器として機能する。図８のレイアウト例は、光導波路１５０９のル－ティングと、光マクロ１２０５－ｘのレシーバ（Ｒｘ）部分の中での光マイクロリング共振器１５１１－１～１５１１－Ｍの配置と、を示している。マイクロリング共振器１５１１－１～１５１１－Ｍは、光検出器として機能する。いくつかの実施形態において、マイクロリング共振器１５０７－１～１５０７－Ｍおよび１５１１－１～１５１１－Ｍの内の１または複数は、光マルチプレクサおよび／または光デマルチプレクサとして機能するように制御される。

トランスミッタ（Ｔｘ）スライス１５０１－１～１５０１－Ｍおよびレシーバ（Ｒｘ）スライス１５０３－１～１５０３－Ｍの対応する各ペアは、光マクロ１２０５－ｘのスライスを形成する。例えば、Ｔｘスライス１１５０１－１およびＲｘスライス１１５０３－１は共に、光マクロ１２０５－ｘのスライス１を形成する。トランスミッタ（Ｔｘ）スライス１５０１－１～１５０１－Ｍは、所与の波長の光導波路１５０５を通して入ってくる連続波レーザ光を所与の波長の変調光のストリームへ変調するために、マイクロリング共振器１５０７－１～１５０７－Ｍを動作させることによって、ビットストリーム形態の電気データの変調光ストリームへの転換を導くための電気回路を備える。レシーバ（Ｒｘ）スライス１５０３－１～１５０３－Ｍは、マイクロリング共振器１５１１－１～１５１１－Ｍを動作させることによって、光導波路１５０９を通して入ってくる変調光のストリーム内の所与の波長の光を検出するための電気回路を備える。レシーバ（Ｒｘ）スライス１５０３－１～１５０３－Ｍ内の電気回路は、対応する波長のマイクロリング共振器１５１１－１～１５１１－Ｍによって検出された光を電気ドメイン内のビットストリームに転換する。

光導波路１５０５は、光入力１５１３からの連続波レーザ光をトランスミッタ（Ｔｘ）スライス１５０１－１～１５０１－Ｍ内のマイクロリング共振器１５０７－１～１５０７－Ｍの各々へルーティングする。また、光導波路１５０５は、トランスミッタ（Ｔｘ）スライス１５０１－１～１５０１－Ｍ内のマイクロリング共振器１５０７－１～１５０７－Ｍからの変調光を光出力１５１５へルーティングする。いくつかの実施形態において、トランスミッタ（Ｔｘ）スライス１５０１－１～１５０１－Ｍ内のマイクロリング共振器１５０７－１～１５０７－Ｍの各々は、所定の光波長で動作するよう調整可能である。また、いくつかの実施形態において、所与のマイクロリング共振器１５０７－ｘが動作するよう調整される所定の光波長は、１５０７－ｘ以外の他のマイクロリング共振器１５０７－１～１５０７－Ｍが動作するよう調整される所定の波長とは異なる。いくつかの実施形態において、対応する加熱装置が、マイクロリング共振器１５０７－１～１５０７－Ｍの各々の近くに配置され、マイクロリング共振器の共振波長の熱的チューニングを提供する。いくつかの実施形態において、マイクロリング共振器１５０７－１～１５０７－Ｍの各々は、マイクロリング共振器の共振波長を電気的に調整するために作動される対応する電気チューニング回路に接続されている。

光導波路１５０９は、光入力１５１７からの入力変調光をレシーバ（Ｒｘ）スライス１５０３－１～１５０３－Ｍ内のマイクロリング共振器１５１１－１～１５１１－Ｍへルーティングする。いくつかの実施形態において、レシーバ（Ｒｘ）スライス１５０３－１～１５０３－Ｍ内のマイクロリング共振器１５１１－１～１５１１－Ｍの各々は、所定の光波長で動作するよう調整可能である。また、いくつかの実施形態において、所与のマイクロリング共振器１５１１－ｘが動作するよう調整される所定の光波長は、１５１１－ｘ以外の他のマイクロリング共振器１５１１－１～１５１１－Ｍが動作するよう調整される所定の波長とは異なる。いくつかの実施形態において、対応する加熱装置が、マイクロリング共振器１５１１－１～１５１１－Ｍの各々の近くに配置され、マイクロリング共振器の共振波長の熱的チューニングを提供する。いくつかの実施形態において、マイクロリング共振器１５１１－１～１５１１－Ｍの各々は、マイクロリング共振器の共振波長を電気的に調整するために作動される対応する電気チューニング回路に接続されている。

いくつかの実施形態において、光マクロ１２０５－ｘのアーキテクチャおよびフロアプランは、光マクロ１２０５－ｘ内の様々な位置に異なる数のＰＬＬを備えることによって変更可能である。例えば、いくつかの実施形態において、集中型ＰＬＬが、クロックスパイン内に配置され、光マクロ１２０５－ｘの両側でスライスへファンアウトしている。様々な実施形態において、ＰＬＬは、光マクロ１２０５－ｘにわたる複数のＰＬＬとして複製され、各ＰＬＬは、所与のトランスミッタ（Ｔｘ）／レシーバ（Ｒｘ）スライスに専用でありまたはトランスミッタ（Ｔｘ）／レシーバ（Ｒｘ）スライスの一部で共有されている。様々な実施形態において、光マクロ１２０５－ｘのその他のフロアプラン構成は、エッジ帯域幅密度を増大させるために、パススルーフォトニック行と共に複数の列の光マクロを含み、および／または、エッジ帯域幅密度を増大させるために、隣り合わせで千鳥に配列されたトランスミッタ（Ｔｘ）およびレシーバ（Ｒｘ）光マクロを含む。

光マクロ１２０５－ｘは、フォトニック構成要素および電子構成要素の両方を備える。光マクロ内の光導波路１５０５および１５０９は、光導波路交差を回避すると共に光導波路長さを最小化する（光学的損失を最小化する）ようにレイアウトされ、それに応じて、システムのエネルギ効率を改善する。光マクロ１２０５－ｘは、電気トレース長さを最小化するために、電子構成要素と光学構成要素との間の距離を最小化するような方法でレイアウトされ、これは、光マクロ１２０５－ｘのエネルギ効率を改善し、より高速な信号伝送を可能にし、チップサイズを減少させる。

ＴｅｒａＰＨＹチップレット１２００は、（Ｎ個の）光マクロ１２０５－１～１２０５－Ｎのセットを備える。各光マクロ１２０５－ｘは、それぞれの光導波路１５０５、１５０９上で数（Ｗ）の異なる光波長でビットを送信または受信するように論理的にグループ化された（Ｍ個の）光トランスミッタスライス１５０１－１～１５０１－Ｍおよび光レシーバスライス１５０３－１～１５０３－Ｍのセットを備える。様々な実施形態において、任意の数の光トランスミッタスライス１５０１－１～１５０１－Ｍおよび／または光レシーバスライス１５０３－１～１５０３－Ｍが数（Ｗ）の光導波路の内の所与の１つに調整可能であることを考慮すれば、光トランスミッタスライス１５０１－１～１５０１－Ｍおよび光レシーバスライス１５０３－１～１５０３－Ｍの数（Ｍ）、ならびに、異なる光導波路の数（Ｗ）は、必要に応じて規定されることができる。ただし、データビットが、同じ光波長に調整された光マイクロリング共振器１５０７－１～１５０７－Ｍの内の複数の共振器または光マイクロリング共振器１５１１－１～１５１１－Ｍの内の複数の共振器によって、送信または受信されている場合、チャネル／波長競合が管理される。光マクロ１２０５－ｘのフロアプランおよび構成は、以下のメトリックを制御するための調節可能な自由度を表す。
・光導波路１５０５、１５０９の長さ（光損失と直接的に相関する）
・光マクロ１２０５－ｘの面積（製造コストと相関する）
・ビットあたりの消費エネルギ（エネルギ効率）
・電気信号伝達のインテグリティ（性能と相関する）
・電気パッケージエスケープ（ｅｌｅｃｔｒｉｃａｌｐａｃｋａｇｅｅｓｃａｐｅ）（所与のセットのチップ寸法に対しておよび所与の間隔／ピッチの電気バンプに対して物理的に利用可能な電気データの入力および出力の量）
・光学パッケージエスケープ（ｏｐｔｉｃａｌｐａｃｋａｇｅｅｓｃａｐｅ）（所与のセットのチップ寸法に対しておよび所与の間隔／ピッチの光ファイバに対して物理的に利用可能な光データの入力および出力の量）

図９は、いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレット１２００に接続するためのＦＡＵ１６０１の一例を示す。いくつかの実施形態において、ＦＡＵ１６０１は、ＴｅｒａＰＨＹチップレット１２００に複数の光ファイバを接続する。いくつかの実施形態において、ＦＡＵ１６０１は、本明細書に記載の光ファイバアレイ１１５Ａ、１１５Ｃ、１１５Ｄ、１１５Ｆ、１１５Ｉ、１１５Ｇ、１１５Ｌ、１１５Ｊ、５０９、７０９、７１１、８０７、８０９、９０７の内の任意の１または複数を表す。いくつかの実施形態において、ＦＡＵ１６０１は、ＴｅｒａＰＨＹチップレット１２００の光ファイバカプラアレイ１２０３に接続する複数の光ファイバを含む光ファイバピグテール１６０３を備える。いくつかの実施形態において、光ファイバピグテール１６０３内の光ファイバの一部は、外部レーザ装置からＴｅｒａＰＨＹチップレット１２００へ連続波レーザ光を送るために用いられるものなど、偏波保持単一モード光ファイバ（ＰＭＦ）である。また、いくつかの実施形態において、光ファイバピグテール１６０３内の光ファイバの一部は、ＴｅｒａＰＨＹチップレット１２００へおよび／またはＴｅｒａＰＨＹチップレット１２００から変調光信号を送るための非偏波保持単一モード光ファイバ（ＳＭＦ）である。いくつかの実施形態において、ＦＡＵ１６０１は、機械式トランスファ（ＭＴ）フェルール１６０５（ＭＴＰ（登録商標）コネクタなど）を備える。いくつかの実施形態において、ＦＡＵ１６０１は、ＴｅｒａＰＨＹチップレット１２００に２４本の光ファイバを接続するよう構成されている。例えば、いくつかの実施形態において、ＭＴフェルール１６０５は、２×１２ＭＴＰ（登録商標）コネクタフェルールとして構成される。

いくつかの実施形態において、ＴｅｒａＰＨＹチップレット１２００は、光マクロ１２０５－１～１２０５ーＭの各々が４個のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）スライス（ＦＲ－４）または８個のＳｅｒＤｅｓスライス（ＦＲ－８）を備える粗波長分割多重化４レーン（ＣＷＤＭ４）構成を有する。いくつかの実施形態において、光マクロ１２０５－１～１２０５ーＭは、波長トランスミッタ（Ｔｘ）／レシーバ（Ｒｘ）スライスに分割され、各Ｔｘ／Ｒｘスライスは、完全に一体化されたアナログＴｘ／Ｒｘフロントエンド、シリアライゼーション／デシリアライゼーション、クロックデータ回復、および、マイクロリング共振器熱チューニングデジタル制御を含む。いくつかの実施形態において、各Ｔｘ／Ｒｘスライス／光マクロ１２０５－ｘの光ポートに統合されたフォトニック構成要素は、マイクロリング共振器（変調器、フィルタなど）に基づいている。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット１２００は、埋め込みのモード変換器を備えたエッジ結合したＶ字溝構造を通して、ＦＡＵ１６０１へ光学的に結合する。

ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレットは、チップ上の設計資産（ＩＰ）ビルディングブロックが高密度であるため、小さいフットプリントを有する。これらのＩＰビルディングブロックは、非常に小さいチップ領域（例えば、マイクロリングあたり１０マイクロメートル径）に光マイクロリング共振器を備えており、光マイクロリング共振器は、複数の光波長を単一導波路上へ多重化および逆多重化し、光を変調して光検出器として機能するために用いられる。また、光学デバイスを制御する電気回路が、それらの制御する光学デバイスと同じチップ上に密接に統合されているので、チップ上のＩＰビルディングブロックが高密度であり、空間効率の最適化が可能である。ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレットのフットプリントが小さいことで、総メモリおよびメモリ帯域幅のＳｏＣに対する比率を高くすることができる。

いくつかの実施形態において、図１～図２Ｄに示した光ファンアウトチップレット１１１、２０７、２０７Ａ、２０７Ｂ、２０７Ｃ、２０７Ｄは、単一のチップ内に統合されたＡｙａｒＬａｂｓ社製のＴｅｒａＰＨＹチップレットおよび電気ファンアウトチップレットの両方を含む。これらの実施形態において、ＴｅｒａＰＨＹチップレットは、光ドメインから電気ドメインへの移行、および、その逆の移行を提供する。そして、電気ファンアウトチップレットは、ＨＢＭスタック１１３とＴｅｒａＰＨＹチップレットとの間の電気接続を提供する。

いくつかの実施形態において、図１～図２Ｄに示した光ファンアウトチップレット１１１、２０７、２０７Ａ、２０７Ｂ、２０７Ｃ、２０７Ｄは、ＴｅｒａＰＨＹチップレットおよび電気ファンアウトチップレットの組みあわせに置き換えられ、ここで、ＴｅｒａＰＨＹチップレットおよび電気ファンアウトチップレットは、ＨＢＭスタック１１３を含むマルチチップパッケージ内に別個のチップとして実装されている。例えば、図１０は、いくつかの実施形態に従って、ＴｅｒａＰＨＹチップレット４０１および電気ファンアウトチップレット４０３の組み合わせを含むマルチチップパッケージとして実装されたＨＢＭカード４００を示す上面図である。ＴｅｒａＰＨＹチップレット４０１および電気ファンアウトチップレット４０３は、複数のＨＢＭスタック１１３と共に、マルチチップパッケージ内に別個のチップとして実装されている。様々な実施形態において、ＨＢＭカード４００は、図１～図２Ｄに示したＴｅｒａＰＨＹ－ＨＢＭＭＣＰ１０９、２０５、２０５Ａ、２０５Ｂ、２０５Ｃ、２０５Ｄのいずれかの代わりに利用可能である。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット４０１および電気ファンアウトチップレット４０３は、ＴｅｒａＰＨＹ－ＨＢＭＭＣＰ４００の再配線層（ＲＤＬ）を通して電気的に接続される。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット４０１および電気ファンアウトチップレット４０３は、ＴｅｒａＰＨＹ－ＨＢＭＭＣＰ４００内に形成された電気ビアを通して電気的に接続される。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット４０１および電気ファンアウトチップレット４０３は、ボールグリッドアレイ（ＢＧＡ）またはその他の同様の技術で電気的に接続される。

図１１Ａは、いくつかの実施形態に従って、光リンク３０２を通してリモートメモリシステム３００Ｂへ光学的に接続されているコンピュータシステム３００Ａを示す。様々な実施形態において、コンピュータシステム３００Ａは、本明細書で言及されているＭＣＰのいずれかに対応する。ただし、様々な実施形態において、コンピュータシステム３００Ａは、電気接続／配線３０７Ａによって示すように、少なくとも１つのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ａへ電気的に接続された少なくとも１つのコンピュータチップ３０５Ａを含む基本的に任意のパッケージングされた半導体チップセットを表すことを理解されたい。いくつかの実施形態において、少なくとも１つのコンピュータチップ３０５Ａおよび少なくとも１つのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ａは、共通の基板３０３Ａ上にパッケージングされている。少なくとも１つのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ａは、１または複数の光導波路３１１Ａを通して光電力供給装置３０９Ａから光電力を受信するように接続されている。様々な実施形態において、少なくとも１つのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ａは、本明細書で言及されているＴｅｒａＰＨＹチップレットのいずれかに対応する。光電力供給装置３０９Ａは、図４Ａに関して上述した光電力供給装置３０９と同じである。様々な実施形態において、リモートメモリシステム３００Ｂは、本明細書で言及されているＨＢＭカードのいずれかに対応する。ただし、様々な実施形態において、リモートメモリシステム３００Ｂは、電気接続／配線３０７Ｂによって示すように、少なくとも１つのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ｂへ電気的に接続された基本的に任意の１または複数のメモリデバイス３０５Ｂを表すことを理解されたい。いくつかの実施形態において、１または複数のメモリデバイス３０５Ｂおよび少なくとも１つのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ｂは、共通の基板３０３Ｂ上にパッケージングされている。少なくとも１つのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ｂは、１または複数の光導波路３１１Ｂを通して光電力供給装置３０９Ｂから光電力を受信するように接続されている。様々な実施形態において、少なくとも１つのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ｂは、本明細書で言及されているＴｅｒａＰＨＹチップレットのいずれかに対応する。光電力供給装置３０９Ｂは、図４Ａに関して上述した光電力供給装置３０９と同じである。また、いくつかの実施形態において、光電力供給装置３０９Ａおよび３０９Ｂは、同じ光電力供給装置である。コンピュータシステム３００ＡのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ａは、光リンク３０２を通してリモートメモリシステム３００ＢのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ｂへ光学的に接続されている。いくつかの実施形態において、光リンク３０２は、光ファイバアレイである。

図１１Ｂは、いくつかの実施形態に従って、コンピュータシステム３００ＡのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ａと、リモートメモリシステム３００ＢのＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ｂとの間の光接続をより詳細に示す図である。いくつかの実施形態において、ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ａおよび３０１Ｂの各々は、本明細書に記載のＴｅｒａＰＨＹチップレット１２００と同じように構成されている。ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ａは、少なくとも１つの光マクロ１２０５Ａを備える。ＴｅｒａＰＨＹＭＩＰＯＩ／Ｏチップレット３０１Ｂは、少なくとも１つの光マクロ１２０５Ｂを備える。光マクロの各々は、本明細書に記載の光マクロ１２０５－ｘと同じように構成されている。

光マクロ１２０５Ａの光入力１５１３は、１または複数の光導波路３１１Ａ（例えば、光ファイバ）を通して光電力供給装置３０９Ａへ光学的に接続されている。光マクロ１２０５Ａの光出力１５１５は、光マクロ１２０５Ｂの光入力１５１７へ光学的に接続されている。このように、光マクロ１２０５Ａのトランスミッタスライス１５０１－１～１５０１－Ｍによって生成された変調光信号が、光マクロ１２０５Ｂのレシーバスライス１５０３－１～１５０３－Ｍへ送信される。いくつかの実施形態において、トランスミッタスライス１５０１－１～１５０１－Ｍによって生成される変調光信号は、電気信号の形態で光マクロ１２０５Ｂによってチップ３０５Ａから受信されたメモリアクセス動作のための命令を伝達する。メモリアクセス動作のための命令を伝達する変調光信号は、光マクロ１２０５Ｂの光マイクロリング共振器１５１１－１～１５１１－Ｍに光学的に結合され、光マクロ１２０５Ｂのレシーバスライス１５０３－１～１５０３－Ｍによって、電気接続／配線３０７Ｂを通してメモリデバイス３０５Ｂへ送信される電気信号に復調される。

光マクロ１２０５Ｂの光入力１５１３は、１または複数の光導波路３１１Ｂ（例えば、光ファイバ）を通して光電力供給装置３０９Ｂへ光学的に接続されている。光マクロ１２０５Ｂの光出力１５１５は、光マクロ１２０５Ａの光入力１５１７へ光学的に接続されている。このように、光マクロ１２０５Ｂのトランスミッタスライス１５０１－１～１５０１－Ｍによって生成された変調光信号が、光マクロ１２０５Ａのレシーバスライス１５０３－１～１５０３－Ｍへ送信される。いくつかの実施形態において、光マクロ１２０５Ｂのトランスミッタスライス１５０１－１～１５０１－Ｍによって生成される変調光信号は、メモリデバイス３０５Ｂによって電気接続／配線３０７Ｂを通して光マクロ１２０５Ｂへ提供されたデジタルデータを伝達し、ここで、デジタルデータは、メモリデバイス３０５Ｂが、光信号の形態で光マクロ１２０５Ｂによってチップ３０５Ａから受信された命令に従ってメモリアクセス動作を実行したことに起因する。メモリデバイス３０５Ｂによって提供されたデジタルデータを伝達する変調光信号は、光マクロ１２０５Ａの光マイクロリング共振器１５１１－１～１５１１－Ｍに光学的に結合され、光マクロ１２０５Ａのレシーバスライス１５０３－１～１５０３－Ｍによって、電気接続／配線３０７Ａを通してチップ３０５Ａへ送信される電気信号に復調される。

マルチチップパッケージの基板と、基板に接続されている集積回路チップと、基板に接続されている電気光学チップとを備えたリモートメモリシステムのための様々な実施形態が、本明細書で開示されている。様々な実施形態において、基板は、インターポーザおよび有機基板の内の一方または両方である。様々な実施形態において、基板は、導電配線および光導波路の両方を備える。様々な実施形態において、基板は、再配線層構造を備え、集積回路チップおよび電気光学チップの各々が、再配線層構造にフリップチップ接続されている。集積回路チップは、高帯域幅メモリインターフェースを備える。電気光学チップは、集積回路チップの高帯域幅メモリインターフェースへ電気的に接続されている電気インターフェースを有する。電気光学チップは、光リンクと光学的に接続するよう構成されているフォトニックインターフェースを備える。電気光学チップは、さらに、少なくとも１つの光マクロを備える。電気光学チップの少なくとも１つの光マクロの各々は、電気インターフェースを通して高帯域幅インターフェースから受信された出力電気データ信号を出力光データ信号へ変換するよう構成されている。電気光学チップの少なくとも１つの光マクロの各々は、電気光学チップのフォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。電気光学チップの少なくとも１つの光マクロの各々は、さらに、電気光学チップのフォトニックインターフェースを通して光リンクから受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。電気光学チップの少なくとも１つの光マクロの各々は、電気光学チップの電気インターフェースを通して高帯域幅メモリインターフェースへ入力電気データ信号を送信するよう構成されている。

リモートメモリデバイスは、光リンクへ光学的に接続されているフォトニックインターフェースを有する電気光学ファンアウトチップを備える。リモートメモリデバイスは、電気光学ファンアウトチップの電気インターフェースへ電気的に接続されている高帯域幅メモリスタックを備える。いくつかの実施形態において、光リンクは、マルチチップパッケージの電気光学チップのフォトニックインターフェースをリモートメモリデバイスの電気光学ファンアウトチップのフォトニックインターフェースへ光学的に接続する光ファイバアレイを備える。いくつかの実施形態において、リモートメモリデバイスは、電気光学ファンアウトチップの電気インターフェースへ電気的に接続されている複数の高帯域幅メモリスタックを備える。いくつかの実施形態において、リモートメモリデバイスは、電気配線を含む基板を備えており、電気光学ファンアウトチップは、基板内の電気配線の一部に電気的に接続され、複数の高帯域幅メモリスタックの各々は、基板内の電気配線の一部に電気的に接続されている。いくつかの実施形態において、リモートメモリデバイスの基板内の電気配線は、再配線層構造の一部を形成しており、電気光学ファンアウトチップは、再配線層構造にフリップチップ接続され、複数の高帯域幅メモリスタックの各々は、再配線層構造にフリップチップ接続されている。いくつかの実施形態において、マルチチップパッケージの電気光学チップおよびリモートメモリデバイスの電気光学ファンアウトチップの各々は、光リンクを通して光信号の波長分割多重化を実施するよう構成されている。

いくつかの実施形態において、電気光学チップの少なくとも１つの光マクロの各々は、複数のトランスミッタスライスおよび複数のレシーバスライスを備える。複数のトランスミッタスライスの各トランスミッタスライスは、出力電気データ信号を出力光データ信号へ変換するために連続波光を変調するよう構成されている対応する光マイクロリング共振器を備える。複数のレシーバスライスの各レシーバスライスは、入力光データ信号を光学的に結合するよう構成されている対応する光マイクロリング共振器を備える。いくつかの実施形態において、トランスミッタスライスの光マイクロリング共振器は、所定の光波長を有する連続波光を変調して、出力電気データ信号を所定の光波長を有する出力光データ信号に変換するために、所定の光波長で動作するよう構成されている。また、レシーバスライスの光マイクロリング共振器は、所定の光波長を有する入力光データ信号を光学的に結合するために、所定の光波長で動作するよう構成されている。

いくつかの実施形態において、少なくとも１つのさらなる電気光学チップが、マルチチップパッケージの基板に接続されている。少なくとも１つのさらなる電気光学チップの各々は、マルチチップパッケージの集積回路チップへ電気的に接続されている対応する電気インターフェースを有する。また、少なくとも１つのさらなる電気光学チップの各々は、対応する光リンクの第１端へ光学的に接続されている対応するフォトニックインターフェースを有する。いくつかの実施形態において、各光リンクは、別個のリモートメモリデバイスの別個の電気光学ファンアウトチップに光学的に接続されている第２端を有する。いくつかの実施形態において、各リモートメモリデバイスは、リモートメモリデバイスの電気光学ファンアウトチップへ電気的に接続されている少なくとも１つの高帯域幅メモリスタックを備える。

図１２は、いくつかの実施形態に従って、リモートメモリシステムを動作させるための方法を示すフローチャートである。方法は、メモリアクセス動作のための命令を伝達する第１セットの電気データ信号を生成する工程１２５１を備える。いくつかの実施形態において、メモリアクセス動作は、高帯域幅メモリアクセス動作である。方法は、さらに、第１セットの電気データ信号に基づいて光データ信号を生成する工程１２５３を備える。光データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、光データ信号を光リンクでリモートメモリデバイスへ送信する工程１２５５を備える。リモートメモリデバイスは、第１セットの電気データ信号が生成されるコンピュータデバイスから物理的に離れている。方法は、さらに、リモートメモリデバイスで光データ信号から第２セットの電気データ信号を生成する工程１２５７を備える。第２セットの電気データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、第２セットの電気データ信号を用いて、リモートメモリデバイスでメモリアクセス動作を実行する工程１２５９を備える。

いくつかの実施形態において、方法は、高帯域幅メモリインターフェースを通して第１電気光学チップの電気インターフェースへ第１セットの電気データ信号を送信する工程を備える。方法は、さらに、第１セットの電気データ信号に基づいて光データ信号を生成するよう第１電気光学チップを動作させる工程を備える。方法は、さらに、光リンクで光データ信号を送信するよう第１電気光学チップを動作させる工程を備える。いくつかの実施形態において、光データ信号を生成するよう第１電気光学チップを動作させる工程は、所定の光波長を有する連続波光を変調して、第１セットの電気データ信号を所定の光波長を有する光データ信号に変換するように、第１電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも１つの光マイクロリング共振器を動作させる工程を含む。

いくつかの実施形態において、方法は、リモートメモリデバイス上の第２電気光学チップのフォトニックインターフェースを通して光リンクから光データ信号を受信する工程を備える。方法は、さらに、受信された光データ信号から第２セットの電気データ信号を生成するよう、第２電気光学チップを動作させる工程を備える。いくつかの実施形態において、方法は、第２電気光学チップの電気インターフェースを通してリモートメモリデバイス上の高帯域幅メモリスタックへ第２セットの電気データ信号を送信するよう、第２電気光学チップを動作させる工程を備える。方法は、さらに、第２セットの電気データ信号を用いて高帯域メモリスタック内でメモリアクセス動作を実行するよう、高帯域幅メモリスタックを動作させる工程を備える。いくつかの実施形態において、第２セットの電気データ信号を生成するよう、第２電気光学チップを動作させる工程は、第２電気光学チップのフォトニックインターフェースを通して受信された光データ信号を光学的に結合するよう、第２電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも１つの光マイクロリング共振器を動作させる工程を含む。光学的に結合された光データ信号は、第２電気光学チップ上の復調回路へ電気的に接続されている光検出器デバイスに伝達される。復調回路は、光検出器デバイスに伝達された光データ信号に基づいて、第２セットの電気データ信号を生成するよう動作する。

図１３は、いくつかの実施形態に従って、リモートメモリシステムを構成するための方法を示すフローチャートである。方法は、第１マルチチップパッケージ上の第１電気光学チップへ集積回路チップを電気的に接続させる工程１３５１を備える。方法は、さらに、第１電気光学チップを光リンクの第１端へ光学的に接続する工程１３５３を備える。いくつかの実施形態において、光リンクは、光ファイバアレイとして形成されている。方法は、さらに、第２電気光学チップを光リンクの第２端へ光学的に接続する工程１３５５を備える。第２電気光学チップは、第１マルチチップパッケージから物理的に離れている第２マルチチップパッケージ上のメモリデバイスへ電気的に接続されている。いくつかの実施形態において、メモリデバイスは、高帯域幅メモリスタックである。

いくつかの実施形態において、方法は、さらに、第１マルチチップパッケージの基板内の再配線層構造へ集積回路チップをフリップチップ接続する工程を備える。また、いくつかの実施形態において、方法は、第１マルチチップパッケージの基板内の再配線層構造へ第１電気光学チップをフリップチップ接続する工程を備える。いくつかの実施形態において、方法は、第２マルチチップパッケージの基板内の再配線層構造へ第２電気光学チップをフリップチップ接続する工程を備える。また、いくつかの実施形態において、方法は、第２マルチチップパッケージの基板内の再配線層構造へメモリデバイスをフリップチップ接続する工程を備える。

いくつかの実施形態において、第１電気光学チップは、少なくとも１つの光マクロを備える。第１電気光学チップの少なくとも１つの光マクロの各々は、集積回路チップから受信された出力電気データ信号を出力光データ信号に変換して、光リンクを通して出力光データ信号を送信するよう構成されている。第１電気光学チップの少なくとも１つの光マクロの各々は、光リンクを通して受信された入力光データ信号を入力電気データ信号に変換して、入力電気データ信号を集積回路チップへ送信するよう構成されている。いくつかの実施形態において、第２電気光学チップは、少なくとも１つの光マクロを備える。第２電気光学チップの少なくとも１つの光マクロの各々は、光リンクを通して受信された入力光データ信号を入力電気データ信号に変換して、入力電気データ信号をメモリデバイスへ送信するよう構成されている。第２電気光学チップの少なくとも１つの光マクロの各々は、メモリデバイスから受信された出力電気データ信号を出力光データ信号に変換して、光リンクを通して出力光データ信号を送信するよう構成されている。

図１４は、いくつかの実施形態に従って、ＭＣＰ５０５上のＴｅｒａＰＨＹチップレット５０３およびＣＸＬハブ／ＦＯ（ファンアウト）チップ５０１を用いて実装されたコンピュート・エクスプレス・リンク（ＣＸＬ）接続ＤＲＡＭモジュール５００を示す図である。ＴｅｒａＰＨＹチップレット５０３は、本明細書に記載の電気光学チップである。ＣＸＬハブ／ＦＯ（ファンアウト）チップ５０１は、電気ファンアウトチップである。ＣＸＬプロトコルは、プロセッサとデバイス／メモリとの間の高速データ通信のためのオープン標準相互接続プロトコルである。ＣＸＬプロトコルは、ＰＣＩｅ物理および電気インターフェース上に構築され、入力／出力（Ｉ／Ｏ）、メモリ、および、キャッシュコヒーレンスに関するプロトコルを提供する。ＴｅｒａＰＨＹチップレット５０３は、光ファイバアレイ５０９を通して光ファイバネットワークへ光学的に接続されており、光ファイバネットワーク上で、データがＴｅｒａＰＨＹチップレット５０３へおよびＴｅｒａＰＨＹチップレット５０３から光学的に伝送される。光電力供給装置５０２が、１または複数の光導波路５０４（光ファイバなど）を通してＴｅｒａＰＨＹチップレット５０３へ光学的に接続されている。光電力供給装置５０２は、連続波光（１または複数の制御された／所定の波長のレーザ光）を生成し、ＴｅｒａＰＨＹチップレット５０３内の少なくとも１つの光マクロ１２０５－ｘの複数のトランスミッタスライス１５０１－１～１５０１－Ｍへ連続波光を供給するよう構成されている。ＴｅｒａＰＨＹチップレット５０３は、ＴｅｒａＰＨＹチップレット５０３とＣＸＬハブ／ＦＯ５０１との間の双方向データ通信を可能にするために、矢印５２１で示すようにＣＸＬハブ／ＦＯ５０１へ電気的に接続されている。

いくつかの実施形態において、ＭＣＰ５０５は、有機基板および／または２．５Ｄパッケージング技術を用いて実装されている。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３およびＣＸＬハブ／ＦＯ５０１は、互いに隣り合わせで配置され、または、少なくとも部分的に重なり合って配置される。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３およびＣＸＬハブ／ＦＯ５０１は、図１４に示すように、別個のチップとして実装される。ただし、いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３およびＣＸＬハブ／ＦＯ５０１は、ＭＣＰ５０５内に配置された単一のチップに一体化される。ＭＣＰ５０５は、プリント回路基板（ＰＣＢ）などのモジュールボード５０６上に配置されている。いくつかの実施形態において、光電力供給装置５０２は、モジュールボード５０６から物理的に離れている。いくつかの実施形態において、光電力供給装置５０２は、モジュールボード５０６上に配置されている。モジュールボード５０６は、それぞれＤＲＡＭＤＩＭＭ５０７－１～５０７－５が取り付けられる複数のデュアルインラインメモリモジュール（ＤＩＭＭ）スロット（図１４の例においては５個）を備える。様々な実施形態において、ＤＲＡＭモジュール５００は、任意の数（Ｎ）のＤＲＡＭＤＩＭＭ５０７－１～ら５０７－Ｎを備えることができる。図１４に示すものなど、いくつかの実施形態において、ＤＲＡＭモジュール５００は、５個のＤＲＡＭＤＩＭＭ５０７－１～５０７－５を備える。別の実施形態において、ＤＲＡＭモジュール５００は、１０個のＤＲＡＭＤＩＭＭ５０７－１～５０７－５を備える。

ＣＸＬハブ／ＦＯチップ５０１は、矢印５１１－１～５１１－５で示すように、それぞれ、ＤＲＡＭＤＩＭＭ５０７－１～５０７－５の各々との双方向データ通信を可能にするために、ＤＩＭＭスロットの各々へ電気的に接続されている。このように、メモリに書き込まれるデータは、ＴｅｒａＰＨＹチップレット５０３からＣＸＬハブ／ＦＯ５０１を通してＤＲＡＭＤＩＭＭ５０７－１～５０７の内の任意の１または複数へ電気通信される。そして、メモリから読み出されるデータは、ＤＲＡＭＤＩＭＭ５０７－１～５０７の内の任意の１または複数からＣＸＬハブ／ＦＯ５０１を通してＴｅｒａＰＨＹチップレット５０３へ電気通信される。ＴｅｒａＰＨＹチップレット５０３は、（ＣＸＬハブ／ＦＯ５０１、ＭＣＰ５０５、モジュールボード５０６、および、ＤＲＡＭＤＩＭＭ５０７－１～５０７－５の）電気ドメインと、ＣＸＬ接続ＤＲＡＭモジュール５００へおよび／またはＣＸＬ接続ＤＲＡＭモジュール５００からデータが通信される光ネットワークの光ドメインとの間のデータインターフェースを提供するよう機能する。

ＣＸＬハブ／ＦＯチップ５０１は、ＣＸＬレーンからＤＲＡＭチャネルへのアクセスをアービトレートするよう構成されている。ｘ８ＣＸＬレーンを備えた各光リンクは、光ファイバアレイ５０９を通して、別のソースとＴｅｒａＰＨＹチップレット５０３との間に接続されうる。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３は、２．０４８テラビット／秒（Ｔｂｐｓ）チップである。例えば、いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３は、３２Ｇｂｐｓ（ギガビット／秒）の８個のｘ８ＣＸＬレーンをサポートするよう構成されており、これは、ＴｅｒａＰＨＹチップレット５０３が、２．０４８Ｔｂｐｓ（すなわち、（８）（８ＣＸＬレーン）（３２Ｇｂｐｓ）＝２．０４８Ｔｂｐｓ）をサポートしていることに対応する。いくつかの実施形態において、ＤＲＡＭモジュール５００は、５個のＤＤＲ５ＤＩＭＭチャネルを備えており、ＴｅｒａＰＨＹチップレット５０３は、５個のＤＤＲ５ＤＩＭＭチャネルをサポートするようにインターフェースされている。いくつかの実施形態において、各ＤＤＲ５ＤＩＭＭチャネルは、６４ビット／チャネルであり、６．４ギガ転送／秒（ＧＴ／秒）で動作する。したがって、かかる実施形態において、各ＤＤＲ５ＤＩＭＭチャネルは、４０９．６Ｇｂｐｓ（すなわち、（６．４Ｇｔ／ｓ）（６４ビット／チャネル／転送）＝４０９．６Ｇｂｐｓ／チャネル）のデータ速度で動作する。したがって、かかる実施形態において、５個のＤＤＲ５ＤＩＭＭチャネルは、２．０４８Ｔｂｐｓ（すなわち、（５チャネル）（４０９．６Ｇｂｐｓ／チャネル）＝２．０４８Ｔｂｐｓ）の合計データ速度で集合的に動作する。

図１５は、いくつかの実施形態に従って、１０個のＤＩＭＭチャネルをサポートするＣＸＬ接続ＤＲＡＭモジュール６００を示す。ＤＲＡＭモジュール６００は、図１４のＤＲＡＭモジュール５００の変形例である。ＤＲＡＭモジュール６００は、モジュールボード６０６（ＰＣＢなど）を備え、モジュールボード６０６上にＭＣＰ５０５が配置されており、ここで、ＭＣＰ５０５は、ＴｅｒａＰＨＹチップレット５０３およびＣＸＬハブ／ＦＯチップ５０１を備える。モジュールボード６０６は、それぞれのＤＲＡＭＤＩＭＭ６０１－１～６０１－１０が取り付けられる１０個のＤＩＭＭスロットを備える。ＣＸＬハブ／ＦＯチップ５０１は、矢印６０３－１～６０３－１０で示すように、それぞれ、ＤＲＡＭＤＩＭＭ６０６－１～６０１－１０の各々との電気データ通信を可能にするために、ＤＩＭＭスロットの各々へ電気的に接続されている。

いくつかの実施形態において、１０個のＤＲＡＭＤＩＭＭ６０１－１～６０１－１０に対応する各ＤＩＭＭチャネルは、３．２ＧＴ／ｓで動作する６４ビットＤＤＲ４ＤＩＭＭチャネルである。したがって、かかる実施形態において、各ＤＤＲ４ＤＩＭＭチャネルは、２０４．８Ｇｂｐｓ（すなわち、（３．２ＧＴ／ｓ）（６４ビット／チャネル／転送）＝２０４．８Ｇｂｐｓ／チャネル）のデータ速度で動作する。したがって、かかる実施形態において、１０個のＤＤＲ４ＤＩＭＭチャネルは、２．０４８Ｔｂｐｓ（すなわち、（１０チャネル）（２０４．８Ｇｂｐｓ／チャネル）＝２．０４８Ｔｂｐｓ）の合計データ速度で集合的に動作する。例えば、上述のように１０個のＤＤＲ４ＤＩＭＭチャネルをサポートするよう構成されているＤＲＡＭモジュール６００では、ＣＸＬ接続ＤＲＡＭモジュール６００は、８個のＤＤＲ４メモリチャネルを有するＡＭＤの第２世代ＥＰＹＣプロセッサファミリの「Ｒｏｍｅ」マルチチップモジュール上のＩ／Ｏハブ（コントローラダイ）にオーバオプティカルＣＸＬＩ／Ｏサポートを提供するために利用されうる。それぞれ図１４および図１５のＣＸＬ接続ＤＲＡＭモジュール５００および６００は、例として提供されていることを理解されたい。他の実施形態において、ＭＣＰ５０５は、ＴｅｒａＰＨＹチップレット５０３およびＣＸＬハブ／ＦＯチップ５０１を備え、プロセッサおよび／またはコンピュータデバイスにオーバオプティカル・リモートプールＤＲＡＭメモリを提供するために、任意の数のＤＩＭＭチャネルをサポートするＤＲＡＭモジュール構成において実装可能である。

図１６は、いくつかの実施形態に従って、１０個のＤＩＭＭチャネルをサポートする別のＣＸＬ接続ＤＲＡＭモジュール７００を示す。ＤＲＡＭモジュール７００は、図１５のＤＲＡＭモジュール６００の変形例である。ＤＲＡＭモジュール７００は、モジュールボード７０６（ＰＣＢなど）を備え、モジュールボード７０６上にＭＣＰ７０３が配置されている。ＭＣＰ７０３は、矢印７０５で示すように、ＣＸＬハブ／ＦＯ７０１と双方向電気データ通信する第１ＴｅｒａＰＨＹチップレット５０３－１を備える。第１ＴｅｒａＰＨＹチップレット５０３－１は、光ファイバアレイ７０９を通して光ネットワークに接続されている。ＭＣＰ７０３は、さらに、矢印７０７で示すように、ＣＸＬハブ／ＦＯ７０１と双方向電気データ通信する第２ＴｅｒａＰＨＹチップレット５０３－２を備える。第１ＴｅｒａＰＨＹチップレット５０３－１および第２ＴｅｒａＰＨＹチップレット５０３－２の各々は、１または複数の光導波路５０４（光ファイバなど）を通して光電力供給装置５０２に光学的に接続されている。第２ＴｅｒａＰＨＹチップレット５０３－２は、光ファイバアレイ７１１を通して光ネットワークに接続されている。モジュールボード７０６は、それぞれのＤＲＡＭＤＩＭＭ７１３－１～７１３－１０が取り付けられる１０個のＤＩＭＭスロットを備える。ＣＸＬハブ／ＦＯチップ７０１は、矢印７１５－１～７１５－１０で示すように、それぞれ、ＤＲＡＭＤＩＭＭ７１３－１～７１３－１０の各々との電気データ通信を可能にするために、ＤＩＭＭスロットの各々へ電気的に接続されている。ＣＸＬハブ／ＦＯチップ７０１は、ＴｅｒａＰＨＹチップレット５０３－１および５０３－２の各々がＤＲＡＭＤＩＭＭ７１３－１～７１３－１０の各々にアクセスすることを可能にするよう構成されている。

いくつかの実施形態において、ＭＣＰ７０３は、有機基板および／または２．５Ｄパッケージング技術を用いて実装されている。いくつかの実施形態において、第１ＴｅｒａＰＨＹチップレット５０３－１およびＣＸＬハブ／ＦＯ７０１は、互いに隣り合わせで配置され、または、少なくとも部分的に重なり合って配置される。いくつかの実施形態において、第２ＴｅｒａＰＨＹチップレット５０３－２およびＣＸＬハブ／ＦＯ７０１は、互いに隣り合わせで配置され、または、少なくとも部分的に重なり合って配置される。いくつかの実施形態において、第１および第２ＴｅｒａＰＨＹチップレット５０３－１および５０３－２は、図１６に示すように、別個のチップとして実装される。いくつかの実施形態において、第１および第２ＴｅｒａＰＨＹチップレット５０３－１および５０３－２は、ＭＣＰ７０３内に配置された単一のチップに一体化される。いくつかの実施形態において、第１および第２ＴｅｒａＰＨＹチップレット５０３－１および５０３－２ならびにＣＸＬハブ／ＦＯ７０１は、図１６に示すように、別個のチップとして実装される。いくつかの実施形態において、第１および第２ＴｅｒａＰＨＹチップレット５０３－１および５０３－２ならびにＣＸＬハブ／ＦＯ７０１は、ＭＣＰ７０３内に配置された単一のチップに一体化される。

いくつかの実施形態において、図１６のＤＲＡＭモジュール７００構成は、図１４のＤＲＡＭモジュール５００構成の２倍のデータ速度を提供できる。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３－１および５０３－２の各々は、３２Ｇｂｐｓの８個のｘ８ＣＸＬレーンをサポートするよう構成されており、これは、ＴｅｒａＰＨＹチップレット５０３－１および５０３－２の各々が、２．０４８Ｔｂｐｓ（すなわち、（８）（８ＣＸＬレーン）（３２Ｇｂｐｓ）＝２．０４８Ｔｂｐｓ）をサポートしていることに対応する。したがって、いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３－１および５０３－２の各々は、２．０４８Ｔｂｐｓチップであり、これは、ＤＲＡＭモジュール７００が、最大４．０９６Ｔｂｐｓの合計データ速度をサポートすることを可能にする。いくつかの実施形態において、ＤＲＡＭＤＩＭＭ７１３－１～７１３－１０の各々は、６．４ＧＴ／ｓで動作する６４ビットＤＤＲ５ＤＩＭＭチャネルを提供する。したがって、かかる実施形態において、各ＤＤＲ５ＤＩＭＭチャネルは、４０９．６Ｇｂｐｓ（すなわち、（６．４Ｇｔ／ｓ）（６４ビット／チャネル／転送）＝４０９．６Ｇｂｐｓ／チャネル）のデータ速度で動作する。したがって、かかる実施形態において、１０個のＤＤＲ５ＤＩＭＭチャネルは、最大４．０９６Ｔｂｐｓ（すなわち、（１０チャネル）（４０９．６Ｇｂｐｓ／チャネル）＝４．０９６Ｔｂｐｓ）の合計データ速度で集合的に動作する。

図１７は、いくつかの実施形態に従って、図１４、図１５、および、図１６に関してそれぞれ上述したＣＸＬ接続ＤＲＡＭモジュール例５００、６００、および、７００のいずれかとインターフェース接続するよう構成されているコンピュータデバイスの一例８００を示す。コンピュータデバイス８００は、数（Ｎ）のプロセッサ８０３－１～８０３－Ｎが配置されているＭＣＰ８０１を備える。第１ＴｅｒａＰＨＹチップレット５０３Ａおよび第２ＴｅｒａＰＨＹチップレット５０３Ｂも、ＭＣＰ８０１内に配置されている。第１ＴｅｒａＰＨＹチップレット５０３Ａおよび第２ＴｅｒａＰＨＹチップレット５０３Ｂの各々は、１または複数の光導波路５０４Ａ（光ファイバなど）を通して光電力供給装置５０２Ａに光学的に接続されている。光電力供給装置５０２Ａは、連続波光（１または複数の制御された／所定の波長のレーザ光）を生成し、第１ＴｅｒａＰＨＹチップレット５０３Ａおよび第２ＴｅｒａＰＨＹチップレット５０３Ｂの各々の中の少なくとも１つの光マクロ１２０５－ｘの複数のトランスミッタスライス１５０１－１～１５０１－Ｍへ連続波光を供給するよう構成されている。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３Ａおよび５０３Ｂの各々は、ｘ６４ＰＣＩｅレーン（Ｇｅｎ５のＧｅｎ４）を有する。Ｉ／Ｏハブチップも、ＭＣＰ８１０内に配置されている。いくつかの実施形態において、Ｉ／Ｏハブチップ８０５は、ＣＸＬプロトコルを実行するよう構成されているＩ／Ｏコントローラチップである。いくつかの実施形態において、ＭＣＰ８０１は、２．５Ｄパッケージング技術を用いて実装されている。いくつかの実施形態において、ＭＣＰ８０１は、プロセッサ８０３－１～８０３－ＮをＩ／Ｏハブ８０５へ電気的に接続すると共にＴｅｒａＰＨＹチップレット５０３Ａおよび５０３ＢをＩ／Ｏハブ８０５へ接続するためのＲＤＬを備える。いくつかの実施形態において、プロセッサ８０３－１～８０３－Ｎの内の１または複数が、ＢＧＡまたはその他の同様の接続技術でＩ／Ｏハブ８０５へ電気的に接続されている。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３Ａおよび５０３Ｂの一方または両方が、ＢＧＡまたはその他の同様の接続技術でＩ／Ｏハブ８０５へ電気的に接続されている。いくつかの実施形態において、ＭＣＰ８０１は、単一のＴｅｒａＰＨＹチップレットを備える。いくつかの実施形態において、ＭＣＰ８０１は、３以上のＴｅｒａＰＨＹチップレットを備える。いくつかの実施形態において、プロセッサ８０３－１～８０３－ＮおよびＴｅｒａＰＨＹチップレット５０３Ａ、５０３Ｂの内の１または複数が、ＭＣＰ８０１内でＩ／Ｏハブ８０５の隣に配置されている。いくつかの実施形態において、プロセッサ８０３－１～８０３－ＮおよびＴｅｒａＰＨＹチップレット５０３Ａ、５０３Ｂの内の１または複数が、ＭＣＰ８０１内でＩ／Ｏハブ８０５と少なくとも部分的に重複するように配置されている。

Ｉ／Ｏハブは、プロセッサ８０３－１～８０３－Ｎのいずれかが、ＴｅｒａＰＨＹチップレット５０３Ａおよび５０３Ｂのいずれかを通してデータを伝送できるように、プロセッサ８０３－１～８０３－Ｎの各々と、ＴｅｒａＰＨＹチップレット５０３Ａおよび５０３Ｂの各々との間の双方向データ通信を提供するよう構成されている。ＴｅｒａＰＨＹチップレット５０３Ａは、光ファイバアレイ８０７を通して光ファイバネットワークへ光学的に接続されており、光ファイバネットワーク上で、データがＴｅｒａＰＨＹチップレット５０３ＡへおよびＴｅｒａＰＨＹチップレット５０３Ａから光学的に伝送される。ＴｅｒａＰＨＹチップレット５０３Ｂは、光ファイバアレイ８０９を通して光ファイバネットワークへ光学的に接続されており、光ファイバネットワーク上で、データがＴｅｒａＰＨＹチップレット５０３ＢへおよびＴｅｒａＰＨＹチップレット５０３Ｂから光学的に伝送される。ＴｅｒａＰＨＹチップレット５０３Ａおよび５０３Ｂの各々は、コンピュータデバイス８００の電気ドメインと、コンピュータデバイス８００へおよび／またはコンピュータデバイス８００からデータが通信される光ネットワークの光ドメインとの間のデータインターフェースを提供するよう機能する。コンピュータデバイス８００は、例として提供されていることを理解されたい。他の実施形態において、コンピュータデバイス８００は、コンピュータデバイス８００が、電気ドメインと光ドメインとの間のデータインターフェースを提供するための少なくとも１つのＴｅｒａＰＨＹチップレットを備える限りは、他の方法で構成されてもよい。

図１８は、いくつかの実施形態に従って、図１４、図１５、および、図１６に関してそれぞれ上述したＣＸＬ接続ＤＲＡＭモジュール例５００、６００、および、７００のいずれかとインターフェース接続するよう構成されているコンピュータデバイスの別の例９００を示す。コンピュータデバイス９００は、処理ユニット９０５が配置されているＭＣＰ９０１を備える。いくつかの実施形態において、処理ユニット９０５は、グラフィックス・プロセッシング・ユニット（ＧＰＵ）である。いくつかの実施形態において、処理ユニット９０５は、テンソル・プロセッシング・ユニット（ＴＰＵ）である。ただし、様々な実施形態において、処理ユニット９０５は、任意のタイプのコンピュータ処理ユニットであってよいことを理解されたい。数（Ｎ）のＨＢＭスタック９０３－１～９０３－Ｎも、ＭＣＰ９０１内に配置されている。ＴｅｒａＰＨＹチップレット５０３Ｃも、ＭＣＰ９０１内に配置されている。ＴｅｒａＰＨＹチップレット５０３Ｃは、１または複数の光導波路５０４Ｂ（光ファイバなど）を通して光電力供給装置５０２Ｂへ光学的に接続されている。光電力供給装置５０２Ｂは、連続波光（１または複数の制御された／所定の波長のレーザ光）を生成し、ＴｅｒａＰＨＹチップレット５０３Ｃ内の少なくとも１つの光マクロ１２０５－ｘの複数のトランスミッタスライス１５０１－１～１５０１－Ｍへ連続波光を供給するよう構成されている。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３Ｃは、ｘ６４ＰＣＩｅレーン（Ｇｅｎ５のＧｅｎ４）を有する。いくつかの実施形態において、処理ユニット９０５は、ＣＸＬプロトコルを実行するよう構成されている。いくつかの実施形態において、ＭＣＰ９０１は、２．５Ｄパッケージング技術を用いて実装されている。いくつかの実施形態において、ＭＣＰ９０１は、ＨＢＭスタック９０３－１～９０３－Ｎを処理ユニット９０５へ電気的に接続すると共にＴｅｒａＰＨＹチップレット５０３Ｃを処理ユニット９０５へ接続するためのＲＤＬを備える。いくつかの実施形態において、ＨＢＭスタック９０３－１～９０３－Ｎの内の１または複数が、ＢＧＡまたはその他の同様の接続技術で処理ユニット９０５へ電気的に接続されている。いくつかの実施形態において、ＴｅｒａＰＨＹチップレット５０３Ｃは、ＢＧＡまたはその他の同様の接続技術で処理ユニット９０５へ電気的に接続されている。いくつかの実施形態において、ＭＣＰ９０１は、２以上のＴｅｒａＰＨＹチップレットを備える。いくつかの実施形態において、ＨＢＭスタック９０３－１～９０３－ＮおよびＴｅｒａＰＨＹチップレット５０３Ｃの内の１または複数が、ＭＣＰ９０１内で処理ユニット９０５の隣に配置されている。いくつかの実施形態において、ＨＢＭスタック９０３－１～９０３－ＮおよびＴｅｒａＰＨＹチップレット５０３Ｃの内の１または複数が、ＭＣＰ９０１内で処理ユニット９０５と少なくとも部分的に重複するように配置されている。

処理ユニット９０５は、ＨＢＭスタック９０３－１～９０３－Ｎの各々およびＴｅｒａＰＨＹチップレット５０３Ｃと双方向データ通信するように接続されている。ＴｅｒａＰＨＹチップレット５０３Ｃは、光ファイバアレイ９０７を通して光ファイバネットワークへ光学的に接続されており、光ファイバネットワーク上で、データがＴｅｒａＰＨＹチップレット５０３ＣへおよびＴｅｒａＰＨＹチップレット５０３Ｃから光学的に伝送される。ＴｅｒａＰＨＹチップレットＣは、コンピュータデバイス９００の電気ドメインと、コンピュータデバイス９００へおよび／またはコンピュータデバイス９００からデータが通信される光ネットワークの光ドメインとの間のデータインターフェースを提供するよう機能する。コンピュータデバイス９００は、例として提供されていることを理解されたい。他の実施形態において、コンピュータデバイス９００は、コンピュータデバイス９００が、電気ドメインと光ドメインとの間をインターフェース接続するための少なくとも１つのＴｅｒａＰＨＹチップレットを備える限りは、他の方法で構成されてもよい。

図１９は、いくつかの実施形態に従って、図１７のコンピュータモジュール８００および図１８のコンピュータモジュール９００が図１６のリモートＤＲＡＭモジュール７００とオーバオプティカルデータ通信で接続されている光データ通信システムの一例１０００を示す。コンピュータモジュール８００の光ファイバアレイ８０７は、光ネットワーク１００１内の光ファイバリンク１００３の第１端に接続されている。光ファイバリンク１００３の第２端は、ＤＲＡＭモジュール７００の光ファイバアレイ７０９に接続されている。コンピュータモジュール９００の光ファイバアレイ９０７は、光ネットワーク１００１内の光ファイバリンク１００５の第１端に接続されている。光ファイバリンク１００５の第２端は、ＤＲＡＭモジュール７００の光ファイバアレイ７１１に接続されている。様々な実施形態において、光リンク１００３および１００５の各々は、光ファイバ、光ファイバアレイ、光導波路、光波回路、および、任意の数およびタイプのアクティブおよび／またはパッシブ光デバイス（例えば、特に、光スプリッタ、光コンバイナ、光増幅器など）を含みうる。Ｉ／Ｏハブ８０５、処理ユニット９０５、および、ＣＸＬハブ／ＦＯ７０１の各々は、ＣＸＬプロトコルを実行するよう構成されている。したがって、図１９の構成は、ＤＲＡＭモジュール７００内のリモートプールＤＲＡＭシステムと複数の異なるタイプのコンピュータデバイス８００および９００との間でＣＸＬプロトコルを利用する光データ通信システムの一例を示している。図１９の光データ通信システム１０００は、例として提供されており、高度なデータ通信プロトコル（ＣＸＬプロトコルなど）を用いて、リモートメモリシステム（例えば、プールＤＲＡＭシステム）と１または複数の処理デバイスとの間のオーバオプティカルデータ通信を提供するために、ＴｅｒａＰＨＹチップレット技術が利用される基本的に任意の数およびタイプの光データ通信システム構成の１つを表していることを理解されたい。

図２０は、いくつかの実施形態に従って、図１７のコンピュータモジュール８００の複数のインスタンス８００－１～８００－４が、図１６のリモートＤＲＡＭモジュール７００の複数のインスタンス７００－１および７００－２とオーバオプティカルデータ通信で接続されている光データ通信システムの一例１１００を示す。第１コンピュータモジュール８００－１の光ファイバアレイ８０７の第１部分が、光ネットワーク１１０１内の光ファイバリンク１１０３の第１端に接続されている。いくつかの実施形態において、第１コンピュータモジュール８００－１の光ファイバアレイ８０７の第１部分は、光ファイバアレイ８０７内の光ファイバの３分の１である。いくつかの実施形態において、光ネットワーク１１０１は、光ファイバシャッフルまたは光ファイバルームとして実装されている。光ファイバリンク１１０３の第２端が、第１ＤＲＡＭモジュール７００－１の光ファイバアレイ７０９の第１部分に接続されている。いくつかの実施形態において、第１ＤＲＡＭモジュール７００－１の光ファイバアレイ７０９の第１部分は、光ファイバアレイ７０９内の光ファイバの３分の１である。第１コンピュータモジュール８００－１の光ファイバアレイ８０７の第２部分が、光ネットワーク１１０１内の光ファイバリンク１１０５の第１端に接続されている。いくつかの実施形態において、第１コンピュータモジュール８００－１の光ファイバアレイ８０７の第２部分は、光ファイバアレイ８０７内の光ファイバの３分の１である。光ファイバリンク１１０５の第２端が、第２ＤＲＡＭモジュール７００－２の光ファイバアレイ７０９の第１部分に接続されている。いくつかの実施形態において、第２ＤＲＡＭモジュール７００－２の光ファイバアレイ７０９の第１部分は、光ファイバアレイ７０９内の光ファイバの３分の１である。

第２コンピュータモジュール８００－２の光ファイバアレイ８０７の第１部分が、光ネットワーク１１０１内の光ファイバリンク１１０７の第１端に接続されている。いくつかの実施形態において、第２コンピュータモジュール８００－２の光ファイバアレイ８０７の第１部分は、光ファイバアレイ８０７内の光ファイバの３分の１である。光ファイバリンク１１０７の第２端が、第１ＤＲＡＭモジュール７００－１の光ファイバアレイ７０９の第２部分に接続されている。いくつかの実施形態において、第１ＤＲＡＭモジュール７００－１の光ファイバアレイ７０９の第２部分は、光ファイバアレイ７０９内の光ファイバの３分の１である。第２コンピュータモジュール８００－２の光ファイバアレイ８０７の第２部分が、光ネットワーク１１０１内の光ファイバリンク１１０９の第１端に接続されている。いくつかの実施形態において、第２コンピュータモジュール８００－２の光ファイバアレイ８０７の第２部分は、光ファイバアレイ８０７内の光ファイバの３分の１である。光ファイバリンク１１０９の第２端が、第２ＤＲＡＭモジュール７００－２の光ファイバアレイ７０９の第２部分に接続されている。いくつかの実施形態において、第２ＤＲＡＭモジュール７００－２の光ファイバアレイ７０９の第２部分は、光ファイバアレイ７０９内の光ファイバの３分の１である。

第３コンピュータモジュール８００－３の光ファイバアレイ８０７の第１部分が、光ネットワーク１１０１内の光ファイバリンク１１１１の第１端に接続されている。いくつかの実施形態において、第３コンピュータモジュール８００－３の光ファイバアレイ８０７の第１部分は、光ファイバアレイ８０７内の光ファイバの３分の１である。光ファイバリンク１１１１の第２端が、第１ＤＲＡＭモジュール７００－１の光ファイバアレイ７１１の第１部分に接続されている。いくつかの実施形態において、第１ＤＲＡＭモジュール７００－１の光ファイバアレイ７１１の第１部分は、光ファイバアレイ７１１内の光ファイバの３分の１である。第３コンピュータモジュール８００－３の光ファイバアレイ８０７の第２部分が、光ネットワーク１１０１内の光ファイバリンク１１１３の第１端に接続されている。いくつかの実施形態において、第３コンピュータモジュール８００－３の光ファイバアレイ８０７の第２部分は、光ファイバアレイ８０７内の光ファイバの３分の１である。光ファイバリンク１１１３の第２端が、第２ＤＲＡＭモジュール７００－２の光ファイバアレイ７１１の第１部分に接続されている。いくつかの実施形態において、第２ＤＲＡＭモジュール７００－２の光ファイバアレイ７１１の第１部分は、光ファイバアレイ７１１内の光ファイバの３分の１である。

第４コンピュータモジュール８００－４の光ファイバアレイ８０７の第１部分が、光ネットワーク１１０１内の光ファイバリンク１１１５の第１端に接続されている。いくつかの実施形態において、第４コンピュータモジュール８００－４の光ファイバアレイ８０７の第１部分は、光ファイバアレイ８０７内の光ファイバの３分の１である。光ファイバリンク１１１５の第２端が、第１ＤＲＡＭモジュール７００－１の光ファイバアレイ７１１の第２部分に接続されている。いくつかの実施形態において、第１ＤＲＡＭモジュール７００－１の光ファイバアレイ７１１の第２部分は、光ファイバアレイ７１１内の光ファイバの３分の１である。第４コンピュータモジュール８００－４の光ファイバアレイ８０７の第２部分が、光ネットワーク１１０１内の光ファイバリンク１１１７の第１端に接続されている。いくつかの実施形態において、第４コンピュータモジュール８００－４の光ファイバアレイ８０７の第２部分は、光ファイバアレイ８０７内の光ファイバの３分の１である。光ファイバリンク１１１７の第２端が、第２ＤＲＡＭモジュール７００－２の光ファイバアレイ７１１の第２部分に接続されている。いくつかの実施形態において、第２ＤＲＡＭモジュール７００－２の光ファイバアレイ７１１の第２部分は、光ファイバアレイ７１１内の光ファイバの３分の１である。

４個のコンピュータデバイス８００－１～８００－４と２個のＤＲＡＭモジュール７００－１および７００－２との間の光接続は、４個のコンピュータデバイス８００－１～８００－４の内のいずれかの中のプロセッサ８０３－１～８０３－Ｎのいずれかが、２つのＤＲＡＭモジュール７００－１および７００－２のいずれかの中のＤＲＡＭＤＩＭＭ７１３－１～７１３－１０のいずれかとオーバオプティカル入力／出力動作を実行することを可能にする。そして、いくつかの実施形態において、上述のオーバオプティカル入力／出力動作は、ＣＸＬプロトコルを用いて実行される。このように、４個のコンピュータデバイス８００－１～８００－４上のＴｅｒａＰＨＹチップレット５０３Ａ、ならびに、２個のＤＲＡＭモジュール７００－１および７００－２の各々上のＴｅｒａＰＨＹチップレット５０３－１および５０３－２は、４個のコンピュータデバイス８００－１～８００－４のプロセッサ８０３－１～８０３－Ｎの各々に、複数のＤＲＡＭモジュール７００－１および７００－２内に集合的に実装されている大型のプールＤＲＡＭシステムへのオーバオプティカルＩ／Ｏアクセスを提供する。いくつかの実施形態において、図１６に関して上述したように、各ＤＲＡＭモジュール７００－１および７００－２が最大４．０９６Ｔｂｐｓのデータ速度を提供する場合に、光データ通信システム１１００は、４個のコンピュータデバイス８００－１～８００－４のプロセッサ８０３－１～８０３－Ｎの各々に、ＣＸＬプロトコルを用いて最大４．０９６ＴｂｐｓのオーバオプティカルＩ／Ｏアクセスデータ速度を提供する。また、光データ通信システム１１００は、ＤＲＡＭモジュール７００－１および７００－２の両方におけるの１０個のＤＲＡＭＤＩＭＭ７１３－１～７１３－１０の組み合わせに対応する合計メモリ容量が、４個のコンピュータデバイス８００－１～８００－４のプロセッサ８０３－１～８０３－Ｎの各々によって、ＣＸＬプロトコルを用いてオーバオプティカルでアクセス可能になることを可能にする。

様々な実施形態において、光リンク１１０３、１１０５、１１０７、１１０９、１１１１、１１１３、１１１５、および、１１１７の各々は、光ファイバ、光ファイバアレイ、光導波路、光波回路、および、任意の数およびタイプのアクティブおよび／またはパッシブ光デバイス（例えば、特に、光スプリッタ、光コンバイナ、光増幅器など）を含みうる。いくつかの実施形態において、４個のコンピュータデバイス８００－１～８００－４の各１／Ｏハブ８０５、ならびに、２個のＤＲＡＭモジュール７００－１および７００－２の各ＣＸＬハブ／ＦＯ７０１は、ＣＸＬプロトコルを実行するよう構成されている。したがって、光データ通信システム例１１００は、複数のＤＲＡＭモジュール７００－１、７００－２にわたって分散されているリモートプールＤＲＡＭシステムと、複数のコンピュータデバイス８００－１～８００－４との間で、ＣＸＬプロトコルを利用する。また、光データ通信システム１１００は、拡張可能である。いくつかの実施形態において、光データ通信システム１１００は、２個だけのＤＲＡＭモジュール７００－１および７００－２よりも多いＤＲＡＭモジュール、および／または、４個だけのコンピュータデバイス８００－１～８００－４よりも多いコンピュータデバイスを備えるよう拡張される。また、いくつかの実施形態において、光データ通信システム１１００は、複数のタイプのＤＲＡＭモジュールを備える。例えば、いくつかの実施形態において、光データ通信システム１１００は、それぞれ、図１４、図１５、および、図１６に関して上述したＤＲＡＭモジュール例５００、６００、および、７００の組みあわせを備える。同様に、いくつかの実施形態において、光データ通信システム１１００は、複数のタイプのコンピュータデバイスを備える。例えば、いくつかの実施形態において、光データ通信システム１１００は、それぞれ、図１７および図１８に関して上述したコンピュータデバイス例８００および９００の組みあわせを備える。したがって、図２０の光データ通信システム１１００は、例として提供されており、高度なデータ通信プロトコル（ＣＸＬプロトコルなど）を用いて、リモートメモリシステム（例えば、プールＤＲＡＭシステム）と複数の処理デバイスとの間の双方向オーバオプティカルＩ／Ｏデータ通信を提供するために、ＴｅｒａＰＨＹチップレット技術が利用される基本的に任意の数およびタイプの光データ通信システム構成の１つを表していることを理解されたい。

電気光学チップ（例えば、ＴｅｒａＰＨＹチップレット５０３、５０３－１、５０３－２、など）と、電気ファンアウトチップ（例えば、ＣＸＬハブ／ＦＯ（ファンアウト）チップ５０１、７０１、など）と、電気ファンアウトチップに電気的に接続されている少なくとも１つのＤＩＭＭスロットとを備えたコンピュータメモリシステムの様々な実施形態が、本明細書で開示されている。少なくとも１つのＤＩＭＭスロットの各々は、対応するＤＲＡＭＤＩＭＭを受け入れるよう構成されている。電気光学チップは、電気インターフェースおよびフォトニックインターフェースを備える。フォトニックインターフェースは、光リンクと光学的に接続するよう構成されている。いくつかの実施形態において、光リンクは、光ファイバアレイである。電気ファンアウトチップは、電気光学チップの電気インターフェースへ電気的に接続されている。電気ファンアウトチップは、電気光学チップと少なくとも１つのＤＩＭＭスロットに対応する各ＤＲＡＭＤＩＭＭとの間の双方向電気データ通信を管理するよう構成されている。電気光学チップは、少なくとも１つの光マクロを備える。少なくとも１つの光マクロの各々は、電気光学チップの電気インターフェースを通して受信された出力電気データ信号を出力光データ信号へ変換するよう構成されている。少なくとも１つの光マクロの各々は、電気光学チップのフォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。少なくとも１つの光マクロの各々は、電気光学チップのフォトニックインターフェースを通して光リンクから受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。少なくとも１つの光マクロの各々は、電気光学チップの電気インターフェースを通して入力電気データ信号を送信するよう構成されている。

いくつかの実施形態において、電気光学チップおよび電気ファンアウトチップは、電気光学チップおよび電気ファンアウトチップが基板内の導電配線の一部を通して互いに電気的に接続されるように、導電配線を含む基板にフリップチップ接続されている。いくつかの実施形態において、基板および少なくとも１つのＤＩＭＭスロットは、同じモジュールボードに取り付けられている。いくつかの実施形態において、基板内の導電配線は、基板内に形成された再配線層構造内に備えられている。いくつかの実施形態において、コンピュータメモリシステムは、複数のＤＩＭＭスロットを備えており、電気ファンアウトチップは、複数のＤＩＭＭスロットの各々に電気的に接続されている。いくつかの実施形態において、電気ファンアウトチップは、コンピュータプロセッサと、コンピュータメモリシステムの少なくとも１つのＤＩＭＭスロットに取り付けられた各ＤＲＡＭＤＩＭＭとの間のデータ通信のためのＣＸＬ相互接続プロトコルを実行するよう構成されている。

いくつかの実施形態において、電気光学チップの少なくとも１つの光マクロの各々は、複数のトランスミッタスライスおよび複数のレシーバスライスを備える。複数のトランスミッタスライスの各トランスミッタスライスは、電気ファンアウトチップから電気光学チップの電気インターフェースを通して受信された出力電気データ信号を出力光データ信号へ変換するために連続波光を変調するよう構成されている対応する第１光マイクロリング共振器を備える。複数のレシーバスライスの各レシーバスライスは、光リンクから電気光学チップのフォトニックインターフェースを通して受信された入力光データ信号を光学的に結合するよう構成されている対応する第２光マイクロリング共振器を備える。いくつかの実施形態において、対応する第１光マイクロリング共振器は、所定の光波長を有する連続波光を変調して、出力電気データ信号を所定の光波長を有する出力光データ信号に変換するために、所定の光波長で動作するよう構成されており、対応する第２光マイクロリング共振器は、所定の光波長を有する入力光データ信号を光学的に結合するために、所定の光波長で動作するよう構成されている。光電力供給装置（例えば、光電力供給装置５０２）が、電気光学チップへ光学的に接続されている。光電力供給装置は、連続波光を生成し、電気光学チップ内の少なくとも１つの光マクロの複数のトランスミッタスライスへ連続波光を供給するよう構成されている。

いくつかの実施形態において、コンピュータメモリシステムは、複数の電気光学チップを備えており、複数の電気光学チップの各電気光学チップは、それぞれの電気インターフェースと、それぞれのフォトニックインターフェースとを備える。複数の電気光学チップのそれぞれのフォトニックインターフェースは、それぞれの光リンクと光学的に接続するよう構成されている。複数の電気光学チップの各電気光学チップは、少なくとも１つのそれぞれの光マクロを備える。少なくとも１つのそれぞれの光マクロの各々は、電気ファンアウトチップからそれぞれの電気光学チップの電気インターフェースを通して受信された出力電気データ信号を出力光データ信号へ変換するよう構成されている。少なくとも１つのそれぞれの光マクロの各々は、さらに、それぞれの電気光学チップのフォトニックインターフェースを通してそれぞれの光リンクへ出力光データ信号を送信するよう構成されている。少なくとも１つのそれぞれの光マクロの各々は、さらに、それぞれの光リンクからそれぞれの電気光学チップのフォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。少なくとも１つのそれぞれの光マクロの各々は、さらに、それぞれの電気光学チップの電気インターフェースを通して電気ファンアウトチップへ入力電気データ信号を送信するよう構成されている。いくつかの実施形態において、複数の電気光学チップおよび電気ファンアウトチップは、同じモジュールボードに取り付けられている。いくつかの実施形態において、光電力供給装置は、複数の電気光学チップの各々に光学的に接続されており、ここで、光電力供給装置は、連続波光を生成し、複数の電気光学チップの各々の中の各光マクロへ連続波光を供給するよう構成されている。

いくつかの実施形態において、光リンクの第１端が、コンピュータメモリシステムの電気光学チップへ光学的に接続され、光リンクの第２端が、第２電気光学チップ（例えば、ＴｅｒａＰＨＹチップレット５０３Ａ、５０３Ｂ、５０３Ｃ、など）へ光学的に接続されている。第２電気光学チップは、集積回路チップ（例えば、Ｉ／Ｏハブ８０５経由でＣＰＵ８０３－１～８０３－Ｎ、ＧＰＵ／ＴＰＵ９０５、など）へ電気的に接続されている対応する電気インターフェースを備える。第２電気光学チップは、さらに、光リンクの第２端へ光学的に接続されている対応するフォトニックインターフェースを備える。第２電気光学チップは、少なくとも１つの光マクロを備える。第２電気光学チップの少なくとも１つの光マクロの各々は、集積回路チップから第２電気光学チップの対応する電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成されている。第２電気光学チップの少なくとも１つの光マクロの各々は、さらに、第２電気光学チップの対応するフォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。第２電気光学チップの少なくとも１つの光マクロの各々は、さらに、第２電気光学チップの対応するフォトニックインターフェースを通して光リンクから受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。第２電気光学チップの少なくとも１つの光マクロの各々は、さらに、第２電気光学チップの対応する電気インターフェースを通して集積回路チップへ入力電気データ信号を送信するよう構成されている。

図２１は、いくつかの実施形態に従って、コンピュータメモリシステムを動作させるための方法を示すフローチャートである。方法は、光リンクを通して第１セットの光データ信号を受信する工程２１０１を備え、第１セットの光データ信号はメモリアクセス動作のための命令を伝達する。方法は、さらに、第１セットの光データ信号に基づいて第１セットの電気データ信号を生成する工程２１０３を備える。第１セットの電気データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、メモリデバイスに接続されている電気ファンアウトチップへ第１セットの電気データ信号を送信する工程２１０５を備える。いくつかの実施形態において、メモリデバイスは、ＤＲＡＭＤＩＭＭである。方法は、さらに、第１セットの電気データ信号に従って、メモリデバイス上でメモリアクセス動作を実行するよう、電気ファンアウトチップを動作させる工程２１０７を備えており、ここで、メモリアクセス動作の実行は、メモリアクセス動作の結果を伝達する第２セットの電気データ信号を生成する。いくつかの実施形態において、電気ファンアウトチップは、コンピュータプロセッサとメモリデバイスのＤＲＡＭＤＩＭＭとの間のデータ通信のためのＣＸＬ相互接続プロトコルに従って動作する。方法は、さらに、第２セットの電気データ信号から第２セットの光データ信号を生成する工程２１０９を備えており、ここで、第２セットの光データ信号は、メモリアクセス動作の結果を伝達する。方法は、さらに、光リンクを通して第２セットの光データ信号を送信する工程２１１１を備える。

いくつかの実施形態において、工程２１０１、２１０３、２１０５、２１０９、および、２１１１は、電気光学チップ（例えば、ＴｅｒａＰＨＹチップレット５０３、５０３－１、５０３－２、など）によって実行される。いくつかの実施形態において、第１セットの電気データ信号を生成する工程２１０３は、工程２１０１において光リンクを通して受信された第１セットの光データ信号を光学的に結合し、第１セットの光学的に結合された光データ信号を電気光学チップ上の復調回路へ電気的に接続されている光検出器デバイスに伝達するよう、電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも１つの光マイクロリング共振器を動作させる工程を含む。方法は、さらに、光検出器デバイスに伝達された第１セットの光データ信号に基づいて、第１セットの電気データ信号を生成するよう、復調回路を動作させる工程を備える。いくつかの実施形態において、第２セットの光データ信号を生成する工程２１０９は、所定の光波長を有する連続波光を変調して、第２セットの電気データ信号を所定の光波長を有する第２セットの光データ信号に変換するように、電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも１つの光マイクロリング共振器を動作させる工程を含む。

以上の実施形態の記載は、例示および説明を目的としたものである。包括的であることも本発明を限定することも意図していない。特定の実施形態の個々の要素または特徴は、一般に、その特定の実施形態に限定されず、適用可能であれば、置き換え可能であり、特に図示も記載もない限りは、選択された実施形態で利用できる。同じものが、多くの方法で変形されてもよい。かかる変形は、本発明からの逸脱と見なされず、すべてのかかる変形は、本発明の範囲内に含まれると意図される。

理解を深めるために、本発明について、或る程度詳しく説明したが、発明の説明の範囲内でいくらかの変更と変形を行ってもよいことは明らかである。したがって、これらの実施形態は、例示的なものであって、限定的なものではないとみなされ、本発明は、本明細書に示した詳細に限定されず、記載された実施形態の範囲および等価物の範囲内で変形されてよい。

Claims

リモートメモリシステムであって、
マルチチップパッケージの基板と、
前記基板に接続されている集積回路チップであって、高帯域幅メモリインターフェースを備える集積回路チップと、
前記基板に接続されている電気光学チップであって、前記集積回路チップの前記高帯域幅メモリインターフェースへ電気的に接続されている電気インターフェースを有し、光リンクと光学的に接続するよう構成されているフォトニックインターフェースを含み、少なくとも１つの光マクロを含む電気光学チップと、を備え、前記少なくとも１つの光マクロの各々は、前記高帯域幅メモリインターフェースから前記電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成され、前記少なくとも１つの光マクロの各々は、前記フォトニックインターフェースを通して前記光リンクへ前記出力光データ信号を送信するよう構成され、前記少なくとも１つの光マクロの各々は、前記光リンクから前記フォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成され、前記少なくとも１つの光マクロの各々は、前記電気インターフェースを通して前記高帯域幅メモリインターフェースへ前記入力電気データ信号を送信するよう構成されている、リモートメモリシステム。
請求項１に記載のリモートメモリシステムであって、前記基板は、インターポーザおよび有機基板の内の一方または両方である、リモートメモリシステム。
請求項１に記載のリモートメモリシステムであって、前記基板は、導電配線および光導波路の両方を備える、リモートメモリシステム。
請求項１に記載のリモートメモリシステムであって、前記基板は、再配線層構造を備え、前記集積回路チップは前記再配線層構造にフリップチップ接続され、前記電気光学チップは前記再配線層構造にフリップチップ接続されている、リモートメモリシステム。
請求項１に記載のリモートメモリシステムであって、さらに、
前記光リンクへ光学的に接続されているフォトニックインターフェースを有する電気光学ファンアウトチップを備えたリモートメモリデバイスを備え、
前記リモートメモリデバイスは、前記電気光学ファンアウトチップの電気インターフェースへ電気的に接続されている高帯域幅メモリスタックを備える、リモートメモリシステム。
請求項５に記載のリモートメモリシステムであって、前記光リンクは、前記マルチチップパッケージの前記電気光学チップの前記フォトニックインターフェースを前記リモートメモリデバイスの前記電気光学ファンアウトチップの前記フォトニックインターフェースへ光学的に接続する光ファイバアレイを備える、リモートメモリシステム。
請求項５に記載のリモートメモリシステムであって、前記リモートメモリデバイスは、前記電気光学ファンアウトチップの前記電気インターフェースへ電気的に接続されている複数の高帯域幅メモリスタックを備える、リモートメモリシステム。
請求項７に記載のリモートメモリシステムであって、前記マルチパッケージチップの前記基板は、第１基板であり、前記リモートメモリデバイスは、電気配線を含む第２基板を備え、前記電気光学ファンアウトチップは、前記第２基板内の前記電気配線の一部に電気的に接続され、前記複数の高帯域幅メモリスタックの各々は、前記第２基板内の前記電気配線の一部に電気的に接続されている、リモートメモリシステム。
請求項８に記載のリモートメモリシステムであって、前記第２基板内の前記電気配線は、前記第２基板内の再配線層構造の一部を形成し、前記電気光学ファンアウトチップは、前記再配線層構造にフリップチップ接続され、前記複数の高帯域幅メモリスタックの各々は、前記再配線層構造にフリップチップ接続されている、リモートメモリシステム。
請求項５に記載のリモートメモリシステムであって、前記マルチチップパッケージの前記電気光学チップおよび前記リモートメモリデバイスの前記電気光学ファンアウトチップの各々は、前記光リンクを通して光信号の波長分割多重化を実行するよう構成されている、リモートメモリシステム。
請求項１に記載のリモートメモリシステムであって、前記少なくとも１つの光マクロの各々は、複数のトランスミッタスライスおよび複数のレシーバスライスを備え、前記複数のトランスミッタスライスの各トランスミッタスライスは、前記出力電気データ信号を前記出力光データ信号へ変換するために連続波光を変調するよう構成されている対応する第１光マイクロリング共振器を備え、前記複数のレシーバスライスの各レシーバスライスは、前記入力光データ信号を光学的に結合するよう構成されている対応する第２光マイクロリング共振器を備える、リモートメモリシステム。
請求項１１に記載のリモートメモリシステムであって、前記対応する第１光マイクロリング共振器は、所定の光波長を有する連続波光を変調して、前記出力電気データ信号を前記所定の光波長を有する前記出力光データ信号に変換するために、前記所定の光波長で動作するよう構成され、前記対応する第２光マイクロリング共振器は、前記所定の光波長を有する前記入力光データ信号を光学的に結合するために、前記所定の光波長で動作するよう構成されている、リモートメモリシステム。
請求項１に記載のリモートメモリシステムであって、さらに、
前記マルチチップパッケージの前記基板に接続されている少なくとも１つのさらなる電気光学チップを備え、
前記少なくとも１つのさらなる電気光学チップの各々は、前記マルチチップパッケージの前記集積回路チップへ電気的に接続されている対応する電気インターフェースを有し、前記少なくとも１つのさらなる電気光学チップの各々は、対応する光リンクの第１端へ光学的に接続されている対応するフォトニックインターフェースを有する、リモートメモリシステム。
請求項１３に記載のリモートメモリシステムであって、各光リンクは、別個のリモートメモリデバイスの別個の電気光学ファンアウトチップへ光学的に接続されている第２端を有する、リモートメモリシステム。
請求項１４に記載のリモートメモリシステムであって、各リモートメモリデバイスは、前記リモートメモリデバイスの前記電気光学ファンアウトチップに電気的に接続されている少なくとも１つの高帯域幅メモリスタックを備える、リモートメモリシステム。
リモートメモリシステムを動作させるための方法であって、
メモリアクセス動作のための命令を伝達する第１セットの電気データ信号を生成し、
前記第１セットの電気データ信号に基づいて光データ信号を生成し、前記光データ信号は、前記メモリアクセス動作のための前記命令を伝達し、
前記光データ信号を光リンクでリモートメモリデバイスへ送信し、
前記リモートメモリデバイスで前記光データ信号から第２セットの電気データ信号を生成し、前記第２セットの電気データ信号は、前記メモリアクセス動作のための前記命令を伝達し、
前記第２セットの電気データ信号を用いて、前記リモートメモリデバイスで前記メモリアクセス動作を実行すること、
を備える、方法。
請求項１６に記載の方法であって、前記リモートメモリデバイスは、前記第１セットの電気データ信号が生成されるコンピュータデバイスから物理的に離れている、方法。
請求項１６に記載の方法であって、前記メモリアクセス動作は、高帯域幅メモリアクセス動作である、方法。
請求項１６に記載の方法であって、さらに、
高帯域幅メモリインターフェースを通して第１電気光学チップの電気インターフェースへ前記第１セットの電気データ信号を送信ぃ、
前記第１セットの電気データ信号に基づいて前記光データ信号を生成して、前記光リンクを通じて前記光データ信号を送信するよう、前記第１電気光学チップを動作させること、
を備える、方法。
請求項１９に記載の方法であって、前記光データ信号を生成するよう前記第１電気光学チップを動作させることは、所定の光波長を有する連続波光を変調して、前記第１セットの電気データ信号を前記所定の光波長を有する前記光データ信号に変換するように、前記第１電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも１つの光マイクロリング共振器を動作させることを含む、方法。
請求項１９に記載の方法であって、さらに、
前記リモートメモリデバイス上の第２電気光学チップのフォトニックインターフェースを通して前記光リンクから前記光データ信号を受信し、
前記光データ信号から前記第２セットの電気データ信号を生成するよう、前記第２電気光学チップを動作させること、
を備える、方法。
請求項２１に記載の方法であって、さらに、
前記第２電気光学チップの電気インターフェースを通して前記リモートメモリデバイス上の高帯域幅メモリスタックへ前記第２セットの電気データ信号を送信するよう、前記第２電気光学チップを動作させ、
前記第２セットの電気データ信号を用いて前記高帯域幅メモリスタック内で前記メモリアクセス動作を実行するよう、前記高帯域幅メモリスタックを動作させること、
を備える、方法。
請求項２１に記載の方法であって、前記第２セットの電気データ信号を生成するよう、前記第２電気光学チップを動作させることは、前記第２電気光学チップの前記フォトニックインターフェースを通して受信された前記光データ信号を光学的に結合し、前記光学的に結合された光データ信号を、前記第２電気光学チップ上の復調回路へ電気的に接続されている光検出器デバイスに伝達するよう、前記第２電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも１つの光マイクロリング共振器を動作させることを含み、前記復調回路は、前記光検出器デバイスに伝達された前記光データ信号に基づいて、前記第２セットの電気データ信号を生成するよう動作する、方法。
リモートメモリシステムを構成するための方法であって、
第１マルチチップパッケージ上の第１電気光学チップへ集積回路チップを電気的に接続させ、
前記第１電気光学チップを光リンクの第１端へ光学的に接続し、
第２電気光学チップを前記光リンクの第２端へ光学的に接続し、前記第２電気光学チップは、前記第１マルチチップパッケージから物理的に離れている第２マルチチップパッケージ上のメモリデバイスへ電気的に接続される、こと、
を備える、方法。
請求項２４に記載の方法であって、さらに、
前記第１マルチチップパッケージの基板内の再配線層構造へ前記集積回路チップをフリップチップ接続し、
前記第１マルチチップパッケージの前記基板内の前記再配線層構造へ前記第１電気光学チップをフリップチップ接続すること、
を備える、方法。
請求項２４に記載の方法であって、前記光リンクは、光ファイバアレイとして形成されている、方法。
請求項２４に記載の方法であって、さらに、
前記第２マルチチップパッケージの基板内の再配線層構造へ前記第２電気光学チップをフリップチップ接続し、
前記第２マルチチップパッケージの前記基板内の前記再配線層構造へ前記メモリデバイスをフリップチップ接続すること、
を備える、方法。
請求項２４に記載の方法であって、前記メモリデバイスは、高帯域幅メモリスタックである、方法。
請求項２４に記載の方法であって、前記第１電気光学チップは、少なくとも１つの光マクロを備え、前記少なくとも１つの光マクロの各々は、前記集積回路チップから受信された出力電気データ信号を出力光データ信号に変換して、前記光リンクを通して前記出力光データ信号を送信するよう構成され、前記少なくとも１つの光マクロの各々は、前記光リンクを通して受信された入力光データ信号を入力電気データ信号に変換して、前記入力電気データ信号を前記集積回路チップへ送信するよう構成されている、方法。
請求項２４に記載の方法であって、前記第２電気光学チップは、少なくとも１つの光マクロを備え、前記少なくとも１つの光マクロの各々は、前記光リンクを通して受信された入力光データ信号を入力電気データ信号に変換して、前記入力電気データ信号を前記メモリデバイスへ送信するよう構成され、前記少なくとも１つの光マクロの各々は、前記メモリデバイスから受信された出力電気データ信号を出力光データ信号に変換して、前記光リンクを通して前記出力光データ信号を送信するよう構成されている、方法。
コンピュータメモリシステムであって、
電気インターフェースおよびフォトニックインターフェースを備える電気光学チップと、前記フォトニックインターフェースは、光リンクと光学的に接続するよう構成され、前記電気光学チップは、少なくとも１つの光マクロを備え、前記少なくとも１つの光マクロの各々は、前記電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成され、前記少なくとも１つの光マクロの各々は、前記フォトニックインターフェースを通して前記光リンクへ前記出力光データ信号を送信するよう構成され、前記少なくとも１つの光マクロの各々は、前記光リンクから前記フォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成され、前記少なくとも１つの光マクロの各々は、前記電気インターフェースを通して前記入力電気データ信号を送信するよう構成され、
前記電気光学チップの前記電気インターフェースへ電気的に接続されている電気ファンアウトチップと、
前記電気ファンアウトチップへ電気的に接続されている少なくとも１つのデュアルインラインメモリモジュール（ＤＩＭＭ）スロットと、を備え前記少なくとも１つのデュアルインラインメモリモジュールスロットの各々は、対応するダイナミックランダムアクセスメモリ（ＤＲＡＭ）ＤＩＭＭを受け入れるよう構成され、前記電気ファンアウトチップは、前記電気光学チップと前記少なくとも１つのデュアルインラインメモリモジュールスロットに対応する各ＤＲＡＭＤＩＭＭとの間の双方向電気データ通信を管理するよう構成されている、コンピュータメモリシステム。
請求項３１に記載のコンピュータメモリシステムであって、さらに、
導電配線を備える基板を備え、
前記電気光学チップおよび前記電気ファンアウトチップの各々は、前記電気光学チップおよび前記電気ファンアウトチップが前記基板内の前記導電配線の一部を通して互いに電気的に接続されるように、前記基板にフリップチップ接続されている、コンピュータメモリシステム。
請求項３２に記載のコンピュータメモリシステムであって、前記基板および前記少なくとも１つのＤＩＭＭスロットは、同じモジュールボードに取り付けられている、コンピュータメモリシステム。
請求項３２に記載のコンピュータメモリシステムであって、前記導電配線は、前記基板内に形成された再配線層構造内に備えられている、コンピュータメモリシステム。
請求項３１に記載のコンピュータメモリシステムであって、さらに、
複数のＤＩＭＭスロットを備え、
前記少なくとも１つのＤＩＭＭスロットは、前記複数のＤＩＭＭスロットの１つであり、前記電気ファンアウトチップは、前記複数のＤＩＭＭスロットの各々へ電気的に接続されている、コンピュータメモリシステム。
請求項３１に記載のコンピュータメモリシステムであって、前記光リンクは、光ファイバアレイである、コンピュータメモリシステム。
請求項３１に記載のコンピュータメモリシステムであって、前記少なくとも１つの光マクロの各々は、複数のトランスミッタスライスおよび複数のレシーバスライスを備え、前記複数のトランスミッタスライスの各トランスミッタスライスは、前記電気ファンアウトチップから前記電気光学チップの前記電気インターフェースを通して受信された前記出力電気データ信号を前記出力光データ信号へ変換するために連続波光を変調するよう構成されている対応する第１光マイクロリング共振器を備え、前記複数のレシーバスライスの各レシーバスライスは、前記光リンクから前記電気光学チップの前記フォトニックインターフェースを通して受信された前記入力光データ信号を光学的に結合するよう構成されている対応する第２光マイクロリング共振器を備える、コンピュータメモリシステム。
請求項３７に記載のコンピュータメモリシステムであって、前記対応する第１光マイクロリング共振器は、所定の光波長を有する連続波光を変調して、前記出力電気データ信号を前記所定の光波長を有する前記出力光データ信号に変換するために、前記所定の光波長で動作するよう構成され、前記対応する第２光マイクロリング共振器は、前記所定の光波長を有する前記入力光データ信号を光学的に結合するために、前記所定の光波長で動作するよう構成されている、コンピュータメモリシステム。
請求項３７に記載のコンピュータメモリシステムであって、さらに、
前記電気光学チップへ光学的に接続されている光電力供給装置を備え、
前記光電力供給装置は、連続波光を生成し、前記電気光学チップ内の前記少なくとも１つの光マクロの前記複数のトランスミッタスライスへ前記連続波光を供給するよう構成されている、コンピュータメモリシステム。
請求項３１に記載のコンピュータメモリシステムであって、前記電気ファンアウトチップは、コンピュータプロセッサと、前記少なくとも１つのＤＩＭＭスロットに取り付けられた各ＤＲＡＭＤＩＭＭとの間のデータ通信のためのコンピュート・エクスプレス・リンク（ＣＸＬ）相互接続プロトコルを実行するよう構成されている、コンピュータメモリシステム。
請求項３１に記載のコンピュータメモリシステムであって、さらに、
複数の電気光学チップを備え、
前記電気光学チップは、前記複数の電気光学チップの１つであり、前記複数の電気光学チップの各電気光学チップは、それぞれの電気インターフェースおよびそれぞれのフォトニックインターフェースを備え、それぞれのフォトニックインターフェースは、それぞれの光リンクと光学的に接続するよう構成され、前記複数の電気光学チップの各電気光学チップは、少なくとも１つのそれぞれの光マクロを備え、前記少なくとも１つのそれぞれの光マクロの各々は、前記電気ファンアウトチップから前記それぞれの電気光学チップの前記電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成され、前記少なくとも１つのそれぞれの光マクロの各々は、前記それぞれの電気光学チップの前記フォトニックインターフェースを通して前記それぞれの光リンクへ前記出力光データ信号を送信するよう構成され、前記少なくとも１つのそれぞれの光マクロの各々は、前記それぞれの光リンクから前記それぞれの電気光学チップの前記フォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成され、前記少なくとも１つのそれぞれの光マクロの各々は、前記それぞれの電気光学チップの前記電気インターフェースを通して前記電気ファンアウトチップへ前記入力電気データ信号を送信するよう構成されている、コンピュータメモリシステム。
請求項４１に記載のコンピュータメモリシステムであって、前記複数の電気光学チップおよび前記電気ファンアウトチップは、同じモジュールボードに取り付けられている、コンピュータメモリシステム。
請求項４１に記載のコンピュータメモリシステムであって、さらに、
前記複数の電気光学チップの各々に光学的に接続されている光電力供給装置を備え、
前記光電力供給装置は、連続波光を生成し、前記複数の電気光学チップの各々の中の各光マクロへ前記連続波光を供給するよう構成されている、コンピュータメモリシステム。
請求項３１に記載のコンピュータメモリシステムであって、前記電気光学チップは第１電気光学チップであり、前記光リンクは、前記第１電気光学チップへ光学的に接続されている第１端および第２電気光学チップへ光学的に接続されている第２端を有し、前記第２電気光学チップは、集積回路チップへ電気的に接続されている対応する電気インターフェースを備え、前記第２電気光学チップは、前記光リンクの前記第２端へ光学的に接続されている対応するフォトニックインターフェースを備え、前記第２電気光学チップは、少なくとも１つの光マクロを備え、前記第２電気光学チップの前記少なくとも１つの光マクロの各々は、前記集積回路チップから前記第２電気光学チップの前記対応する電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成され、前記第２電気光学チップの前記少なくとも１つの光マクロの各々は、前記第２電気光学チップの前記対応するフォトニックインターフェースを通して前記光リンクへ前記出力光データ信号を送信するよう構成され、前記第２電気光学チップの前記少なくとも１つの光マクロの各々は、前記光リンクから前記第２電気光学チップの前記対応するフォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成され、前記第２電気光学チップの前記少なくとも１つの光マクロの各々は、前記第２電気光学チップの前記対応する電気インターフェースを通して前記集積回路チップへ前記入力電気データ信号を送信するよう構成されている、コンピュータメモリシステム。
コンピュータメモリシステムを動作させるための方法であって、
光リンクを通して第１セットの光データ信号を受信し、前記第１セットの光データ信号は、メモリアクセス動作のための命令を伝達し、
前記第１セットの光データ信号に基づいて第１セットの電気データ信号を生成し、前記第１セットの電気データ信号は、前記メモリアクセス動作のための前記命令を伝達し、
メモリデバイスに接続されている電気ファンアウトチップへ前記第１セットの電気データ信号を送信し、
前記第１セットの電気データ信号に従って、前記メモリデバイス上で前記メモリアクセス動作を実行するよう、前記電気ファンアウトチップを動作させ、前記メモリアクセス動作の実行は、前記メモリアクセス動作の結果を伝達する第２セットの電気データ信号を生成し、
前記第２セットの電気データ信号から第２セットの光データ信号を生成し、前記第２セットの光データ信号は、前記メモリアクセス動作の前記結果を伝達し、
前記光リンクを通して前記第２セットの光データ信号を送信すること、
を備える、方法。
請求項４５に記載の方法であって、前記メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デュアルインラインメモリモジュール（ＤＩＭＭ）である、方法。
請求項４６に記載の方法であって、前記電気ファンアウトチップは、コンピュータプロセッサと、前記ＤＲＡＭＤＩＭＭとの間のデータ通信のためのコンピュート・エクスプレス・リンク（ＣＸＬ）相互接続プロトコルを実行するよう動作する、方法。
請求項３１に記載の方法であって、前記第１セットの光データ信号を受信すること、前記第１セットの電気データ信号を生成すること、前記第１セットの電気データ信号を送信すること、前記第２セットの光データ信号を生成すること、および、前記第２セットの光データ信号を送信することは、電気光学チップによって実行される、方法。
請求項４８に記載の方法であって、前記第１セットの電気データ信号を生成することは、前記光リンクを通して受信された前記第１セットの光データ信号を光学的に結合し、前記第１セットの光学的に結合された光データ信号を前記電気光学チップ上の復調回路へ電気的に接続されている光検出器デバイスに伝達するよう、前記電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも１つの光マイクロリング共振器を動作させることを含み、前記復調回路は、前記光検出器デバイスに伝達された前記第１セットの光データ信号に基づいて、前記第１セットの電気データ信号を生成するよう動作する、方法。
請求項１８に記載の方法であって、前記第２セットの光データ信号を生成することは、所定の光波長を有する連続波光を変調して、前記第２セットの電気データ信号を前記所定の光波長を有する前記第２セットの光データ信号に変換するように、前記電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも１つの光マイクロリング共振器を動作させることを含む、方法。