JP2023513224A - モノリシックインパッケージ光i/oによって可能になるリモートメモリアーキテクチャ - Google Patents
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Abstract
【解決手段】リモートメモリシステムは、マルチチップパッケージの基板と、基板に接続されている集積回路チップと、基板に接続されている電気光学チップとを備える。集積回路チップは、高帯域幅メモリインターフェースを備える。電気光学チップの電気インターフェースが、高帯域幅メモリインターフェースへ電気的に接続されている。電気光学チップのフォトニックインターフェースが、光リンクと光学的に接続するよう構成されている。電気光学チップは、高帯域幅インターフェースから電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換する少なくとも1つの光マクロを備える。光マクロは、フォトニックインターフェースを通して光リンクへ出力光データ信号を送信する。また、光マクロは、フォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換する。光マクロは、電気インターフェースを通して高帯域幅メモリインターフェースへ入力電気データ信号を送信する。【選択図】図1
Description
機械学習、ビジュアルコンピューティング、および、グラフィックアナリティクスの用途の急増によって裏打ちされた新たな作業負荷が、コンピュータシステムをハードウェア特殊化へと駆り立ててきた。多くのアクセラレータシステムオンチップが、近年、グラフィックス・プロセッシング・ユニット(GPU)の発展から始まり、さらに明確に特殊化されたシステムオンチップ(SoC)に至るまで、設計されてきた。これらの特殊化されたチップは、対象用途のための高スループットコンピューティングを可能にし、メモリへの高帯域幅かつ低遅延のアクセスを必要とする。同じパッケージへの高帯域幅メモリ(HBM)統合は、この必要性を満たすよう機能してきたが、メモリスタックの容量に制限がある。現在、先行技術のSoCは、最大4つのHBMインターフェースを有し、さらなるHBMスタックおよびインターフェースをホストするためのチップショアラインおよびパッケージ面積の両方を使い果たしており、総インパッケージメモリは100ギガバイト(GB)足らずに制限されている。アルゴリズムおよびアプリケーションが、はるかに大きいデータフットプリントに向かって急速に拡大しているので、これらのノードのパフォーマンススケーリングは、より大きいメモリプールにアクセスする必要性によって非常に影響される。現在、接続は、ペリフェラル・コンポーネント・インターコネクト・エクスプレス(PCIe)バスまたはスイッチを通して、ホストの中央処理装置(CPU)のローカルなダイナミックランダムアクセスメモリ(DRAM)になされる。SoCが、パッケージ内相互接続の帯域幅密度、待ち時間、および、エネルギコストでパッケージ外メモリプールにアクセスすることを可能にするための新規技術が求められている。本発明は、この文脈で生まれたものである。
一実施形態例において、リモートメモリシステムが開示されている。リモートメモリシステムは、マルチチップパッケージの基板を備える。リモートメモリシステムは、さらに、基板に接続されている集積回路チップを備える。集積回路チップは、高帯域幅メモリインターフェースを備える。リモートメモリシステムは、さらに、基板に接続されている電気光学チップを備える。電気光学チップは、集積回路チップの高帯域幅メモリインターフェースへ電気的に接続されている電気インターフェースを有する。電気光学チップは、光リンクと光学的に接続するよう構成されているフォトニックインターフェースを備える。電気光学チップは、少なくとも1つの光マクロを備える。少なくとも1つの光マクロの各々は、高帯域幅インターフェースから電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成されている。少なくとも1つの光マクロの各々は、フォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。少なくとも1つの光マクロの各々は、光リンクからフォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。少なくとも1つの光マクロの各々は、電気インターフェースを通して高帯域幅メモリインターフェースへ入力電気データ信号を送信するよう構成されている。
一実施形態例において、リモートメモリシステムを動作させるための方法が開示されている。方法は、メモリアクセス動作のための命令を伝達する第1セットの電気データ信号を生成することを備える。方法は、さらに、第1セットの電気データ信号に基づいて光データ信号を生成することを備える。光データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、光データ信号を光リンクでリモートメモリデバイスへ送信することを備える。方法は、さらに、リモートメモリデバイスで光データ信号から第2セットの電気データ信号を生成することを備え、第2セットの電気データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、第2セットの電気データ信号を用いて、リモートメモリデバイスでメモリアクセス動作を実行することを備える。
一実施形態例において、リモートメモリシステムを構成するための方法が開示されている。方法は、第1マルチチップパッケージ上の第1電気光学チップへ集積回路チップを電気的に接続させることを備える。方法は、さらに、第1電気光学チップを光リンクの第1端へ光学的に接続することを備える。方法は、さらに、第2電気光学チップを光リンクの第2端へ光学的に接続することを備える。第2電気光学チップは、第1マルチチップパッケージから物理的に離れている第2マルチチップパッケージ上のメモリデバイスへ電気的に接続されている。
一実施形態例において、コンピュータメモリシステムが開示されている。コンピュータメモリシステムは、電気インターフェースおよびフォトニックインターフェースを備えた電気光学チップを備える。フォトニックインターフェースは、光リンクと光学的に接続するよう構成されている。電気光学チップは、さらに、少なくとも1つの光マクロを備える。少なくとも1つの光マクロの各々は、電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成されている。少なくとも1つの光マクロの各々は、フォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。少なくとも1つの光マクロの各々は、光リンクからフォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。少なくとも1つの光マクロの各々は、電気インターフェースを通して入力電気データ信号を送信するよう構成されている。コンピュータメモリシステムは、さらに、電気光学チップの電気インターフェースへ電気的に接続されている電気ファンアウトチップを備える。コンピュータメモリシステムは、さらに、電気ファンアウトチップへ電気的に接続されている少なくとも1つのデュアルインラインメモリモジュール(DIMM)スロットを備える。少なくとも1つのDIMMスロットの各々は、対応するダイナミックランダムアクセスメモリ(DRAM)DIMMを受け入れるよう構成されている。電気ファンアウトチップは、電気光学チップと少なくとも1つのデュアルインラインメモリモジュールスロットに対応する各DRAM DIMMとの間の双方向電気データ通信を管理するよう構成されている。
一実施形態例において、コンピュータメモリシステムを動作させるための方法が開示されている。方法は、光リンクを通して第1セットの光データ信号を受信することを備える。第1セットの光データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、第1セットの光データ信号に基づいて第1セットの電気データ信号を生成することを備える。第1セットの電気データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、メモリデバイスに接続されている電気ファンアウトチップへ第1セットの電気データ信号を送信することを備える。方法は、さらに、第1セットの電気データ信号に従って、メモリデバイス上でメモリアクセス動作を実行するよう、電気ファンアウトチップを動作させることを備える。メモリアクセス動作の実行は、メモリアクセス動作の結果を伝達する第2セットの電気データ信号を生成する。方法は、さらに、第2セットの電気データ信号から第2セットの光データ信号を生成することを備える。第2セットの光データ信号は、メモリアクセス動作の結果を伝達する。方法は、さらに、光リンクを通して第2セットの光データ信号を送信することを備える。
本発明のその他の態様および利点については、本発明を例示した添付図面を参照しつつ行う以下の詳細な説明から明らかになる。
以下では、本発明を理解できるように、多くの具体的な詳細事項について説明する。ただし、当業者にとって明らかなように、本発明は、これらの具体的な詳細事項の一部または全部がなくとも実施可能である。また、本発明が不必要に不明瞭となることを避けるため、周知の処理動作の詳細な説明は省略している。
半導体チップ/ダイとメモリデバイスとの間のパッケージ内電気相互接続の現存の要件を満たしまたは超える帯域幅密度、待ち時間、および、エネルギコストで、外部のパッケージ外メモリプールに光データ通信で接続された1または複数の半導体チップ/ダイを備えたコンピュータシステムのための実施形態が本明細書に開示されている。様々な実施形態において、モノリシックインパッケージ光入力/出力(MIPO I/O)チップレットが、1または複数の半導体チップ/ダイと外部のパッケージ外メモリプールとの間の光データ通信を確立するために実装される。MIPO I/Oチップレットは、電気ドメインから光ドメインへ、および、その逆へのデータ通信の転換/変換を提供する。このように、MIPO I/Oチップレットは、光ドメイン内での伝送に向けて、1または複数の半導体チップ/ダイにおいて電気ドメイン内で生成されたメモリアクセス信号の、対応する光信号への転換/変換を提供する。光リンクを介しての光信号の送信および受信に複数のMIPO I/Oチップレットを利用すると、外部のパッケージ外メモリプールへの光ドメイン内のメモリアクセス信号の伝送も提供される。また、MIPO I/Oチップレットは、外部のパッケージ外メモリプールの電気ドメイン内でメモリアクセス信号によって伝えられるメモリアクセス動作の実行を可能にするために、外部のパッケージ外メモリプールの電気ドメインへ戻る光ドメイン内のメモリアクセス信号の転換/変換を提供する。また、MIPO I/Oチップレットは、外部のパッケージ外メモリプールから1または複数の半導体チップ/ダイへ戻る方向のデータ通信を提供し、その時、MIPO I/Oチップレットは、外部のパッケージ外メモリプールでの電気ドメインから光ドメインへのデータ通信信号の転換/変換を提供し、MIPO I/Oチップレットは、1または複数の半導体チップ/ダイでの光ドメインから電気ドメインへのデータ通信信号の転換/変換を提供する。いくつかの実施形態において、外部のパッケージ外メモリプールは、HBMスタックを用いて実装される。いくつかの実施形態において、外部のパッケージ外メモリプールは、DRAMモジュールを用いて実装される。MIPO I/Oチップレットの利用により、1または複数の半導体チップ/ダイは、同じパッケージに一緒に実装された半導体チップ/ダイならびにHBMスタックおよび/またはDRAMモジュールで得られる/可能であるのと同等以上の帯域幅密度、待ち時間、および、エネルギコストで、より多くのHBM容量および/またはDRAMモジュール容量へアクセスできるようになる。
様々な実施形態において、本明細書で言及されているMIPO I/Oチップレットは、電気デバイス、光学デバイス、電気光学デバイス、および/または、熱光学デバイス、ならびに、対応する電気回路および光学回路を含む。本明細書で言及されているMIPO I/Oチップレットは、半導体チップ/ダイへの光の伝送および/または半導体チップ/ダイからの光の伝送を提供するために1または複数の光ファイバが接続されているフォトニック搭載チップ/ダイに対応する。半導体チップ/ダイへの光ファイバの結合は、ファイバ対チップ結合と呼ばれる。いくつかの実施形態において、本明細書で言及されているMIPO I/Oチップレットは、MIPO I/Oチップレットへの光ファイバの取り付けを容易にするよう構成されている一体的な光ファイバアライメント構造(特に、v字溝および/またはチャネルなど)を備える。MIPO I/Oチップレットがパッケージングされるいくつかの半導体ダイパッケージング実施形態において、インパッケージ光相互接続は、2.5Dまたは2.1Dのインターポーザタイプのパッケージング技術に依存する。また、MIPO I/Oチップレットがパッケージングされるいくつかの半導体ダイパッケージング実施形態において、3Dパッケージングアプローチ(例えば、ダイスタッキング)またはワイヤボンディングアプローチのいずれかが利用される。
本明細書で用いられている「光」という用語は、光データ通信システムによって利用可能な電磁スペクトルの部分の範囲内の電磁放射を指す。本明細書で用いられている「波長」という用語は、電磁放射の波長を指す。いくつかの実施形態において、電磁スペクトルのその部分は、約1100ナノメートル~約1565ナノメートルの範囲内の波長を有する光を含む(電磁スペクトルのOバンドからCバンドまでを境界も含めて網羅する)。ただし、光が、光の変調/復調を通してデジタルデータの符号化、伝送、および、復号のために光データ通信システムによって利用可能である限りは、本明細書で言及される電磁スペクトルのその部分は、1100ナノメートルより小さくまたは1565ナノメートルより大きい波長を有する光を含んでもよいことを理解されたい。いくつかの実施形態において、光データ通信システムで用いられる光は、電磁スペクトルの近赤外部分の波長を有する。
図1は、いくつかの実施形態に従って、MIPO I/O対応のHBM拡張システム100の一例を示す。HBM拡張システム100の例では、SoCマルチチップパッケージ(MCP)101が、MIPO I/Oチップレット103A、103B、103C、および、103Dをホストする。4個のMIPO I/Oチップレット103A~103Dは、例として提供されていることを理解されたい。様々な実施形態において、SoC MCP101は、4より少ないMIPO I/Oチップレットまたは4より多いMIPO I/Oチップレットのいずれかをホストする。いくつかの実施形態において、MIPO I/Oチップレット103A、103B、103C、103Dの各々は、Ayar Labs社製のTeraPHY MIPO I/Oチップレットである。MIPO I/Oチップレット103A、103B、103C、103Dは、それぞれ、SoC MCP101上のSoC105のHBMインターフェース107A、107B、107C、107Dに取り付けられている。いくつかの実施形態において、SoC MCP101は、複数のSoC105を備えており、各SoC105は、対応するMIPO I/Oチップレットに接続されている1または複数のHBMインターフェースを有する。SoC105のHBMインターフェース107A、107B、107C、107Dは、対応するMIPO I/Oチップレット103A~103Dを通して専用HBMカード109にオフパッケージでデータを送信および受信する。
SoC MCP101およびHBMカード109は、双方向データ通信のために光ドメインを通して互いに接続されている。いくつかの実施形態において、光ファイバが、双方向データ通信のために光ドメインにおいてSoC MCP101およびHBMカード109を接続するために用いられている。例えば、いくつかの実施形態において、光ファイバアレイ115A、115B、115Cが、SoC MCP101のMIPO I/Oチップレット103AをHBMカード109の光ファンアウトチップレット111へ光学的に接続するために用いられる。いくつかの実施形態において、光波回路(特に、インターポーザ基板内に実装された平面光波回路(PLC)または光導波路など)が、双方向データ通信のために光ドメインにおいてSoC MCP 101およびHBMカード109を接続するために用いられる。MIPO I/Oチップレット103A~103Dおよび光ファンアウトチップレット111の各々は、それぞれの光インターフェースを露出させ、MIPO I/Oチップレット103A~103Dおよび光ファンアウトチップレット111の内の所与の1つの露出した光インターフェースが、所与のMIPO I/Oチップレット103A~103Dと光ファンアウトチップレット111との間の双方向データ通信を可能にするために互いに光学的に接続されることを理解されたい。
このように、MIPO I/Oチップレット103A~103Dは、SoC MCP101に光インターフェースを提供する。MIPO I/Oチップレット103A~103Dは、対応するHBMインターフェース107A~107Dを通して電気ドメインで受信されたデジタルデータを光データストリームに(デジタルデータを搬送する変調光のストリームに)変換し、光ファイバアレイ115A、115B、115Cによって提供される光接続を介して、対応するHBMカード109の光ファンアウトチップレット111へ光データストリームを送信する。また、逆のデータ通信方向で、MIPO I/Oチップレット103A~103Dは、光ファイバアレイ115A、115B、115Cを介して、対応するHBMカード109の光ファンアウトチップレット111から光ドメインでデジタルデータを(変調光のストリームとして)受信する。MIPO I/Oチップレット103A~103Dは、対応するHBMカード109の光ファンアウトチップレット111から受信された変調光のストリームを復調することによって、HBMカード109から光ドメインで受信されたデジタルデータを電気ドメインに変換する。MIPO I/Oチップレット103A~103Dは、HBMカード109から光形態で受信されたデジタルデータを搬送する電気信号を、対応するHBMインターフェース107A~107Dを通してSoC105へ方向付ける。
いくつかの実施形態において、HBMカード109は、光ファンアウトチップレット111と複数のHBMスタック113とを備えたMCPである。いくつかの実施形態において、光ファンアウトチップレット111は、Ayar Labs社のTeraPHYファンアウトチップレットである。光ファンアウトチップレット111は、HBMカード109のための光インターフェースを提供する。光ファンアウトチップレット111は、SoC MCP101から光形態で(例えば、変調光のストリームとして)受信されたデジタルデータを、対応する電気信号へ変換する。次いで、光ファンアウトチップレット111は、必要に応じて、光形態で受信された受信デジタルデータを搬送する電気信号を1または複数のHBMスタック113へ方向付ける。このように、光ファンアウトチップレット111は、HBMカード109の光インターフェースを提供し、電気ドメインを通して複数のHBMスタック113の各々へHBMカード109の光インターフェースをファンアウトするよう機能する。また、逆のデータ通信方向で、光ファンアウトチップレット111は、HBMスタック113から取得された(読み出された)デジタルデータを光データストリームに(取得され/読み出されたデジタルデータを搬送する変調光のストリームに)変換し、SoC MCP101上の対応するMIPO I/Oチップレット103A~103Dへ光データストリームを送信する。
図1のMIPO I/O対応のHBM拡張システム100を有することの利点を説明するために、MIPO I/O対応のHBM拡張システム100が実装されておらず、SoC MCP101のHBMインターフェース107A、107B、107C、107Dの各々が、SoC MCP101に実装されたそれぞれの24GB HBMスタックと電気的にインターフェース接続されている逆の例を考える。この逆の例において、SoC MCP101は、96GBのインパッケージメモリフットプリントを有する。対照的に、例えば、図1のMIPO I/O対応のHBM拡張システム例100の実装は、SoC MCP 101の4個のHBMインターフェース107A、107B、107C、107Dの各々が4個のHBMカード109の対応する1つとインターフェース接続されるようにし、ここで、各HBMカード109は、HBMスタック113あたり24GBの8個のHBMスタック113を有し、それにより、1.6テラバイト/秒(TB/s)の総メモリ帯域幅で768GB(4個のHBMカード×HBMカードあたり8個のHBMスタック×HBMスタックあたり24GB)のメモリフットプリントをSoC MCP101に提供する。したがって、いくつかの実施形態において、MIPO I/O対応のHBM拡張システム100は、SoC MCP101のメモリフットプリントを96GBから1.6TB/sスループットの高帯域幅メモリの768GBに拡張する。上述のSoC MCP101の例は、多くの可能なSoC MCP101メモリフットプリント構成の1つであることを理解されたい。他の実施形態において、768GBより小さいまたは大きいメモリフットプリントをSoC MCP101に提供するために、SoC MCP101上のHBMインターフェース(例えば、107A~107D)の数が、4より多くまたは少なくてもよく、および/または、HBMカード109あたりのHBMスタック113の数が、8より多くまたは少なくてもよく、および/または、各HBMスタック113の記憶容量が、24GBより大きくまたは小さくてもよい。また、様々な実施形態において、SoC MCP101のデータスループット率が、1.6TB/sより小さくまたは大きくてもよい。ただし、図1のMIPO I/O対応のHBM拡張システム100の実装は、SoC MCP101のメモリフットプリントをオンボードの物理的制約から解放し、SoC MCP101とHBMカード109との間の光インターフェースによって提供される高いデータ通信帯域幅および速度を利用して、SoC MCP101に搭載された直接HBMスタック113で達成可能なデータスループット率を達成しまたは超えることを理解されたい。
様々な実施形態において、HBMスタック113のSoC MCP101に対する異なる比が実施されてよい。図2A、図2B、図2C、および、図2Dは、HBMスタック113のSoC MCP101に対する異なる比のいくつかの実施例を示す。図2Aは、いくつかの実施形態に従って、MIPO I/O対応のHBM拡張システム200Aを示す。MIPO I/O対応のHBM拡張システム200Aは、光ファイバアレイ115A、115B、115Cを通してHBMカード205へ光学的に接続されているSoC MCP201Aを備える。SoC MCP201Aは、GPU203のHBMインターフェース107Aに電気的に接続されているMIPO I/Oチップレット103Aを備える。MIPO I/Oチップレット103Aは、図1に関して記載したものと同じである。MIPO I/Oチップレット103Aは、SoC MCP201Aのメモリを拡張するために、HBMカード205の光ファンアウトチップレット207の光インターフェースへ光学的に接続されている光インターフェースを有する。光ファンアウトチップレット207は、光ファンアウトチップレット207がHBMカード205に搭載された2個のHBMスタック113と電気的にインターフェース接続されるよう構成されていることを除けば、図1に関して記載した光ファンアウトチップレット111と同様である。SoC MCP201Aは、さらに、SoC MCP201Aに搭載されたそれぞれのHBMスタック113に接続されているGPU203のHBMインターフェース107B、107C、および、107Dの各々を有する。他の実施形態において、GPU203は、SoC MCP201Aにインストールされた基本的に任意のタイプのコンピュータチップに置き換えられてもよいことを理解されたい。図2Aの例において、HBMカード205は、光ファンアウトチップレット207が接続されている2個のHBMスタック113を備える。
いくつかの実施形態において、HBMカード205は、JEDEC(半導体技術協会)によるHBM2e規格に準拠している。これらの実施形態において、HBMカード205は、2個のHBMスタック113を備え、ここで、各HBMスタックは、既存のHBM2e規格に適合するために4または6個のダイを有するハーフスタックである。様々な実施形態において、HBMカード205は、1または複数のHBM業界規格の内の基本的に任意の規格に準拠するよう構成されることを理解されたい。また、いくつかの実施形態において、GPU203(または置き換えられたコンピュータチップ)上のメモリコントローラが、HBMカード205によって提供されるリモートHBMスタックファンアウトのための余分なメモリアドレスビットに対処することにより、SoC MCP201Aのメモリ容量拡張を果たすように変形される。
図2Bは、いくつかの実施形態に従って、MIPO I/O対応のHBM拡張システム200Bを示す。MIPO I/O対応のHBM拡張システム200Bは、SoC MCP201Bのメモリを拡張するために、2個のHBMカード205Aおよび205Bに光学的に接続されているSoC MCP201Bを備える。SoC MCP201Bは、光ファイバアレイ115A、115B、115Cを通してHBMカード205Aへ光学的に接続されている。SoC MCP201Bは、光ファイバアレイ115D、115E、115Fを通してHBMカード205Bへ光学的に接続されている。SoC MCP201Bは、GPU 203の2個のHBMインターフェース107Aおよび107Bへそれぞれ接続されている2個のMIPO I/Oチップレット103Aおよび103Bを備える。MIPO I/Oチップレット103Aおよび103Bは、図1に関して記載したものと同じである。MIPO I/Oチップレット103Aは、SoC MCP201Bのメモリを拡張するために、光ファイバアレイ115A、115B、115Cを通して、2個のHBMスタック113を備えたHBMカード205Aの光ファンアウトチップレット207Aの光インターフェースへ光学的に接続されている光インターフェースを有する。MIPO I/Oチップレット103Bは、SoC MCP201Bのメモリを拡張するために、光ファイバアレイ115D、115E、115Fを通して、2個のHBMスタック113を備えたHBMカード205Bの光ファンアウトチップレット207Bの光インターフェースへ光学的に接続されている光インターフェースを有する。光ファンアウトチップレット207Aおよび207Bの各々は、光ファンアウトチップレット207Aおよび207Bの各々が、それぞれ、HBMカード205Aおよび205Bに搭載された2つのHBMスタック113と電気的にインターフェース接続されるよう構成されていることを除けば、図1に関して記載した光ファンアウトチップレット111と同様である。SoC MCP201Bは、さらに、SoC MCP201Bに搭載されたそれぞれのHBMスタック113に接続されているGPU203のHBMインターフェース107Cおよび107Dの各々を有する。他の実施形態において、GPU203は、SoC MCP201Bにインストールされた基本的に任意のタイプのコンピュータチップに置き換えられてもよいことを理解されたい。
いくつかの実施形態において、HBMカード205Aおよび205Bの各々は、HBM2e規格に準拠している。これらの実施形態において、HBMカード205Aおよび205Bの各々は、2個のHBMスタック113を備え、ここで、各HBMスタックは、既存のHBM2e規格に適合するために4または6個のダイを有するハーフスタックである。様々な実施形態において、HBMカード205Aおよび205Bの各々は、1または複数のHBM業界規格の内の基本的に任意の規格に準拠するよう構成されることを理解されたい。また、いくつかの実施形態において、GPU203(または置き換えられたコンピュータチップ)上のメモリコントローラが、2個のHBMカード205Aおよび205Bによって提供されるリモートHBMスタックファンアウトのための余分なメモリアドレスビットに対処することにより、SoC MCP 201Bのメモリ容量拡張を果たすように変形される。
図2Cは、いくつかの実施形態に従って、MIPO I/O対応のHBM拡張システム200Cを示す。MIPO I/O対応のHBM拡張システム200Cは、SoC MCP201Cのメモリを拡張するために、3個のHBMカード205A、205B、205Cに光学的に接続されているSoC MCP201Cを備える。SoC MCP201Cは、光ファイバアレイ115A、115B、115Cを通してHBMカード205Aへ光学的に接続されているMIPO I/Oチップレット103Aを備える。SoC MCP201Cは、さらに、光ファイバアレイ115D、115E、115Fを通してHBMカード205Bへ光学的に接続されているMIPO I/Oチップレット103Bを備える。MIPO I/Oチップレット103Aおよび103BならびにHBMカード205および205Bは、図2Bに関して記載したものと同じである。SoC MCP201Cにおいて、MIPO I/Oチップレット103Aは、GPU203のHBMインターフェース107Aに接続されている。また、MIPO I/Oチップレット103Bは、GPU203のHBMインターフェース107Bに接続されている。MIPO I/Oチップレット103Aの光インターフェースは、HBMカード205Aの光ファンアウトチップレット207Aの光インターフェースへ光学的に接続されている。また、MIPO I/Oチップレット103Bの光インターフェースは、HBMカード205Bの光ファンアウトチップレット207Bの光インターフェースへ光学的に接続されている。HBMカード205Aは、光ファンアウトチップレット207Aが接続されている2個のHBMスタック113を備える。HBMカード205Bは、光ファンアウトチップレット207Bが接続されている2個のHBMスタック113を備える。
SoC MCP201Cは、さらに、GPU203のHBMインターフェース107Cに電気的に接続されているMIPO I/Oチップレット103Cを備える。MIPO I/Oチップレット103Cの光インターフェースは、SoC MCP201Cのメモリを拡張するために、光ファイバアレイ115G、115H、115Iを通して、2個のHBMスタック113を備えたHBMカード205Cの光ファンアウトチップレット207Cの光インターフェースへ光学的に接続されている。MIPO I/Oチップレット103A、103B、および、103Cは、図1に関して記載したものと同じである。光ファンアウトチップレット207A、207B、および、207Cの各々は、光ファンアウトチップレット207A、207B、および、207Cの各々が、それぞれ、HBMカード205A、205B、および、205Cに搭載された2つのHBMスタック113と電気的にインターフェース接続されるよう構成されていることを除けば、図1に関して記載した光ファンアウトチップレット111と同様である。SoC MCP201Cは、さらに、SoC MCP201Cに搭載されたHBMスタック113に接続されているGPU203のHBMインターフェース107Dを有する。他の実施形態において、GPU203は、SoC MCP201Cにインストールされた基本的に任意のタイプのコンピュータチップに置き換えられてもよいことを理解されたい。
いくつかの実施形態において、HBMカード205A、205B、および、205Cの各々は、HBM2e規格に準拠している。これらの実施形態において、HBMカード205A、205B、および、205Cの各々は、2個のHBMスタック113を備え、ここで、各HBMスタック113は、既存のHBM2e規格に適合するために4または6個のダイを有するハーフスタックである。様々な実施形態において、HBMカード205A、205B、および、205Cの各々は、1または複数のHBM業界規格の内の基本的に任意の規格に準拠するよう構成されることを理解されたい。また、いくつかの実施形態において、GPU203(または置き換えられたコンピュータチップ)上のメモリコントローラが、3個のHBMカード205A、205B、および、205Cによって提供されるリモートHBMスタックファンアウトのための余分なメモリアドレスビットに対処することにより、SoC MCP201Cのメモリ容量拡張を果たすように変形される。
図2Dは、いくつかの実施形態に従って、MIPO I/O対応のHBM拡張システム200Dを示す。MIPO I/O対応のHBM拡張システム200Dは、SoC MCP201Dのメモリを拡張するために、4個のHBMカード205A、205B、205C、および、205Dに光学的に接続されているSoC MCP201Dを備える。SoC MCP201Dは、光ファイバアレイ115A、115B、115Cを通してHBMカード205Aへ光学的に接続されているMIPO I/Oチップレット103Aを備える。SoC MCP201Dは、さらに、光ファイバアレイ115D、115E、115Fを通してHBMカード205Bへ光学的に接続されているMIPO I/Oチップレット103Bを備える。SoC MCP201Dは、さらに、光ファイバアレイ115G、115H、115Iを通してHBMカード205Cへ光学的に接続されているMIPO I/Oチップレット103Cを備える。MIPO I/Oチップレット103A、103B、および、103C、ならびに、HBMカード205A、205B、および、205Cは、図2Cに関して記載したものと同じである。SoC MCP201Dにおいて、MIPO I/Oチップレット103Aは、GPU203のHBMインターフェース107Aに接続されている。また、MIPO I/Oチップレット103Bは、GPU203のHBMインターフェース107Bに接続されている。また、MIPO I/Oチップレット103Cは、GPU203のHBMインターフェース107Cに接続されている。MIPO I/Oチップレット103Aの光インターフェースは、HBMカード205Aの光ファンアウトチップレット207Aの光インターフェースへ光学的に接続されている。また、MIPO I/Oチップレット103Bの光インターフェースは、HBMカード205Bの光ファンアウトチップレット207Bの光インターフェースへ光学的に接続されている。また、MIPO I/Oチップレット103Cの光インターフェースは、HBMカード205Cの光ファンアウトチップレット207Cの光インターフェースへ光学的に接続されている。HBMカード205Aは、光ファンアウトチップレット207Aが接続されている2個のHBMスタック113を備える。HBMカード205Bは、光ファンアウトチップレット207Bが接続されている2個のHBMスタック113を備える。HBMカード205Cは、光ファンアウトチップレット207Cが接続されている2個のHBMスタック113を備える。
SoC MCP201Dは、さらに、GPU203のHBMインターフェース107Dに電気的に接続されているMIPO I/Oチップレット103Dを備える。MIPO I/Oチップレット103Dの光インターフェースは、SoC MCP201Dのメモリを拡張するために、光ファイバアレイ115J、115K、115Lを通して、2個のHBMスタック113を備えたHBMカード205Dの光ファンアウトチップレット207Dの光インターフェースへ光学的に接続されている。MIPO I/Oチップレット103A、103B、103C、および、103Dは、図1に関して記載したものと同じである。光ファンアウトチップレット207A、207B、207C、および、207Dの各々は、光ファンアウトチップレット207A、207B、207C、および、207Dの各々が、それぞれ、HBMカード205A、205B、205C、および、205Dに搭載された2つのHBMスタック113と電気的にインターフェース接続されるよう構成されていることを除けば、図1に関して記載した光ファンアウトチップレット111と同様である。他の実施形態において、GPU203は、SoC MCP201Dにインストールされた基本的に任意のタイプのコンピュータチップに置き換えられてもよいことを理解されたい。
いくつかの実施形態において、HBMカード205A、205B、205C、および、205Dの各々は、HBM2e規格に準拠している。これらの実施形態において、HBMカード205A、205B、205C、および、205Dの各々は、2個のHBMスタック113を備え、ここで、各HBMスタック113は、既存のHBM2e規格に適合するために4または6個のダイを有するハーフスタックである。様々な実施形態において、HBMカード205A、205B、205C、および、205Dの各々は、1または複数のHBM業界規格の内の基本的に任意の規格に準拠するよう構成されることを理解されたい。また、いくつかの実施形態において、GPU203(または置き換えられたコンピュータチップ)上のメモリコントローラが、4個のHBMカード205A、205B、205C、および、205Dによって提供されるリモートHBMスタックファンアウトのための余分なメモリアドレスビットに対処することにより、SoC MCP201Dのメモリ容量拡張を果たすように変形される。
図3は、いくつかの実施形態に従って、TeraPHY MIPO I/Oチップレット103A~103D、ならびに、TeraPHY光ファンアウトチップレット111、207A、207B、207C、および、207Dなど、本明細書で論じられているTeraPHYチップレットを含め、様々な電気的および電気光学的な半導体チップ技術について、相互接続メトリック対到達距離のトレードオフを示す。より具体的には、図3は、様々な相互接続技術についてのエネルギ効率および帯域幅密度の積対最大相互接続距離(またはデータ通信到達距離)のプロット内で、波長分割多重(WDM)技術を実装する本明細書に記載のTeraPHYチップレットがどこに位置するのかを示している。エネルギ効率および帯幅域密度の積は、ギガビット毎秒/ミリメートルをピコジュール/ビットで割った単位[(Gbps/mm)/(pJ/bit)]でプロットされている。最大相互接続距離は、メートルの単位(m)でプロットされている。図3は、TeraPHYチップレットWDM技術が、インパッケージ相互接続の帯域幅密度およびエネルギコストで数キロメートル(km)の距離にわたって通信を提供できることを示している。また、図3は、様々な技術メトリック、ならびに、TeraPHYチップレットWDM技術と既存の電気技術および光学技術との比較を示している。このように、図3は、TeraPHYチップレットWDM技術の能力が特に関連する場所の例を示している。また、図3は、TeraPHYチップレットWDM技術が、インパッケージ電気相互接続と同等の電力、帯域幅、および、待ち時間の特性で、2kmより長いオフパッケージデータ通信到達距離を可能にすることも示している。TeraPHYチップレットは、単一のCMOSチップレットから数TbpsのI/O帯域幅を提供するために、数千万個のトランジスタと数百個の光学デバイスとを集積している。トランジスタと光学デバイス(マイクロリング共振器など)とのモノリシック集積化は、図1および図2A~図2DのSoC MCP101、201A~201D、および、HBMカード109、205、205A~205Dに関して論じたものなど、CMOSマルチチップパッケージングエコシステムへのTeraPHYチップレットのシームレスな挿入を可能にすると同時に、ホストSoCへの柔軟な電気インターフェースを可能にする。
図4Aは、いくつかの実施形態に従って、TeraPHYチップレットを実装するシステム300のブロックレベルアーキテクチャの一例を示す。様々な実施形態例において、システム300は、図1および図2A~図2Dに関して記載したように、SoC MCP101、201A~201D、および、HBMカード109、205、205A~205D、もしくは、それらの一部、の内のいずれかを表す。また、システム300は、TeraPHYチップレットを備えるように実装された本明細書で言及する任意のタイプのMCPの一般的な表現を提供する。システム300は、基板303に取り付けられているTeraPHYチップレット301を備える。TeraPHYチップレット301は、光リンク302へ光学的に接続されている光インターフェースを備えており、光リンク302を通して、別の電気光学デバイス(別のTeraPHYチップレット301など)との双方向光データ通信が実行される。例えば、図1を参照すると、MIPO I/Oチップレット103Aおよび光ファンアウトチップレット111は、光ファイバアレイ115A、115B、115Cによって規定される光リンク302を通して互いに双方向光データ通信を行うために光学的に接続されているそれぞれのTeraPHYチップレット301として実装される。
システム300は、さらに、基板303に取り付けられている1または複数の半導体チップ305を備える。様々な実施形態において、1または複数の半導体チップ305は、中央処理装置(CPU)、グラフィックス・プロセッシング・ユニット(GPU)、ビジュアル・プロセッシング・ユニット(VPU)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、メモリチップ、HBMスタック、SoC、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、アクセラレータチップ、および/または、基本的に任意のその他のタイプの半導体チップ、の内の1または複数を含む。様々な実施形態において、基板303は、有機パッケージおよび/またはインターポーザである。いくつかの実施形態において、基板303は、TeraPHYチップレット301と1または複数の半導体チップ305との間の電気接続/配線307を備える。いくつかの実施形態において、電気接続/配線307は、基板303内に形成された再配線層(RDL)内に形成されている。様々な実施形態において、RDL構造は、半導体パッケージング業界内で利用可能な基本的に任意のRDL構造トポロジおよび技術に従って実装される。基板303内の電気接続/配線307の一部は、TeraPHYチップレット301と、1または複数の半導体チップ305の各々とに、電力および基準接地電位を供給するよう構成され、利用される。また、基板303内の一部の電気接続/配線307は、TeraPHYチップレット301と1または複数の半導体チップ305との間の双方向デジタルデータ通信を提供する電気信号を伝送するよう構成され、利用される。様々な実施形態において、TeraPHYチップレット301と1または複数の半導体チップ305との間の電気接続/配線307を通してのデジタルデータ通信は、基本的に任意のデジタルデータ相互接続規格の中でも特に、ペリフェラル・コンポーネント・インターコネクト・エクスプレス(PCIe)規格、コンピュート・エクスプレス・リンク(CXL)規格、Gen-Z規格、オープン・コヒーレント・アクセラレータ・プロセッサ・インターフェース(OpenCAPI)、および/または、オープンメモリインターフェース(OMI)など、デジタルデータ相互接続規格に従って実施される。
システム300は、さらに、1または複数の制御された波長の連続波レーザ光をTeraPHYチップレット301に供給するために光学的に接続されている光電力供給装置309を備える。いくつかの実施形態において、光電力供給装置309は、Ayar Labs社製のSuperNova多波長マルチポート光供給装置である。光電力供給装置309は、TeraPHYチップレット301へ光学的に給電する連続波(CW)光を供給する。いくつかの実施形態において、光電力供給装置309は、TeraPHYチップレット301の複数の対応するCW光入力ポートへの伝送に向けて、CW光の複数の波長を生成し、共通の光ファイバまたは光導波路上にCW光の複数の波長を多重化し、光電力供給装置309の複数の出力ポートへ、多重化された光電力を分割して増幅するフォトニック集積回路(PIC)として構成されている。
様々な実施形態において、光電力供給装置309は、1または複数の光導波路311を通してTeraPHYチップレット301へ光学的に接続されている。様々な実施形態において、1または複数の光導波路311は、基板303内に形成された1または複数の光ファイバならびに/もしくは1または複数の光導波路構造を含む。いくつかの実施形態において、光電力供給装置309は、基板303に取り付けられている。いくつかの実施形態において、光電力供給装置309は、基板303内に形成された電気接続/配線を通して電力および電気制御信号を受信する。いくつかの実施形態において、光電力供給装置309は、基板303から物理的に分離されたデバイスとして実装される。これらの実施形態の一部において、光電力供給装置309は、1または複数の光ファイバを通してTeraPHYチップレット301へ光学的に接続される。これらの実施形態の一部において、光電力供給装置309は、基板303へ光学的に接続されている1または複数の光ファイバと、基板303内に形成されている1または複数の光導波路とを通して、TeraPHYチップレット301へ光学的に接続される。
図4Bは、いくつかの実施形態に従って、TeraPHY MIPO I/Oチップレット301のパラレルインターフェース側313と、基板303において電気接続/配線307にTeraPHY MIPO I/Oチップレット301を電気的に接続するために用いられるパラレル電気インターフェースバンプピッチパターン315との例を示す。様々な実施形態において、TeraPHY MIPO I/Oチップレット301は、低電力、短到達距離のインパッケージ電気相互接続技術で、チップ305に電気的に接続されている。また、図4Bは、TeraPHY MIPO I/Oチップレット301のパラレルインターフェース側のバンプの一部の走査型電子顕微鏡(SEM)画像317を示す。いくつかの実施形態において、TeraPHY MIPO I/Oチップレット301のパラレルインターフェース側のバンプは、約55マイクロメートルのバンプピッチ(バンプ中心からバンプ中心までの距離)に従って配列される。ただし、様々の実施形態において、TeraPHY MIPO I/Oチップレット301のパラレルインターフェース側のバンプは、約55マイクロメートルより短いまたは長いピッチに従って配列されることを理解されたい。
いくつかの実施形態において、基板303は、TeraPHY MIPO I/Oチップレット301およびチップ305のために、電力、電気的接地、電気データ入力信号、および、電気データ出力信号を運ぶよう構成されている電気トレースの配線を備える。いくつかの実施形態において、チップ305は、基板303内に形成された電気接続/配線307を通してTeraPHY MIPO I/Oチップレット301に電気的に接続されている。いくつかの実施形態において、電気接続/配線307は、1または複数のRDL構造として基板303内に実装されている。図4Cは、いくつかの実施形態に従って、図1Aの基板303を示す垂直断面図である。いくつかの実施形態において、RDL構造の電気接続/配線307は、基板303の複数のレベルに形成される。いくつかの実施形態において、電気接続/配線307は、図4Cにおいて異なるレベルの電気接続/配線307の間の垂直線によって表されているように、基板303の異なるレベルに形成された電気トレースの間の電気接続を提供するために形成された導電ビア構造を備える。様々な実施形態において、電気接続/配線307は、チップ105とTeraPHY MIPO I/Oチップレット301との間に必要とされる電気接続を提供し、チップ105およびTeraPHY MIPO I/Oチップレット301の各々に電力を提供し、チップ105およびTeraPHY MIPO I/Oチップレット301の各々に基準接地電位接続を提供するために必要に応じて、基本的に任意の方法で構成されることを理解されたい。
図5は、いくつかの実施形態に従って、本明細書で言及されているTeraPHYチップレットの一例を示す組織図である。TeraPHYチップレットは、図5において符号1200で示されている。ただし、ここで提供されているTeraPHYチップレット1200の説明は、TeraPHYチップレット103A、103B、103C、103D、111、207A、207B、207C、207D、401、503、503-1、503-2、503A、503B、および、503Cなど、本明細書で言及されている各TeraPHYチップレットに当てはまることを理解されたい。組織図は、フォトニックインターフェース1203から隔離(分離)されている電気インターフェース1201を有する。フォトニックインターフェース1203は、対応するファイバアレイユニット(FAU)1601(図9参照)と光学的に結合するよう構成されている。図5の例において、電気インターフェース1201は、TeraPHYチップレット1200の左側にあり、フォトニックインターフェース1203(FAU1601用)は、TeraPHYチップレット1200の右側にある。複数の(1~N個の)光マクロ1205-1~1205-Nが、フォトニックインターフェース1203と電気インターフェース1201との間に配置されている。電気インターフェース1201は、グルーロジック1207によって光マクロ1205-1~1205-Nに接続されている。TeraPHYチップレット1200の電気インターフェース1201は、TeraPHYチップレット1200が接続している集積回路チップのロジックに適合可能である。図5の例において、電子から光へのデータの流れは、左から右である。逆に、図5の例において、光から電子へのデータの流れは、右から左である。
電気インターフェース1201は、イーサネットスイッチチップ/ダイまたはその他のタイプの集積回路チップなど、TeraPHYチップレット1200が接続している集積回路チップとの間のすべての電気I/Oを扱うよう構成されている回路のブロックである。光マクロ1205-1~1205-Nは、光ドメインと電気ドメインとの間のデータ信号の変換に関与する。具体的には、光マクロ1205-1~1205-Nの各々は、フォトニックインターフェース1203を通した伝送に向けて、電気インターフェース1201を通して受信された電気データ信号を光データ信号へ変換するよう構成されている。また、光マクロ1205-1~1205-Nの各々は、電気インターフェース1203を通した伝送に向けて、フォトニックインターフェース1203を通して受信された光データ信号を電気データ信号へ変換するよう構成されている。フォトニックインターフェース1203は、光マクロ1205-1~1205-Nへの光信号および光マクロ1205-1~1205-Nからの光信号を結合するのに関与する。グルーロジック1207は、光マクロ1205-1~1205-Nおよび関連する光波長への電気インターフェース1201の柔軟な(動的または静的)マッピングを可能にする。このように、グルーロジック1207(クロスバー回路とも呼ばれる)は、光マクロ1205-1~1205-Nと電気インターフェース1201との間の電気信号の動的なルーティングを提供する。また、グルーロジック1207は、物理層レベルで、再タイミング、再バッファリング、および、フリット再編成の機能を提供する。また、いくつかの実施形態において、グルーロジック1207は、TeraPHYチップレット1200が接続している集積回路チップから何らかの処理をアンロードするために、様々なエラー訂正およびデータレベルリンクのプロトコルを実行する。
図6は、いくつかの実施形態に従って、TeraPHYチップレット1200のレイアウト例を示す。TeraPHYチップレット1200の光学構成要素および電気構成要素のレイアウトは、面積効率、エネルギ効率、性能、および、実施上の配慮点(光導波路交差の回避など)を最適化するよう設計されている。いくつかの実施形態において、電気インターフェース1201は、チップ縁部(図6の左側縁部)に沿ってレイアウトされ、FAU1601と光結合するためのフォトニックインターフェース1203は、反対側のチップ縁部(図6の右側縁部ジ)に沿ってレイアウトされている。いくつかの実施形態において、フォトニックインターフェース1203は、FAU1601内の光ファイバの各々のための光回折格子カプラを備える。様々な実施形態において、フォトニックインターフェース1203は、FAU1601と光マクロ1205-1~1205-Nとの光結合を可能にするために、垂直光回折格子カプラ、エッジ光カプラ、または、基本的に任意のその他のタイプの光カプラデバイス、もしくは、それらの組みあわせを備える。いくつかの実施形態において、フォトニックインターフェース1203は、FAU1601内の24個の光ファイバとインターフェース接続するよう構成されている。いくつかの実施形態において、フォトニックインターフェース1203は、FAU1601内の16個の光ファイバとインターフェース接続するよう構成されている。グルーロジック1207は、電気インターフェース1201とび光マクロ1205-1~1205-Nとの間でデータをルーティングする。グルーロジック1207は、光マクロ1205-1~1205-Nとの電気インターフェース1201接続をインターフェースする必要に応じて、クロスバースイッチおよびその他の回路を備える。いくつかの実施形態において、光マクロ1205-1~1205-Nの光トランスミッタ(Tx)および光レシーバ(Rx)は、ペアに組み合わせられており、各Tx/Rxペアが光トランシーバを形成している。グルーロジック1207は、光レーン/チャネルへの電気レーン/チャネルの動的マッピングを可能にする。光マクロ1205-1~1205-N(データ送信(Tx)およびデータ受信(Rx)用)は、グルーロジック1207と、FAU1601と結合しているフォトニックインターフェース1203との間にレイアウトされている。光マクロ1205-1~1205-Nは、電気信号の光信号への変換および光信号の電気信号への変換に関与する光学回路および電気回路の両方を備える。
いくつかの実施形態において、電気インターフェース1201は、TeraPHYチップレット1200と1または複数のその他の集積回路チップとの間の電気インターフェースを可能にするために、アドバンストインターフェースバス(AIB)プロトコルを実行するよう構成されている。ただし、他の実施形態において、電気インターフェース1201は、AIB以外の基本的に任意の電気データ通信インターフェースを実装するよう構成されてもよいことを理解されたい。例えば、いくつかの実施形態において、電気インターフェース1201は、データのシリアライゼーション/デシリアライゼーションのための高帯域幅メモリ(HBM)およびカンドウバス(Kandou Bus)を備える。
いくつかの実施形態において、TeraPHYチップレット1200は、長さd1および幅d2を有しており、ここで、d1は約8.9ミリメートル(mm)であり、d2は約5.5mmである。本明細書で用いられている用語「約」は、所与の値の+/-10%を意味することを理解されたい。いくつかの実施形態において、長さd1は、約8.9mmより短い。いくつかの実施形態において、長さd1は、約8.9mmより長い。いくつかの実施形態において、幅d2は、約5.5mmより短い。いくつかの実施形態において、幅d2は、約5.5mmより長い。いくつかの実施形態において、電気インターフェース1201は、約1.3mmの幅d3を有する。いくつかの実施形態において、幅d3は、約1.3mmより短い。いくつかの実施形態において、幅d3は、約1.3mmより長い。いくつかの実施形態において、光ファイバアレイのためのフォトニックインターフェース1203は、約5.2mmの長さd4および約2.3mmの幅d5を有する。いくつかの実施形態において、長さd4は、約5.2mmより短い。いくつかの実施形態において、長さd4は、約5.2mmより長い。いくつかの実施形態において、光マクロ1205-1~1205-Nは、約1.8mmの幅d6を有する。いくつかの実施形態において、幅d6は、約1.8mmより短い。いくつかの実施形態において、幅d6は、約1.8mmより長い。いくつかの実施形態において、各トランスミッタTx用およびレシーバRx用の光マクロ1205-1~1205-Nのペアは、約0.75mmの長さd7を有する。いくつかの実施形態において、長さd7は、約0.75mmより短い。いくつかの実施形態において、長さd7は、約0.75mmより長い。いくつかの実施形態において、トランスミッタTx用およびレシーバRx用の光マクロ1205-1~1205-Nは、フォトニックインターフェース1203内の光ファイバピッチと整列するように配置されている。いくつかの実施形態において、各光マクロ1205-1~1205-N(トランスミッタ(Tx)用およびレシーバ(Rx)用の光マクロのペア)の長さd7は、標準的な光ファイバリボン内の光ファイバのピッチに整合される。例えば、光ファイバピッチが250マイクロメートルであり、光ファイバリボン内の光ファイバの内の3つが、1つの光マクロ1205-1~1205-Nに対応する(1つの光ファイバが、レーザからトランスミッタ(Tx)用の光マクロへ連続波光をもたらし、1つの光ファイバが、トランスミッタ(Tx)用の光マクロから変調光としてデータを送信し、1つの光ファイバが、レシーバ(Rx)用の光マクロへ符号化データを搬送する変調光をもたらす)場合、光マクロの長さd7は、750マイクロメートルである。
いくつかの実施形態において、光マクロ1205-1~1205-Nの数Nは、8である。いくつかの実施形態において、光マクロ1205-1~1205-Nの数Nは、8より少ない。いくつかの実施形態において、光マクロ1205-1~1205-Nの数Nは、8より多い。また、光マクロ1205-1~1205-Nの各々は、光ポートを表している。いくつかの実施形態において、デュアル位相ロックループ(PLL)回路が、光マクロ1205-1~1205-N内の各トランスミッタTx/レシーバRxペアによって共有されている。いくつかの実施形態において、デュアルPLLは、24ギガヘルツ(GHz)~32GHzの周波数範囲を網羅するPLLUと、15GHz~24GHzの周波数範囲を網羅するPLLDと、を備える。
TeraPHYチップレット1200は、TeraPHYチップレット1200との間で電気データ信号を通信するために、管理回路1301および汎用入力/出力(GPIO)構成要素1303を備える。様々な実施形態において、GPIO構成要素1303は、オフチップデータ通信を可能にするために、シリアル・ペリフェラル・インターフェース(SPI)構成要素および/または別のタイプの構成要素を含む。また、いくつかの実施形態において、TeraPHYチップレット1200は、メモリ(例えば、SRAM)、CPU、アナログ回路、および/または、CMOSに実装可能な任意のその他の回路など、多くのその他の回路を備える。
図7は、いくつかの実施形態に従って、TeraPHYチップレット1200のフォトニック構造のレイアウト例を示す。図7は、TeraPHYチップレット1200の光学レイアウトのいくつかの光導波路1403および関連する光回折格子構造1401を示しているが、光学レイアウトをわかりにくくしないように、光マイクロリング共振器および関連する電子機器など、いくつかの部分は示していない。TeraPHYチップレット1200のフロアプランでは、光ファイバがTeraPHYチップレット1200の右側に入ってくる。光が、光ファイバからTeraPHYチップレット1200上の光ファイバ回折格子カプラ1401へ結合される。光回折格子カプラ1401に結合された光は、光導波路1403によって光マクロ1205-1~1205-Nの入力へ導かれる。各光マクロ1205-1~1205-Nは、光トランスミッタへの連続波レーザ光入力(Tx入力)のための1つの光ファイバ接続、光トランスミッタからの光出力(Tx出力)のための1つの光ファイバ接続、および、光レシーバへの変調光入力(Rx入力)のための1つの光ファイバ接続を含む、3つの光ファイバ接続を有する。
いくつかの実施形態において、図7に示す光学レイアウトは、光ファイバからTeraPHYチップレット1200への光結合構造として単一偏波光回折格子カプラ1401を利用する。いくつかの実施形態において、TeraPHYチップレット1200が二重偏波入力を利用する場合、光学レイアウトは、光コンバイナ構造へ続く光回折格子カプラを偏光分離することを含む。いくつかの実施形態において、TeraPHYチップレット1200が二重編波入力を利用し、光回折格子カプラ1401がTE/TM偏光状態の両方をサポートする場合、光学レイアウトは、光マクロ1205-1~1205-Nへの光導波路インターフェース(Tx入力、Tx出力、Rx入力)が単一編波を有するように、光コンバイナ構造へ続く偏光スプリッタ-ローテータを含む。様々な実施形態において、図7の光学レイアウトは、反転、回転、または、反転かつ回転される。また、いくつかの実施形態において、TeraPHYチップレット1200の光ファイバカプラアレイ1203構成は、モード変換器、V字溝、および/または、その他の光ファイバ結合機構に基づいた光エッジカプラを含む。
図8は、いくつかの実施形態に従って、光マクロ1205-1~1205-Nの内の所与の1つ(光マクロ1205-xとする)のレイアウト例を示す。光マクロ1205-xは、M個のトランスミッタ(Tx)スライス1501-1~1501-Mと、M個のレシーバ(Rx)スライス1503-1~1503-Mと、を備える。光マクロ1205-xの光スライスとは、光トランスミッタスライス1501-1~1501-Mの内の1つ、もしくは、光レシーバスライス1503-1~1503-Mの内の1つ、もしくは、光トランスミッタスライス1501-1~1501-Mの内の1つおよび光レシーバスライス1503-1~1503-Mの内の対応する1つの組みあわせ、のいずれかを意味しており、ここで、光トランスミッタスライス1501-1~1501-Mの内の1つおよび光レシーバスライス1503-1~1503-Mの内の1つは、単一波長の光を用いて動作する。図8のレイアウト例は、光導波路1505のル-ティングと、光マクロ1205-xのトランスミッタ(Tx)部分の中での光マイクロリング共振器1507-1~1507-Mの配置と、を示している。マイクロリング共振器1507-1~1507-Mは、変調器として機能する。図8のレイアウト例は、光導波路1509のル-ティングと、光マクロ1205-xのレシーバ(Rx)部分の中での光マイクロリング共振器1511-1~1511-Mの配置と、を示している。マイクロリング共振器1511-1~1511-Mは、光検出器として機能する。いくつかの実施形態において、マイクロリング共振器1507-1~1507-Mおよび1511-1~1511-Mの内の1または複数は、光マルチプレクサおよび/または光デマルチプレクサとして機能するように制御される。
トランスミッタ(Tx)スライス1501-1~1501-Mおよびレシーバ(Rx)スライス1503-1~1503-Mの対応する各ペアは、光マクロ1205-xのスライスを形成する。例えば、Txスライス1 1501-1およびRxスライス1 1503-1は共に、光マクロ1205-xのスライス1を形成する。トランスミッタ(Tx)スライス1501-1~1501-Mは、所与の波長の光導波路1505を通して入ってくる連続波レーザ光を所与の波長の変調光のストリームへ変調するために、マイクロリング共振器1507-1~1507-Mを動作させることによって、ビットストリーム形態の電気データの変調光ストリームへの転換を導くための電気回路を備える。レシーバ(Rx)スライス1503-1~1503-Mは、マイクロリング共振器1511-1~1511-Mを動作させることによって、光導波路1509を通して入ってくる変調光のストリーム内の所与の波長の光を検出するための電気回路を備える。レシーバ(Rx)スライス1503-1~1503-M内の電気回路は、対応する波長のマイクロリング共振器1511-1~1511-Mによって検出された光を電気ドメイン内のビットストリームに転換する。
光導波路1505は、光入力1513からの連続波レーザ光をトランスミッタ(Tx)スライス1501-1~1501-M内のマイクロリング共振器1507-1~1507-Mの各々へルーティングする。また、光導波路1505は、トランスミッタ(Tx)スライス1501-1~1501-M内のマイクロリング共振器1507-1~1507-Mからの変調光を光出力1515へルーティングする。いくつかの実施形態において、トランスミッタ(Tx)スライス1501-1~1501-M内のマイクロリング共振器1507-1~1507-Mの各々は、所定の光波長で動作するよう調整可能である。また、いくつかの実施形態において、所与のマイクロリング共振器1507-xが動作するよう調整される所定の光波長は、1507-x以外の他のマイクロリング共振器1507-1~1507-Mが動作するよう調整される所定の波長とは異なる。いくつかの実施形態において、対応する加熱装置が、マイクロリング共振器1507-1~1507-Mの各々の近くに配置され、マイクロリング共振器の共振波長の熱的チューニングを提供する。いくつかの実施形態において、マイクロリング共振器1507-1~1507-Mの各々は、マイクロリング共振器の共振波長を電気的に調整するために作動される対応する電気チューニング回路に接続されている。
光導波路1509は、光入力1517からの入力変調光をレシーバ(Rx)スライス1503-1~1503-M内のマイクロリング共振器1511-1~1511-Mへルーティングする。いくつかの実施形態において、レシーバ(Rx)スライス1503-1~1503-M内のマイクロリング共振器1511-1~1511-Mの各々は、所定の光波長で動作するよう調整可能である。また、いくつかの実施形態において、所与のマイクロリング共振器1511-xが動作するよう調整される所定の光波長は、1511-x以外の他のマイクロリング共振器1511-1~1511-Mが動作するよう調整される所定の波長とは異なる。いくつかの実施形態において、対応する加熱装置が、マイクロリング共振器1511-1~1511-Mの各々の近くに配置され、マイクロリング共振器の共振波長の熱的チューニングを提供する。いくつかの実施形態において、マイクロリング共振器1511-1~1511-Mの各々は、マイクロリング共振器の共振波長を電気的に調整するために作動される対応する電気チューニング回路に接続されている。
いくつかの実施形態において、光マクロ1205-xのアーキテクチャおよびフロアプランは、光マクロ1205-x内の様々な位置に異なる数のPLLを備えることによって変更可能である。例えば、いくつかの実施形態において、集中型PLLが、クロックスパイン内に配置され、光マクロ1205-xの両側でスライスへファンアウトしている。様々な実施形態において、PLLは、光マクロ1205-xにわたる複数のPLLとして複製され、各PLLは、所与のトランスミッタ(Tx)/レシーバ(Rx)スライスに専用でありまたはトランスミッタ(Tx)/レシーバ(Rx)スライスの一部で共有されている。様々な実施形態において、光マクロ1205-xのその他のフロアプラン構成は、エッジ帯域幅密度を増大させるために、パススルーフォトニック行と共に複数の列の光マクロを含み、および/または、エッジ帯域幅密度を増大させるために、隣り合わせで千鳥に配列されたトランスミッタ(Tx)およびレシーバ(Rx)光マクロを含む。
光マクロ1205-xは、フォトニック構成要素および電子構成要素の両方を備える。光マクロ内の光導波路1505および1509は、光導波路交差を回避すると共に光導波路長さを最小化する(光学的損失を最小化する)ようにレイアウトされ、それに応じて、システムのエネルギ効率を改善する。光マクロ1205-xは、電気トレース長さを最小化するために、電子構成要素と光学構成要素との間の距離を最小化するような方法でレイアウトされ、これは、光マクロ1205-xのエネルギ効率を改善し、より高速な信号伝送を可能にし、チップサイズを減少させる。
TeraPHYチップレット1200は、(N個の)光マクロ1205-1~1205-Nのセットを備える。各光マクロ1205-xは、それぞれの光導波路1505、1509上で数(W)の異なる光波長でビットを送信または受信するように論理的にグループ化された(M個の)光トランスミッタスライス1501-1~1501-Mおよび光レシーバスライス1503-1~1503-Mのセットを備える。様々な実施形態において、任意の数の光トランスミッタスライス1501-1~1501-Mおよび/または光レシーバスライス1503-1~1503-Mが数(W)の光導波路の内の所与の1つに調整可能であることを考慮すれば、光トランスミッタスライス1501-1~1501-Mおよび光レシーバスライス1503-1~1503-Mの数(M)、ならびに、異なる光導波路の数(W)は、必要に応じて規定されることができる。ただし、データビットが、同じ光波長に調整された光マイクロリング共振器1507-1~1507-Mの内の複数の共振器または光マイクロリング共振器1511-1~1511-Mの内の複数の共振器によって、送信または受信されている場合、チャネル/波長競合が管理される。光マクロ1205-xのフロアプランおよび構成は、以下のメトリックを制御するための調節可能な自由度を表す。
・光導波路1505、1509の長さ(光損失と直接的に相関する)
・光マクロ1205-xの面積(製造コストと相関する)
・ビットあたりの消費エネルギ(エネルギ効率)
・電気信号伝達のインテグリティ(性能と相関する)
・電気パッケージエスケープ(electrical package escape)(所与のセットのチップ寸法に対しておよび所与の間隔/ピッチの電気バンプに対して物理的に利用可能な電気データの入力および出力の量)
・光学パッケージエスケープ(optical package escape)(所与のセットのチップ寸法に対しておよび所与の間隔/ピッチの光ファイバに対して物理的に利用可能な光データの入力および出力の量)
・光導波路1505、1509の長さ(光損失と直接的に相関する)
・光マクロ1205-xの面積(製造コストと相関する)
・ビットあたりの消費エネルギ(エネルギ効率)
・電気信号伝達のインテグリティ(性能と相関する)
・電気パッケージエスケープ(electrical package escape)(所与のセットのチップ寸法に対しておよび所与の間隔/ピッチの電気バンプに対して物理的に利用可能な電気データの入力および出力の量)
・光学パッケージエスケープ(optical package escape)(所与のセットのチップ寸法に対しておよび所与の間隔/ピッチの光ファイバに対して物理的に利用可能な光データの入力および出力の量)
図9は、いくつかの実施形態に従って、TeraPHYチップレット1200に接続するためのFAU1601の一例を示す。いくつかの実施形態において、FAU1601は、TeraPHYチップレット1200に複数の光ファイバを接続する。いくつかの実施形態において、FAU1601は、本明細書に記載の光ファイバアレイ115A、115C、115D、115F、115I、115G、115L、115J、509、709、711、807、809、907の内の任意の1または複数を表す。いくつかの実施形態において、FAU1601は、TeraPHYチップレット1200の光ファイバカプラアレイ1203に接続する複数の光ファイバを含む光ファイバピグテール1603を備える。いくつかの実施形態において、光ファイバピグテール1603内の光ファイバの一部は、外部レーザ装置からTeraPHYチップレット1200へ連続波レーザ光を送るために用いられるものなど、偏波保持単一モード光ファイバ(PMF)である。また、いくつかの実施形態において、光ファイバピグテール1603内の光ファイバの一部は、TeraPHYチップレット1200へおよび/またはTeraPHYチップレット1200から変調光信号を送るための非偏波保持単一モード光ファイバ(SMF)である。いくつかの実施形態において、FAU1601は、機械式トランスファ(MT)フェルール1605(MTP(登録商標)コネクタなど)を備える。いくつかの実施形態において、FAU1601は、TeraPHYチップレット1200に24本の光ファイバを接続するよう構成されている。例えば、いくつかの実施形態において、MTフェルール1605は、2×12MTP(登録商標)コネクタフェルールとして構成される。
いくつかの実施形態において、TeraPHYチップレット1200は、光マクロ1205-1~1205ーMの各々が4個のシリアライザ/デシリアライザ(SerDes)スライス(FR-4)または8個のSerDesスライス(FR-8)を備える粗波長分割多重化4レーン(CWDM4)構成を有する。いくつかの実施形態において、光マクロ1205-1~1205ーMは、波長トランスミッタ(Tx)/レシーバ(Rx)スライスに分割され、各Tx/Rxスライスは、完全に一体化されたアナログTx/Rxフロントエンド、シリアライゼーション/デシリアライゼーション、クロックデータ回復、および、マイクロリング共振器熱チューニングデジタル制御を含む。いくつかの実施形態において、各Tx/Rxスライス/光マクロ1205-xの光ポートに統合されたフォトニック構成要素は、マイクロリング共振器(変調器、フィルタなど)に基づいている。いくつかの実施形態において、TeraPHYチップレット1200は、埋め込みのモード変換器を備えたエッジ結合したV字溝構造を通して、FAU1601へ光学的に結合する。
TeraPHY MIPO I/Oチップレットは、チップ上の設計資産(IP)ビルディングブロックが高密度であるため、小さいフットプリントを有する。これらのIPビルディングブロックは、非常に小さいチップ領域(例えば、マイクロリングあたり10マイクロメートル径)に光マイクロリング共振器を備えており、光マイクロリング共振器は、複数の光波長を単一導波路上へ多重化および逆多重化し、光を変調して光検出器として機能するために用いられる。また、光学デバイスを制御する電気回路が、それらの制御する光学デバイスと同じチップ上に密接に統合されているので、チップ上のIPビルディングブロックが高密度であり、空間効率の最適化が可能である。TeraPHY MIPO I/Oチップレットのフットプリントが小さいことで、総メモリおよびメモリ帯域幅のSoCに対する比率を高くすることができる。
いくつかの実施形態において、図1~図2Dに示した光ファンアウトチップレット111、207、207A、207B、207C、207Dは、単一のチップ内に統合されたAyar Labs社製のTeraPHYチップレットおよび電気ファンアウトチップレットの両方を含む。これらの実施形態において、TeraPHYチップレットは、光ドメインから電気ドメインへの移行、および、その逆の移行を提供する。そして、電気ファンアウトチップレットは、HBMスタック113とTeraPHYチップレットとの間の電気接続を提供する。
いくつかの実施形態において、図1~図2Dに示した光ファンアウトチップレット111、207、207A、207B、207C、207Dは、TeraPHYチップレットおよび電気ファンアウトチップレットの組みあわせに置き換えられ、ここで、TeraPHYチップレットおよび電気ファンアウトチップレットは、HBMスタック113を含むマルチチップパッケージ内に別個のチップとして実装されている。例えば、図10は、いくつかの実施形態に従って、TeraPHYチップレット401および電気ファンアウトチップレット403の組み合わせを含むマルチチップパッケージとして実装されたHBMカード400を示す上面図である。TeraPHYチップレット401および電気ファンアウトチップレット403は、複数のHBMスタック113と共に、マルチチップパッケージ内に別個のチップとして実装されている。様々な実施形態において、HBMカード400は、図1~図2Dに示したTeraPHY-HBM MCP109、205、205A、205B、205C、205Dのいずれかの代わりに利用可能である。いくつかの実施形態において、TeraPHYチップレット401および電気ファンアウトチップレット403は、TeraPHY-HBM MCP400の再配線層(RDL)を通して電気的に接続される。いくつかの実施形態において、TeraPHYチップレット401および電気ファンアウトチップレット403は、TeraPHY-HBM MCP400内に形成された電気ビアを通して電気的に接続される。いくつかの実施形態において、TeraPHYチップレット401および電気ファンアウトチップレット403は、ボールグリッドアレイ(BGA)またはその他の同様の技術で電気的に接続される。
図11Aは、いくつかの実施形態に従って、光リンク302を通してリモートメモリシステム300Bへ光学的に接続されているコンピュータシステム300Aを示す。様々な実施形態において、コンピュータシステム300Aは、本明細書で言及されているMCPのいずれかに対応する。ただし、様々な実施形態において、コンピュータシステム300Aは、電気接続/配線307Aによって示すように、少なくとも1つのTeraPHY MIPO I/Oチップレット301Aへ電気的に接続された少なくとも1つのコンピュータチップ305Aを含む基本的に任意のパッケージングされた半導体チップセットを表すことを理解されたい。いくつかの実施形態において、少なくとも1つのコンピュータチップ305Aおよび少なくとも1つのTeraPHY MIPO I/Oチップレット301Aは、共通の基板303A上にパッケージングされている。少なくとも1つのTeraPHY MIPO I/Oチップレット301Aは、1または複数の光導波路311Aを通して光電力供給装置309Aから光電力を受信するように接続されている。様々な実施形態において、少なくとも1つのTeraPHY MIPO I/Oチップレット301Aは、本明細書で言及されているTeraPHYチップレットのいずれかに対応する。光電力供給装置309Aは、図4Aに関して上述した光電力供給装置309と同じである。様々な実施形態において、リモートメモリシステム300Bは、本明細書で言及されているHBMカードのいずれかに対応する。ただし、様々な実施形態において、リモートメモリシステム300Bは、電気接続/配線307Bによって示すように、少なくとも1つのTeraPHY MIPO I/Oチップレット301Bへ電気的に接続された基本的に任意の1または複数のメモリデバイス305Bを表すことを理解されたい。いくつかの実施形態において、1または複数のメモリデバイス305Bおよび少なくとも1つのTeraPHY MIPO I/Oチップレット301Bは、共通の基板303B上にパッケージングされている。少なくとも1つのTeraPHY MIPO I/Oチップレット301Bは、1または複数の光導波路311Bを通して光電力供給装置309Bから光電力を受信するように接続されている。様々な実施形態において、少なくとも1つのTeraPHY MIPO I/Oチップレット301Bは、本明細書で言及されているTeraPHYチップレットのいずれかに対応する。光電力供給装置309Bは、図4Aに関して上述した光電力供給装置309と同じである。また、いくつかの実施形態において、光電力供給装置309Aおよび309Bは、同じ光電力供給装置である。コンピュータシステム300AのTeraPHY MIPO I/Oチップレット301Aは、光リンク302を通してリモートメモリシステム300BのTeraPHY MIPO I/Oチップレット301Bへ光学的に接続されている。いくつかの実施形態において、光リンク302は、光ファイバアレイである。
図11Bは、いくつかの実施形態に従って、コンピュータシステム300AのTeraPHY MIPO I/Oチップレット301Aと、リモートメモリシステム300BのTeraPHY MIPO I/Oチップレット301Bとの間の光接続をより詳細に示す図である。いくつかの実施形態において、TeraPHY MIPO I/Oチップレット301Aおよび301Bの各々は、本明細書に記載のTeraPHYチップレット1200と同じように構成されている。TeraPHY MIPO I/Oチップレット301Aは、少なくとも1つの光マクロ1205Aを備える。TeraPHY MIPO I/Oチップレット301Bは、少なくとも1つの光マクロ1205Bを備える。光マクロの各々は、本明細書に記載の光マクロ1205-xと同じように構成されている。
光マクロ1205Aの光入力1513は、1または複数の光導波路311A(例えば、光ファイバ)を通して光電力供給装置309Aへ光学的に接続されている。光マクロ1205Aの光出力1515は、光マクロ1205Bの光入力1517へ光学的に接続されている。このように、光マクロ1205Aのトランスミッタスライス1501-1~1501-Mによって生成された変調光信号が、光マクロ1205Bのレシーバスライス1503-1~1503-Mへ送信される。いくつかの実施形態において、トランスミッタスライス1501-1~1501-Mによって生成される変調光信号は、電気信号の形態で光マクロ1205Bによってチップ305Aから受信されたメモリアクセス動作のための命令を伝達する。メモリアクセス動作のための命令を伝達する変調光信号は、光マクロ1205Bの光マイクロリング共振器1511-1~1511-Mに光学的に結合され、光マクロ1205Bのレシーバスライス1503-1~1503-Mによって、電気接続/配線307Bを通してメモリデバイス305Bへ送信される電気信号に復調される。
光マクロ1205Bの光入力1513は、1または複数の光導波路311B(例えば、光ファイバ)を通して光電力供給装置309Bへ光学的に接続されている。光マクロ1205Bの光出力1515は、光マクロ1205Aの光入力1517へ光学的に接続されている。このように、光マクロ1205Bのトランスミッタスライス1501-1~1501-Mによって生成された変調光信号が、光マクロ1205Aのレシーバスライス1503-1~1503-Mへ送信される。いくつかの実施形態において、光マクロ1205Bのトランスミッタスライス1501-1~1501-Mによって生成される変調光信号は、メモリデバイス305Bによって電気接続/配線307Bを通して光マクロ1205Bへ提供されたデジタルデータを伝達し、ここで、デジタルデータは、メモリデバイス305Bが、光信号の形態で光マクロ1205Bによってチップ305Aから受信された命令に従ってメモリアクセス動作を実行したことに起因する。メモリデバイス305Bによって提供されたデジタルデータを伝達する変調光信号は、光マクロ1205Aの光マイクロリング共振器1511-1~1511-Mに光学的に結合され、光マクロ1205Aのレシーバスライス1503-1~1503-Mによって、電気接続/配線307Aを通してチップ305Aへ送信される電気信号に復調される。
マルチチップパッケージの基板と、基板に接続されている集積回路チップと、基板に接続されている電気光学チップとを備えたリモートメモリシステムのための様々な実施形態が、本明細書で開示されている。様々な実施形態において、基板は、インターポーザおよび有機基板の内の一方または両方である。様々な実施形態において、基板は、導電配線および光導波路の両方を備える。様々な実施形態において、基板は、再配線層構造を備え、集積回路チップおよび電気光学チップの各々が、再配線層構造にフリップチップ接続されている。集積回路チップは、高帯域幅メモリインターフェースを備える。電気光学チップは、集積回路チップの高帯域幅メモリインターフェースへ電気的に接続されている電気インターフェースを有する。電気光学チップは、光リンクと光学的に接続するよう構成されているフォトニックインターフェースを備える。電気光学チップは、さらに、少なくとも1つの光マクロを備える。電気光学チップの少なくとも1つの光マクロの各々は、電気インターフェースを通して高帯域幅インターフェースから受信された出力電気データ信号を出力光データ信号へ変換するよう構成されている。電気光学チップの少なくとも1つの光マクロの各々は、電気光学チップのフォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。電気光学チップの少なくとも1つの光マクロの各々は、さらに、電気光学チップのフォトニックインターフェースを通して光リンクから受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。電気光学チップの少なくとも1つの光マクロの各々は、電気光学チップの電気インターフェースを通して高帯域幅メモリインターフェースへ入力電気データ信号を送信するよう構成されている。
リモートメモリデバイスは、光リンクへ光学的に接続されているフォトニックインターフェースを有する電気光学ファンアウトチップを備える。リモートメモリデバイスは、電気光学ファンアウトチップの電気インターフェースへ電気的に接続されている高帯域幅メモリスタックを備える。いくつかの実施形態において、光リンクは、マルチチップパッケージの電気光学チップのフォトニックインターフェースをリモートメモリデバイスの電気光学ファンアウトチップのフォトニックインターフェースへ光学的に接続する光ファイバアレイを備える。いくつかの実施形態において、リモートメモリデバイスは、電気光学ファンアウトチップの電気インターフェースへ電気的に接続されている複数の高帯域幅メモリスタックを備える。いくつかの実施形態において、リモートメモリデバイスは、電気配線を含む基板を備えており、電気光学ファンアウトチップは、基板内の電気配線の一部に電気的に接続され、複数の高帯域幅メモリスタックの各々は、基板内の電気配線の一部に電気的に接続されている。いくつかの実施形態において、リモートメモリデバイスの基板内の電気配線は、再配線層構造の一部を形成しており、電気光学ファンアウトチップは、再配線層構造にフリップチップ接続され、複数の高帯域幅メモリスタックの各々は、再配線層構造にフリップチップ接続されている。いくつかの実施形態において、マルチチップパッケージの電気光学チップおよびリモートメモリデバイスの電気光学ファンアウトチップの各々は、光リンクを通して光信号の波長分割多重化を実施するよう構成されている。
いくつかの実施形態において、電気光学チップの少なくとも1つの光マクロの各々は、複数のトランスミッタスライスおよび複数のレシーバスライスを備える。複数のトランスミッタスライスの各トランスミッタスライスは、出力電気データ信号を出力光データ信号へ変換するために連続波光を変調するよう構成されている対応する光マイクロリング共振器を備える。複数のレシーバスライスの各レシーバスライスは、入力光データ信号を光学的に結合するよう構成されている対応する光マイクロリング共振器を備える。いくつかの実施形態において、トランスミッタスライスの光マイクロリング共振器は、所定の光波長を有する連続波光を変調して、出力電気データ信号を所定の光波長を有する出力光データ信号に変換するために、所定の光波長で動作するよう構成されている。また、レシーバスライスの光マイクロリング共振器は、所定の光波長を有する入力光データ信号を光学的に結合するために、所定の光波長で動作するよう構成されている。
いくつかの実施形態において、少なくとも1つのさらなる電気光学チップが、マルチチップパッケージの基板に接続されている。少なくとも1つのさらなる電気光学チップの各々は、マルチチップパッケージの集積回路チップへ電気的に接続されている対応する電気インターフェースを有する。また、少なくとも1つのさらなる電気光学チップの各々は、対応する光リンクの第1端へ光学的に接続されている対応するフォトニックインターフェースを有する。いくつかの実施形態において、各光リンクは、別個のリモートメモリデバイスの別個の電気光学ファンアウトチップに光学的に接続されている第2端を有する。いくつかの実施形態において、各リモートメモリデバイスは、リモートメモリデバイスの電気光学ファンアウトチップへ電気的に接続されている少なくとも1つの高帯域幅メモリスタックを備える。
図12は、いくつかの実施形態に従って、リモートメモリシステムを動作させるための方法を示すフローチャートである。方法は、メモリアクセス動作のための命令を伝達する第1セットの電気データ信号を生成する工程1251を備える。いくつかの実施形態において、メモリアクセス動作は、高帯域幅メモリアクセス動作である。方法は、さらに、第1セットの電気データ信号に基づいて光データ信号を生成する工程1253を備える。光データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、光データ信号を光リンクでリモートメモリデバイスへ送信する工程1255を備える。リモートメモリデバイスは、第1セットの電気データ信号が生成されるコンピュータデバイスから物理的に離れている。方法は、さらに、リモートメモリデバイスで光データ信号から第2セットの電気データ信号を生成する工程1257を備える。第2セットの電気データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、第2セットの電気データ信号を用いて、リモートメモリデバイスでメモリアクセス動作を実行する工程1259を備える。
いくつかの実施形態において、方法は、高帯域幅メモリインターフェースを通して第1電気光学チップの電気インターフェースへ第1セットの電気データ信号を送信する工程を備える。方法は、さらに、第1セットの電気データ信号に基づいて光データ信号を生成するよう第1電気光学チップを動作させる工程を備える。方法は、さらに、光リンクで光データ信号を送信するよう第1電気光学チップを動作させる工程を備える。いくつかの実施形態において、光データ信号を生成するよう第1電気光学チップを動作させる工程は、所定の光波長を有する連続波光を変調して、第1セットの電気データ信号を所定の光波長を有する光データ信号に変換するように、第1電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも1つの光マイクロリング共振器を動作させる工程を含む。
いくつかの実施形態において、方法は、リモートメモリデバイス上の第2電気光学チップのフォトニックインターフェースを通して光リンクから光データ信号を受信する工程を備える。方法は、さらに、受信された光データ信号から第2セットの電気データ信号を生成するよう、第2電気光学チップを動作させる工程を備える。いくつかの実施形態において、方法は、第2電気光学チップの電気インターフェースを通してリモートメモリデバイス上の高帯域幅メモリスタックへ第2セットの電気データ信号を送信するよう、第2電気光学チップを動作させる工程を備える。方法は、さらに、第2セットの電気データ信号を用いて高帯域メモリスタック内でメモリアクセス動作を実行するよう、高帯域幅メモリスタックを動作させる工程を備える。いくつかの実施形態において、第2セットの電気データ信号を生成するよう、第2電気光学チップを動作させる工程は、第2電気光学チップのフォトニックインターフェースを通して受信された光データ信号を光学的に結合するよう、第2電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも1つの光マイクロリング共振器を動作させる工程を含む。光学的に結合された光データ信号は、第2電気光学チップ上の復調回路へ電気的に接続されている光検出器デバイスに伝達される。復調回路は、光検出器デバイスに伝達された光データ信号に基づいて、第2セットの電気データ信号を生成するよう動作する。
図13は、いくつかの実施形態に従って、リモートメモリシステムを構成するための方法を示すフローチャートである。方法は、第1マルチチップパッケージ上の第1電気光学チップへ集積回路チップを電気的に接続させる工程1351を備える。方法は、さらに、第1電気光学チップを光リンクの第1端へ光学的に接続する工程1353を備える。いくつかの実施形態において、光リンクは、光ファイバアレイとして形成されている。方法は、さらに、第2電気光学チップを光リンクの第2端へ光学的に接続する工程1355を備える。第2電気光学チップは、第1マルチチップパッケージから物理的に離れている第2マルチチップパッケージ上のメモリデバイスへ電気的に接続されている。いくつかの実施形態において、メモリデバイスは、高帯域幅メモリスタックである。
いくつかの実施形態において、方法は、さらに、第1マルチチップパッケージの基板内の再配線層構造へ集積回路チップをフリップチップ接続する工程を備える。また、いくつかの実施形態において、方法は、第1マルチチップパッケージの基板内の再配線層構造へ第1電気光学チップをフリップチップ接続する工程を備える。いくつかの実施形態において、方法は、第2マルチチップパッケージの基板内の再配線層構造へ第2電気光学チップをフリップチップ接続する工程を備える。また、いくつかの実施形態において、方法は、第2マルチチップパッケージの基板内の再配線層構造へメモリデバイスをフリップチップ接続する工程を備える。
いくつかの実施形態において、第1電気光学チップは、少なくとも1つの光マクロを備える。第1電気光学チップの少なくとも1つの光マクロの各々は、集積回路チップから受信された出力電気データ信号を出力光データ信号に変換して、光リンクを通して出力光データ信号を送信するよう構成されている。第1電気光学チップの少なくとも1つの光マクロの各々は、光リンクを通して受信された入力光データ信号を入力電気データ信号に変換して、入力電気データ信号を集積回路チップへ送信するよう構成されている。いくつかの実施形態において、第2電気光学チップは、少なくとも1つの光マクロを備える。第2電気光学チップの少なくとも1つの光マクロの各々は、光リンクを通して受信された入力光データ信号を入力電気データ信号に変換して、入力電気データ信号をメモリデバイスへ送信するよう構成されている。第2電気光学チップの少なくとも1つの光マクロの各々は、メモリデバイスから受信された出力電気データ信号を出力光データ信号に変換して、光リンクを通して出力光データ信号を送信するよう構成されている。
図14は、いくつかの実施形態に従って、MCP505上のTeraPHYチップレット503およびCXLハブ/FO(ファンアウト)チップ501を用いて実装されたコンピュート・エクスプレス・リンク(CXL)接続DRAMモジュール500を示す図である。TeraPHYチップレット503は、本明細書に記載の電気光学チップである。CXLハブ/FO(ファンアウト)チップ501は、電気ファンアウトチップである。CXLプロトコルは、プロセッサとデバイス/メモリとの間の高速データ通信のためのオープン標準相互接続プロトコルである。CXLプロトコルは、PCIe物理および電気インターフェース上に構築され、入力/出力(I/O)、メモリ、および、キャッシュコヒーレンスに関するプロトコルを提供する。TeraPHYチップレット503は、光ファイバアレイ509を通して光ファイバネットワークへ光学的に接続されており、光ファイバネットワーク上で、データがTeraPHYチップレット503へおよびTeraPHYチップレット503から光学的に伝送される。光電力供給装置502が、1または複数の光導波路504(光ファイバなど)を通してTeraPHYチップレット503へ光学的に接続されている。光電力供給装置502は、連続波光(1または複数の制御された/所定の波長のレーザ光)を生成し、TeraPHYチップレット503内の少なくとも1つの光マクロ1205-xの複数のトランスミッタスライス1501-1~1501-Mへ連続波光を供給するよう構成されている。TeraPHYチップレット503は、TeraPHYチップレット503とCXLハブ/FO501との間の双方向データ通信を可能にするために、矢印521で示すようにCXLハブ/FO501へ電気的に接続されている。
いくつかの実施形態において、MCP505は、有機基板および/または2.5Dパッケージング技術を用いて実装されている。いくつかの実施形態において、TeraPHYチップレット503およびCXLハブ/FO501は、互いに隣り合わせで配置され、または、少なくとも部分的に重なり合って配置される。いくつかの実施形態において、TeraPHYチップレット503およびCXLハブ/FO501は、図14に示すように、別個のチップとして実装される。ただし、いくつかの実施形態において、TeraPHYチップレット503およびCXLハブ/FO501は、MCP505内に配置された単一のチップに一体化される。MCP505は、プリント回路基板(PCB)などのモジュールボード506上に配置されている。いくつかの実施形態において、光電力供給装置502は、モジュールボード506から物理的に離れている。いくつかの実施形態において、光電力供給装置502は、モジュールボード506上に配置されている。モジュールボード506は、それぞれDRAM DIMM507-1~507-5が取り付けられる複数のデュアルインラインメモリモジュール(DIMM)スロット(図14の例においては5個)を備える。様々な実施形態において、DRAMモジュール500は、任意の数(N)のDRAM DIMM507-1~ら507-Nを備えることができる。図14に示すものなど、いくつかの実施形態において、DRAMモジュール500は、5個のDRAM DIMM507-1~507-5を備える。別の実施形態において、DRAMモジュール500は、10個のDRAM DIMM507-1~507-5を備える。
CXLハブ/FOチップ501は、矢印511-1~511-5で示すように、それぞれ、DRAM DIMM507-1~507-5の各々との双方向データ通信を可能にするために、DIMMスロットの各々へ電気的に接続されている。このように、メモリに書き込まれるデータは、TeraPHYチップレット503からCXLハブ/FO501を通してDRAM DIMM507-1~507の内の任意の1または複数へ電気通信される。そして、メモリから読み出されるデータは、DRAM DIMM507-1~507の内の任意の1または複数からCXLハブ/FO501を通してTeraPHYチップレット503へ電気通信される。TeraPHY チップレット 503は、(CXLハブ/FO501、MCP505、モジュールボード506、および、DRAM DIMM507-1~507-5の)電気ドメインと、CXL接続DRAMモジュール500へおよび/またはCXL接続DRAMモジュール500からデータが通信される光ネットワークの光ドメインとの間のデータインターフェースを提供するよう機能する。
CXLハブ/FOチップ501は、CXLレーンからDRAMチャネルへのアクセスをアービトレートするよう構成されている。x8CXLレーンを備えた各光リンクは、光ファイバアレイ509を通して、別のソースとTeraPHYチップレット503との間に接続されうる。いくつかの実施形態において、TeraPHYチップレット503は、2.048テラビット/秒(Tbps)チップである。例えば、いくつかの実施形態において、TeraPHYチップレット503は、32Gbps(ギガビット/秒)の8個のx8CXLレーンをサポートするよう構成されており、これは、TeraPHYチップレット503が、2.048Tbps(すなわち、(8)(8CXLレーン)(32Gbps)=2.048Tbps)をサポートしていることに対応する。いくつかの実施形態において、DRAMモジュール500は、5個のDDR5 DIMMチャネルを備えており、TeraPHYチップレット503は、5個のDDR5 DIMMチャネルをサポートするようにインターフェースされている。いくつかの実施形態において、各DDR5 DIMMチャネルは、64ビット/チャネルであり、6.4ギガ転送/秒(GT/秒)で動作する。したがって、かかる実施形態において、各DDR5 DIMMチャネルは、409.6Gbps(すなわち、(6.4Gt/s)(64ビット/チャネル/転送)=409.6Gbps/チャネル)のデータ速度で動作する。したがって、かかる実施形態において、5個のDDR5 DIMMチャネルは、2.048Tbps(すなわち、(5チャネル)(409.6Gbps/チャネル)=2.048Tbps)の合計データ速度で集合的に動作する。
図15は、いくつかの実施形態に従って、10個のDIMMチャネルをサポートするCXL接続DRAMモジュール600を示す。DRAMモジュール600は、図14のDRAMモジュール500の変形例である。DRAMモジュール600は、モジュールボード606(PCBなど)を備え、モジュールボード606上にMCP505が配置されており、ここで、MCP505は、TeraPHYチップレット503およびCXLハブ/FOチップ501を備える。モジュールボード606は、それぞれのDRAM DIMM601-1~601-10が取り付けられる10個のDIMMスロットを備える。CXLハブ/FOチップ501は、矢印603-1~603-10で示すように、それぞれ、DRAM DIMM606-1~601-10の各々との電気データ通信を可能にするために、DIMMスロットの各々へ電気的に接続されている。
いくつかの実施形態において、10個のDRAM DIMM601-1~601-10に対応する各DIMMチャネルは、3.2GT/sで動作する64ビットDDR4 DIMMチャネルである。したがって、かかる実施形態において、各DDR4 DIMMチャネルは、204.8Gbps(すなわち、(3.2GT/s)(64ビット/チャネル/転送)=204.8Gbps/チャネル)のデータ速度で動作する。したがって、かかる実施形態において、10個のDDR4 DIMMチャネルは、2.048Tbps(すなわち、(10チャネル)(204.8Gbps/チャネル)=2.048Tbps)の合計データ速度で集合的に動作する。例えば、上述のように10個のDDR4 DIMMチャネルをサポートするよう構成されているDRAMモジュール600では、CXL接続DRAMモジュール600は、8個のDDR4メモリチャネルを有するAMDの第2世代EPYCプロセッサファミリの「Rome」マルチチップモジュール上のI/Oハブ(コントローラダイ)にオーバオプティカルCXL I/Oサポートを提供するために利用されうる。それぞれ図14および図15のCXL接続DRAMモジュール500および600は、例として提供されていることを理解されたい。他の実施形態において、MCP505は、TeraPHYチップレット503およびCXLハブ/FOチップ501を備え、プロセッサおよび/またはコンピュータデバイスにオーバオプティカル・リモートプールDRAMメモリを提供するために、任意の数のDIMMチャネルをサポートするDRAMモジュール構成において実装可能である。
図16は、いくつかの実施形態に従って、10個のDIMMチャネルをサポートする別のCXL接続DRAMモジュール700を示す。DRAMモジュール700は、図15のDRAMモジュール600の変形例である。DRAMモジュール700は、モジュールボード706(PCBなど)を備え、モジュールボード706上にMCP703が配置されている。MCP703は、矢印705で示すように、CXLハブ/FO701と双方向電気データ通信する第1TeraPHYチップレット503-1を備える。第1TeraPHYチップレット503-1は、光ファイバアレイ709を通して光ネットワークに接続されている。MCP703は、さらに、矢印707で示すように、CXLハブ/FO701と双方向電気データ通信する第2TeraPHYチップレット503-2を備える。第1TeraPHYチップレット503-1および第2TeraPHYチップレット503-2の各々は、1または複数の光導波路504(光ファイバなど)を通して光電力供給装置502に光学的に接続されている。第2TeraPHYチップレット503-2は、光ファイバアレイ711を通して光ネットワークに接続されている。モジュールボード706は、それぞれのDRAM DIMM713-1~713-10が取り付けられる10個のDIMMスロットを備える。CXLハブ/FOチップ701は、矢印715-1~715-10で示すように、それぞれ、DRAM DIMM713-1~713-10の各々との電気データ通信を可能にするために、DIMMスロットの各々へ電気的に接続されている。CXLハブ/FOチップ701は、TeraPHYチップレット503-1および503-2の各々がDRAM DIMM713-1~713-10の各々にアクセスすることを可能にするよう構成されている。
いくつかの実施形態において、MCP703は、有機基板および/または2.5Dパッケージング技術を用いて実装されている。いくつかの実施形態において、第1TeraPHYチップレット503-1およびCXLハブ/FO701は、互いに隣り合わせで配置され、または、少なくとも部分的に重なり合って配置される。いくつかの実施形態において、第2TeraPHYチップレット503-2およびCXLハブ/FO701は、互いに隣り合わせで配置され、または、少なくとも部分的に重なり合って配置される。いくつかの実施形態において、第1および第2TeraPHYチップレット503-1および503-2は、図16に示すように、別個のチップとして実装される。いくつかの実施形態において、第1および第2TeraPHYチップレット503-1および503-2は、MCP703内に配置された単一のチップに一体化される。いくつかの実施形態において、第1および第2TeraPHYチップレット503-1および503-2ならびにCXLハブ/FO701は、図16に示すように、別個のチップとして実装される。いくつかの実施形態において、第1および第2TeraPHYチップレット503-1および503-2ならびにCXLハブ/FO701は、MCP703内に配置された単一のチップに一体化される。
いくつかの実施形態において、図16のDRAMモジュール700構成は、図14のDRAMモジュール500構成の2倍のデータ速度を提供できる。いくつかの実施形態において、TeraPHYチップレット503-1および503-2の各々は、32Gbpsの8個のx8CXLレーンをサポートするよう構成されており、これは、TeraPHYチップレット503-1および503-2の各々が、2.048Tbps(すなわち、(8)(8CXLレーン)(32Gbps)=2.048Tbps)をサポートしていることに対応する。したがって、いくつかの実施形態において、TeraPHYチップレット503-1および503-2の各々は、2.048Tbpsチップであり、これは、DRAMモジュール700が、最大4.096Tbpsの合計データ速度をサポートすることを可能にする。いくつかの実施形態において、DRAM DIMM713-1~713-10の各々は、6.4GT/sで動作する64ビットDDR5 DIMMチャネルを提供する。したがって、かかる実施形態において、各DDR5 DIMMチャネルは、409.6Gbps(すなわち、(6.4Gt/s)(64ビット/チャネル/転送)=409.6Gbps/チャネル)のデータ速度で動作する。したがって、かかる実施形態において、10個のDDR5 DIMMチャネルは、最大4.096Tbps(すなわち、(10チャネル)(409.6Gbps/チャネル)=4.096Tbps)の合計データ速度で集合的に動作する。
図17は、いくつかの実施形態に従って、図14、図15、および、図16に関してそれぞれ上述したCXL接続DRAMモジュール例500、600、および、700のいずれかとインターフェース接続するよう構成されているコンピュータデバイスの一例800を示す。コンピュータデバイス800は、数(N)のプロセッサ803-1~803-Nが配置されているMCP801を備える。第1TeraPHYチップレット503Aおよび第2TeraPHYチップレット503Bも、MCP801内に配置されている。第1TeraPHYチップレット503Aおよび第2TeraPHYチップレット503Bの各々は、1または複数の光導波路504A(光ファイバなど)を通して光電力供給装置502Aに光学的に接続されている。光電力供給装置502Aは、連続波光(1または複数の制御された/所定の波長のレーザ光)を生成し、第1TeraPHYチップレット503Aおよび第2TeraPHYチップレット503Bの各々の中の少なくとも1つの光マクロ1205-xの複数のトランスミッタスライス1501-1~1501-Mへ連続波光を供給するよう構成されている。いくつかの実施形態において、TeraPHYチップレット503Aおよび503Bの各々は、x64PCIeレーン(Gen5のGen4)を有する。I/Oハブチップも、MCP810内に配置されている。いくつかの実施形態において、I/Oハブチップ805は、CXLプロトコルを実行するよう構成されているI/Oコントローラチップである。いくつかの実施形態において、MCP801は、2.5Dパッケージング技術を用いて実装されている。いくつかの実施形態において、MCP801は、プロセッサ803-1~803-NをI/Oハブ805へ電気的に接続すると共にTeraPHYチップレット503Aおよび503BをI/Oハブ805へ接続するためのRDLを備える。いくつかの実施形態において、プロセッサ803-1~803-Nの内の1または複数が、BGAまたはその他の同様の接続技術でI/Oハブ805へ電気的に接続されている。いくつかの実施形態において、TeraPHYチップレット503Aおよび503Bの一方または両方が、BGAまたはその他の同様の接続技術でI/Oハブ805へ電気的に接続されている。いくつかの実施形態において、MCP801は、単一のTeraPHYチップレットを備える。いくつかの実施形態において、MCP801は、3以上のTeraPHYチップレットを備える。いくつかの実施形態において、プロセッサ803-1~803-NおよびTeraPHYチップレット503A、503Bの内の1または複数が、MCP801内でI/Oハブ805の隣に配置されている。いくつかの実施形態において、プロセッサ803-1~803-NおよびTeraPHYチップレット503A、503Bの内の1または複数が、MCP801内でI/Oハブ805と少なくとも部分的に重複するように配置されている。
I/Oハブは、プロセッサ803-1~803-Nのいずれかが、TeraPHYチップレット503Aおよび503Bのいずれかを通してデータを伝送できるように、プロセッサ803-1~803-Nの各々と、TeraPHYチップレット503Aおよび503Bの各々との間の双方向データ通信を提供するよう構成されている。TeraPHYチップレット503Aは、光ファイバアレイ807を通して光ファイバネットワークへ光学的に接続されており、光ファイバネットワーク上で、データがTeraPHYチップレット503AへおよびTeraPHYチップレット503Aから光学的に伝送される。TeraPHYチップレット503Bは、光ファイバアレイ809を通して光ファイバネットワークへ光学的に接続されており、光ファイバネットワーク上で、データがTeraPHYチップレット503BへおよびTeraPHYチップレット503Bから光学的に伝送される。TeraPHYチップレット503Aおよび503Bの各々は、コンピュータデバイス800の電気ドメインと、コンピュータデバイス800へおよび/またはコンピュータデバイス800からデータが通信される光ネットワークの光ドメインとの間のデータインターフェースを提供するよう機能する。コンピュータデバイス800は、例として提供されていることを理解されたい。他の実施形態において、コンピュータデバイス800は、コンピュータデバイス800が、電気ドメインと光ドメインとの間のデータインターフェースを提供するための少なくとも1つのTeraPHYチップレットを備える限りは、他の方法で構成されてもよい。
図18は、いくつかの実施形態に従って、図14、図15、および、図16に関してそれぞれ上述したCXL接続DRAMモジュール例500、600、および、700のいずれかとインターフェース接続するよう構成されているコンピュータデバイスの別の例900を示す。コンピュータデバイス900は、処理ユニット905が配置されているMCP901を備える。いくつかの実施形態において、処理ユニット905は、グラフィックス・プロセッシング・ユニット(GPU)である。いくつかの実施形態において、処理ユニット905は、テンソル・プロセッシング・ユニット(TPU)である。ただし、様々な実施形態において、処理ユニット905は、任意のタイプのコンピュータ処理ユニットであってよいことを理解されたい。数(N)のHBMスタック903-1~903-Nも、MCP901内に配置されている。TeraPHYチップレット503Cも、MCP901内に配置されている。TeraPHYチップレット503Cは、1または複数の光導波路504B(光ファイバなど)を通して光電力供給装置502Bへ光学的に接続されている。光電力供給装置502Bは、連続波光(1または複数の制御された/所定の波長のレーザ光)を生成し、TeraPHYチップレット503C内の少なくとも1つの光マクロ1205-xの複数のトランスミッタスライス1501-1~1501-Mへ連続波光を供給するよう構成されている。いくつかの実施形態において、TeraPHYチップレット503Cは、x64PCIeレーン(Gen5のGen4)を有する。いくつかの実施形態において、処理ユニット905は、CXLプロトコルを実行するよう構成されている。いくつかの実施形態において、MCP901は、2.5Dパッケージング技術を用いて実装されている。いくつかの実施形態において、MCP901は、HBMスタック903-1~903-Nを処理ユニット905へ電気的に接続すると共にTeraPHYチップレット503Cを処理ユニット905へ接続するためのRDLを備える。いくつかの実施形態において、HBMスタック903-1~903-Nの内の1または複数が、BGAまたはその他の同様の接続技術で処理ユニット905へ電気的に接続されている。いくつかの実施形態において、TeraPHYチップレット503Cは、BGAまたはその他の同様の接続技術で処理ユニット905へ電気的に接続されている。いくつかの実施形態において、MCP901は、2以上のTeraPHYチップレットを備える。いくつかの実施形態において、HBMスタック903-1~903-NおよびTeraPHYチップレット503Cの内の1または複数が、MCP901内で処理ユニット905の隣に配置されている。いくつかの実施形態において、HBMスタック903-1~903-NおよびTeraPHYチップレット503Cの内の1または複数が、MCP901内で処理ユニット905と少なくとも部分的に重複するように配置されている。
処理ユニット905は、HBMスタック903-1~903-Nの各々およびTeraPHYチップレット503Cと双方向データ通信するように接続されている。TeraPHYチップレット503Cは、光ファイバアレイ907を通して光ファイバネットワークへ光学的に接続されており、光ファイバネットワーク上で、データがTeraPHYチップレット503CへおよびTeraPHYチップレット503Cから光学的に伝送される。TeraPHYチップレットCは、コンピュータデバイス900の電気ドメインと、コンピュータデバイス900へおよび/またはコンピュータデバイス900からデータが通信される光ネットワークの光ドメインとの間のデータインターフェースを提供するよう機能する。コンピュータデバイス900は、例として提供されていることを理解されたい。他の実施形態において、コンピュータデバイス900は、コンピュータデバイス900が、電気ドメインと光ドメインとの間をインターフェース接続するための少なくとも1つのTeraPHYチップレットを備える限りは、他の方法で構成されてもよい。
図19は、いくつかの実施形態に従って、図17のコンピュータモジュール800および図18のコンピュータモジュール900が図16のリモートDRAMモジュール700とオーバオプティカルデータ通信で接続されている光データ通信システムの一例1000を示す。コンピュータモジュール800の光ファイバアレイ807は、光ネットワーク1001内の光ファイバリンク1003の第1端に接続されている。光ファイバリンク1003の第2端は、DRAMモジュール700の光ファイバアレイ709に接続されている。コンピュータモジュール900の光ファイバアレイ907は、光ネットワーク1001内の光ファイバリンク1005の第1端に接続されている。光ファイバリンク1005の第2端は、DRAMモジュール700の光ファイバアレイ711に接続されている。様々な実施形態において、光リンク1003および1005の各々は、光ファイバ、光ファイバアレイ、光導波路、光波回路、および、任意の数およびタイプのアクティブおよび/またはパッシブ光デバイス(例えば、特に、光スプリッタ、光コンバイナ、光増幅器など)を含みうる。I/Oハブ805、処理ユニット905、および、CXLハブ/FO701の各々は、CXLプロトコルを実行するよう構成されている。したがって、図19の構成は、DRAMモジュール700内のリモートプールDRAMシステムと複数の異なるタイプのコンピュータデバイス800および900との間でCXLプロトコルを利用する光データ通信システムの一例を示している。図19の光データ通信システム1000は、例として提供されており、高度なデータ通信プロトコル(CXLプロトコルなど)を用いて、リモートメモリシステム(例えば、プールDRAMシステム)と1または複数の処理デバイスとの間のオーバオプティカルデータ通信を提供するために、TeraPHYチップレット技術が利用される基本的に任意の数およびタイプの光データ通信システム構成の1つを表していることを理解されたい。
図20は、いくつかの実施形態に従って、図17のコンピュータモジュール800の複数のインスタンス800-1~800-4が、図16のリモートDRAMモジュール700の複数のインスタンス700-1および700-2とオーバオプティカルデータ通信で接続されている光データ通信システムの一例1100を示す。第1コンピュータモジュール800-1の光ファイバアレイ807の第1部分が、光ネットワーク1101内の光ファイバリンク1103の第1端に接続されている。いくつかの実施形態において、第1コンピュータモジュール800-1の光ファイバアレイ807の第1部分は、光ファイバアレイ807内の光ファイバの3分の1である。いくつかの実施形態において、光ネットワーク1101は、光ファイバシャッフルまたは光ファイバルームとして実装されている。光ファイバリンク1103の第2端が、第1DRAMモジュール700-1の光ファイバアレイ709の第1部分に接続されている。いくつかの実施形態において、第1DRAMモジュール700-1の光ファイバアレイ709の第1部分は、光ファイバアレイ709内の光ファイバの3分の1である。第1コンピュータモジュール800-1の光ファイバアレイ807の第2部分が、光ネットワーク1101内の光ファイバリンク1105の第1端に接続されている。いくつかの実施形態において、第1コンピュータモジュール800-1の光ファイバアレイ807の第2部分は、光ファイバアレイ807内の光ファイバの3分の1である。光ファイバリンク1105の第2端が、第2DRAMモジュール700-2の光ファイバアレイ709の第1部分に接続されている。いくつかの実施形態において、第2DRAMモジュール700-2の光ファイバアレイ709の第1部分は、光ファイバアレイ709内の光ファイバの3分の1である。
第2コンピュータモジュール800-2の光ファイバアレイ807の第1部分が、光ネットワーク1101内の光ファイバリンク1107の第1端に接続されている。いくつかの実施形態において、第2コンピュータモジュール800-2の光ファイバアレイ807の第1部分は、光ファイバアレイ807内の光ファイバの3分の1である。光ファイバリンク1107の第2端が、第1DRAMモジュール700-1の光ファイバアレイ709の第2部分に接続されている。いくつかの実施形態において、第1DRAMモジュール700-1の光ファイバアレイ709の第2部分は、光ファイバアレイ709内の光ファイバの3分の1である。第2コンピュータモジュール800-2の光ファイバアレイ807の第2部分が、光ネットワーク1101内の光ファイバリンク1109の第1端に接続されている。いくつかの実施形態において、第2コンピュータモジュール800-2の光ファイバアレイ807の第2部分は、光ファイバアレイ807内の光ファイバの3分の1である。光ファイバリンク1109の第2端が、第2DRAMモジュール700-2の光ファイバアレイ709の第2部分に接続されている。いくつかの実施形態において、第2DRAMモジュール700-2の光ファイバアレイ709の第2部分は、光ファイバアレイ709内の光ファイバの3分の1である。
第3コンピュータモジュール800-3の光ファイバアレイ807の第1部分が、光ネットワーク1101内の光ファイバリンク1111の第1端に接続されている。いくつかの実施形態において、第3コンピュータモジュール800-3の光ファイバアレイ807の第1部分は、光ファイバアレイ807内の光ファイバの3分の1である。光ファイバリンク1111の第2端が、第1DRAMモジュール700-1の光ファイバアレイ711の第1部分に接続されている。いくつかの実施形態において、第1DRAMモジュール700-1の光ファイバアレイ711の第1部分は、光ファイバアレイ711内の光ファイバの3分の1である。第3コンピュータモジュール800-3の光ファイバアレイ807の第2部分が、光ネットワーク1101内の光ファイバリンク1113の第1端に接続されている。いくつかの実施形態において、第3コンピュータモジュール800-3の光ファイバアレイ807の第2部分は、光ファイバアレイ807内の光ファイバの3分の1である。光ファイバリンク1113の第2端が、第2DRAMモジュール700-2の光ファイバアレイ711の第1部分に接続されている。いくつかの実施形態において、第2DRAMモジュール700-2の光ファイバアレイ711の第1部分は、光ファイバアレイ711内の光ファイバの3分の1である。
第4コンピュータモジュール800-4の光ファイバアレイ807の第1部分が、光ネットワーク1101内の光ファイバリンク1115の第1端に接続されている。いくつかの実施形態において、第4コンピュータモジュール800-4の光ファイバアレイ807の第1部分は、光ファイバアレイ807内の光ファイバの3分の1である。光ファイバリンク1115の第2端が、第1DRAMモジュール700-1の光ファイバアレイ711の第2部分に接続されている。いくつかの実施形態において、第1DRAMモジュール700-1の光ファイバアレイ711の第2部分は、光ファイバアレイ711内の光ファイバの3分の1である。第4コンピュータモジュール800-4の光ファイバアレイ807の第2部分が、光ネットワーク1101内の光ファイバリンク1117の第1端に接続されている。いくつかの実施形態において、第4コンピュータモジュール800-4の光ファイバアレイ807の第2部分は、光ファイバアレイ807内の光ファイバの3分の1である。光ファイバリンク1117の第2端が、第2DRAMモジュール700-2の光ファイバアレイ711の第2部分に接続されている。いくつかの実施形態において、第2DRAMモジュール700-2の光ファイバアレイ711の第2部分は、光ファイバアレイ711内の光ファイバの3分の1である。
4個のコンピュータデバイス800-1~800-4と2個のDRAMモジュール700-1および700-2との間の光接続は、4個のコンピュータデバイス800-1~800-4の内のいずれかの中のプロセッサ803-1~803-Nのいずれかが、2つのDRAMモジュール700-1および700-2のいずれかの中のDRAM DIMM713-1~713-10のいずれかとオーバオプティカル入力/出力動作を実行することを可能にする。そして、いくつかの実施形態において、上述のオーバオプティカル入力/出力動作は、CXLプロトコルを用いて実行される。このように、4個のコンピュータデバイス800-1~800-4上のTeraPHYチップレット503A、ならびに、2個のDRAMモジュール700-1および700-2の各々上のTeraPHYチップレット503-1および503-2は、4個のコンピュータデバイス800-1~800-4のプロセッサ803-1~803-Nの各々に、複数のDRAMモジュール700-1および700-2内に集合的に実装されている大型のプールDRAMシステムへのオーバオプティカルI/Oアクセスを提供する。いくつかの実施形態において、図16に関して上述したように、各DRAMモジュール700-1および700-2が最大4.096Tbpsのデータ速度を提供する場合に、光データ通信システム1100は、4個のコンピュータデバイス800-1~800-4のプロセッサ803-1~803-Nの各々に、CXLプロトコルを用いて最大4.096TbpsのオーバオプティカルI/Oアクセスデータ速度を提供する。また、光データ通信システム1100は、DRAMモジュール700-1および700-2の両方におけるの10個のDRAM DIMM713-1~713-10の組み合わせに対応する合計メモリ容量が、4個のコンピュータデバイス800-1~800-4のプロセッサ803-1~803-Nの各々によって、CXLプロトコルを用いてオーバオプティカルでアクセス可能になることを可能にする。
様々な実施形態において、光リンク1103、1105、1107、1109、1111、1113、1115、および、1117の各々は、光ファイバ、光ファイバアレイ、光導波路、光波回路、および、任意の数およびタイプのアクティブおよび/またはパッシブ光デバイス(例えば、特に、光スプリッタ、光コンバイナ、光増幅器など)を含みうる。いくつかの実施形態において、4個のコンピュータデバイス800-1~800-4の各1/Oハブ805、ならびに、2個のDRAMモジュール700-1および700-2の各CXLハブ/FO701は、CXLプロトコルを実行するよう構成されている。したがって、光データ通信システム例1100は、複数のDRAMモジュール700-1、700-2にわたって分散されているリモートプールDRAMシステムと、複数のコンピュータデバイス800-1~800-4との間で、CXLプロトコルを利用する。また、光データ通信システム1100は、拡張可能である。いくつかの実施形態において、光データ通信システム1100は、2個だけのDRAMモジュール700-1および700-2よりも多いDRAMモジュール、および/または、4個だけのコンピュータデバイス800-1~800-4よりも多いコンピュータデバイスを備えるよう拡張される。また、いくつかの実施形態において、光データ通信システム1100は、複数のタイプのDRAMモジュールを備える。例えば、いくつかの実施形態において、光データ通信システム1100は、それぞれ、図14、図15、および、図16に関して上述したDRAMモジュール例500、600、および、700の組みあわせを備える。同様に、いくつかの実施形態において、光データ通信システム1100は、複数のタイプのコンピュータデバイスを備える。例えば、いくつかの実施形態において、光データ通信システム1100は、それぞれ、図17および図18に関して上述したコンピュータデバイス例800および900の組みあわせを備える。したがって、図20の光データ通信システム1100は、例として提供されており、高度なデータ通信プロトコル(CXLプロトコルなど)を用いて、リモートメモリシステム(例えば、プールDRAMシステム)と複数の処理デバイスとの間の双方向オーバオプティカルI/Oデータ通信を提供するために、TeraPHYチップレット技術が利用される基本的に任意の数およびタイプの光データ通信システム構成の1つを表していることを理解されたい。
電気光学チップ(例えば、TeraPHYチップレット503、503-1、503-2、など)と、電気ファンアウトチップ(例えば、CXLハブ/FO(ファンアウト)チップ501、701、など)と、電気ファンアウトチップに電気的に接続されている少なくとも1つのDIMMスロットとを備えたコンピュータメモリシステムの様々な実施形態が、本明細書で開示されている。少なくとも1つのDIMMスロットの各々は、対応するDRAM DIMMを受け入れるよう構成されている。電気光学チップは、電気インターフェースおよびフォトニックインターフェースを備える。フォトニックインターフェースは、光リンクと光学的に接続するよう構成されている。いくつかの実施形態において、光リンクは、光ファイバアレイである。電気ファンアウトチップは、電気光学チップの電気インターフェースへ電気的に接続されている。電気ファンアウトチップは、電気光学チップと少なくとも1つのDIMMスロットに対応する各DRAM DIMMとの間の双方向電気データ通信を管理するよう構成されている。電気光学チップは、少なくとも1つの光マクロを備える。少なくとも1つの光マクロの各々は、電気光学チップの電気インターフェースを通して受信された出力電気データ信号を出力光データ信号へ変換するよう構成されている。少なくとも1つの光マクロの各々は、電気光学チップのフォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。少なくとも1つの光マクロの各々は、電気光学チップのフォトニックインターフェースを通して光リンクから受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。少なくとも1つの光マクロの各々は、電気光学チップの電気インターフェースを通して入力電気データ信号を送信するよう構成されている。
いくつかの実施形態において、電気光学チップおよび電気ファンアウトチップは、電気光学チップおよび電気ファンアウトチップが基板内の導電配線の一部を通して互いに電気的に接続されるように、導電配線を含む基板にフリップチップ接続されている。いくつかの実施形態において、基板および少なくとも1つのDIMMスロットは、同じモジュールボードに取り付けられている。いくつかの実施形態において、基板内の導電配線は、基板内に形成された再配線層構造内に備えられている。いくつかの実施形態において、コンピュータメモリシステムは、複数のDIMMスロットを備えており、電気ファンアウトチップは、複数のDIMMスロットの各々に電気的に接続されている。いくつかの実施形態において、電気ファンアウトチップは、コンピュータプロセッサと、コンピュータメモリシステムの少なくとも1つのDIMMスロットに取り付けられた各DRAM DIMMとの間のデータ通信のためのCXL相互接続プロトコルを実行するよう構成されている。
いくつかの実施形態において、電気光学チップの少なくとも1つの光マクロの各々は、複数のトランスミッタスライスおよび複数のレシーバスライスを備える。複数のトランスミッタスライスの各トランスミッタスライスは、電気ファンアウトチップから電気光学チップの電気インターフェースを通して受信された出力電気データ信号を出力光データ信号へ変換するために連続波光を変調するよう構成されている対応する第1光マイクロリング共振器を備える。複数のレシーバスライスの各レシーバスライスは、光リンクから電気光学チップのフォトニックインターフェースを通して受信された入力光データ信号を光学的に結合するよう構成されている対応する第2光マイクロリング共振器を備える。いくつかの実施形態において、対応する第1光マイクロリング共振器は、所定の光波長を有する連続波光を変調して、出力電気データ信号を所定の光波長を有する出力光データ信号に変換するために、所定の光波長で動作するよう構成されており、対応する第2光マイクロリング共振器は、所定の光波長を有する入力光データ信号を光学的に結合するために、所定の光波長で動作するよう構成されている。光電力供給装置(例えば、光電力供給装置502)が、電気光学チップへ光学的に接続されている。光電力供給装置は、連続波光を生成し、電気光学チップ内の少なくとも1つの光マクロの複数のトランスミッタスライスへ連続波光を供給するよう構成されている。
いくつかの実施形態において、コンピュータメモリシステムは、複数の電気光学チップを備えており、複数の電気光学チップの各電気光学チップは、それぞれの電気インターフェースと、それぞれのフォトニックインターフェースとを備える。複数の電気光学チップのそれぞれのフォトニックインターフェースは、それぞれの光リンクと光学的に接続するよう構成されている。複数の電気光学チップの各電気光学チップは、少なくとも1つのそれぞれの光マクロを備える。少なくとも1つのそれぞれの光マクロの各々は、電気ファンアウトチップからそれぞれの電気光学チップの電気インターフェースを通して受信された出力電気データ信号を出力光データ信号へ変換するよう構成されている。少なくとも1つのそれぞれの光マクロの各々は、さらに、それぞれの電気光学チップのフォトニックインターフェースを通してそれぞれの光リンクへ出力光データ信号を送信するよう構成されている。少なくとも1つのそれぞれの光マクロの各々は、さらに、それぞれの光リンクからそれぞれの電気光学チップのフォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。少なくとも1つのそれぞれの光マクロの各々は、さらに、それぞれの電気光学チップの電気インターフェースを通して電気ファンアウトチップへ入力電気データ信号を送信するよう構成されている。いくつかの実施形態において、複数の電気光学チップおよび電気ファンアウトチップは、同じモジュールボードに取り付けられている。いくつかの実施形態において、光電力供給装置は、複数の電気光学チップの各々に光学的に接続されており、ここで、光電力供給装置は、連続波光を生成し、複数の電気光学チップの各々の中の各光マクロへ連続波光を供給するよう構成されている。
いくつかの実施形態において、光リンクの第1端が、コンピュータメモリシステムの電気光学チップへ光学的に接続され、光リンクの第2端が、第2電気光学チップ(例えば、TeraPHYチップレット503A、503B、503C、など)へ光学的に接続されている。第2電気光学チップは、集積回路チップ(例えば、I/Oハブ805経由でCPU803-1~803-N、GPU/TPU905、など)へ電気的に接続されている対応する電気インターフェースを備える。第2電気光学チップは、さらに、光リンクの第2端へ光学的に接続されている対応するフォトニックインターフェースを備える。第2電気光学チップは、少なくとも1つの光マクロを備える。第2電気光学チップの少なくとも1つの光マクロの各々は、集積回路チップから第2電気光学チップの対応する電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成されている。第2電気光学チップの少なくとも1つの光マクロの各々は、さらに、第2電気光学チップの対応するフォトニックインターフェースを通して光リンクへ出力光データ信号を送信するよう構成されている。第2電気光学チップの少なくとも1つの光マクロの各々は、さらに、第2電気光学チップの対応するフォトニックインターフェースを通して光リンクから受信された入力光データ信号を入力電気データ信号に変換するよう構成されている。第2電気光学チップの少なくとも1つの光マクロの各々は、さらに、第2電気光学チップの対応する電気インターフェースを通して集積回路チップへ入力電気データ信号を送信するよう構成されている。
図21は、いくつかの実施形態に従って、コンピュータメモリシステムを動作させるための方法を示すフローチャートである。方法は、光リンクを通して第1セットの光データ信号を受信する工程2101を備え、第1セットの光データ信号はメモリアクセス動作のための命令を伝達する。方法は、さらに、第1セットの光データ信号に基づいて第1セットの電気データ信号を生成する工程2103を備える。第1セットの電気データ信号は、メモリアクセス動作のための命令を伝達する。方法は、さらに、メモリデバイスに接続されている電気ファンアウトチップへ第1セットの電気データ信号を送信する工程2105を備える。いくつかの実施形態において、メモリデバイスは、DRAM DIMMである。方法は、さらに、第1セットの電気データ信号に従って、メモリデバイス上でメモリアクセス動作を実行するよう、電気ファンアウトチップを動作させる工程2107を備えており、ここで、メモリアクセス動作の実行は、メモリアクセス動作の結果を伝達する第2セットの電気データ信号を生成する。いくつかの実施形態において、電気ファンアウトチップは、コンピュータプロセッサとメモリデバイスのDRAM DIMMとの間のデータ通信のためのCXL相互接続プロトコルに従って動作する。方法は、さらに、第2セットの電気データ信号から第2セットの光データ信号を生成する工程2109を備えており、ここで、第2セットの光データ信号は、メモリアクセス動作の結果を伝達する。方法は、さらに、光リンクを通して第2セットの光データ信号を送信する工程2111を備える。
いくつかの実施形態において、工程2101、2103、2105、2109、および、2111は、電気光学チップ(例えば、TeraPHYチップレット503、503-1、503-2、など)によって実行される。いくつかの実施形態において、第1セットの電気データ信号を生成する工程2103は、工程2101において光リンクを通して受信された第1セットの光データ信号を光学的に結合し、第1セットの光学的に結合された光データ信号を電気光学チップ上の復調回路へ電気的に接続されている光検出器デバイスに伝達するよう、電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも1つの光マイクロリング共振器を動作させる工程を含む。方法は、さらに、光検出器デバイスに伝達された第1セットの光データ信号に基づいて、第1セットの電気データ信号を生成するよう、復調回路を動作させる工程を備える。いくつかの実施形態において、第2セットの光データ信号を生成する工程2109は、所定の光波長を有する連続波光を変調して、第2セットの電気データ信号を所定の光波長を有する第2セットの光データ信号に変換するように、電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも1つの光マイクロリング共振器を動作させる工程を含む。
以上の実施形態の記載は、例示および説明を目的としたものである。包括的であることも本発明を限定することも意図していない。特定の実施形態の個々の要素または特徴は、一般に、その特定の実施形態に限定されず、適用可能であれば、置き換え可能であり、特に図示も記載もない限りは、選択された実施形態で利用できる。同じものが、多くの方法で変形されてもよい。かかる変形は、本発明からの逸脱と見なされず、すべてのかかる変形は、本発明の範囲内に含まれると意図される。
理解を深めるために、本発明について、或る程度詳しく説明したが、発明の説明の範囲内でいくらかの変更と変形を行ってもよいことは明らかである。したがって、これらの実施形態は、例示的なものであって、限定的なものではないとみなされ、本発明は、本明細書に示した詳細に限定されず、記載された実施形態の範囲および等価物の範囲内で変形されてよい。
Claims (50)
- リモートメモリシステムであって、
マルチチップパッケージの基板と、
前記基板に接続されている集積回路チップであって、高帯域幅メモリインターフェースを備える集積回路チップと、
前記基板に接続されている電気光学チップであって、前記集積回路チップの前記高帯域幅メモリインターフェースへ電気的に接続されている電気インターフェースを有し、光リンクと光学的に接続するよう構成されているフォトニックインターフェースを含み、少なくとも1つの光マクロを含む電気光学チップと、を備え、前記少なくとも1つの光マクロの各々は、前記高帯域幅メモリインターフェースから前記電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成され、前記少なくとも1つの光マクロの各々は、前記フォトニックインターフェースを通して前記光リンクへ前記出力光データ信号を送信するよう構成され、前記少なくとも1つの光マクロの各々は、前記光リンクから前記フォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成され、前記少なくとも1つの光マクロの各々は、前記電気インターフェースを通して前記高帯域幅メモリインターフェースへ前記入力電気データ信号を送信するよう構成されている、リモートメモリシステム。 - 請求項1に記載のリモートメモリシステムであって、前記基板は、インターポーザおよび有機基板の内の一方または両方である、リモートメモリシステム。
- 請求項1に記載のリモートメモリシステムであって、前記基板は、導電配線および光導波路の両方を備える、リモートメモリシステム。
- 請求項1に記載のリモートメモリシステムであって、前記基板は、再配線層構造を備え、前記集積回路チップは前記再配線層構造にフリップチップ接続され、前記電気光学チップは前記再配線層構造にフリップチップ接続されている、リモートメモリシステム。
- 請求項1に記載のリモートメモリシステムであって、さらに、
前記光リンクへ光学的に接続されているフォトニックインターフェースを有する電気光学ファンアウトチップを備えたリモートメモリデバイスを備え、
前記リモートメモリデバイスは、前記電気光学ファンアウトチップの電気インターフェースへ電気的に接続されている高帯域幅メモリスタックを備える、リモートメモリシステム。 - 請求項5に記載のリモートメモリシステムであって、前記光リンクは、前記マルチチップパッケージの前記電気光学チップの前記フォトニックインターフェースを前記リモートメモリデバイスの前記電気光学ファンアウトチップの前記フォトニックインターフェースへ光学的に接続する光ファイバアレイを備える、リモートメモリシステム。
- 請求項5に記載のリモートメモリシステムであって、前記リモートメモリデバイスは、前記電気光学ファンアウトチップの前記電気インターフェースへ電気的に接続されている複数の高帯域幅メモリスタックを備える、リモートメモリシステム。
- 請求項7に記載のリモートメモリシステムであって、前記マルチパッケージチップの前記基板は、第1基板であり、前記リモートメモリデバイスは、電気配線を含む第2基板を備え、前記電気光学ファンアウトチップは、前記第2基板内の前記電気配線の一部に電気的に接続され、前記複数の高帯域幅メモリスタックの各々は、前記第2基板内の前記電気配線の一部に電気的に接続されている、リモートメモリシステム。
- 請求項8に記載のリモートメモリシステムであって、前記第2基板内の前記電気配線は、前記第2基板内の再配線層構造の一部を形成し、前記電気光学ファンアウトチップは、前記再配線層構造にフリップチップ接続され、前記複数の高帯域幅メモリスタックの各々は、前記再配線層構造にフリップチップ接続されている、リモートメモリシステム。
- 請求項5に記載のリモートメモリシステムであって、前記マルチチップパッケージの前記電気光学チップおよび前記リモートメモリデバイスの前記電気光学ファンアウトチップの各々は、前記光リンクを通して光信号の波長分割多重化を実行するよう構成されている、リモートメモリシステム。
- 請求項1に記載のリモートメモリシステムであって、前記少なくとも1つの光マクロの各々は、複数のトランスミッタスライスおよび複数のレシーバスライスを備え、前記複数のトランスミッタスライスの各トランスミッタスライスは、前記出力電気データ信号を前記出力光データ信号へ変換するために連続波光を変調するよう構成されている対応する第1光マイクロリング共振器を備え、前記複数のレシーバスライスの各レシーバスライスは、前記入力光データ信号を光学的に結合するよう構成されている対応する第2光マイクロリング共振器を備える、リモートメモリシステム。
- 請求項11に記載のリモートメモリシステムであって、前記対応する第1光マイクロリング共振器は、所定の光波長を有する連続波光を変調して、前記出力電気データ信号を前記所定の光波長を有する前記出力光データ信号に変換するために、前記所定の光波長で動作するよう構成され、前記対応する第2光マイクロリング共振器は、前記所定の光波長を有する前記入力光データ信号を光学的に結合するために、前記所定の光波長で動作するよう構成されている、リモートメモリシステム。
- 請求項1に記載のリモートメモリシステムであって、さらに、
前記マルチチップパッケージの前記基板に接続されている少なくとも1つのさらなる電気光学チップを備え、
前記少なくとも1つのさらなる電気光学チップの各々は、前記マルチチップパッケージの前記集積回路チップへ電気的に接続されている対応する電気インターフェースを有し、前記少なくとも1つのさらなる電気光学チップの各々は、対応する光リンクの第1端へ光学的に接続されている対応するフォトニックインターフェースを有する、リモートメモリシステム。 - 請求項13に記載のリモートメモリシステムであって、各光リンクは、別個のリモートメモリデバイスの別個の電気光学ファンアウトチップへ光学的に接続されている第2端を有する、リモートメモリシステム。
- 請求項14に記載のリモートメモリシステムであって、各リモートメモリデバイスは、前記リモートメモリデバイスの前記電気光学ファンアウトチップに電気的に接続されている少なくとも1つの高帯域幅メモリスタックを備える、リモートメモリシステム。
- リモートメモリシステムを動作させるための方法であって、
メモリアクセス動作のための命令を伝達する第1セットの電気データ信号を生成し、
前記第1セットの電気データ信号に基づいて光データ信号を生成し、前記光データ信号は、前記メモリアクセス動作のための前記命令を伝達し、
前記光データ信号を光リンクでリモートメモリデバイスへ送信し、
前記リモートメモリデバイスで前記光データ信号から第2セットの電気データ信号を生成し、前記第2セットの電気データ信号は、前記メモリアクセス動作のための前記命令を伝達し、
前記第2セットの電気データ信号を用いて、前記リモートメモリデバイスで前記メモリアクセス動作を実行すること、
を備える、方法。 - 請求項16に記載の方法であって、前記リモートメモリデバイスは、前記第1セットの電気データ信号が生成されるコンピュータデバイスから物理的に離れている、方法。
- 請求項16に記載の方法であって、前記メモリアクセス動作は、高帯域幅メモリアクセス動作である、方法。
- 請求項16に記載の方法であって、さらに、
高帯域幅メモリインターフェースを通して第1電気光学チップの電気インターフェースへ前記第1セットの電気データ信号を送信ぃ、
前記第1セットの電気データ信号に基づいて前記光データ信号を生成して、前記光リンクを通じて前記光データ信号を送信するよう、前記第1電気光学チップを動作させること、
を備える、方法。 - 請求項19に記載の方法であって、前記光データ信号を生成するよう前記第1電気光学チップを動作させることは、所定の光波長を有する連続波光を変調して、前記第1セットの電気データ信号を前記所定の光波長を有する前記光データ信号に変換するように、前記第1電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも1つの光マイクロリング共振器を動作させることを含む、方法。
- 請求項19に記載の方法であって、さらに、
前記リモートメモリデバイス上の第2電気光学チップのフォトニックインターフェースを通して前記光リンクから前記光データ信号を受信し、
前記光データ信号から前記第2セットの電気データ信号を生成するよう、前記第2電気光学チップを動作させること、
を備える、方法。 - 請求項21に記載の方法であって、さらに、
前記第2電気光学チップの電気インターフェースを通して前記リモートメモリデバイス上の高帯域幅メモリスタックへ前記第2セットの電気データ信号を送信するよう、前記第2電気光学チップを動作させ、
前記第2セットの電気データ信号を用いて前記高帯域幅メモリスタック内で前記メモリアクセス動作を実行するよう、前記高帯域幅メモリスタックを動作させること、
を備える、方法。 - 請求項21に記載の方法であって、前記第2セットの電気データ信号を生成するよう、前記第2電気光学チップを動作させることは、前記第2電気光学チップの前記フォトニックインターフェースを通して受信された前記光データ信号を光学的に結合し、前記光学的に結合された光データ信号を、前記第2電気光学チップ上の復調回路へ電気的に接続されている光検出器デバイスに伝達するよう、前記第2電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも1つの光マイクロリング共振器を動作させることを含み、前記復調回路は、前記光検出器デバイスに伝達された前記光データ信号に基づいて、前記第2セットの電気データ信号を生成するよう動作する、方法。
- リモートメモリシステムを構成するための方法であって、
第1マルチチップパッケージ上の第1電気光学チップへ集積回路チップを電気的に接続させ、
前記第1電気光学チップを光リンクの第1端へ光学的に接続し、
第2電気光学チップを前記光リンクの第2端へ光学的に接続し、前記第2電気光学チップは、前記第1マルチチップパッケージから物理的に離れている第2マルチチップパッケージ上のメモリデバイスへ電気的に接続される、こと、
を備える、方法。 - 請求項24に記載の方法であって、さらに、
前記第1マルチチップパッケージの基板内の再配線層構造へ前記集積回路チップをフリップチップ接続し、
前記第1マルチチップパッケージの前記基板内の前記再配線層構造へ前記第1電気光学チップをフリップチップ接続すること、
を備える、方法。 - 請求項24に記載の方法であって、前記光リンクは、光ファイバアレイとして形成されている、方法。
- 請求項24に記載の方法であって、さらに、
前記第2マルチチップパッケージの基板内の再配線層構造へ前記第2電気光学チップをフリップチップ接続し、
前記第2マルチチップパッケージの前記基板内の前記再配線層構造へ前記メモリデバイスをフリップチップ接続すること、
を備える、方法。 - 請求項24に記載の方法であって、前記メモリデバイスは、高帯域幅メモリスタックである、方法。
- 請求項24に記載の方法であって、前記第1電気光学チップは、少なくとも1つの光マクロを備え、前記少なくとも1つの光マクロの各々は、前記集積回路チップから受信された出力電気データ信号を出力光データ信号に変換して、前記光リンクを通して前記出力光データ信号を送信するよう構成され、前記少なくとも1つの光マクロの各々は、前記光リンクを通して受信された入力光データ信号を入力電気データ信号に変換して、前記入力電気データ信号を前記集積回路チップへ送信するよう構成されている、方法。
- 請求項24に記載の方法であって、前記第2電気光学チップは、少なくとも1つの光マクロを備え、前記少なくとも1つの光マクロの各々は、前記光リンクを通して受信された入力光データ信号を入力電気データ信号に変換して、前記入力電気データ信号を前記メモリデバイスへ送信するよう構成され、前記少なくとも1つの光マクロの各々は、前記メモリデバイスから受信された出力電気データ信号を出力光データ信号に変換して、前記光リンクを通して前記出力光データ信号を送信するよう構成されている、方法。
- コンピュータメモリシステムであって、
電気インターフェースおよびフォトニックインターフェースを備える電気光学チップと、前記フォトニックインターフェースは、光リンクと光学的に接続するよう構成され、前記電気光学チップは、少なくとも1つの光マクロを備え、前記少なくとも1つの光マクロの各々は、前記電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成され、前記少なくとも1つの光マクロの各々は、前記フォトニックインターフェースを通して前記光リンクへ前記出力光データ信号を送信するよう構成され、前記少なくとも1つの光マクロの各々は、前記光リンクから前記フォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成され、前記少なくとも1つの光マクロの各々は、前記電気インターフェースを通して前記入力電気データ信号を送信するよう構成され、
前記電気光学チップの前記電気インターフェースへ電気的に接続されている電気ファンアウトチップと、
前記電気ファンアウトチップへ電気的に接続されている少なくとも1つのデュアルインラインメモリモジュール(DIMM)スロットと、を備え前記少なくとも1つのデュアルインラインメモリモジュールスロットの各々は、対応するダイナミックランダムアクセスメモリ(DRAM)DIMMを受け入れるよう構成され、前記電気ファンアウトチップは、前記電気光学チップと前記少なくとも1つのデュアルインラインメモリモジュールスロットに対応する各DRAM DIMMとの間の双方向電気データ通信を管理するよう構成されている、コンピュータメモリシステム。 - 請求項31に記載のコンピュータメモリシステムであって、さらに、
導電配線を備える基板を備え、
前記電気光学チップおよび前記電気ファンアウトチップの各々は、前記電気光学チップおよび前記電気ファンアウトチップが前記基板内の前記導電配線の一部を通して互いに電気的に接続されるように、前記基板にフリップチップ接続されている、コンピュータメモリシステム。 - 請求項32に記載のコンピュータメモリシステムであって、前記基板および前記少なくとも1つのDIMMスロットは、同じモジュールボードに取り付けられている、コンピュータメモリシステム。
- 請求項32に記載のコンピュータメモリシステムであって、前記導電配線は、前記基板内に形成された再配線層構造内に備えられている、コンピュータメモリシステム。
- 請求項31に記載のコンピュータメモリシステムであって、さらに、
複数のDIMMスロットを備え、
前記少なくとも1つのDIMMスロットは、前記複数のDIMMスロットの1つであり、前記電気ファンアウトチップは、前記複数のDIMMスロットの各々へ電気的に接続されている、コンピュータメモリシステム。 - 請求項31に記載のコンピュータメモリシステムであって、前記光リンクは、光ファイバアレイである、コンピュータメモリシステム。
- 請求項31に記載のコンピュータメモリシステムであって、前記少なくとも1つの光マクロの各々は、複数のトランスミッタスライスおよび複数のレシーバスライスを備え、前記複数のトランスミッタスライスの各トランスミッタスライスは、前記電気ファンアウトチップから前記電気光学チップの前記電気インターフェースを通して受信された前記出力電気データ信号を前記出力光データ信号へ変換するために連続波光を変調するよう構成されている対応する第1光マイクロリング共振器を備え、前記複数のレシーバスライスの各レシーバスライスは、前記光リンクから前記電気光学チップの前記フォトニックインターフェースを通して受信された前記入力光データ信号を光学的に結合するよう構成されている対応する第2光マイクロリング共振器を備える、コンピュータメモリシステム。
- 請求項37に記載のコンピュータメモリシステムであって、前記対応する第1光マイクロリング共振器は、所定の光波長を有する連続波光を変調して、前記出力電気データ信号を前記所定の光波長を有する前記出力光データ信号に変換するために、前記所定の光波長で動作するよう構成され、前記対応する第2光マイクロリング共振器は、前記所定の光波長を有する前記入力光データ信号を光学的に結合するために、前記所定の光波長で動作するよう構成されている、コンピュータメモリシステム。
- 請求項37に記載のコンピュータメモリシステムであって、さらに、
前記電気光学チップへ光学的に接続されている光電力供給装置を備え、
前記光電力供給装置は、連続波光を生成し、前記電気光学チップ内の前記少なくとも1つの光マクロの前記複数のトランスミッタスライスへ前記連続波光を供給するよう構成されている、コンピュータメモリシステム。 - 請求項31に記載のコンピュータメモリシステムであって、前記電気ファンアウトチップは、コンピュータプロセッサと、前記少なくとも1つのDIMMスロットに取り付けられた各DRAM DIMMとの間のデータ通信のためのコンピュート・エクスプレス・リンク(CXL)相互接続プロトコルを実行するよう構成されている、コンピュータメモリシステム。
- 請求項31に記載のコンピュータメモリシステムであって、さらに、
複数の電気光学チップを備え、
前記電気光学チップは、前記複数の電気光学チップの1つであり、前記複数の電気光学チップの各電気光学チップは、それぞれの電気インターフェースおよびそれぞれのフォトニックインターフェースを備え、それぞれのフォトニックインターフェースは、それぞれの光リンクと光学的に接続するよう構成され、前記複数の電気光学チップの各電気光学チップは、少なくとも1つのそれぞれの光マクロを備え、前記少なくとも1つのそれぞれの光マクロの各々は、前記電気ファンアウトチップから前記それぞれの電気光学チップの前記電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成され、前記少なくとも1つのそれぞれの光マクロの各々は、前記それぞれの電気光学チップの前記フォトニックインターフェースを通して前記それぞれの光リンクへ前記出力光データ信号を送信するよう構成され、前記少なくとも1つのそれぞれの光マクロの各々は、前記それぞれの光リンクから前記それぞれの電気光学チップの前記フォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成され、前記少なくとも1つのそれぞれの光マクロの各々は、前記それぞれの電気光学チップの前記電気インターフェースを通して前記電気ファンアウトチップへ前記入力電気データ信号を送信するよう構成されている、コンピュータメモリシステム。 - 請求項41に記載のコンピュータメモリシステムであって、前記複数の電気光学チップおよび前記電気ファンアウトチップは、同じモジュールボードに取り付けられている、コンピュータメモリシステム。
- 請求項41に記載のコンピュータメモリシステムであって、さらに、
前記複数の電気光学チップの各々に光学的に接続されている光電力供給装置を備え、
前記光電力供給装置は、連続波光を生成し、前記複数の電気光学チップの各々の中の各光マクロへ前記連続波光を供給するよう構成されている、コンピュータメモリシステム。 - 請求項31に記載のコンピュータメモリシステムであって、前記電気光学チップは第1電気光学チップであり、前記光リンクは、前記第1電気光学チップへ光学的に接続されている第1端および第2電気光学チップへ光学的に接続されている第2端を有し、前記第2電気光学チップは、集積回路チップへ電気的に接続されている対応する電気インターフェースを備え、前記第2電気光学チップは、前記光リンクの前記第2端へ光学的に接続されている対応するフォトニックインターフェースを備え、前記第2電気光学チップは、少なくとも1つの光マクロを備え、前記第2電気光学チップの前記少なくとも1つの光マクロの各々は、前記集積回路チップから前記第2電気光学チップの前記対応する電気インターフェースを通して受信された出力電気データ信号を出力光データ信号に変換するよう構成され、前記第2電気光学チップの前記少なくとも1つの光マクロの各々は、前記第2電気光学チップの前記対応するフォトニックインターフェースを通して前記光リンクへ前記出力光データ信号を送信するよう構成され、前記第2電気光学チップの前記少なくとも1つの光マクロの各々は、前記光リンクから前記第2電気光学チップの前記対応するフォトニックインターフェースを通して受信された入力光データ信号を入力電気データ信号に変換するよう構成され、前記第2電気光学チップの前記少なくとも1つの光マクロの各々は、前記第2電気光学チップの前記対応する電気インターフェースを通して前記集積回路チップへ前記入力電気データ信号を送信するよう構成されている、コンピュータメモリシステム。
- コンピュータメモリシステムを動作させるための方法であって、
光リンクを通して第1セットの光データ信号を受信し、前記第1セットの光データ信号は、メモリアクセス動作のための命令を伝達し、
前記第1セットの光データ信号に基づいて第1セットの電気データ信号を生成し、前記第1セットの電気データ信号は、前記メモリアクセス動作のための前記命令を伝達し、
メモリデバイスに接続されている電気ファンアウトチップへ前記第1セットの電気データ信号を送信し、
前記第1セットの電気データ信号に従って、前記メモリデバイス上で前記メモリアクセス動作を実行するよう、前記電気ファンアウトチップを動作させ、前記メモリアクセス動作の実行は、前記メモリアクセス動作の結果を伝達する第2セットの電気データ信号を生成し、
前記第2セットの電気データ信号から第2セットの光データ信号を生成し、前記第2セットの光データ信号は、前記メモリアクセス動作の前記結果を伝達し、
前記光リンクを通して前記第2セットの光データ信号を送信すること、
を備える、方法。 - 請求項45に記載の方法であって、前記メモリデバイスは、ダイナミックランダムアクセスメモリ(DRAM)デュアルインラインメモリモジュール(DIMM)である、方法。
- 請求項46に記載の方法であって、前記電気ファンアウトチップは、コンピュータプロセッサと、前記DRAM DIMMとの間のデータ通信のためのコンピュート・エクスプレス・リンク(CXL)相互接続プロトコルを実行するよう動作する、方法。
- 請求項31に記載の方法であって、前記第1セットの光データ信号を受信すること、前記第1セットの電気データ信号を生成すること、前記第1セットの電気データ信号を送信すること、前記第2セットの光データ信号を生成すること、および、前記第2セットの光データ信号を送信することは、電気光学チップによって実行される、方法。
- 請求項48に記載の方法であって、前記第1セットの電気データ信号を生成することは、前記光リンクを通して受信された前記第1セットの光データ信号を光学的に結合し、前記第1セットの光学的に結合された光データ信号を前記電気光学チップ上の復調回路へ電気的に接続されている光検出器デバイスに伝達するよう、前記電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも1つの光マイクロリング共振器を動作させることを含み、前記復調回路は、前記光検出器デバイスに伝達された前記第1セットの光データ信号に基づいて、前記第1セットの電気データ信号を生成するよう動作する、方法。
- 請求項18に記載の方法であって、前記第2セットの光データ信号を生成することは、所定の光波長を有する連続波光を変調して、前記第2セットの電気データ信号を前記所定の光波長を有する前記第2セットの光データ信号に変換するように、前記電気光学チップ上の複数の光マイクロリング共振器の内の少なくとも1つの光マイクロリング共振器を動作させることを含む、方法。
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