WO2015003553A1 - 动态随机存取存储器及制造方法、半导体封装件及封装方法 - Google Patents

动态随机存取存储器及制造方法、半导体封装件及封装方法 Download PDF

Info

Publication number
WO2015003553A1
WO2015003553A1 PCT/CN2014/080570 CN2014080570W WO2015003553A1 WO 2015003553 A1 WO2015003553 A1 WO 2015003553A1 CN 2014080570 W CN2014080570 W CN 2014080570W WO 2015003553 A1 WO2015003553 A1 WO 2015003553A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
pad
random access
pads
memory
Prior art date
Application number
PCT/CN2014/080570
Other languages
English (en)
French (fr)
Inventor
赵立新
兰军强
章涛
Original Assignee
格科微电子（上海）有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格科微电子（上海）有限公司 filed Critical 格科微电子（上海）有限公司
Priority to US14/435,677 priority Critical patent/US9287268B2/en
Publication of WO2015003553A1 publication Critical patent/WO2015003553A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/485—Adaptation of interconnections, e.g. engineering charges, repair techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Definitions

  • the control logic circuit 20 includes: a memory array control, a row address latch, a column address latch, and a bit selection logic for controlling the DRAM operation, processing the DRAM protocol, and converting the read and write requests on the DRAM interface to the banks. access.
  • the interface conversion logic circuit 30 is used for data string parallel conversion, and converts the data bus connected to the bank and has a wide data width into a data bus with a narrow data width on the DRAM interface. This is because DRAM needs to use a narrow data bus interface to reduce the difficulty of routing on the PCB and improve the reliability of the storage system. But interface logic Will bring higher power consumption. At the same time, because of the narrow width of the DRAM data bus, the DRAM read speed is further limited.
  • the memory chip includes a plurality of sets of internal buses, the internal bus including: a data bus and a control bus, the internal bus corresponding to one or more sets of memory arrays in the memory slice .
  • the internal bus has a data width greater than or equal to 64 bits.
  • the area of the butt pad is larger than the area of the micro pad.
  • the number of the butt pads is greater than or equal to the sum of the number of the micro pads and the power pads.
  • each micropad is connected to at least one butt pad.
  • each power pad is connected to at least one butt pad.
  • FIG. 4 is a second embodiment of a method for fabricating a dynamic random access memory according to the present invention
  • Figure 5a, 5b are top views of the memory chip before and after rearrangement of the second embodiment of the method for manufacturing the dynamic random access memory of the present invention
  • Figure 6 is a manufacturing method of the dynamic random access memory of the present invention.
  • FIG. 7 is a schematic flow chart of a first embodiment of a semiconductor package method according to the present invention
  • FIG. 8 and FIG. 9 are schematic diagrams showing the results of the stages of the first embodiment shown in FIG. 7.

Abstract

一种动态随机存取存储器及制造方法、半导体封装件及封装方法。动态随机存取存储器制造方法包括：提供存储器晶圆，存储器晶圆上有存储器裸片，存储器裸片上有顶层金属层，顶层金属层上有电源焊盘、信号焊盘和微焊盘，引出存储器裸片的内部总线与微焊盘电相连；对存储器晶圆进行修复；若存储器晶圆的良品率大于等于预定阈值，对微焊盘进行重新排布，形成对接焊盘，对接焊盘与微焊盘、电源焊盘电相连。半导体封装方法，包括：提供有动态随机存取存储器的第一晶圆；提供有逻辑芯片的第二晶圆；第一晶圆和第二晶圆通过相适应的对接焊盘的电连接实现晶圆级封装。不对DRAM结构做较大改动，而提高DRAM的数据带宽，同时保证较高的良品率。

Description

动态随机存取存储器及制造方法、 半导体封装件及封装方法 本申请要求 2013 年 7 月 10 日提交中国专利局、 申请号为 201310289419.9, 发明名称为 "动态随机存取存储器及制造方法、 半 导体封装件及封装方法"的中国专利申请的优先权， 其全部内容通过 引用结合在本申请中。 技术领域 本发明涉及半导体领域，尤其涉及一种动态随机存取存储器及其 制造方法、 一种半导体封装件及其封装方法。 背景技术 动态随机访问存储器 (DRAM， Dynamic Random Access Memory) 具有容量大、 速度快、 单元成本低等特点， 因此用途极为广泛。 经过 长期发展， 目前 DRAM已经发展出多种产品， 比如： 在高性能应用 中已经从第一代 DDR进化到第 5代的 DDR5， 在低功耗场合已经从 LPDDR进化到 LPDDR2。 如图 1所示， 目前主流的 DRAM—般包括存储阵列 10、 控制逻 辑电路 20和接口转换逻辑电路 30。 存储阵列 10包括大量存储单元， 用于存储数据， 在 DRAM中占据最大的面积。 存储阵列划分为多个 大小和结构相同的 bank, 比如： 图 1所示的存储阵列包括 8个 bank, 每个 bank独有或数个 bank之间共享数据总线和控制总线， 这些总线 和其它 bank的总线之间相互独立。 控制逻辑电路 20包括： 存储阵列 控制、 行地址锁存、 列地址锁存以及位选择逻辑等电路， 用于控制 DRAM工作， 处理 DRAM协议， 将 DRAM接口上的读写请求转换 为对各个 bank的访问。 接口转换逻辑电路 30用于数据串并转换， 将 与 bank连接、数据宽度较宽的数据总线转换为 DRAM接口上数据宽 度较窄的数据总线。 这是因为 DRAM需要使用窄的数据总线接口以 降低在 PCB板上走线难度， 提高存储系统的可靠性。 但接口逻辑的 会带来较高的功耗。 同时也正因为 DRAM数据总线宽度较窄， 限制 了 DRAM读取速度的进一步提升。 为了获得更宽的 DRAM数据总线，本领域技术人员对 DRAM的 封装方法进行了改进， 从最初的 TSSOP (双列扁平封装）到 BGA封 装和堆叠封装， 一种现有技术是使用超宽的 DRAM数据总线， 同时 釆用 die-to-die封装方法（即： 逐个对 2块棵片做压接）， 这样可以极 大地提高 DRAM的数据带宽， 同时减低工耗。 但这种现有技术和目 前主流 DRAM并不兼容，需要在 DRAM的结构和封装上做很大的改 动， 因此普及这种技术存在一定困难。 随之而来的， 是另一种现有技术一 Wafer-to-wafer 封装。
Wafer-to-wafer封装将两块大小一样的晶圓直接压合， 两块晶圓上逻 辑区域的大小和管脚排布需要完全一致，压合完成后两块晶圓上的所 有逻辑区域即完成连接，切分开晶圓后，就得到连接好的单个芯片组。 它同时完成两块晶圓上所有芯片的连接， 不需要像 die-to-die封装逐 个对两块芯片做连接， 因此成本更低。 但 Wafer-to-wafer 封装一直存在良品率低的问题， 因为 Wafer-to-wafer封装需要两块晶圓上对应的芯片均为良品， 才能保证 连接后的芯片组也是良品。 一旦某一块晶圓上的次品率较高， 将导致 压接后的芯片组良品率急剧降低。 比如： 用 DRAM晶圓和 SoC晶圓 做晶圓级封装， 如果 SoC晶圓的良率为 98%， DRAM晶圓的良率为 90%, 则封装后芯片组的良率是 0.98*0.9=88.2%。 这个良率还是可以 接受的， 仅牺牲了少量合格的 SoC芯片， 和 wafer-to-wafer封装带来 的成本降低相比， 还是值得的。 但如果 DRAM的良率只有 60%， 则 最后的良率就只有 58.8%， 浪费了过多合格的 SoC芯片， 得不偿失。 在公开号为 CN102543967A的中国专利申请中，披露了更多相关 内容。 发明内容 本发明所要解决的技术问题是在不必对现有 DRAM结构做较大 改动的前提下， 如何提高 DRAM的数据带宽， 同时保证较高的良品 率。 为了解决上述问题， 根据本发明的一个方面， 提供了一种动态随 机存取存储器制造方法， 包括： 提供存储器晶圓， 所述存储器晶圓上形成有存储器棵片， 所述存 储器棵片上形成有顶层金属层， 所述顶层金属层上形成有电源焊盘、 信号焊盘和微焊盘，引出所述存储器棵片的内部总线与所述微焊盘电 相连； 对所述存储器晶圓进行修复； 修复后， 若所述存储器晶圓的良品率大于等于预定阔值， 则对所 述微焊盘进行重新排布，形成对接焊盘，所述对接焊盘与所述微焊盘、 所述电源焊盘电相连。 在一个实施例中， 所述预设阔值为 70%~90%。 在一个实施例中， 所述存储器棵片包括多组内部总线， 所述内部 总线包括： 数据总线和控制总线， 所述内部总线与所述存储器棵片中 的一组或多组存储阵列相对应。 在一个实施例中， 所述内部总线的数据宽度大于等于 64比特。 在一个实施例中， 所述对接焊盘的面积大于所述微焊盘的面积。 在一个实施例中，所述对接焊盘的数量大于等于所述微焊盘和所 述电源焊盘的数量之和。 在一个实施例中， 每个微焊盘与至少一个对接焊盘相连。 在一个实施例中， 每个电源焊盘与至少一个对接焊盘相连。 在一个实施例中， 所述对所述微焊盘进行重新排布， 形成对接焊 盘包括： 在所述存储器晶圓上形成至少一层金属层； 在顶层的金属层上形成对接焊盘，所述对接焊盘的数量和位置与 逻辑芯片的对接焊盘的数量和位置相适应； 将所述对接焊盘与所述微焊盘、 所述电源焊盘电相连。 在一个实施例中，还包括：关闭所述存储器棵片的物理接口逻辑、 串并转换逻辑、 模式寄存器、 延迟锁相环中的一种或多种。 在一个实施例中， 还包括： 在所述存储器晶圓的划片槽中形成测 试逻辑芯片， 所述测试逻辑芯片与所述对接焊盘相连。 在一个实施例中， 还包括： 若所述存储器晶圓的良品率小于预定阔值，则分割所述存储器晶 圓， 获得所述存储器棵片并封装。 根据本发明的另一个方面， 还提供了一种动态随机存取存储器， 所述动态随机存取存储器形成于存储器晶圓上， 包括： 存储器棵片，所述存储器棵片包括多组存储阵列以及多组内部总 线， 所述内部总线与一组或多组存储阵列相对应； 位于所述存储器棵片之上的电源焊盘、 信号焊盘、 微焊盘； 位于所述电源焊盘、 微焊盘之上的对接焊盘； 其中， 所述对接焊盘与所述电源焊盘、 微焊盘相连， 所述内部总 线与所述微焊盘相连。 在一个实施例中， 所述存储器的良品率大于等于预定阔值。 在一个实施例中， 所述预定阔值为 70%~90%。 在一个实施例中， 所述内部总线的数据宽度大于等于 64比特。 在一个实施例中， 所述对接焊盘的面积大于所述微焊盘的面积。 在一个实施例中，所述对接焊盘的数量大于等于所述微焊盘和所 述电源焊盘的数量之和。 在一个实施例中， 每个微焊盘与至少一个对接焊盘相连。 在一个实施例中， 每个电源焊盘与至少一个对接焊盘相连。 在一个实施例中，所述对接焊盘的数量和位置与逻辑芯片的对接 焊盘的数量和位置相适应。 根据本发明的另一个方面，还提供了一种半导体封装方法，包括： 提供形成有动态随机存取存储器的第一晶圓，所述动态随机存取 存储器使用上述任一种动态随机存取存储器制造方法形成； 提供形成有逻辑芯片的第二晶圓， 所述逻辑芯片包括对接焊盘， 所述动态随机存取存储器的对接焊盘与所述逻辑芯片的对接焊盘相 适应； 所述第一晶圓和第二晶圓通过相适应的对接焊盘的电连接实现 晶圓级封装。 在一个实施例中，所述第一晶圓和第二晶圓通过相适应的对接焊 盘的电连接实现晶圓级封装包括：将所述第一晶圓上每个动态随机存 取存储器的对接焊盘与所述第二晶圓上每个逻辑芯片对应的对接焊 盘压接。 在一个实施例中， 还包括： 在所述晶圓级封装之后， 分割所述第一晶圓和第二晶圓， 获得半 导体互连件，所述半导体互连件包括所述动态随机存取存储器和逻辑 芯片； 对所述半导体互连件进行封装， 获得半导体封装件。 根据本发明的另一个方面， 还提供了一种半导体封装件， 包括： 上述任一种动态随机存取存储器； 逻辑芯片， 所述逻辑芯片包括对接焊盘， 所述动态随机存取存储 器的对接焊盘与所述逻辑芯片的对接焊盘相适应； 所述动态随机存取存储器的对接焊盘与所述逻辑芯片的对接焊 盘电相连。 与现有技术相比， 本发明的技术方案具有以下优点： 本发明不对目前 DRAM的结构做大的改动，仅仅是将 DRAM内 部 bank级的超宽总线直接引至 DRAM芯片表面， 形成微焊盘。 在存 储器晶圓良品率合格时， 通过对微焊盘进行重新排布以利于与 SoC 芯片的对接， 使得 SoC 芯片能够通过超宽总线直接从存储阵列中读 写数据， 从而大幅提高了数据总线宽度， 同时避免了高速串并转换带 来的功率消耗。 可选方案中， 由于本发明同时保留了原有 DRAM的接口转换逻 辑和焊盘， 所以在整片 DRAM 晶圓良率较低的情况下， 仍可切分 DRAM 晶圓， 使各存储器棵片可以继续按传统的封装方法形成原有 DRAM芯片，避免了合格 SoC芯片的浪费。而且由于本发明的 DRAM 既可作为传统 DRAM使用， 亦可作为超宽总线 DRAM使用， 所以降 氐了从当前 DRAM技术向新技术演进的风险和成本。 可选方案中， 当 DRAM工作于超宽总线模式下， 则还可以关闭 那些以备良品率不足而改用传统封装方法才会用到的逻辑电路，以进 一步降低能耗。 附图说明 图 1为一种现有技术的 DRAM结构示意图； 图 2 为本发明的动态随机存取存储器制造方法第一实施例的流 程示意图; 图 3 为本发明的动态随机存取存储器制造方法第二实施例存储 器棵片的结构示意图； 图 4 为本发明的动态随机存取存储器制造方法第二实施例形成 有存储器棵片的晶圓的正视图； 图 5a、 5b为本发明的动态随机存取存储器制造方法第二实施例 重新排布前后的存储器棵片的俯视图； 图 6 为本发明的动态随机存取存储器制造方法第二实施例的结 果示意图； 图 7为本发明的半导体封装方法第一实施例的流程示意图； 图 8、 图 9为图 7所示第一实施例的各阶段结果示意图； 图 10为图 7所示第一实施例的结果示意图。 具体实施方式 在下面的描述中阐述了很多具体细节以便于充分理解本发明。但 是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术 人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受 下面公开的具体实施的限制。 其次，本发明利用示意图进行详细描述，在详述本发明实施例时， 为便于说明， 所述示意图只是实例， 其在此不应限制本发明保护的范 围。 在附图中， 为了更清楚， 元件的形状被夸大， 在各处相应的数字 针对相应的元件。还将理解的是， 当一层被提到是位于另一层或衬底 上时， 它可以是直接位于另一层或衬底上或者也可以存在中间层。 为了解决背景技术中的技术问题，本发明提供了一种动态随机存 取存储器制造方法。 图 2 为本发明的动态随机存取存储器制造方法第一实施例的流 程示意图。 如图 2所示， 本实施例包括以下步骤： 执行步骤 S110， 提供存储器晶圓， 存储器晶圓上形成有存储器 棵片， 存储器棵片上形成有顶层金属层， 顶层金属层上形成有电源焊 盘、信号焊盘和微焊盘，引出存储器棵片的内部总线与微焊盘电相连。 具体地，所述存储器棵片包括多组内部总线，所述内部总线包括： 数据总线和控制总线。 所述内部总线是与所述存储阵列相连、 宽度较 宽的数据总线和控制总线， 其数据宽度可大于等于 64比特。 所述内 部总线至少与一组存储阵列相连。 为保证 DRAM的可靠性或者提高 复用率， 所述内部总线可以与多组存储阵列连接。 本实施例对现有技术 DRAM结构的改变在于在所述存储器棵片 上形成一层或者多层金属层， 在顶层的金属层中形成微焊盘， 并且从 所述存储器棵片的存储阵列中引出宽的内部总线与微焊盘电相连。 具体地， 本实施例仍沿用现有 DRAM封装中的电源焊盘和信号 焊盘。 所述电源焊盘用于为 DRAM供电， 所述信号焊盘用于通过传 统的接口控制逻辑电路实现 DRAM读取。 本实施例额外形成的微焊 盘将较宽的内部总线引出至 DRAM表面。 每个微焊盘至少与一根所 述内部总线相连。 为保证 DRAM的可靠性或者提高复用率， 所述微 焊盘也可连接多根内部总线。 继续参考图 2， 执行步骤 S120， 对存储器晶圓进行修复。 需要说 明的是， 本发明对修复晶圓的方法不作具体限定， 现有技术中已有多 种修复晶圓的方法， 比如： 激光切割 （ laser trimming )等， 皆可应用 于本发明。 通过修复， 可进一步提高所述存储器晶圓的良品率。 继续参考图 2，执行步骤 S130， 判断存储器晶圓的良品率是否大 于等于预定阔值。具体地，若所述预设阔值较低，则最终形成的 DRAM 良品率也较低， 在形成有 SoC 的晶圓良品率较高的情况下， 会造成 较多的浪费。 若所述预设阔值较高， 则使用本发明 DRAM制造方法 的要求较高， 本方法的优势得以发挥的机会较少， 因此， 优选的预设 阔值为 70%~90%。 继续参考图 2， 如果存储器晶圓的良品率大于等于预定阔值， 则 执行步骤 S140， 对微焊盘进行重新排布， 形成对接焊盘， 对接焊盘 与微焊盘、 电源焊盘电相连。 具体地，发明人发现：微焊盘比较小，不利于 DRAM晶圓和 SoC 晶圓的连接。 而且设计人员还要考虑形成的微焊盘与 SoC对接焊盘 位置是否吻合， 会进一步加大了 DARM芯片的设计难度。 本实施例 通过对微焊盘进行重新排布， 在微焊盘上形成对接焊盘， 可以有效改 善上述问题。 具体地， 所述对微焊盘进行重新排布， 形成对接焊盘包括： 在所 述存储器晶圓上形成一层或多层金属层；在最顶层的金属层上形成对 接焊盘，所述对接焊盘的数量和位置与逻辑芯片的对接焊盘的数量和 位置相适应； 将所述对接焊盘与所述微焊盘、 所述电源焊盘电相连。 需要说明的是，由于本方法不再使用传统的接口转换逻辑电路实 现 DRAM读取， 因此本方法后续的封装不再需要信号焊盘， 所以， 重新排布的对接焊盘并不需要与所述信号焊盘电相连。 为了方便 DRAM晶圓与 SoC晶圓的连接， 所述对接焊盘的面积 大于所述微焊盘的面积。 所述对接焊盘的数量至少等于所述微焊盘和所述电源焊盘的数 量之和， 为提高 DRAM的可靠性， 也可配置一定数量冗余的对接焊 盘。 具体地， 每个微焊盘与至少一个对接焊盘相连， 每个电源焊盘与 至少一个对接焊盘相连。 继续参考图 2， 在步骤 S140执行完毕后， 还可选择性地执行步 骤 S150， 关闭存储器棵片的物理接口逻辑、 串并转换逻辑、 模式寄 存器、 延迟锁相环中的一种或多种。 所述物理接口逻辑、 串并转换逻 辑、 模式寄存器、 延迟锁相环为传统的通过接口转换逻辑电路读取 DRAM所需的元器件， 当 DRAM工作于超宽总线模式下时， 可以选 择性地关闭这些元器件， 以进一步降低能耗。 继续参考图 2，还可选择性地执行步骤 S160， 在存储器晶圓的划 片槽中形成测试逻辑芯片，测试逻辑芯片与对接焊盘相连，以便测试。 继续参考图 2， 如果存储器晶圓的良品率小于预定阔值， 则执行 步骤 S170， 分割存储器晶圓， 获得存储器棵片并封装。 由于本发明 同时保留了原有 DRAM的接口转换逻辑和信号焊盘， 所以在存储器 晶圓的良品率较低的情况下， 仍可切分 DRAM晶圓， 按照原有封装 方法进行封装， 形成 DRAM芯片。 本实施例不对目前 DRAM的结构係较大改动， 而增加了 DRAM 的数据总线宽度， 使得 DRAM既可作为超宽总线 DRAM使用， 也可 在良率不够时作为传统 DRAM使用，从而降低从当前 DRAM技术向 新技术演进的风险和成本， 同时保证较理想的良品率， 进一步降低制 造成本。 继续提供本发明动态随机存取存储器制造方法的第二实施例如 下。 图 3为本实施例存储器棵片的结构示意图。 如图 3所示， 本实施 例的存储器棵片包括： 存储阵列 10、 控制逻辑电路 20、 接口转换逻 辑电路 30、 原有总线 40和超宽总线 40，。 所述存储阵列 10包括： 8个 bank ( bank0~bank7 ), 用于存储数 据。 所述控制逻辑电路 20包括： 行地址锁存、 存储阵列控制电路、 列地址锁存、 位选择逻辑电路等， 用于控制所述存储阵列， 实现对所 述 bank中特定存储单元的读写操作。 所述接口转换逻辑电路 30用于将从所述 bank中读取出来的数据 经过串并转换， 从特定接口中传输出去。 经过所述接口转换逻辑电路 30的数据总线宽度将大大限缩。 所述原有总线 40包括： 原有地址总线和原有数据总线。 如图 3 所示， 所述原有地址总线宽度一般在 15比特左右， 所述原有数据总 线宽度一般为 4、 8、 16比特。 在本实施例中， 所述接口逻辑转换电 路串并转换前的原有数据总线宽度为 16比特， 经所述接口逻辑转换 电路串并转换之后的原有数据总线宽度缩窄为了 4比特。经串并转换 后的原有数据总线将最终连接到信号焊盘（图未示）上， 以满足传统 DRAM封装的需要。 所述超宽总线 40， 包括： 超宽地址总线和超宽数据总线， 用于实 现本发明的超宽总线 DRAM制造方法。 如图 3所示， 所述超宽总线 40，的宽度明显宽于所述原有总线 40。 具体地， 所述超宽地址总线可 分为多路（比如： 2、 4、 8路等， 本实施例中仅以 1路示意）， 每一 路宽度在 32比特左右。 所述超宽数据总线也可分为多路， 每路宽度 可为 64、 128、 256比特， 甚至更宽。 本实施例中， 所述超宽数据总 线的宽度为 128比特。所述超宽数据总线不经过所述接口转换逻辑电 路 30， 而是连同所述超宽地址总线一起， 直接与微焊盘 （图未示） 连接， 以实现超宽总线的 DRAM。 若无法满足存储器晶圓的良品率的要求而只能沿用传统的 DRAM制造方法， 则本实施例 DRAM的工作过程如下： 首先， 将需要进行读取 /写入操作的存储单元地址经所述原有地 址总线传输至所述存储阵列控制，所述存储阵列控制解析后形成行地 址送至所述行地址锁存，同时形成列地址送至所述列地址锁存。然后， 所述行地址锁存经所述原有地址总线选中所述存储阵列中某一 bank 的对应行。 所述列地址锁存经所述位选择逻辑， 选中所述对应行中的 对应列的存储单元。 对所述存储单元进行读取 /写入操作。 所述存储 单元内的数据经较宽的原有数据总线（宽度 16比特）传输至所述接 口转换逻辑电路 30进行串并转换， 最后经较窄的原有数据总线 （宽 度 4比特）传输至 DRAM的对外接口 （即： 信号焊盘）。 若满足存储器晶圓良品率的要求可使用本发明的方法实现超宽 数据总线的 DRAM， 则本实施例 DRAM的具体工作过程如下： 首先， 将需要进行读取 /写入操作的存储单元的地址经所述超宽 地址总线（宽度 32比特）直接传输至所述行地址锁存和所述列地址 锁存。所述行地址锁存经所述原有地址总线选中所述存储阵列中某一 bank 的对应行。 所述列地址锁存经所述位选择逻辑， 选中所述对应 行中的对应列的存储单元。 对所述存储单元进行读取 /写入操作。 所 述存储单元内的数据直接经所述超宽数据总线 (宽度 128比特 )传输 至 DRAM的对外接口 （即： 微焊盘）。 图 4为本实施例形成有存储器棵片的晶圓的正视图。如图 4所示， 在所述晶圓的半导体衬底 100 中形成有所述存储器棵片的存储阵列 10、控制逻辑电路 20和接口转换逻辑电路 30。在所述半导体衬底 100 上交叠形成有多层金属层 200和多层介质层 300。 在所述半导体衬底 100、 金属层 200和介质层 300之间， 形成有连接孔 400， 以实现器 件间的电连接。 在顶层的金属层 200上形成有信号焊盘 50、 电源焊 盘 60以及微焊盘 70。 所述信号焊盘 50经所述连接孔 400与所述接 口转换逻辑电路 30电相连。所述微焊盘 70经所述连接孔 400与所述 控制逻辑电路 20电相连。 需要说明的是， 本领域技术人员可以理解， 所述原有总线 40和 所述超宽总线 40'形成于所述连接孔 400中（图未示）。 所述信号焊盘 50经所述原有总线 40与所述接口转换逻辑电路 30电相连。 所述微 焊盘 70经所述超宽总线 40，与所述控制逻辑电路 20电相连。 请参考图 2， 接着对所述存储器晶圓进行修复。 本实施例中的存储器晶圓的良品率大于等于预定阔值，可以釆用 本发明方法制造超宽总线的 DRAM。 请参考图 2， 对所述微焊盘进行重新排布， 形成对接焊盘。 图 5a、 5b为本实施例重新排布前后的存储器棵片的俯视图。 图 5a为重新排布前存储器棵片的俯视图。 如图 5a所示， 在所述 存储器棵片表面的不同位置形成有信号焊盘 50、 电源焊盘 60和微焊 盘 70。 所述微焊盘 70的数量较多但面积较小。 图 5b为重新排布后存储器棵片的俯视图。 如图 5b所示， 重新排 布后， 在所述存储器棵片表面形成了对接焊盘 80， 同时覆盖了所述 信号焊盘 50、 电源焊盘 60和微焊盘 70。 所述对接焊盘 70的面积明 显大于所述微焊盘 70。 图 6为本实施例的结果示意图。 如图 6所示， 在形成有信号焊盘 50、电源焊盘 60和微焊盘 70的金属层 200上形成有至少一层金属层 200。 在顶层的金属层 200上形成对接焊盘 80。 所述对接焊盘 80的 数量和位置与逻辑芯片的对接焊盘的数量和位置相适应。将所述对接 焊盘 80与所述微焊盘 70、 所述电源焊盘 60电相连。 需要说明的是， 在本实施例中， 一个微焊盘 70只与一个对接焊 盘 80相连， 一个电源焊盘 60也只与一个对接焊盘 80相连。 但本领 域技术人员可以理解， 为了提高连接可靠性， 可将一个微焊盘 70或 者一个电源焊盘 60与多个对接焊盘 80相连，这样只要保证其中有一 个为有效连接， 即可维持 DRAM的正常工作。 需要说明的是，在本实施例中详细说明了存储器晶圓的良品率大 于等于预定阔值， 可以制造超宽总线 DRAM的情况。 本领域技术人 员可以理解， 已有多种现有技术可以在存储器晶圓的良品率小于预定 阔值的情况下， 分割所述存储器晶圓， 获得每个单独的存储器棵片， 并独立封装， 比如： BGA封装、 TSSOP封装、 CSP封装、 COB封装 等。 本发明对此不作具体限定， 在此不再赘述。 本领域技术人员还可以理解， 已有多种现有技术可以关闭在超宽 总线 DRAM工作模式下不需要使用的元器件， 比如： 物理接口逻辑、 串并转换逻辑、 模式寄存器、 延迟锁相环等。 本发明对此不作具体限 定， 在此不再赘述。 本实施例保留了原有 DRAM 的接口转换逻辑和焊盘， 为在 DRAM晶圓良率不太理想的情况下切分 DRAM晶圓使用传统封装提 供了可能性， 使得 DRAM既可作为传统 DRAM使用， 亦可作为超宽 总线 DRAM使用，降低了从当前 DRAM技术向新技术演进的风险和 成本。 相应地， 本发明还提供了一种动态随机存取存储器。 请结合参考 图 3和图 6，所述动态随机存取存储器的一实施例包括：存储器棵片、 信号焊盘 50、 电源焊盘 60、 微焊盘 70和对接焊盘 80。 具体地， 所述存储器棵片包括： 存储阵列 10、 控制逻辑电路 20、 接口转换逻辑电路 30以及多组内部总线。 所述内部总线包括： 原有总线 40和超宽总线 40，。 所述原有总线 40包括： 原有地址总线和原有数据总线。 所述超宽总线 40，包括： 超 宽地址总线和超宽数据总线。 所述超宽总线 40，的数据宽度大于所述 原有总线 40的数据宽度。具体地， 所述超宽总线 40'的数据宽度大于 等于 64比特。 所述控制逻辑电路 20经所述原有总线 40与所述接口转换逻辑电 路 30电相连， 所述接口转换逻辑电路 30经所述原有总线 40与所述 信号焊盘 50电相连。 所述控制逻辑电路 20经所述超宽总线 40，与所 述微焊盘 70电相连， 经所述原有总线 40与所述存储阵列 10、 所述 电源焊盘 60电相连。 所述信号焊盘 50、 电源焊盘 60、微焊盘 70位于所述存储器棵片 上。 所述对接焊盘 80位于所述信号焊盘 50、 电源焊盘 60、 微焊盘 70上， 并且与所述电源焊盘 60、 微焊盘 70相连。 所述对接焊盘 80的数量大于等于所述微焊盘 70和所述电源焊盘 60的数量之和。 每个微焊盘 70与至少一个对接焊盘 80相连。 每个 电源焊盘 60与至少一个对接焊盘 80相连。 为了提高可靠性， 所述电 源焊盘 60和微焊盘 70可以与多个对接焊盘 80电相连。 为了便于与 SoC芯片封装， 所述对接焊盘 80的面积大于所述微 焊盘 70的面积， 并且所述对接焊盘 80的数量和位置与所述 SoC芯 片的对接焊盘的数量和位置相适应。 需要说明的是，由于本实施例的动态随机存取存储器在形成前已 经过存储器晶圓良品率的测试，只有良品率满足要求的存储器晶圓才 能用于形成本实施例的存储器，所以能保证本实施例动态随机存取存 储器的良品率在较高的水平， 比如： 70%~90%。 本发明还提供了一种半导体封装方法。图 7为本发明的半导体封 装方法第一实施例的流程示意图。 如图 7所示， 本实施例包括以下步 骤： 执行步骤 S210， 提供形成有动态随机存取存储器的第一晶圓。 具体地， 所述动态随机存取存储器为超宽总线的 DRAM， 其器件表 面形成有与逻辑芯片的对接焊盘相适应的对接焊盘，其内部形成有从 bank 引出的超宽数据总线。 所述动态随机存取存储器的制造方法可 具体参考前文所述， 此处不再赘述。 执行步骤 S220， 提供形成有逻辑芯片的第二晶圓， 逻辑芯片包 括对接焊盘，动态随机存取存储器的对接焊盘与逻辑芯片的对接焊盘 相适应。 图 8示出了本实施例中的第一晶圓和第二晶圓。 如图 8所示， 在 第一晶圓 U10上形成有动态随机存取存储器 U11，在所述动态随机存 取存储器 U11的表面形成有对接焊盘 U12。 在第二晶圓 U20上形成 有逻辑芯片 U21， 在所述逻辑芯片 U21的表面形成有对接焊盘 U22。 所述动态随机存取存储器 U11的对接焊盘 U12的数量和位置与所述 逻辑芯片 U21的对接焊盘 U22的数量和位置相适应。 继续参考图 7，执行步骤 S230， 所述第一晶圓和第二晶圓通过相 适应的对接焊盘的电连接实现晶圓级封装。 具体地， 将所述第一晶圓 上每个动态随机存取存储器的对接焊盘与所述第二晶圓上每个逻辑 芯片对应的对接焊盘压接。 图 9 示出了本实施例中的第一晶圓和第二晶圓电实现晶圓级封 装后的结果示意图。 如图 9所示， 对接焊盘 U12和对接焊盘 U22压 接， 使得动态随机存取存储器 U10和逻辑芯片 U21实现电相连， 使 得第一晶圓 U10和第二晶圓 U20实现晶圓级封装。 继续参考图 7，之后可选择性地执行步骤 S240， 分割第一晶圓和 第二晶圓， 获得包括动态随机存取存储器和逻辑芯片的半导体互连 件。 需要说明的是， 本领域技术人员可以理解， 已有多种现有技术可 以分割第一晶圓和第二晶圓， 获得半导体互连件， 比如： BGA封装、 堆叠封装等。 本发明对此不作具体限定， 在此不再赘述。 继续参考图 7，之后还可选择性地执行步骤 S250， 对半导体互连 件进行封装， 获得半导体封装件。 需要说明的是， 本领域技术人员可以理解， 已有多种现有技术可 以对半导体互连件进行封装， 获得半导体封装件， 比如： BGA封装、 堆叠封装等。 本发明对此不作具体限定， 在此不再赘述。 图 10为本实施例的结果示意图。 如图 10所示， 通过形成于逻辑 芯片 U21另一表面的焊盘 U32与引脚 U31焊接，然后进行整体塑封， 形成所述半导体封装件。 本实施例中， 由于使用的是超宽总线的 DRAM， 因此能明显提 高所形成的半导体封装件的读取速度，同时可保证所述半导体封装件 的良品率， 从而进一步降低使用本发明封装方法的制造成本。 相应地， 本发明还提供了一种半导体封装件。 图 10示出了本发 明的半导体封装件一实施例的结构示意图。 如图 10所示， 本实施例 包括： 动态随机存取存储器 Ull、 逻辑芯片 U21、 以及引脚 U31。 所述动态随机存取存储器 U11 包括： 形成于其表面的对接焊盘
U12。 所述逻辑芯片 U21包括： 形成于其表面的对接焊盘 U22以及形 成于其另一面的焊盘 U32。 所述对接焊盘 U12和 U22在数量和面积上互相适应， 所述动态 随机存取存储器 U11和逻辑芯片 U21通过各自对接焊盘 U12和 U22 的压接实现电连接。 所述焊盘 U32与所述引脚 U31焊接。 所述半导体封装件可通过 所述引脚 U31装配于 PCB板上。 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发 明， 任何本领域技术人员在不脱离本发明的精神和范围内， 都可以利 用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和 修改， 因此， 凡是未脱离本发明技术方案的内容， 依据本发明的技术 实质对以上实施例所作的任何简单修改、 等同变化及修饰， 均属于本 发明技术方案的保护范围。

Claims

权 利 要 求
1、 一种动态随机存取存储器制造方法， 其特征在于， 包括: 提供存储器晶圓， 所述存储器晶圓上形成有存储器棵片， 所述存 储器棵片上形成有顶层金属层， 所述顶层金属层上形成有电源焊盘、 信号焊盘和微焊盘，引出所述存储器棵片的内部总线与所述微焊盘电 相连； 对所述存储器晶圓进行修复； 修复后， 若所述存储器晶圓的良品率大于等于预定阔值， 则对所 述微焊盘进行重新排布，形成对接焊盘，所述对接焊盘与所述微焊盘、 所述电源焊盘电相连。
2、 根据权利要求 1所述的动态随机存取存储器制造方法， 其特 征在于， 所述预设阔值为 70%~90%。
3、 根据权利要求 1所述的动态随机存取存储器制造方法， 其特 征在于， 所述存储器棵片包括多组内部总线， 所述内部总线包括： 数 据总线和控制总线，所述内部总线与所述存储器棵片中的一组或多组 存储阵列相对应。
4、 根据权利要求 3所述的动态随机存取存储器制造方法， 其特 征在于， 所述内部总线的数据宽度大于等于 64比特。
5、 根据权利要求 1所述的动态随机存取存储器制造方法， 其特 征在于， 所述对接焊盘的面积大于所述微焊盘的面积。
6、 根据权利要求 1所述的动态随机存取存储器制造方法， 其特 征在于，所述对接焊盘的数量大于等于所述微焊盘和所述电源焊盘的 数量之和。
7、 根据权利要求 6所述的动态随机存取存储器制造方法， 每个 微焊盘与至少一个对接焊盘相连。
8、 根据权利要求 6所述的动态随机存取存储器制造方法， 每个 电源焊盘与至少一个对接焊盘相连。
9、 根据权利要求 1所述的动态随机存取存储器制造方法， 其特 征在于， 所述对所述微焊盘进行重新排布， 形成对接焊盘包括： 在所述存储器晶圓上形成至少一层金属层； 在顶层的金属层上形成对接焊盘，所述对接焊盘的数量和位置与 逻辑芯片的对接焊盘的数量和位置相适应； 将所述对接焊盘与所述微焊盘、 所述电源焊盘电相连。
10、根据权利要求 1所述的动态随机存取存储器制造方法， 其特 征在于， 还包括： 关闭所述存储器棵片的物理接口逻辑、 串并转换逻 辑、 模式寄存器、 延迟锁相环中的一种或多种。
11、根据权利要求 1所述的动态随机存取存储器制造方法， 其特 征在于， 还包括： 在所述存储器晶圓的划片槽中形成测试逻辑芯片， 所述测试逻辑芯片与所述对接焊盘相连。
12、根据权利要求 1所述的动态随机存取存储器制造方法， 其特 征在于， 还包括： 若所述存储器晶圓的良品率小于预定阔值，则分割所述存储器晶 圓， 获得所述存储器棵片并封装。
13、 一种动态随机存取存储器， 所述动态随机存取存储器形成于 存储器晶圓上， 其特征在于， 包括： 存储器棵片，所述存储器棵片包括多组存储阵列以及多组内部总 线， 所述内部总线与一组或多组存储阵列相对应； 位于所述存储器棵片之上的电源焊盘、 信号焊盘、 微焊盘； 位于所述电源焊盘、 微焊盘之上的对接焊盘； 其中， 所述对接焊盘与所述电源焊盘、 微焊盘相连， 所述内部总 线与所述微焊盘相连。
14、根据权利要求 13所述的动态随机存取存储器， 其特征在于， 所述存储器的良品率大于等于预定阔值。
15、根据权利要求 14所述的动态随机存取存储器， 其特征在于， 所述预定阔值为 70%~90%。
16、根据权利要求 13所述的动态随机存取存储器， 其特征在于， 所述内部总线的数据宽度大于等于 64比特。
17、根据权利要求 13所述的动态随机存取存储器， 其特征在于， 所述对接焊盘的面积大于所述微焊盘的面积。
18、根据权利要求 13所述的动态随机存取存储器， 其特征在于， 所述对接焊盘的数量大于等于所述微焊盘和所述电源焊盘的数量之 和。
19、根据权利要求 18所述的动态随机存取存储器， 其特征在于， 每个微焊盘与至少一个对接焊盘相连。
20、根据权利要求 18所述的动态随机存取存储器， 其特征在于， 每个电源焊盘与至少一个对接焊盘相连。
21、根据权利要求 13所述的动态随机存取存储器， 其特征在于， 所述对接焊盘的数量和位置与逻辑芯片的对接焊盘的数量和位置相 适应。
22、 一种半导体封装方法， 其特征在于， 包括： 提供形成有动态随机存取存储器的第一晶圓，所述动态随机存取 存储器使用如权利要求 1~11所述的任一种动态随机存取存储器制造 方法形成； 提供形成有逻辑芯片的第二晶圓， 所述逻辑芯片包括对接焊盘， 所述动态随机存取存储器的对接焊盘与所述逻辑芯片的对接焊盘相 适应； 所述第一晶圓和第二晶圓通过相适应的对接焊盘的电连接实现 晶圓级封装。
23、 根据权利要求 22所述的半导体封装方法， 其特征在于， 所 述第一晶圓和第二晶圓通过相适应的对接焊盘的电连接实现晶圓级 封装包括：将所述第一晶圓上每个动态随机存取存储器的对接焊盘与 所述第二晶圓上每个逻辑芯片对应的对接焊盘压接。
24、 根据权利要求 22所述的半导体封装方法， 其特征在于， 还 包括： 在所述晶圓级封装之后， 分割所述第一晶圓和第二晶圓， 获得半 导体互连件，所述半导体互连件包括所述动态随机存取存储器和逻辑 芯片； 对所述半导体互连件进行封装， 获得半导体封装件。
25、 一种半导体封装件， 其特征在于， 包括： 如权利要求 13~21所述任一种动态随机存取存储器； 逻辑芯片， 所述逻辑芯片包括对接焊盘， 所述动态随机存取存储 器的对接焊盘与所述逻辑芯片的对接焊盘相适应； 所述动态随机存取存储器的对接焊盘与所述逻辑芯片的对接焊 盘电相连。
PCT/CN2014/080570 2013-07-10 2014-06-24 动态随机存取存储器及制造方法、半导体封装件及封装方法 WO2015003553A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/435,677 US9287268B2 (en) 2013-07-10 2014-06-24 Dynamic random access memory (DRAM) and production method, semiconductor packaging component and packaging method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310289419.9A CN103366798B (zh) 2013-07-10 2013-07-10 动态随机存取存储器及制造方法、半导体封装件及封装方法
CN201310289419.9 2013-07-10

Publications (1)

Publication Number Publication Date
WO2015003553A1 true WO2015003553A1 (zh) 2015-01-15

Family

ID=49367973

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2014/080570 WO2015003553A1 (zh) 2013-07-10 2014-06-24 动态随机存取存储器及制造方法、半导体封装件及封装方法

Country Status (3)

Country Link
US (1) US9287268B2 (zh)
CN (1) CN103366798B (zh)
WO (1) WO2015003553A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170006749A (ko) * 2015-07-09 2017-01-18 삼성전자주식회사 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩
US10289578B2 (en) 2015-09-01 2019-05-14 International Business Machines Corporation Per-DRAM and per-buffer addressability shadow registers and write-back functionality
CN112805820A (zh) * 2018-11-30 2021-05-14 北京比特大陆科技有限公司 芯片制造方法及芯片结构

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103366798B (zh) 2013-07-10 2016-02-17 格科微电子（上海）有限公司 动态随机存取存储器及制造方法、半导体封装件及封装方法
CN103985648B (zh) * 2014-05-23 2017-01-04 格科微电子（上海）有限公司 半导体的晶圆级封装方法和半导体封装件
KR20160056379A (ko) * 2014-11-10 2016-05-20 삼성전자주식회사 트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법
CN105826274A (zh) * 2015-01-09 2016-08-03 格科微电子（上海）有限公司 半导体封装方法、半导体封装件及动态随机存取存储器的制作方法
CN104851863B (zh) * 2015-04-17 2017-11-28 华为技术有限公司 一种集成电路、引线键合封装芯片及倒装封装芯片
CN104900272A (zh) * 2015-06-02 2015-09-09 格科微电子（上海）有限公司 动态随机存取存储器的测试方法、测试焊盘的设计方法、存储器晶圆
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
JP7203054B2 (ja) 2017-06-20 2023-01-12 サンライズ メモリー コーポレイション ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
CN110895630B (zh) * 2018-09-12 2022-06-07 长鑫存储技术有限公司 晶圆堆叠方法及装置、存储介质和电子设备
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
US10985134B2 (en) * 2018-11-09 2021-04-20 Nanya Technology Corporation Method and system of manufacturing stacked wafers
US11670620B2 (en) 2019-01-30 2023-06-06 Sunrise Memory Corporation Device with embedded high-bandwidth, high-capacity memory using wafer bonding
US10727215B1 (en) 2019-01-30 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
CN110047764B (zh) * 2019-04-01 2021-07-30 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
US11675500B2 (en) 2020-02-07 2023-06-13 Sunrise Memory Corporation High capacity memory circuit with low effective latency
WO2021173209A1 (en) * 2020-02-24 2021-09-02 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
JP2022014710A (ja) 2020-07-07 2022-01-20 キオクシア株式会社 メモリシステム
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
US11810640B2 (en) 2021-02-10 2023-11-07 Sunrise Memory Corporation Memory interface with configurable high-speed serial data lanes for high bandwidth memory
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
CN114627908A (zh) * 2022-02-28 2022-06-14 西安紫光国芯半导体有限公司 基于3d-ic的存储架构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW459238B (en) * 1999-01-09 2001-10-11 Hyundai Electronics Ind Repair circuit of semiconductor memory device
US6399975B1 (en) * 2001-03-07 2002-06-04 Megic Corporation Wide bit memory using post passivation interconnection scheme
US20080116544A1 (en) * 2006-11-22 2008-05-22 Tessera, Inc. Packaged semiconductor chips with array
US8455936B2 (en) * 2010-02-25 2013-06-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Configurable memory sheet and package assembly
CN103366798A (zh) * 2013-07-10 2013-10-23 格科微电子（上海）有限公司 动态随机存取存储器及制造方法、半导体封装件及封装方法
CN203325472U (zh) * 2013-07-10 2013-12-04 格科微电子（上海）有限公司 动态随机存取存储器及半导体封装件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3872291A (en) * 1974-03-26 1975-03-18 Honeywell Inf Systems Field repairable memory subsystem
US5103557A (en) * 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
US5422850A (en) * 1993-07-12 1995-06-06 Texas Instruments Incorporated Semiconductor memory device and defective memory cell repair circuit
US5841784A (en) * 1996-04-02 1998-11-24 Stmicroelectronics, Inc. Testing and repair of embedded memory
US6233184B1 (en) * 1998-11-13 2001-05-15 International Business Machines Corporation Structures for wafer level test and burn-in
US6214630B1 (en) * 1999-12-22 2001-04-10 United Microelectronics Corp. Wafer level integrated circuit structure and method of manufacturing the same
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
KR101321170B1 (ko) 2010-12-21 2013-10-23 삼성전기주식회사 패키지 및 이의 제조 방법
CN202905697U (zh) * 2012-09-25 2013-04-24 格科微电子（上海）有限公司 系统级封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW459238B (en) * 1999-01-09 2001-10-11 Hyundai Electronics Ind Repair circuit of semiconductor memory device
US6399975B1 (en) * 2001-03-07 2002-06-04 Megic Corporation Wide bit memory using post passivation interconnection scheme
US20080116544A1 (en) * 2006-11-22 2008-05-22 Tessera, Inc. Packaged semiconductor chips with array
US8455936B2 (en) * 2010-02-25 2013-06-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Configurable memory sheet and package assembly
CN103366798A (zh) * 2013-07-10 2013-10-23 格科微电子（上海）有限公司 动态随机存取存储器及制造方法、半导体封装件及封装方法
CN203325472U (zh) * 2013-07-10 2013-12-04 格科微电子（上海）有限公司 动态随机存取存储器及半导体封装件

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170006749A (ko) * 2015-07-09 2017-01-18 삼성전자주식회사 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩
CN106340505A (zh) * 2015-07-09 2017-01-18 三星电子株式会社 半导体芯片
CN106340505B (zh) * 2015-07-09 2020-10-27 三星电子株式会社 半导体芯片
US10840159B2 (en) 2015-07-09 2020-11-17 Samsung Electronics Co., Ltd. Semiconductor chip including chip pad, redistribution wiring test pad, and redistribution wiring connection pad
US11189535B2 (en) 2015-07-09 2021-11-30 Samsung Electronics Co., Ltd. Semiconductor chip including chip pad, redistribution wiring test pad, and redistribution wiring connection pad
KR102398663B1 (ko) 2015-07-09 2022-05-16 삼성전자주식회사 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩
US11705376B2 (en) 2015-07-09 2023-07-18 Samsung Electronics Co., Ltd. Semiconductor chip including chip pad, redistribution wiring test pad, and redistribution wiring connection pad
US10289578B2 (en) 2015-09-01 2019-05-14 International Business Machines Corporation Per-DRAM and per-buffer addressability shadow registers and write-back functionality
CN112805820A (zh) * 2018-11-30 2021-05-14 北京比特大陆科技有限公司 芯片制造方法及芯片结构

Also Published As

Publication number Publication date
CN103366798B (zh) 2016-02-17
US9287268B2 (en) 2016-03-15
US20150263005A1 (en) 2015-09-17
CN103366798A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
WO2015003553A1 (zh) 动态随机存取存储器及制造方法、半导体封装件及封装方法
US11227639B2 (en) Stacked DRAM device and method of manufacture
KR101213175B1 (ko) 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
CN109599134B (zh) 具有控制器及存储器堆叠的灵活存储器系统
JP6117787B2 (ja) Ｉｃパッケージ内へのｄｒａｍ及びｓｏｃのパッケージング
TWI552161B (zh) 三維半導體裝置
US7698470B2 (en) Integrated circuit, chip stack and data processing system
US8710676B2 (en) Stacked structure and stacked method for three-dimensional chip
US8384432B2 (en) Semiconductor device and information processing system including the same
TW201347101A (zh) 具有堆疊記憶體之中央處理單元
US9773569B2 (en) Stack type semiconductor memory and semiconductor system using the same
CN108962301B (zh) 一种存储装置
US10762012B2 (en) Memory system for sharing a plurality of memories through a shared channel
CN105826274A (zh) 半导体封装方法、半导体封装件及动态随机存取存储器的制作方法
US9202802B2 (en) Semiconductor apparatus having through via capable of testing connectivity of through via
CN112805820A (zh) 芯片制造方法及芯片结构
US11756932B2 (en) Sloped interconnector for stacked die package
WO2020000183A1 (zh) 半导体的晶圆级封装方法和半导体封装件
US9679871B1 (en) Multi-access memory system and a method to manufacture the system
KR101965906B1 (ko) 반도체 장치
TW202101624A (zh) 包含在具有可程式積體電路的晶粒上所堆疊的記憶體晶粒的多晶片結構
WO2014134865A1 (zh) 含有独立中间电路芯片的三维存储器
Cai et al. 3D DRAM in Server Application

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14823734

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14435677

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14823734

Country of ref document: EP

Kind code of ref document: A1