CN106340505A - 半导体芯片 - Google Patents

半导体芯片 Download PDF

Info

Publication number
CN106340505A
CN106340505A CN201610542639.1A CN201610542639A CN106340505A CN 106340505 A CN106340505 A CN 106340505A CN 201610542639 A CN201610542639 A CN 201610542639A CN 106340505 A CN106340505 A CN 106340505A
Authority
CN
China
Prior art keywords
pad
chip
redistribution
redistribution wiring
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610542639.1A
Other languages
English (en)
Other versions
CN106340505B (zh
Inventor
朴明洵
郑显秀
李灿浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN202011039486.1A priority Critical patent/CN112185936B/zh
Publication of CN106340505A publication Critical patent/CN106340505A/zh
Application granted granted Critical
Publication of CN106340505B publication Critical patent/CN106340505B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

公开了一种半导体芯片，所述半导体芯片包括：芯片焊盘，设置在芯片主体的第一区域中；再分布布线测试焊盘，设置在芯片主体的第一区域中，与芯片焊盘分隔开并且通过再分布布线结构连接到芯片焊盘；以及再分布布线连接焊盘，设置在芯片主体的第一区域中或芯片主体的第二区域中并且通过再分布布线结构连接到芯片焊盘。

Description

半导体芯片
本申请要求于2015年7月9日提交到韩国知识产权局的第10-2015-0097867号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体芯片，更具体地，涉及一种包括芯片焊盘、再分布布线测试焊盘和再分布布线连接焊盘的半导体芯片。
背景技术
半导体芯片日益小型化、多功能化和大规模化，并且需要具有高可靠性。在制造期间通过使用连接焊盘来测试而确定半导体芯片是良好的还是有缺陷的，半导体芯片可以通过连接焊盘电连接到外部装置(或外部板)。在这种情况下，因为连接焊盘不能设置在一些位置上，所以降低了芯片设计的自由度，并且当使用连接焊盘测试半导体芯片时，物理应力会施加到内部电路元件(例如，存储器单元阵列)。
发明内容
本发明构思提供了一种半导体芯片，其中，设置在芯片主体上的连接焊盘被划分为再分布布线测试焊盘和再分布布线连接焊盘，因此，提高了芯片设计的自由度，从而使芯片小型化。
根据本发明构思的一方面，提供了一种诸如存储器单元阵列的内部电路元件不设置在再分布布线测试焊盘下方的芯片主体上的半导体芯片，因此，可以减小内部电路元件的物理应力，从而提高可靠性。
根据本发明构思的另一方面，提供了一种半导体芯片，所述半导体芯片包括：芯片焊盘，设置在芯片主体的第一区域中；再分布布线测试焊盘，设置在芯片主体的第一区域中，与芯片焊盘分隔开并且通过再分布布线结构连接到芯片焊盘；以及再分布布线连接焊盘，设置在芯片主体的第一区域中或芯片主体的第二区域中并且通过再分布布线结构连接到芯片焊盘。
芯片主体的第一区域可以是包括控制存储器单元阵列的控制电路的外围电路区域，芯片主体的第二区域可以是包括存储器单元阵列的核心区域。
包括存储器单元阵列的内部电路元件可以不设置为在芯片主体的第一区域中与再分布布线测试焊盘的下部叠置。
存储器单元阵列可以是包括晶体管、电容器或它们的组合的集成电路元件。
包括存储器单元阵列的内部电路元件可以设置为在芯片主体的第二区域中与再分布布线连接焊盘的下部叠置。
再分布布线结构可以包括连接到芯片焊盘的再分布布线通孔以及连接到再分布布线通孔的再分布布线层。
再分布布线结构可以在芯片主体上从芯片焊盘沿第一方向延伸并且可以电连接到再分布布线测试焊盘，再分布布线结构可以在芯片主体上从芯片焊盘沿与第一方向基本上相反的第二方向延伸并且可以电连接到再分布布线连接焊盘。
芯片焊盘和再分布布线测试焊盘可以设置在芯片主体的中心部分中。
芯片焊盘和再分布布线测试焊盘可以设置在芯片主体的近边缘部分中。
再分布布线连接焊盘可以设置在芯片主体的中心部分、中间部分或近边缘部分中。
芯片焊盘可以是多个芯片焊盘中的一个，所述多个芯片焊盘彼此分隔地布置，再分布布线连接焊盘可以是多个再分布布线连接焊盘中的一个，所述多个再分布布线连接焊盘彼此分隔地布置，再分布布线测试焊盘可以是多个再分布布线测试焊盘中的一个，所述多个再分布布线测试焊盘彼此分隔地布置。
再分布布线结构可以设置为使所述多个芯片焊盘中的至少一个电连接到所述多个再分布布线连接焊盘中的至少一个。
再分布布线结构可以设置为使所述多个芯片焊盘中的至少一个电连接到所述多个再分布布线测试焊盘中的至少一个。
至少一个芯片焊盘还可以设置在芯片主体的第二区域中。
再分布布线连接焊盘可以在芯片主体上与芯片焊盘和再分布布线测试焊盘分隔地设置。
根据本发明构思的另一方面，提供了一种半导体芯片，所述半导体芯片包括：芯片焊盘，设置在芯片主体上；第一钝化层，设置在芯片主体上，第一钝化层包括暴露芯片焊盘的通路孔；再分布布线通孔，设置在通路孔中并电连接到芯片焊盘；再分布布线层，设置在芯片主体上，电连接到在芯片主体上的再分布布线通孔；第二钝化层，设置在再分布布线层上，第二钝化层包括暴露在芯片主体的第一区域中的再分布布线层的测试孔以及暴露在芯片主体的第一区域或不同于第一区域的第二区域中的再分布布线层的连接孔；再分布布线测试焊盘，设置在通过测试孔暴露的再分布布线层上；以及再分布布线连接焊盘，设置在通过连接孔暴露的再分布布线层上。
第一区域可以是包括控制存储器单元阵列的控制电路的外围电路区域，第二区域可以是包括存储器单元阵列的核心区域。
包括存储器单元阵列的内部电路元件可以不设置在芯片主体的在再分布布线测试焊盘下方的第一区域中而可以设置在芯片主体的在再分布布线连接焊盘下方的第二区域中。
再分布布线通孔和再分布布线层可以设置为一个结构或单个主体。
再分布布线层可以从设置有芯片焊盘的区域延伸到设置有再分布布线测试焊盘和再分布布线连接焊盘的区域。
芯片焊盘可以设置在芯片主体的第一区域或第二区域中。
根据本发明构思的另一方面，提供了一种半导体芯片，所述半导体芯片包括：芯片焊盘，设置在芯片主体中设置的至少一个外围电路区域中；再分布布线测试焊盘，设置在外围电路区域中并且通过再分布布线结构连接到芯片焊盘，再分布布线测试焊盘与芯片焊盘分隔开；以及再分布布线连接焊盘，设置在芯片主体中设置的外围电路区域或多个核心区域中的至少一个中，并且通过再分布布线结构连接到芯片焊盘，再分布布线连接焊盘与芯片焊盘和再分布布线测试焊盘分隔开。
再分布布线测试焊盘可以设置在所述多个核心区域之间。
芯片焊盘和再分布布线测试焊盘可以设置在芯片主体的在所述多个核心区域之间的中心部分中。
芯片焊盘、再分布布线测试焊盘和再分布布线连接焊盘可以设置在芯片主体的在所述多个核心区域之间的中心部分中。
芯片焊盘和再分布布线测试焊盘可以设置在芯片主体的近边缘部分中。
再分布布线连接焊盘可以设置在芯片主体的近边缘部分或中心部分中。
芯片焊盘设置在芯片主体的近边缘部分或中心部分中。
根据发明构思的另一方面，提供了一种半导体芯片，所述半导体芯片包括：多个核心区域，设置在芯片主体中以彼此分隔开，所述多个核心区域中的每个包括存储器单元阵列；外围电路区域，设置在芯片主体的除了所述多个核心区域之外的部分中，外围电路区域包括控制在所述多个核心区域中的每个中包括的存储器单元阵列的控制电路；芯片焊盘，设置在外围电路区域中；再分布布线测试焊盘，设置在外围电路区域中，与芯片焊盘分隔开并且通过再分布布线结构连接到芯片焊盘；以及再分布布线连接焊盘，设置在所述多个核心区域中的每个或外围电路区域中，与芯片焊盘分隔开并且通过再分布布线结构连接到芯片焊盘。
所述多个核心区域中的每个可以包括设置在芯片主体中的多个子核心区域，外围电路区域可以设置在芯片主体的在所述多个子核心区域之间的中心部分中。
所述多个核心区域中的每个可以包括设置在芯片主体中的多个子核心区域，外围电路区域可以设置在芯片主体的一个近边缘部分或两个近边缘部分中。
包括存储器单元阵列的内部电路元件可以不设置为在芯片主体的外围电路区域中与再分布布线测试焊盘的下部叠置并且可以设置为在芯片主体的所述多个核心区域中与再分布布线连接焊盘的下部叠置。
包括存储器单元阵列的内部电路元件可以是晶体管、电容器或它们的组合。
再分布布线结构可以包括连接到芯片焊盘的再分布布线通孔以及连接到再分布布线通孔的再分布布线层。
芯片焊盘、再分布布线测试焊盘和再分布布线连接焊盘可以设置在芯片主体的中心部分中。
芯片焊盘、再分布布线测试焊盘和再分布布线连接焊盘可以设置在芯片主体的近边缘部分中。
根据另一个实施例，半导体芯片包括：至少一个芯片焊盘，设置在芯片主体上；至少一个再分布布线测试焊盘，设置在芯片主体的第一区域中，每个再分布布线测试焊盘与对应的芯片焊盘分隔开；至少一个再分布布线连接焊盘，设置在芯片主体的第一区域或芯片主体的第二区域中，第二区域不同于第一区域，每个再分布布线连接焊盘与对应的芯片焊盘分隔开；以及至少一个再分布布线结构，每个再分布布线结构连接到芯片焊盘、对应于芯片焊盘的再分布布线测试焊盘和对应于芯片焊盘的再分布布线连接焊盘。在一个实施例中，所述至少一个芯片焊盘设置在芯片主体的第一区域中。在可选择的实施例中，所述至少一个芯片焊盘设置在芯片主体的第二区域中。
半导体芯片还可以包括：至少一个存储器单元阵列，设置在芯片主体的第二区域中；以及控制电路，设置在芯片主体的第一区域中，控制电路用于控制所述至少一个存储器单元阵列。在一个实施例中，控制电路不与至少一个再分布布线测试焊盘的下部叠置。在另一个实施例中，存储器单元阵列不与至少一个再分布布线测试焊盘的下部叠置。
所述至少一个再分布布线结构中的至少一个从对应的芯片焊盘沿第一方向延伸到对应的再分布布线测试焊盘，并且从对应的芯片焊盘沿第二方向延伸到对应的再分布布线连接焊盘，第一方向与第二方向基本上相反。
芯片主体的第一区域包括芯片主体的外围区域，芯片主体的第二区域包括芯片主体的中心区域。
半导体芯片还可以包括：第一钝化层，设置在芯片主体上，第一钝化层包括暴露所述至少一个芯片焊盘的通路孔；再分布布线通孔，设置在通路孔中并且电连接到芯片焊盘；再分布布线层，在芯片主体上，电连接到再分布布线通孔；以及第二钝化层，设置在再分布布线层上，第二钝化层包括暴露再分布布线层在芯片主体的第一区域中的一部分的测试孔以及暴露在芯片主体的第一区域或不同于第一区域的第二区域中的再分布布线层的连接孔，其中，再分布布线测试焊盘对应于设置在通过测试孔暴露的再分布布线层上的所述至少一个芯片焊盘；其中，再分布布线连接焊盘对应于设置在通过连接孔暴露的再分布布线层上的所述至少一个芯片焊盘。
附图说明
通过下面结合附图的详细描述，将更清楚地理解本发明构思的示例性实施例，在附图中：
图1是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图2是沿图1的线II-II截取的剖视图；
图3是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图4是沿图3的线IV-IV截取的剖视图；
图5是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图6是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图7是沿图6的线VII-VII截取的剖视图；
图8是沿图6的线VIII-VIII截取的剖视图；
图9是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图10是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图11是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图12是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图13是示出根据示例性实施例的半导体芯片的主要部分的平面图；
图14A至图14C是示出根据示例性实施例的制造半导体芯片的方法的示意性剖视图；
图15是示出根据示例性实施例的半导体芯片与布线板之间的连接关系的剖视图；
图16和图17是用于描述包括根据示例性实施例的半导体芯片的半导体封装件的剖视图；
图18和图19是用于描述包括根据示例性实施例的半导体芯片的半导体封装件的剖视图；
图20A是示意性地示出包括根据示例性实施例的半导体芯片的晶片堆叠封装件的剖视图；
图20B是图20A的一部分的放大图；
图21是示意性示出根据示例性实施例的半导体模块的平面图；
图22是示意性示出根据示例性实施例的电子电路板的框图；以及
图23是示意性示出根据示例性实施例的电子系统的框图。
具体实施方式
在下文中，将参照附图详细地描述示例性实施例。
图1是示出根据示例性实施例的半导体芯片的主要部分的平面图。图2是沿图1的线II-II截取的剖视图。
详细地，在图1和图2中，X轴方向可以指示纵向(即，图1和图2中的左或右)，Y轴方向可以指示横向(即，图1和图2中的上或下)，Z轴方向可以指示上下方向(即，图1和图2中的页面的内或外)。芯片(半导体芯片)100可以包括设置在芯片主体110上的芯片焊盘120、通过再分布布线(互连)结构130电连接到芯片焊盘120的再分布布线测试焊盘160以及通过再分布布线结构130电连接到芯片焊盘120的再分布布线连接焊盘170。
芯片主体110可以是半导体基底，例如，硅基底。芯片主体110可以描绘晶片状态。例如，芯片主体110可以描绘可以包括在半导体制造工艺中的在切割工艺之前或之后的状态。
芯片主体110可以包括第一区域PR和第二区域CR。第一区域PR可以是控制第二区域CR的外围电路区域。第二区域CR可以是执行半导体芯片100的主要功能(例如，数据存储功能)的核心区域。第二区域CR可以是包括存储数据的存储器单元阵列的核心区域。在本说明书中，核心区域CR可以是对芯片主体110中包括存储器单元阵列的区域的总称。第一区域PR可以是包括控制存储器单元阵列的控制电路的外围电路区域。在本说明书中，外围电路区域可以是对不包括核心区域的区域的总称。
芯片主体110可以包括芯片通孔143、多个内部电路元件145a和145b以及内部布线147。芯片通孔143可以电连接到芯片焊盘120与内部电路元件145a和145b。芯片通孔143可以直接或间接地与内部电路元件145a和145b接触或者直接地或间接地连接到内部电路元件145a和145b。芯片通孔143可以竖直地穿过芯片主体110。芯片通孔143可以是硅通孔。芯片通孔143可以竖直地穿过芯片主体110并且可以暴露于芯片主体110的表面(即，附图中的下表面)。芯片通孔143和内部布线147均可以由诸如金属等的导电材料形成，更具体地，均可以由铝、铜和/或金等形成。
设置在第二区域CR中的内部电路元件145a可以是存储器单元阵列。存储器单元阵列可以是包括晶体管(未示出)、电容器(未示出)以及它们的组合的高度集成电路元件。设置在第一区域PR中的内部电路元件145b可以是控制第二区域CR的控制电路或控制晶体管(未示出)。
芯片焊盘120可以设置在芯片主体110上。芯片焊盘120的上表面或整体可以由诸如金属等的导电材料形成，更具体地，可以由铝、铜和/或金等形成。芯片焊盘120可以形成为矩形形状。芯片焊盘120可以设置在第一区域PR中。根据情况，芯片焊盘120可以设置在第二区域CR中。芯片焊盘120可以通过内部布线147电连接到内部电路元件145a和145b。芯片焊盘120可以通过包括芯片主体110中的芯片通孔143、内部电路元件145a和145b以及内部布线147的芯片焊盘形成层级(chip pad forming level)PEL来设置。芯片焊盘120可以突出至芯片主体110的上表面。
芯片焊盘120可以设置在芯片主体110的中心部分CP处。芯片焊盘120可以布置为具有在横向(Y轴方向)上彼此分隔地布置的多个芯片焊盘。在图1中，示出了多个芯片焊盘120在芯片主体110的中心部分CP处沿横向(Y轴方向)布置成两行。多个芯片焊盘120可以在芯片主体110上沿纵向(X轴方向)或横向(Y轴方向)布置。在图1中，芯片焊盘120主要示出为沿横向布置，但是这仅是为了易于理解本发明构思的技术精神。在本说明书中，尽管附图中未示出，但可以理解的是，本发明构思的技术精神包括芯片焊盘120的各种布置。
连接到外部装置(或外部板、布线板等)且与芯片焊盘120连接的连接焊盘(未示出)可以通过再分布布线(互连)工艺设置在芯片主体110的期望区域中。可以通过使用再分布布线工艺提高芯片设计的自由度。芯片焊盘120可以通过再分布布线工艺电连接到再分布布线结构130。
示出了再分布布线结构130使芯片焊盘120中的一个在纵向(X轴方向)上电连接到再分布布线测试焊盘160中的一个和再分布布线连接焊盘170中的一个。可选择的是，根据情况，再分布布线结构130可以使芯片焊盘120中的两个在纵向上电连接到再分布布线测试焊盘160中的两个和再分布布线连接焊盘170中的两个。
再分布布线结构130可以包括设置在芯片焊盘120上的再分布布线(互连)通孔131以及连接到再分布布线通孔131的再分布布线(互连)层135。再分布布线通孔131和再分布布线层135中的每个可以是电连接到芯片焊盘120的导电层。再分布布线通孔131和再分布布线层135均可以由例如铝层、铜层或金层等的金属层形成。再分布布线通孔131可以设置在形成在芯片主体110上的第一钝化层150中的通路孔152中。再分布布线通孔131可以通过第一钝化层150与另一个再分布布线通孔(未示出)绝缘。第一钝化层150可以由氧化硅和/或氮化硅等形成。
再分布布线层135可以为芯片焊盘120的再布线而形成。包括均暴露再分布布线层135的一部分的测试孔156和连接孔158的第二钝化层155可以形成在再分布布线层135上。第二钝化层155可以由氧化硅和/或氮化硅等形成。
因此，再分布布线层135可以包括通过测试孔156暴露的再分布布线测试焊盘160以及通过连接孔158暴露的再分布布线连接焊盘170。测试焊盘160可以用于半导体芯片100的测试操作中。再分布布线连接焊盘170可以用于通过连接端子(例如，焊料球或焊料凸点等)使半导体芯片100电连接到外部装置的操作中。
再分布布线测试焊盘160可以设置在芯片主体110的中心部分CP处。再分布布线测试焊盘160可以设置为多个，多个再分布布线测试焊盘160可以在纵向(X轴方向)上彼此分隔地布置。再分布布线测试焊盘160可以设置在第一区域PR中。包括存储器单元阵列的内部电路元件145a可以不设置在再分布布线测试焊盘160的下部140处以使得内部电路元件145a不与下部140叠置。包括存储器单元阵列(其包括晶体管(未示出)、电容器(未示出)以及它们的组合)的高度集成内部电路元件145a可以不设置在再分布布线测试焊盘160的下部140处。
因此，在半导体芯片100的测试操作中，物理应力没有施加到包括存储器单元阵列的内部电路元件145a，因此，可以提高半导体芯片100的可靠性。根据情况，包括控制电路或控制晶体管(未示出)的内部电路元件145b可以设置在再分布布线测试焊盘160下方。
再分布布线连接焊盘170可以设置在芯片主体110的近边缘部分(或边缘部分)EP中。再分布布线连接焊盘170可以设置在第二区域CR中。再分布布线连接焊盘170可以设置为多个，并且多个再分布布线连接焊盘170可以在横向(Y轴方向)上彼此分隔开。包括存储器单元阵列的内部电路元件145a可以设置在再分布布线连接焊盘170下方以与再分布布线连接焊盘170叠置。再分布布线连接焊盘170可以设置在第二区域CR中，但是根据情况，再分布布线连接焊盘170可以设置在第一区域PR中。
再分布布线结构130可以是包括再分布布线通孔131和再分布布线层135的一个结构或单一主体。再分布布线结构130可以经由芯片主体110的中间部分MP使芯片焊盘120电连接到再分布布线测试焊盘160。在本说明书中，芯片主体110的中间部分MP可以是在芯片主体110的中心区域CP与芯片主体110的近边缘部分EP之间的部分。此外，再分布布线结构130可以使芯片焊盘120电连接到再分布布线连接焊盘170。
再分布布线结构130可以在芯片主体110上从芯片焊盘120沿第一方向(例如，沿图2中的X轴方向朝向左)延伸并且可以电连接到再分布布线测试焊盘160。再分布布线结构130可以在芯片主体110上从芯片焊盘120沿与第一方向相反或基本上相反的第二方向(例如，沿图2中的X轴方向朝向右)延伸并且可以电连接到再分布布线连接焊盘170。
第一钝化层150、第二钝化层155、再分布布线结构130、再分布布线测试焊盘160和再分布布线连接焊盘170可以通过再分布布线形成层级(redistribution wiring forminglevel)RDL形成在芯片焊盘120上。再分布布线测试焊盘160和再分布布线连接焊盘170可以通过再分布布线形成层级RDL设置在芯片主体110上的各种位置处。
再分布布线测试焊盘160可以设置在芯片主体110的中心部分CP处。在图1中，示出了多个再分布布线测试焊盘160在芯片主体110的中心部分CP处沿横向(Y轴方向)布置成两行。再分布布线测试焊盘160可以在芯片主体110上沿纵向(X轴方向)或横向(Y轴方向)布置。
再分布布线连接焊盘170可以设置在芯片主体110的近边缘部分EP处。在图1中，示出了多个再分布布线连接焊盘170可以在芯片主体110的近边缘部分EP处沿横向(Y轴方向)布置成一行。再分布布线连接焊盘170可以在芯片主体110上沿纵向(X轴方向)或横向(Y轴方向)布置。
在图1中，再分布布线测试焊盘160和再分布布线连接焊盘170被示出为在横向上布置，但是这仅是为了易于理解本发明构思的技术精神。在本说明书中，尽管附图中未示出，可以理解的是，本发明构思的技术精神包括再分布布线测试焊盘160和再分布布线连接焊盘170的各种布置形式。
如上所述，在半导体芯片100的测试操作中，物理应力没有施加到包括存储器单元阵列的内部电路元件145a，因此，可以提高半导体芯片100的可靠性。此外，在根据示例性实施例的半导体芯片100中，可以自由地改变芯片焊盘120以及连接到芯片焊盘120的再分布布线测试焊盘160和再分布布线连接焊盘170的布置，因此，可以提高芯片设计的自由度，从而使芯片小型化。在本说明书中，芯片焊盘120可以被称为初始焊盘。
图3是示出根据示例性实施例的半导体芯片100-1的主要部分的平面图。图4是沿图3的线IV-IV截取的剖视图。
详细地，除了再分布布线连接焊盘170-1设置在第一区域PR中之外，图3和图4的半导体芯片100-1可以相似于图1和图2的半导体芯片100。因此，在对图3和图4描述时，将简略描述或不重复与图1和图2重复的细节。
图3和图4的半导体芯片100-1可以包括具有暴露再分布布线层135的在第一区域PR中的一部分的连接孔158-1的第二钝化层155。因此，图3和图4的半导体芯片100-1可以包括通过在第一区域PR中暴露再分布布线层135的连接孔158-1暴露的再分布布线连接焊盘170-1。
芯片焊盘120、再分布布线测试焊盘160和再分布布线连接焊盘170-1可以设置在芯片主体110的中心部分CP处。芯片焊盘120、再分布布线测试焊盘160和再分布布线连接焊盘170-1可以设置在芯片主体110的第一区域PR处。
再分布布线结构130可以在芯片主体110上从芯片焊盘120沿第一方向(例如，沿图4中的X轴方向朝向左)延伸并且可以电连接到再分布布线测试焊盘160和再分布布线连接焊盘170-1。此外，可以与图1和图2的半导体芯片100的内部电路元件145a相同的包括存储器单元阵列(其包括晶体管、电容器以及它们的组合)的高度集成内部电路元件145a可以不设置在再分布布线测试焊盘160的下部140处。再分布布线结构130可以在芯片主体110上从芯片焊盘120沿与第一方向相反或基本上相反的第二方向(例如，沿图4中的X轴方向朝向右)延伸。
如上所述，在半导体芯片100-1的测试操作中，物理应力没有施加到包括存储器单元阵列的内部电路元件145a，因此，可以提高半导体芯片100-1的可靠性。此外，在根据示例性实施例的半导体芯片100-1中，可以自由地改变芯片焊盘120以及连接到芯片焊盘120的再分布布线测试焊盘160和再分布布线连接焊盘170-1的布置，因此，可以提高芯片设计的自由度，从而使芯片小型化。根据情况，根据示例性实施例的半导体芯片100-1可以通过再分布布线测试焊盘160而不使用再分布布线连接焊盘170电连接到外部装置。
图5是示出根据示例性实施例的半导体芯片100-2的主要部分的平面图。
详细地，除了芯片焊盘120-2、再分布布线测试焊盘160-2和再分布布线结构130-2的布置之外，图5的半导体芯片100-2可以相似于图1和图2的半导体芯片100。因此，在对图5描述时，将简略描述或不重复与图1和图2重复的细节。
在图5的半导体芯片100-2中，多个芯片焊盘120-2可以沿横向(Y轴方向)布置成一行，多个再分布布线测试焊盘160-2可以沿横向(Y轴方向)布置成一行。在图5的半导体芯片100-2中，再分布布线结构130-2可以使一个芯片焊盘120-2在纵向上电连接到一个再分布布线测试焊盘160-2和两个再分布布线连接焊盘170。
芯片焊盘120-2和多个再分布布线测试焊盘160-2可以设置在芯片主体110的中心部分CP处。再分布布线连接焊盘170可以设置在芯片主体110的近边缘部分EP中。再分布布线结构130-2可以使芯片焊盘120-2经由芯片主体110的中间部分MP电连接到再分布布线连接焊盘170。
如上所述，在半导体芯片100-2的测试操作中，物理应力没有施加到包括存储器单元阵列的内部电路元件145a，因此，可以提高半导体芯片100-2的可靠性。此外，在根据示例性实施例的半导体芯片100-2中，可以自由地改变芯片焊盘120-2以及连接到芯片焊盘120-2的再分布布线测试焊盘160-2和再分布布线连接焊盘170的布置，从而使芯片小型化。
图6是示出根据示例性实施例的半导体芯片200的主要部分的平面图。图7是沿图6的线VII-VII截取的剖视图，图8是沿图6的线VIII-VIII截取的剖视图。
详细地，除了芯片主体210上的芯片焊盘220、再分布布线测试焊盘260和再分布布线连接焊盘270的布置和连接关系之外，图6至图8的半导体芯片200可以相似于图1和图2的半导体芯片100。因此，在对图6至图8描述时，将简略描述或不重复与图1和图2重复的细节。
半导体芯片200可以包括设置在芯片主体210上的芯片焊盘220、通过再分布布线结构230电连接到芯片焊盘220的再分布布线测试焊盘260以及通过再分布布线结构230电连接到芯片焊盘220的再分布布线连接焊盘270。
芯片焊盘220可以对应于图1和图2的芯片焊盘120。再分布布线结构230可以对应于图1和图2的再分布布线结构130。再分布布线测试焊盘260和再分布布线连接焊盘270可以分别对应于图1和图2的再分布布线测试焊盘160和再分布布线连接焊盘170。
芯片主体210可以包括第一区域PR和第二区域CR。第一区域PR可以是控制第二区域CR的外围电路区域。第二区域CR可以是执行半导体芯片200的主要功能(例如，数据存储功能)的核心区域。第二区域CR可以是包括存储数据的存储器单元阵列的核心区域。第一区域PR可以是包括控制存储器单元阵列的控制电路的外围电路区域。
芯片主体210可以包括芯片通孔243、内部电路元件245a以及内部布线247。芯片通孔243可以电连接到芯片焊盘220和内部电路元件245a。设置在第二区域CR中的内部电路元件245a可以是存储器单元阵列。存储器单元阵列可以是包括晶体管(未示出)、电容器(未示出)以及它们的组合的高度集成电路元件。
芯片焊盘220可以设置在芯片主体210上。芯片焊盘220可以通过包括芯片通孔243、内部电路元件245a和内部布线247的芯片焊盘形成层级PFL来设置。
芯片焊盘220可以设置在芯片主体210的中心部分CP处。芯片焊盘220可以被构造成具有在横向(Y轴方向)或纵向(X轴方向)上彼此分隔地布置的多个芯片焊盘。芯片焊盘220可以设置为多个，多个芯片焊盘220可以在芯片主体210上沿纵向(X轴方向)或横向(Y轴方向)布置。
连接到外部装置(或外部板、布线板等)且与芯片焊盘220连接的再分布布线连接焊盘270可以通过再分布布线工艺设置在芯片主体210的期望区域中。可以通过使用再分布布线工艺提高芯片设计的自由度。芯片焊盘220可以通过再分布布线工艺电连接到再分布布线结构230。
再分布布线结构230可以包括设置在芯片焊盘220上的再分布布线通孔231以及连接到再分布布线通孔231的再分布布线层235。再分布布线通孔231可以设置在形成在芯片主体210上的第一钝化层250中的通路孔252中。再分布布线通孔231可以通过第一钝化层250与另一个再分布布线通孔(未示出)绝缘。第一钝化层250可以由氧化硅和/或氮化硅等形成。
再分布布线层235可以为芯片焊盘220的再布线而形成。包括均暴露再分布布线层235的一部分的测试孔256和连接孔258的第二钝化层255可以形成在再分布布线层235上。第二钝化层255可以由氧化硅和/或氮化硅等形成。
因此，再分布布线层235可以包括通过测试孔256暴露的再分布布线测试焊盘260以及通过连接孔258暴露的再分布布线连接焊盘270。测试焊盘260可以用于半导体芯片200的测试操作中。再分布布线连接焊盘270可以用于通过连接端子(例如，焊料球或焊料凸点等)使半导体芯片200电连接到外部装置的操作中。
再分布布线测试焊盘260可以设置在第一区域PR中。包括存储器单元阵列的内部电路元件245a可以不设置在再分布布线测试焊盘260的下方并且可以不与再分布布线测试焊盘260叠置。包括存储器单元阵列(其包括晶体管、电容器以及它们的组合)的高度集成内部电路元件245a可以不设置在再分布布线测试焊盘260的下部240处。
因此，在半导体芯片200的测试操作中，物理应力没有施加到包括存储器单元阵列的内部电路元件245a，因此，可以提高半导体芯片200的可靠性。根据情况，包括控制电路或控制晶体管的内部电路元件可以设置在再分布布线测试焊盘260下方。
再分布布线连接焊盘270可以设置在第二区域CR中。包括存储器单元阵列的内部电路元件245a可以设置在再分布布线连接焊盘270下方以与再分布布线连接焊盘270叠置。再分布布线连接焊盘270可以设置在第二区域CR中，但是根据情况，再分布布线连接焊盘270可以设置在第一区域PR中。
再分布布线结构230可以是包括再分布布线通孔231和再分布布线层235的一个主体。再分布布线结构230可以使芯片焊盘220电连接到再分布布线测试焊盘260。再分布布线结构230可以使芯片焊盘220电连接到再分布布线连接焊盘270。
第一钝化层250、第二钝化层255、再分布布线结构230、再分布布线测试焊盘260和再分布布线连接焊盘270可以通过再分布布线形成层级RDL形成在芯片焊盘220上。再分布布线测试焊盘260和再分布布线连接焊盘270可以通过再分布布线形成层级RDL设置在芯片主体210上的各种位置处。
再分布布线测试焊盘260可以设置在芯片主体210的中心部分CP处。再分布布线连接焊盘270可以设置在芯片主体210的近边缘部分EP中。再分布布线连接焊盘270可以设置为多个，并且再分布布线连接焊盘270可以在横向(Y轴方向)上彼此分隔地布置。再分布布线测试焊盘260可以设置为多个，并且再分布布线测试焊盘260可以在横向(Y轴方向)或纵向(X轴方向)上布置。
再分布布线结构230可以使芯片焊盘220在横向(Y轴方向)以及纵向(X轴方向)上电连接到再分布布线测试焊盘260和再分布布线连接焊盘270。再分布布线结构230可以使至少一个芯片焊盘220电连接到至少一个再分布布线测试焊盘260。再分布布线结构230可以使至少一个芯片焊盘220电连接到至少一个再分布布线连接焊盘270。图7示出了再分布布线结构230使两个芯片焊盘220电连接到一个再分布布线测试焊盘260和两个再分布布线连接焊盘270。图8示出了再分布布线结构230使三个芯片焊盘220电连接到一个再分布布线测试焊盘260和两个再分布布线连接焊盘270。
如上所述，在半导体芯片200的测试操作中，物理应力没有施加到包括存储器单元阵列的内部电路元件245a，因此，可以提高半导体芯片200的可靠性。此外，在根据示例性实施例的半导体芯片200中，可以自由地改变芯片焊盘220以及连接到芯片焊盘220的再分布布线测试焊盘260和再分布布线连接焊盘270的布置，因此，可以提高芯片设计的自由度，从而使芯片小型化。
图9是示出根据示例性实施例的半导体芯片300的主要部分的平面图。
详细地，除了芯片主体310上的多个芯片焊盘320a至320c、多个再分布布线测试焊盘360a至360c以及再分布布线连接焊盘370的布置和连接关系之外，图9的半导体芯片300可以相似于图6至图8的半导体芯片200。因此，在对图9描述时，将简略描述或不重复与图6至图8重复的细节。
半导体芯片300可以包括设置在芯片主体310上的芯片焊盘320a至320c、通过再分布布线结构330分别电连接到芯片焊盘320a至320c的再分布布线测试焊盘360a至360c以及通过再分布布线结构330电连接到芯片焊盘320a至320c的再分布布线连接焊盘370。
芯片焊盘320a至320c可以对应于图6至图8的芯片焊盘220。再分布布线结构330可以对应于图6至图8的再分布布线结构230。再分布布线测试焊盘360a至360c和再分布布线连接焊盘370可以分别对应于图6至图8的再分布布线测试焊盘260和再分布布线连接焊盘270。
芯片主体310可以包括具有多个第一子区域PR-1至PR-3的第一区域PR以及具有多个第二子区域CR-1和CR-2的第二区域CR。多个第一子区域PR-1至PR-3可以包括第1-1区域PR-1、第1-2区域PR-2和第1-3区域PR-3。第1-1区域PR-1可以设置在芯片主体310的中心部分CP处。第1-2区域PR-2可以设置在芯片主体310的一个近边缘部分EP中。第1-3区域PR-3可以设置在芯片主体310的在纵向(X轴方向)上的另一个近边缘部分EP1处。
多个第二子区域CR-1和CR-2可以包括第2-1区域CR-1和第2-2区域CR-2。第2-1区域CR-1可以设置在芯片主体310的中间部分MP处。第2-2区域CR-2可以设置在芯片主体310的中间部分MP和近边缘部分EP处。第二区域CR可以是执行半导体芯片300的例如数据存储功能的主要功能的核心区域。第一区域PR可以是包括控制第二区域CR的控制电路的外围电路区域。
芯片焊盘320a至320c可以设置在芯片主体310上。芯片焊盘320a至320c可以设置在第一区域PR或第二区域CR中。芯片焊盘320a至320c可以分别设置在芯片主体310的中心部分CP和近边缘部分EP以及芯片主体310的在纵向上的另一个近边缘部分EP1处。芯片焊盘320a至320c中的每个可以设置为多个。多个芯片焊盘320a可以在芯片主体310上沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个芯片焊盘320b可以在芯片主体310上沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个芯片焊盘320c可以在芯片主体310上沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置。
芯片焊盘320a至320c可以通过再分布布线结构330在芯片主体310的任意区域中再布线并且可以分别电连接到再分布布线测试焊盘360a至360c。芯片焊盘320a至320c可以电连接到再分布布线连接焊盘370。
再分布布线测试焊盘360a至360c可以设置在包括多个第一子区域PR-1至PR-3的第一区域PR中。执行半导体芯片300的主要功能(例如，数据存储功能)的内部电路元件可以不设置在设置有再分布布线测试焊盘360a至360c的第一区域PR中。再分布布线测试焊盘360a至360c可以分别设置在芯片主体310的中心部分CP和近边缘部分EP以及芯片主体310的在纵向上的另一个近边缘部分EP1处。再分布布线测试焊盘360a至360c中的每个可以设置为多个。多个再分布布线测试焊盘360a可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个再分布布线测试焊盘360b可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个再分布布线测试焊盘360c可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置。
再分布布线连接焊盘370可以设置在包括多个第二子区域CR-1和CR-2的第二区域CR中。再分布布线连接焊盘370可以设置在芯片主体310的中间部分MP和近边缘部分EP处。再分布布线连接焊盘370可以设置为多个，多个再分布布线连接焊盘370可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置。
再分布布线结构330可以使芯片焊盘320a至320c在横向(Y轴方向)以及纵向(X轴方向)上电连接到再分布布线测试焊盘360a至360c和再分布布线连接焊盘370。再分布布线结构330可以使至少一个芯片焊盘320a至320c电连接到至少一个再分布布线测试焊盘360a至360c。再分布布线结构330可以使至少一个芯片焊盘320a至320c电连接到至少一个再分布布线连接焊盘370。
如上所述，在根据示例性实施例的半导体芯片300中，物理应力没有施加到内部电路元件，并且可以自由地改变芯片焊盘320a至320c以及连接到芯片焊盘320a至320c的再分布布线测试焊盘360a至360c和再分布布线连接焊盘370的布置，因此，可以提高芯片设计的自由度，从而使芯片小型化。
图10是示出根据示例性实施例的半导体芯片400的主要部分的平面图。
详细地，除了芯片主体410上的多个芯片焊盘420a至420c、再分布布线测试焊盘460以及多个再分布布线连接焊盘470a和470b的布置和连接关系之外，图10的半导体芯片400可以相似于图6至图8的半导体芯片200。因此，在对图10描述时，将简略描述或不重复与图6至图8重复的细节。
半导体芯片400可以包括设置在芯片主体410上的芯片焊盘420a至420c、通过再分布布线结构430电连接到芯片焊盘420a至420c的再分布布线测试焊盘460以及通过再分布布线结构430电连接到芯片焊盘420a至420c的再分布布线连接焊盘470a和470b。
芯片焊盘420a至420c可以对应于图6至图8的芯片焊盘220。再分布布线结构430可以对应于图6至图8的再分布布线结构230。再分布布线测试焊盘460可以对应于图6至图8的再分布布线测试焊盘260。再分布布线连接焊盘470a和470b可以对应于图6至图8的再分布布线连接焊盘270。
芯片主体410可以包括多个第一区域PR以及具有多个第二子区域CR-1和CR-2的第二区域CR。多个第二子区域CR-1和CR-2可以包括第2-1区域CR-1和第2-2区域CR-2。第2-1区域CR-1可以设置在芯片主体410的左侧中间部分MP处。第2-2区域CR-2可以设置在芯片主体410的右侧中间部分MP处。第二区域CR可以是执行半导体芯片400的例如数据存储功能的主要功能的核心区域。第一区域PR可以是控制第二区域CR的外围电路区域。
芯片焊盘420a至420c可以设置在芯片主体410上。芯片焊盘420a至420c可以设置在第一区域PR或第二区域CR中。芯片焊盘420a至420c可以分别设置在芯片主体410的中心部分CP、中间部分MP和近边缘部分EP处。芯片焊盘420a至420c中的每个可以设置为多个。多个芯片焊盘420a可以在芯片主体410上沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个芯片焊盘420b可以在芯片主体410上沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个芯片焊盘420c可以在芯片主体410上沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置。
芯片焊盘420a至420c可以通过再分布布线结构430在芯片主体410的任意区域中再布线并且可以电连接到再分布布线测试焊盘460和再分布布线连接焊盘470a和470b。再分布布线测试焊盘460可以设置在第一区域PR中。执行半导体芯片400的主要功能(例如，数据存储功能)的内部电路元件可以不设置在设置有再分布布线测试焊盘460的第一区域PR中。再分布布线测试焊盘460可以分别设置在芯片主体410的中心部分CP处。再分布布线测试焊盘460可以设置为多个，多个再分布布线测试焊盘460可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置。
再分布布线连接焊盘470a和470b可以设置在包括多个第二子区域CR-1和CR-2的第二区域CR中。再分布布线连接焊盘470a和470b可以设置在芯片主体410的近边缘部分EP处。再分布布线连接焊盘470a和470b中的每个可以设置为多个。多个再分布布线连接焊盘470a可以沿横向(Y轴方向)彼此分隔地布置，多个再分布布线连接焊盘470b可以沿横向(Y轴方向)彼此分隔地布置。
再分布布线结构430可以使芯片焊盘420a至420c在纵向(X轴方向)上电连接到再分布布线测试焊盘460和再分布布线连接焊盘470a和470b。再分布布线结构430可以使至少一个芯片焊盘420a至420c电连接到至少一个再分布布线测试焊盘460。再分布布线结构430可以使至少一个芯片焊盘420a至420c电连接到至少一个再分布布线连接焊盘470a和470b。
如上所述，在根据示例性实施例的半导体芯片400中，物理应力没有施加到内部电路元件，并且可以自由地改变芯片焊盘420a至420c以及连接到芯片焊盘420a至420c的再分布布线测试焊盘460与再分布布线连接焊盘470a和470b的布置，因此，提高了芯片设计的自由度，从而使芯片小型化。
图11是示出根据示例性实施例的半导体芯片500的主要部分的平面图。
详细地，除了芯片主体510上的多个芯片焊盘520a至520c、多个再分布布线测试焊盘560a和560b以及再分布布线连接焊盘570的布置和连接关系之外，图11的半导体芯片500可以相似于图6至图8的半导体芯片200。因此，在对图11描述时，将简略描述或不重复与图6至图8重复的细节。
半导体芯片500可以包括设置在芯片主体510上的芯片焊盘520a至520c、通过再分布布线结构530电连接到芯片焊盘520a至520c的再分布布线测试焊盘560a和560b以及通过再分布布线结构530电连接到芯片焊盘520a至520c的再分布布线连接焊盘570。
芯片焊盘520a至520c可以对应于图6至图8的芯片焊盘220。再分布布线结构530可以对应于图6至图8的再分布布线结构230。再分布布线测试焊盘560a和560b可以对应于图6至图8的再分布布线测试焊盘260。再分布布线连接焊盘570可以对应于图6至图8的再分布布线连接焊盘270。
芯片主体510可以包括具有多个第一子区域PR-1和PR-2的第一区域PR以及第二区域CR。多个第一子区域PR-1和PR-2可以包括第1-1区域PR-1和第1-2区域PR-2。第1-1区域PR-1可以设置在芯片主体510的左侧近边缘部分EP处。第1-2区域PR-2可以设置在芯片主体510的右侧近边缘部分EP处。第二区域CR可以是执行半导体芯片500的例如数据存储功能的主要功能的核心区域。第一区域PR可以是控制第二区域CR的外围电路区域。
芯片焊盘520a至520c可以设置在芯片主体510上。芯片焊盘520a至520c可以设置在第一区域PR或第二区域CR中。芯片焊盘520a至520c可以分别设置在芯片主体510的左侧中间部分MP、左侧近边缘部分EP以及右侧近边缘部分EP处。芯片焊盘520a至520c中的每个可以设置为多个。多个芯片焊盘520a可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个芯片焊盘520b可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个芯片焊盘520c可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置。
芯片焊盘520a至520c可以通过再分布布线结构530在芯片主体510的任意区域中再布线并且可以电连接到再分布布线测试焊盘560a和560b以及再分布布线连接焊盘570。再分布布线测试焊盘560a和560b可以设置在第一区域PR中。执行半导体芯片500的主要功能(例如，数据存储功能)的内部电路元件可以不设置在设置有再分布布线测试焊盘560a和560b的第一区域PR中。再分布布线测试焊盘560a和560b可以分别设置在芯片主体510的左侧近边缘部分EP和右侧近边缘部分EP处。再分布布线测试焊盘560a和560b中的每个可以设置为多个。多个再分布布线测试焊盘560a可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置，多个再分布布线测试焊盘560b可以沿横向(Y轴方向)或纵向(X轴方向)彼此分隔地布置。
再分布布线连接焊盘570可以设置在第二区域CR中。再分布布线连接焊盘570可以设置在芯片主体510的左侧中间部分MP和右侧中间部分MP中的每个处。再分布布线连接焊盘570可以设置为多个，多个再分布布线连接焊盘570可以沿横向(Y轴方向)彼此分隔地布置。
再分布布线结构530可以使芯片焊盘520a至520c在纵向(X轴方向)上电连接到再分布布线测试焊盘560a和560b以及再分布布线连接焊盘570。再分布布线结构530可以使至少一个芯片焊盘520a至520c电连接到至少一个再分布布线测试焊盘560a和560b。再分布布线结构530可以使至少一个芯片焊盘520a至520c电连接到至少一个再分布布线连接焊盘570。
如上所述，在根据示例性实施例的半导体芯片500中，物理应力没有施加到内部电路元件，并且可以自由地改变芯片焊盘520a至520c以及连接到芯片焊盘520a至520c的再分布布线测试焊盘560a和560b与再分布布线连接焊盘570的布置，因此，可以提高芯片设计的自由度，从而使芯片小型化。
图12是示出根据示例性实施例的半导体芯片600的主要部分的平面图。
详细地，除了芯片主体610上的芯片焊盘620、再分布布线测试焊盘660以及再分布布线连接焊盘670的布置和连接关系之外，图12的半导体芯片600可以相似于图6至图8的半导体芯片200。因此，在对图12描述时，将简略描述或不重复与图6至图8重复的细节。
半导体芯片600可以包括设置在芯片主体610上的芯片焊盘620、通过再分布布线结构630电连接到芯片焊盘620的再分布布线测试焊盘660以及通过再分布布线结构630电连接到芯片焊盘620的再分布布线连接焊盘670。
芯片焊盘620可以对应于图6至图8的芯片焊盘220。再分布布线结构630可以对应于图6至图8的再分布布线结构230。再分布布线测试焊盘660可以对应于图6至图8的再分布布线测试焊盘260。再分布布线连接焊盘670可以对应于图6至图8的再分布布线连接焊盘270。
芯片主体610可以包括第一区域PR以及具有多个第二子区域CR-1至CR-4的第二区域CR。第二区域CR可以是执行半导体芯片600的例如数据存储功能的主要功能的核心区域。包括具有字线WL、位线BL、晶体管TR和电容器CAP的存储器单元阵列的内部电路元件可以设置在第二区域CR中。第二区域CR可以是动态随机存取存储器(DRAM)单元阵列。多个第二子区域CR-1至CR-4可以包括第2-1区域CR-1、第2-2区域CR-2、第2-3区域CR-3和第2-4区域CR-4。第二子区域CR-1至CR-4中的每个可以是子核心区域。
在图12中，第二区域CR可以划分成可设置在芯片主体610上的四个第二子区域CR-1至CR-4。然而，根据情况，第2-1区域CR-1和第2-3区域CR-3可以设置为一个子区域，第2-2区域CR-2和第2-4区域CR-4可以设置为一个子区域。第一区域PR可以是控制第二区域CR的外围电路区域。第一区域PR可以沿横向(Y轴方向)或纵向(X轴方向)设置在芯片主体610的中心部分CP处。
芯片焊盘620可以设置在芯片主体610上。芯片焊盘620可以设置在第一区域PR中。芯片焊盘620可以沿横向(Y轴方向)设置在芯片主体610的中心部分CP处。根据情况，芯片焊盘620可以沿纵向(X轴方向)设置在芯片主体610的中心部分CP处。芯片焊盘620可以设置为多个，多个芯片焊盘620可以彼此分隔地布置。
芯片焊盘620可以通过再分布布线结构630在芯片主体610的任意区域中再布线并且可以电连接到再分布布线测试焊盘660和再分布布线连接焊盘670。再分布布线测试焊盘660可以设置在第一区域PR中。执行半导体芯片600的主要功能(例如，数据存储功能)的内部电路元件可以不设置在设置有再分布布线测试焊盘660的第一区域PR中。
再分布布线测试焊盘660可以沿横向(Y轴方向)设置在芯片主体610的中心部分CP处。再分布布线测试焊盘660可以设置为多个，多个再分布布线测试焊盘660可以沿横向(Y轴方向)彼此分隔地布置。再分布布线连接焊盘670可以设置在第二区域CR中。再分布布线连接焊盘670可以设置为多个，多个再分布布线连接焊盘670可以沿横向(Y轴方向)彼此分隔地布置。
再分布布线结构630可以使芯片焊盘620在纵向(X轴方向)上电连接到再分布布线测试焊盘660和再分布布线连接焊盘670。再分布布线结构630可以使芯片焊盘620电连接到再分布布线测试焊盘660。再分布布线结构630可以使芯片焊盘620电连接到再分布布线连接焊盘670。
如上所述，在根据示例性实施例的半导体芯片600中，物理应力没有施加到内部电路元件，并且可以自由地改变芯片焊盘620以及连接到芯片焊盘620的再分布布线测试焊盘660和再分布布线连接焊盘670的布置，因此，可以提高芯片设计的自由度，从而使芯片小型化。
图13是示出根据示例性实施例的半导体芯片700的主要部分的平面图。
详细地，除了芯片主体710上的芯片焊盘720、再分布布线测试焊盘760以及再分布布线连接焊盘770的布置和连接关系之外，图13的半导体芯片700可以相似于图6至图8的半导体芯片200以及图12的半导体芯片600。因此，在对图13描述时，将简略描述或不重复与图6至图8以及图12重复的细节。
半导体芯片700可以包括设置在芯片主体710上的芯片焊盘720、通过再分布布线结构730电连接到芯片焊盘720的再分布布线测试焊盘760以及通过再分布布线结构730电连接到芯片焊盘720的再分布布线连接焊盘770。
芯片焊盘720可以对应于图6至图8的芯片焊盘220以及图12的芯片焊盘620。再分布布线结构730可以对应于图6至图8的再分布布线结构230以及图12的再分布布线结构630。再分布布线测试焊盘760可以对应于图6至图8的再分布布线测试焊盘260以及图12的再分布布线测试焊盘660。再分布布线连接焊盘770可以对应于图6至图8的再分布布线连接焊盘270以及图12的再分布布线连接焊盘670。
芯片主体710可以包括具有多个第一子区域PR-1和PR-2的第一区域PR以及具有多个第二子区域CR-1至CR-4的第二区域CR。第二区域CR可以是执行半导体芯片700的例如数据存储功能的主要功能的核心区域。包括具有字线WL、位线BL、晶体管TR和电容器CAP的存储器单元阵列的内部电路元件可以设置在第二区域CR中。第二区域CR可以是DRAM单元阵列。多个第二子区域CR-1至CR-4可以包括第2-1区域CR-1、第2-2区域CR-2、第2-3区域CR-3和第2-4区域CR-4。第二子区域CR-1至CR-4中的每个可以是子核心区域。
在图13中，第二区域CR可以划分成可设置在芯片主体710上的四个第二子区域CR-1至CR-4。然而，根据情况，第2-1区域CR-1和第2-3区域CR-3可以设置为一个子区域，第2-2区域CR-2和第2-4区域CR-4可以设置为一个子区域。第一区域PR可以是控制第二区域CR的外围电路区域。第一区域PR可以沿横向(Y轴方向)设置在芯片主体710的近边缘部分EP中。
芯片焊盘720可以设置在芯片主体710上。芯片焊盘720可以设置在包括多个第一子区域PR-1和PR-2的第一区域PR中。芯片焊盘720可以沿横向(Y轴方向)设置在芯片主体710的近边缘部分EP处。芯片焊盘720可以设置为多个，多个芯片焊盘720可以彼此分隔地布置。
芯片焊盘720可以通过再分布布线结构730在芯片主体710的任意区域中再布线并且可以电连接到再分布布线测试焊盘760和再分布布线连接焊盘770。再分布布线测试焊盘760可以设置在包括多个第一子区域PR-1和PR-2的第一区域PR中。执行半导体芯片700的主要功能(例如，数据存储功能)的内部电路元件可以不设置在设置有再分布布线测试焊盘760的第一区域PR中。
再分布布线测试焊盘760可以沿横向(Y轴方向)设置在芯片主体710的近边缘部分EP处。再分布布线测试焊盘760可以设置为多个，多个再分布布线测试焊盘760可以沿横向(Y轴方向)彼此分隔地布置。再分布布线连接焊盘770可以设置为多个，多个再分布布线连接焊盘770可以沿横向(Y轴方向)彼此分隔地布置。
再分布布线结构730可以使芯片焊盘720在纵向(X轴方向)上电连接到再分布布线测试焊盘760和再分布布线连接焊盘770。再分布布线结构730可以使芯片焊盘720电连接到再分布布线测试焊盘760。再分布布线结构730可以使芯片焊盘720电连接到再分布布线连接焊盘770。
如上所述，在根据示例性实施例的半导体芯片700中，物理应力没有施加到内部电路元件，并且可以自由地改变芯片焊盘720以及连接到芯片焊盘720的再分布布线测试焊盘760和再分布布线连接焊盘770的布置，因此，提高了芯片设计的自由度，从而使芯片小型化。
图14A至图14C是示出根据示例性实施例的制造半导体芯片的方法的示意性剖视图。
详细地，图14A至图14C示出了制造在上述的图1和图2中示出的半导体芯片100的方法的示例，本实施例不限于此。
参照图14A，可以设置包括芯片焊盘120的芯片主体110。如上所述，芯片主体110可以包括半导体基底(例如，硅基底(或硅晶片))、芯片通孔143、多个内部电路元件145a和145b以及内部布线147。芯片主体110和芯片焊盘120可以通过装置制造工艺来制造。芯片焊盘120可以设置在芯片主体110上。
如上所述，芯片主体110可以包括第一区域PR和第二区域CR。第一区域PR可以是包括控制第二区域CR的控制电路或控制晶体管(如内部电路元件145b)的外围电路区域。第二区域CR可以是包括存储数据的存储器单元阵列(如内部电路元件145a)的核心区域。
在附图中，为了便于描述，芯片焊盘120示出为设置在芯片主体110的中心部分中。为了便于描述，芯片焊盘120示出为包括在芯片主体110中。此外，芯片焊盘120的示出为四边形形状的纵向剖视表面是为了提供描述以易于理解本发明构思的技术精神。如上所述，芯片焊盘120的表面或整体可以由导电材料形成，例如，可以由铝、铜、金或各种金属合金形成。此外，芯片主体110的上表面可以被氧化硅覆盖。然而，这没有在附图中示出以便易于理解本发明构思的技术精神。
可以通过芯片焊盘形成层级PFL提供形成上至芯片焊盘120的操作(即，形成芯片通孔143、内部电路元件145a和145b以及内部布线147的操作)。
随后，可以在芯片主体110上形成包括通路孔152的第一钝化层150。为了提供详细的描述，第一钝化层150可以形成在整个芯片主体110上。第一钝化层150可以由氧化硅和/或氮化硅等形成。第一钝化层150可以通过各种工艺形成，例如，可以通过化学气相沉积(CVD)工艺和/或等离子体沉积工艺等形成。随后，可以通过图案化第一钝化层150来形成暴露芯片焊盘120的通路孔152。
参照图14B，可以通过在第一钝化层150上形成再分布布线层135以及形成覆盖设置在芯片焊盘120上的通路孔152的再分布布线通孔131来形成再分布布线结构130。再分布布线结构130可以包括形成在芯片焊盘120的通路孔152中的再分布布线通孔131以及连接到再分布布线通孔131的再分布布线层135。
再分布布线通孔131和再分布布线层135可以设置为一体。如上所述，再分布布线通孔131和再分布布线层135均可以由例如铝层、铜层或金层等的金属层形成。然而，再分布布线通孔131和再分布布线层135中的每个的材料不限于此。再分布布线结构130可以包括用于芯片焊盘120的再布线的再分布布线层135。再分布布线结构130可以将芯片焊盘120的功能移动到芯片主体110的期望区域。
参照图14C，可以在再分布布线层135上形成第二钝化层155。第二钝化层155可以由氧化硅和/或氮化硅等形成。第二钝化层155可以通过各种工艺形成，例如，可以通过CVD工艺和/或等离子体沉积工艺等形成。
随后，可以通过图案化第二钝化层155来形成暴露芯片主体110的第一区域PR中的再分布布线层135的测试孔156以及暴露芯片主体110的第二区域CR中的再分布布线层135的连接孔158。因此，通过测试孔156暴露的再分布布线测试焊盘160以及通过连接孔158暴露的再分布布线连接焊盘170可以形成在再分布布线层135上。
再分布布线层135可以是用于再分布布线测试焊盘160和再分布布线连接焊盘170的两用层。如上所述，第一钝化层150、第二钝化层155、再分布布线结构130、再分布布线测试焊盘160和再分布布线连接焊盘170可以通过再分布布线形成层级RDL形成在芯片焊盘120上。
包括存储器单元阵列的内部电路元件145a可以不设置在再分布布线测试焊盘160的下部140处以不与下部140叠置。在半导体芯片100的测试操作中，物理应力不施加到包括存储器单元阵列的内部电路元件145a，因此，可以提高半导体芯片100的可靠性。
可以在再分布布线连接焊盘170上设置用于将半导体芯片100连接到外部装置(或外部板或布线板)的连接构件(例如，焊料球或焊料凸点等)。因此，再分布布线连接焊盘170可以通过对芯片焊盘120再布线而形成在芯片主体110的期望区域中，因此，可以提高芯片设计的自由度，从而使半导体芯片100的尺寸小型化。
图15是示出根据示例性实施例的半导体芯片与布线板之间的连接关系的剖视图。
详细地，图15示出了安装在布线板176上的图1和图2的半导体芯片100。为了便于描述，布线板176示出为设置在半导体芯片100上。在图15中，为了便于描述，不再重复或者将简略描述上面参照图1和图2描述的细节。
用于使半导体芯片100电连接到外部装置(或布线板)的连接构件172可以设置在半导体芯片100的再分布布线连接焊盘170上。连接构件172可以包括凸点。根据情况，在没有设置在再分布布线连接焊盘170上的连接构件172的情况下，可以设置键合引线，因此，半导体芯片100可以连接到外部装置。设置有连接构件172的半导体芯片100可以安装在布线板176的连接件盘174上。外部连接构件178(例如，焊料球)可以设置在布线板176的一个表面上。
再分布布线连接焊盘170可以被称为再分布布线盘，或者可以被理解为兼容元件。如果再分布布线连接焊盘170是再分布布线盘，那么再分布布线连接焊盘170可以是焊料盘、凸点盘和/或引线盘。例如，如果再分布布线连接焊盘170是设置有焊料球或能够接触焊料球的元件，那么再分布布线连接焊盘170可以被称为再分布布线焊料盘。可选择的是，如果再分布布线连接焊盘170是设置有凸点或能够接触凸点的元件，那么再分布布线连接焊盘170可以被称为再分布布线凸点盘，如果再分布布线连接焊盘170是设置有键合引线或能够接触键合引线的元件，那么再分布布线连接焊盘170可以被称为再分布布线键合焊盘或再分布布线引线盘。可以基于再分布布线连接焊盘170的功能来命名术语，因此，可以了解的是，不存在技术差异和结构差异。
图16和图17是用于描述根据示例性实施例的包括半导体芯片的半导体封装件的剖视图。
详细地，半导体封装件800(800-1)可以包括具有多个连接件盘(连接盘)874的封装板(布线板)880、设置在封装板880上的半导体芯片802(802-1)以及使封装板880电连接到半导体芯片802(802-1)的连接构件872。
根据示例性实施例的半导体芯片802(802-1)可以是上述的半导体芯片100、100-1、100-2以及200至700中的一个。在图16中示出的半导体芯片802中，在剖视图中示出了一个芯片焊盘820。在图17中示出的半导体芯片802-1中，在剖视图中示出了两个芯片焊盘820a和820b。为了方便示出了图16的芯片焊盘820以及图17的芯片焊盘820a和820b，本实施例不限于由芯片焊盘820、820a和820b表示的芯片焊盘的数目。
在半导体芯片802(802-1)中，芯片焊盘820(820a和820b)可以设置在芯片主体810的一个表面上。芯片焊盘820(820a和820b)可以对应于图1至图4的附图标号120并且可以对应于图6至图8的附图标号220。
连接构件872可以使封装板880的连接件盘874电连接到半导体芯片802(802-1)的再分布布线结构830(830a和830b)。再分布布线结构830(830a和830b)可以包括设置在芯片焊盘820(820a和820b)上的再分布布线通孔831(831a和831b)以及再分布布线层835(835a和835b)。在图16和图17中，附图标号850指示第一钝化层，附图标号855指示第二钝化层。
再分布布线结构830(830a和830b)可以对应于图1至图4的附图标号130并且可以对应于图6至图8的附图标号230。再分布布线通孔831(831a和831b)可以对应于图1至图4的附图标号131并且可以对应于图6至图8的附图标号231。再分布布线层835(835a和835b)可以对应于图1至图4的附图标号135并且可以对应于图6至图8的附图标号235。
再分布布线层835(835a和835b)可以包括再分布布线测试焊盘860和再分布布线连接焊盘870(870a和870b)。再分布布线测试焊盘860可以对应于图1至图4的附图标号160并且可以对应于图6至图8的附图标号260。再分布布线连接焊盘870(870a和870b)可以对应于图1至图4的附图标号170并且可以对应于图6至图8的附图标号270。
封装板880的连接件盘874可以是电连接到半导体芯片802(802-1)的元件。连接件盘874可以与半导体芯片802(802-1)的再分布布线连接焊盘870(870a和870b)对齐。封装板880还可以包括设置在与其上设置有半导体芯片802(802-1)的另一个表面相对的表面上的模块板，或者电连接到系统板的导电球890。导电球890可以是例如至少一个焊料球。
连接构件872(例如，凸点)可以由例如铝、镍、焊料、金和/或银等的金属形成。半导体芯片802(802-1)的芯片焊盘820(820a和820b)可以通过再分布布线结构830(830a和830b)和连接构件872电连接到封装板880的连接件盘874。在图16和图17中，为了易于理解本发明构思的技术精神省略了模制材料。
图18和图19是用于描述根据示例性实施例的包括半导体芯片的半导体封装件的剖视图。
详细地，半导体封装件900(900-1)可以包括具有引线焊盘974的封装板(即，布线板)980、设置在封装板980上的半导体芯片902(902-1)以及使封装板980电连接到半导体芯片902(902-1)的键合引线972。
根据示例性实施例的半导体芯片902(902-1)可以是上述的半导体芯片100、100-1、100-2以及200至700中的一个。在图18中示出的半导体芯片902中，示出了一个芯片焊盘920。在图19中示出的半导体芯片902-1中，示出了两个芯片焊盘920a和920b。为了方便示出了图18的芯片焊盘920以及图19的芯片焊盘920a和920b，本实施例不限于由芯片焊盘920、920a和920b表示的芯片焊盘的数目。
在半导体芯片902(902-1)中，芯片焊盘920(920a和920b)可以设置在芯片主体910的一个表面上。芯片焊盘920(920a和920b)可以对应于图1至图4的附图标号120并且可以对应于图6至图8的附图标号220。
键合引线972可以使封装板980的引线焊盘974电连接到半导体芯片902(902-1)的再分布布线结构930(930a和930b)。再分布布线结构930(930a和930b)可以包括设置在芯片焊盘920(920a和920b)上的再分布布线通孔931(931a和931b)以及再分布布线层935(935a和935b)。在图18和图19中，附图标号950指示第一钝化层，附图标号955指示第二钝化层。
再分布布线结构930(930a和930b)可以对应于图1至图4的附图标号130并且可以对应于图6至图8的附图标号230。再分布布线通孔931(931a和931b)可以对应于图1至图4的附图标号131并且可以对应于图6至图8的附图标号231。再分布布线层935(935a和935b)可以对应于图1至图4的附图标号135并且可以对应于图6至图8的附图标号235。
再分布布线层935(935a和935b)可以包括再分布布线测试焊盘960和再分布布线连接焊盘970。再分布布线测试焊盘960可以对应于图1至图4的附图标号160并且可以对应于图6至图8的附图标号260。再分布布线连接焊盘970可以对应于图1至图4的附图标号170并且可以对应于图6至图8的附图标号270。
封装板980的引线焊盘974可以是电连接到半导体芯片902(902-1)的元件。引线焊盘974可以设置在封装板980的其上设置有半导体芯片902(902-1)的一个表面的外部中。封装板980还可以包括设置在与其上设置有半导体芯片902(902-1)的另一个表面相对的表面上的模块板，或者电连接到系统板的导电球990。导电球990可以是例如至少一个焊料球。
键合引线972可以由柔性和导电性良好的金属形成，具体地，可以由金(Au)形成。半导体芯片902(902-1)的芯片焊盘920(920a和920b)可以通过再分布布线结构930(930a和930b)和键合引线972电连接到封装板980的引线焊盘974。在图18和图19中，模制材料可以形成为覆盖封装板980和半导体芯片902(902-1)。
图20A是示意性示出根据示例性实施例的包括半导体芯片的晶片堆叠封装件1000的剖视图，图20B是图20A的部分的放大图。
详细地，晶片堆叠封装件1000可以包括封装板1005、堆叠在封装板1005的顶部上的多个半导体封装件1020、密封半导体芯片1020的模制材料1015以及设置在封装板1005的底部上的多个例如焊料球1010。堆叠的多个半导体芯片1020均可以包括再分布布线结构1025和通孔1035。
通孔1035可以竖直地穿过多个晶片(即，芯片主体)1020L和1020U，因此可以是硅通孔。通孔1035可以包括通孔焊盘1030。通孔焊盘1030可以指具有比通孔1035的横截面积宽的横截面积的元件。通孔焊盘1030和通孔1035可以设置为一体。通孔1035可以竖直地接触通孔焊盘1030。换言之，堆叠的半导体芯片1020可以物理地连接、电连接且竖直地连接到通孔1035和通孔焊盘1030。
通孔1035可以物理地连接且电连接到每个半导体芯片1020的再分布布线结构1025。通孔1035可以形成在再分布布线结构1025的端部处并且可以穿过再分布布线结构1025。
将参照图20B描述再分布布线结构1025。在图20B中，附图标号1020U指示上半导体芯片1020的芯片主体，参考标号1020L指示下半导体芯片1020的芯片主体。
再分布布线结构1025可以包括设置在芯片焊盘1040上的再分布布线通孔1021和再分布布线层1023。在图20B中，附图标号1060指示第一钝化层，附图标号1070指示第二钝化层。再分布布线通孔1021可以对应于图1至图4的附图标号131并且可以对应于图6至图8的附图标号231。再分布布线层1023可以对应于图1至图4的附图标号135并且可以对应于图6至图8的附图标号235。
再分布布线层1023可以包括再分布布线测试焊盘1029和再分布布线连接焊盘1027。再分布布线测试焊盘1029可以对应于图1至图4的附图标号160并且可以对应于图6至图8的附图标号260。再分布布线连接焊盘1027可以对应于图1至图4的附图标号170并且可以对应于图6至图8的附图标号270。
图21是示意性地示出根据示例性实施例的半导体模块1100的平面图。
详细地，根据示例性实施例的半导体模块1100可以包括模块板1105、设置在模块板1105上的多个半导体封装件1110以及在模块板1105的一个边缘上平行地布置且电连接到半导体封装件1110的多个模块接触端子1115。
模块板1105可以是印刷电路板(PCB)。模块板1105的两个表面可以被全部使用。即，半导体封装件1110可以设置在模块板1105的前表面和后表面上。八个半导体封装件1110示出为设置在模块板1105的前表面上，但是这仅是示例。半导体模块1100还可以包括用于控制半导体封装件1110的单独的半导体封装件。
至少一个半导体封装件1110可以包括根据示例性实施例的上述的半导体芯片或半导体封装件。模块接触端子1115均可以由金属等形成并且可以具有抗氧化性能。模块接触端子1115可以根据半导体模块1100的标准而不同地设定。因此，示出的模块接触端子1115的数目可以不具有特殊意义。
图22是示意性地示出根据示例性实施例的电子电路板1200的框图。
详细地，电子电路板1200可以包括设置在电路板1225上的微处理器1230、与微处理器1230通信的主存储电路1235和辅助存储电路1240、将指令传输到微处理器1230的输入信号处理电路1245、从微处理器1230接收指令的输出信号处理电路1250以及与其它电路板交换电信号的通信信号处理电路1255。可以理解的是，每个箭头指示电信号传输所经过的路径。
微处理器1230可以接收和处理各种电信号以输出处理结果并且可以控制电子电路板1200的其它元件。可以理解的是，微处理器1230是例如中央处理单元(CPU)和主控制单元(MCU)。
主存储电路1235可以在处理数据之前以及在处理数据之后临时存储微处理器1230经常或频繁地请求的数据。主存储电路1235会需要快速响应，因此可以用半导体存储器芯片来构造。详细地，主存储电路1235可以是被称为高速缓存的半导体存储器。主存储电路1235可以用静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、电阻式随机存取存储器(RRAM)及其应用半导体存储器(例如，被使用的RAM、铁电RAM、快速循环RAM、可相变RAM和/或磁RAM等)构造，或者可以用其它的半导体存储器来构造。
另外，主存储电路1235可以与易失性/非易失性无关地包括随机存取存储器(RAM)。在本实施例中，主存储电路1235可以包括根据示例性实施例的一个或更多个半导体芯片、半导体封装件或半导体模块。辅助存储电路1240可以是大容量存储元件并且可以用诸如闪存等的非易失性半导体存储器或使用磁场的硬盘驱动器来构造。可选择的是，辅助存储电路1240可以用使用光的压缩盘驱动器来构造。尽管与主存储电路1235相比，辅助存储电路1240不需要快的速度，但是辅助存储电路1240可以应用于需要存储大量数据的情况。辅助存储电路1240可以与随机/非随机无关地包括非易失性存储元件。
辅助存储电路1240可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。输入信号处理电路1245可以将外部指令转变成电信号或者可以将从外部传输的电信号传输到微处理器1230。
从外部传输的指令或电信号可以是操作指令、将要处理的电信号或将要存储的数据。输入信号处理电路1245可以是处理从键盘、鼠标、触摸板、图像识别装置或各种传感器传输的信号的终端信号处理电路、处理从扫描仪或相机、各种传感器或输入信号接口等传输的图像信号的图像信号处理电路。输入信号处理电路1245可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。
输出信号处理电路1250可以是用于向外部传输通过由微处理器1230处理而产生的电信号的元件。例如，输出信号处理电路1250可以是显卡、图像处理器、光学变换器、光束面板卡(beam panel card)、各种功能接口电路中的一种等。输出信号处理电路1250可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。
通信电路1255可以是用于与其它电子系统或其它电路板直接交换电信号而不经过输入信号处理电路1245或输出信号处理电路1250的元件。例如，通信电路1255可以包括个人计算机(PC)系统的调制解调器、LAN卡和/或各种接口等。通信电路1255可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。
图23是示意性地示出根据这里公开的示例性实施例的电子系统1300的框图。
详细地，根据示例性实施例的电子系统1300可以包括控制单元1365、输入单元1370、输出单元1375和存储单元1380。此外，电子系统1300还可以包括通信单元1385和/或操作单元1390。
控制单元1365可以整体地控制电子系统1300和元件。控制单元1365可以理解为CPU或中央控制单元，并且可以包括根据这里公开的示例性实施例的电子电路板1200(见图22)。此外，控制单元1365可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。
输入单元1370可以向控制单元1365传输电指令信号。输入单元1370可以是键盘、小键盘、触摸板、诸如扫描仪的图像识别器或各种输入传感器。输入单元1370可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。
输出单元1375可以从控制单元1365接收电指令信号以输出通过电子系统1300处理的结果。输出单元1375可以是监视器、打印机、光束辐照器或各种机械装置中的一种。输出单元1375可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。
存储单元1380可以是用于临时或永久地存储将由控制单元1365处理的电信号以及通过由控制单元1365处理而产生的电信号的元件。存储单元1380可以是物理或电地连接或结合到控制单元1365。存储单元1380可以是半导体存储器、诸如硬盘等的磁存储装置、诸如压缩盘等的光存储装置、或具有数据存储功能的服务器等。此外，存储单元1380可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。
通信单元1385可以从控制单元1365接收电指令信号并可以将电指令信号传输到另一个电子系统或者可以从其它电子系统接收电指令信号。通信单元1385可以是调制解调器、诸如LAN卡的有线发送/接收装置、诸如Wibro接口的无线发送/接收装置或红外线端口等。此外，通信单元1385可以包括根据这里公开的示例性实施例的半导体芯片、半导体封装件或半导体模块。
操作单元1390可以根据控制单元1365的指令来执行物理或机械操作。例如，操作单元1390可以是诸如绘图仪、指示器或向上/向下操作器等的执行机械操作的元件。根据示例性实施例的电子系统1300可以包括计算机、网络服务器、网络打印机或扫描器、无线控制器、移动通信终端、交换器和/或执行程序化的操作的电子装置。
此外，电子系统1300可以应用于移动电话、MP3播放器、导航装置、便携式多媒体播放器(PMP)、固态盘(SSD)、家用电器等。
如上所述，在根据示例性实施例的半导体芯片中，电连接到芯片焊盘的再分布布线测试焊盘和电连接到芯片焊盘的再分布布线连接焊盘可以在芯片主体上彼此分隔地布置，从而提高芯片设计的自由度。
此外，在根据示例性实施例的半导体芯片中，因为内部电路元件不设置在再分布布线测试焊盘下方，所以在测试芯片是良好还是有缺陷时，物理应力不施加到内部电路元件，从而提高可靠性。
尽管已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在这里做出形式和细节上的各种改变。

Claims (25)

1.一种半导体芯片，所述半导体芯片包括：
芯片焊盘，设置在芯片主体的第一区域中；
再分布布线测试焊盘，设置在芯片主体的第一区域中，与芯片焊盘分隔开并且通过再分布布线结构连接到芯片焊盘；以及
再分布布线连接焊盘，设置在芯片主体的第一区域中或芯片主体的第二区域中并且通过再分布布线结构连接到芯片焊盘。
2.根据权利要求1所述的半导体芯片，其中
芯片主体的第一区域是包括用于控制存储器单元阵列的控制电路的外围电路区域，
芯片主体的第二区域是包括存储器单元阵列的核心区域。
3.根据权利要求1所述的半导体芯片，所述半导体芯片还包括具有存储器单元阵列的内部电路元件，其中，内部电路元件在芯片主体的第一区域中不与再分布布线测试焊盘的下部叠置。
4.根据权利要求3所述的半导体芯片，其中，存储器单元阵列是包括晶体管、电容器或它们的组合的集成电路元件。
5.根据权利要求1所述的半导体芯片，所述半导体芯片还包括具有存储器单元阵列的内部电路元件，其中，内部电路元件在芯片主体的第二区域中与再分布布线连接焊盘的下部叠置。
6.根据权利要求1所述的半导体芯片，其中，再分布布线结构包括连接到芯片焊盘的再分布布线通孔以及连接到再分布布线通孔的再分布布线层。
7.根据权利要求1所述的半导体芯片，其中
再分布布线结构在芯片主体上从芯片焊盘沿第一方向延伸并电连接到再分布布线测试焊盘，
再分布布线结构在芯片主体上从芯片焊盘沿与第一方向相反的第二方向延伸并电连接到再分布布线连接焊盘。
8.根据权利要求1所述的半导体芯片，其中，芯片焊盘和再分布布线测试焊盘设置在芯片主体的中心部分中。
9.根据权利要求1所述的半导体芯片，其中，芯片焊盘和再分布布线测试焊盘设置在芯片主体的近边缘部分中。
10.根据权利要求1所述的半导体芯片，其中，再分布布线连接焊盘设置在芯片主体的中心部分、中间部分或近边缘部分中。
11.根据权利要求1所述的半导体芯片，其中
芯片焊盘是多个芯片焊盘中的一个，所述多个芯片焊盘彼此分隔开，
再分布布线连接焊盘是多个再分布布线连接焊盘中的一个，所述多个再分布布线连接焊盘彼此分隔开，
再分布布线测试焊盘是多个再分布布线测试焊盘中的一个，所述多个再分布布线测试焊盘彼此分隔开。
12.根据权利要求11所述的半导体芯片，其中，再分布布线结构被构造为使所述多个芯片焊盘中的至少一个电连接到所述多个再分布布线连接焊盘中的至少一个。
13.根据权利要求11所述的半导体芯片，其中，再分布布线结构被构造为使所述多个芯片焊盘中的至少一个电连接到所述多个再分布布线测试焊盘中的至少一个。
14.根据权利要求11所述的半导体芯片，其中，至少一个芯片焊盘设置在芯片主体的第一区域或第二区域中。
15.根据权利要求1所述的半导体芯片，其中，再分布布线连接焊盘在芯片主体上与芯片焊盘和再分布布线测试焊盘分隔开。
16.一种半导体芯片，所述半导体芯片包括：
芯片焊盘，设置在芯片主体上；
第一钝化层，设置在芯片主体上，第一钝化层包括暴露芯片焊盘的通路孔；
再分布布线通孔，设置在通路孔中并电连接到芯片焊盘；
再分布布线层，在芯片主体上，电连接到再分布布线通孔；
第二钝化层，设置在再分布布线层上，第二钝化层包括暴露再分布布线层的在芯片主体的第一区域中的一部分的测试孔以及暴露在芯片主体的第一区域或不同于第一区域的第二区域中的再分布布线层的连接孔；
再分布布线测试焊盘，设置在通过测试孔暴露的再分布布线层上；以及
再分布布线连接焊盘，设置在通过连接孔暴露的再分布布线层上。
17.根据权利要求16所述的半导体芯片，其中
第一区域是包括控制存储器单元阵列的控制电路的外围电路区域，
第二区域是包括存储器单元阵列的核心区域。
18.根据权利要求17所述的半导体芯片，其中，包括存储器单元阵列的内部电路元件不设置在芯片主体的在再分布布线测试焊盘下方的第一区域中而设置在芯片主体的在再分布布线连接焊盘下方的第二区域中。
19.根据权利要求16所述的半导体芯片，其中，再分布布线层从设置有芯片焊盘的区域延伸到设置有再分布布线测试焊盘和再分布布线连接焊盘的区域。
20.一种半导体芯片，所述半导体芯片包括：
至少一个芯片焊盘，设置在芯片主体上；
至少一个再分布布线测试焊盘，设置在芯片主体的第一区域中，每个再分布布线测试焊盘与对应的芯片焊盘分隔开；
至少一个再分布布线连接焊盘，设置在芯片主体的第一区域或芯片主体的第二区域中，第二区域不同于第一区域，每个再分布布线连接焊盘与对应的芯片焊盘分隔开；以及
至少一个再分布布线结构，每个再分布布线结构连接到芯片焊盘、对应于芯片焊盘的再分布布线测试焊盘和对应于芯片焊盘的再分布布线连接焊盘。
21.根据权利要求20所述的半导体芯片，所述半导体芯片还包括：
至少一个存储器单元阵列，设置在芯片主体的第二区域中；以及
控制电路，设置在芯片主体的第一区域中，控制电路用于控制所述至少一个存储器单元阵列。
22.根据权利要求21所述的半导体芯片，其中，控制电路不与所述至少一个再分布布线测试焊盘的下部叠置。
23.根据权利要求21所述的半导体芯片，其中，存储器单元阵列不与所述至少一个再分布布线测试焊盘的下部叠置。
24.根据权利要求20所述的半导体芯片，其中，所述至少一个再分布布线结构中的至少一个从对应的芯片焊盘沿第一方向延伸到对应的再分布布线测试焊盘，并且从对应的芯片焊盘沿第二方向延伸到对应的再分布布线连接焊盘，第一方向与第二方向相反。
25.根据权利要求20所述的半导体芯片，所述半导体芯片还包括：
第一钝化层，设置在芯片主体上，第一钝化层包括暴露所述至少一个芯片焊盘的通路孔；
再分布布线通孔，设置在通路孔中并且电连接到芯片焊盘；
再分布布线层，在芯片主体上，电连接到再分布布线通孔；以及
第二钝化层，设置在再分布布线层上，第二钝化层包括暴露再分布布线层的在芯片主体的第一区域中的一部分的测试孔以及暴露在芯片主体的第一区域或不同于第一区域的第二区域中的再分布布线层的连接孔，
其中，再分布布线测试焊盘对应于设置在通过测试孔暴露的再分布布线层上的所述至少一个芯片焊盘；
其中，再分布布线连接焊盘对应于设置在通过连接孔暴露的再分布布线层上的所述至少一个芯片焊盘。
CN201610542639.1A 2015-07-09 2016-07-11 半导体芯片 Active CN106340505B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011039486.1A CN112185936B (zh) 2015-07-09 2016-07-11 半导体芯片

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0097867 2015-07-09
KR1020150097867A KR102398663B1 (ko) 2015-07-09 2015-07-09 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202011039486.1A Division CN112185936B (zh) 2015-07-09 2016-07-11 半导体芯片

Publications (2)

Publication Number Publication Date
CN106340505A true CN106340505A (zh) 2017-01-18
CN106340505B CN106340505B (zh) 2020-10-27

Family

ID=57731580

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610542639.1A Active CN106340505B (zh) 2015-07-09 2016-07-11 半导体芯片
CN202011039486.1A Active CN112185936B (zh) 2015-07-09 2016-07-11 半导体芯片

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202011039486.1A Active CN112185936B (zh) 2015-07-09 2016-07-11 半导体芯片

Country Status (3)

Country Link
US (3) US10840159B2 (zh)
KR (1) KR102398663B1 (zh)
CN (2) CN106340505B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112018001888T5 (de) 2017-04-07 2019-12-19 Microchip Technology Incorporated Ein Halbleitergehäuse mit freigelegten Umverteilungsschichtmerkmalen und verwandte Verfahren zum Verpacken und testen
US10083734B1 (en) * 2017-11-06 2018-09-25 Micron Technology, Inc. Memory arrays
KR102628847B1 (ko) * 2019-06-12 2024-01-25 삼성디스플레이 주식회사 디스플레이 장치
CN112951811A (zh) * 2019-11-26 2021-06-11 长鑫存储技术有限公司 芯片组合及芯片
KR20220054118A (ko) * 2020-10-23 2022-05-02 삼성전자주식회사 적층 칩 패키지
US11495534B2 (en) * 2021-04-12 2022-11-08 Nanya Technology Corporation Semiconductor device with test pad and method for fabricating the same
CN117199053A (zh) * 2022-06-01 2023-12-08 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120002456A1 (en) * 2010-07-01 2012-01-05 Samsung Electronics Co., Ltd. Method of arranging pads in semiconductor device, semiconductor memory device using the method, and processing system having mounted therein the semiconductor memory device
WO2015003553A1 (zh) * 2013-07-10 2015-01-15 格科微电子（上海）有限公司 动态随机存取存储器及制造方法、半导体封装件及封装方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5554940A (en) 1994-07-05 1996-09-10 Motorola, Inc. Bumped semiconductor device and method for probing the same
JPH08340029A (ja) 1995-06-12 1996-12-24 Sony Corp フリップチップｉｃ及びその製造方法
KR100227268B1 (ko) * 1996-07-18 1999-11-01 윤종용 멀티 뱅크 메모리장치
KR20010002486A (ko) 1999-06-15 2001-01-15 윤종용 테스트용 패드를 구비하는 반도체 집적 회로
JP2002076075A (ja) 2000-08-24 2002-03-15 Nec Corp 半導体集積回路
TW558772B (en) 2001-08-08 2003-10-21 Matsushita Electric Ind Co Ltd Semiconductor wafer, semiconductor device and fabrication method thereof
JP3559554B2 (ja) * 2001-08-08 2004-09-02 松下電器産業株式会社 半導体装置およびその製造方法
US6528735B1 (en) * 2001-09-07 2003-03-04 International Business Machines Corporation Substrate design of a chip using a generic substrate design
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
KR100585142B1 (ko) 2004-05-04 2006-05-30 삼성전자주식회사 범프 테스트를 위한 플립 칩 반도체 패키지 및 그 제조방법
KR100754086B1 (ko) 2006-01-26 2007-08-31 삼성전기주식회사 프로브 카드 및 그 제조방법
KR100959604B1 (ko) * 2008-03-10 2010-05-27 주식회사 하이닉스반도체 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법
US7745920B2 (en) * 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
KR101006521B1 (ko) 2008-06-30 2011-01-07 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR20100023641A (ko) * 2008-08-22 2010-03-04 삼성전자주식회사 회로 기판을 관통하는 비아 플러그를 포함하는 반도체 칩, 반도체 칩 적층 구조 및 반도체 패키지
US8396682B2 (en) 2009-10-16 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device
JP2011100898A (ja) 2009-11-06 2011-05-19 Sony Corp 半導体デバイス
KR20120019882A (ko) 2010-08-27 2012-03-07 주식회사 하이닉스반도체 반도체 집적회로
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
KR101784507B1 (ko) * 2011-12-14 2017-10-12 에스케이하이닉스 주식회사 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템
KR20140008174A (ko) 2012-07-11 2014-01-21 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
US9466592B2 (en) * 2013-01-16 2016-10-11 Gainia Intellectual Asset Services, Inc. Multi-chips in system level and wafer level package structure
US9123600B2 (en) * 2013-02-27 2015-09-01 Invensas Corporation Microelectronic package with consolidated chip structures
US9324698B2 (en) * 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US9418949B2 (en) * 2013-09-17 2016-08-16 Nanya Technology Corporation Semiconductor device having voids between top metal layers of metal interconnects
DE102014113498B4 (de) * 2014-09-18 2019-03-28 Infineon Technologies Ag Stromstärkesensor mit einem Messwiderstand in einer Umverteilungsschicht
US9472425B2 (en) * 2015-03-19 2016-10-18 Qualcomm Incorporated Power distribution improvement using pseudo-ESR control of an embedded passive capacitor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120002456A1 (en) * 2010-07-01 2012-01-05 Samsung Electronics Co., Ltd. Method of arranging pads in semiconductor device, semiconductor memory device using the method, and processing system having mounted therein the semiconductor memory device
WO2015003553A1 (zh) * 2013-07-10 2015-01-15 格科微电子（上海）有限公司 动态随机存取存储器及制造方法、半导体封装件及封装方法

Also Published As

Publication number Publication date
US10840159B2 (en) 2020-11-17
CN112185936B (zh) 2024-06-18
US20220059417A1 (en) 2022-02-24
KR102398663B1 (ko) 2022-05-16
US11705376B2 (en) 2023-07-18
US20200266114A1 (en) 2020-08-20
CN106340505B (zh) 2020-10-27
CN112185936A (zh) 2021-01-05
KR20170006749A (ko) 2017-01-18
US20170011976A1 (en) 2017-01-12
US11189535B2 (en) 2021-11-30

Similar Documents

Publication Publication Date Title
CN106340505A (zh) 半导体芯片
US11693801B2 (en) Stacked semiconductor device assembly in computer system
US9299631B2 (en) Stack-type semiconductor package
KR101528656B1 (ko) 적층된 디바이스에서의 신호 전달
CN108155174B (zh) 包括堆叠芯片的半导体存储器件及具有其的存储模块
US9748201B2 (en) Semiconductor packages including an interposer
US8274794B2 (en) Three-dimensional SoC structure formed by stacking multiple chip modules
US9559079B2 (en) Semiconductor stack packages
KR102144367B1 (ko) 반도체 패키지 및 이의 제조 방법
KR101977699B1 (ko) 멀티 칩 반도체 장치 및 그것의 테스트 방법
KR20170099046A (ko) 반도체 패키지
US10971452B2 (en) Semiconductor package including electromagnetic interference shielding layer
US20210167017A1 (en) Semiconductor package including an interposer
CN112786565A (zh) 具有中介层桥的层叠封装
US11233033B2 (en) Semiconductor packages including chips stacked on a base module
KR20140028209A (ko) 반도체 칩, 이를 포함하는 반도체 패키지 및 반도체 패키지의 칩선택 방법
US20170033087A1 (en) Stack semiconductor package structure and method of manufacturing the same
KR20170015064A (ko) 적층 반도체 패키지 구조물 및 그 제조 방법
US20240055335A1 (en) Semiconductor package
KR20150051089A (ko) 칩 패드 및 본딩 패드를 포함하는 반도체 소자
KR20230083102A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20240143630A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant