KR102628847B1 - 디스플레이 장치 - Google Patents

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KR102628847B1
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Abstract

본 발명의 일 실시예는, 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역 및 상기 주변영역 내의 패드영역을 구비한 기판; 상기 패드영역 내에 배치된 검사회로부; 상기 검사회로부를 덮는 커버부; 상기 패드영역 내에 위치하고, 상기 검사회로부와 상기 디스플레이영역 사이에서 제1 방향을 따라 배열된 복수의 출력패드들; 상기 패드영역 내에 위치하고, 상기 검사회로부를 사이에 두고 상기 복수의 출력패드들과 반대측에 위치하며, 상기 제1 방향을 따라 배열된 복수의 입력패드들; 및 상기 출력패드들과 상기 입력패드들을 덮는 보호층;을 포함하고, 평면상에서, 상기 보호층의 끝단은 상기 커버부로부터 이격된 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display device}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 평판 디스플레이 장치들이 연구 및 개발되고 있다. 이와 같은 디스플레이 장치들은 구동 집적 회로(IC)에서 인가되는 신호에 의해 화상을 표시할 수 있다.
일반적으로, 구동 집적 회로는 칩-온-글래스(Chip-On-Glass; COG) 방식, 테이프 캐리어 패키지(Tape Carrier Package; TCP) 방식, 칩-온-필름(Chip-On-Film; COF) 방식 등으로 디스플레이 장치와 전기적으로 연결될 수 있다. 그 중 COG 방식은 TCP 방식 및 COF 방식에 비해 구조가 간단하여 널리 사용되고 있다.
COG 방식은 구동 집적 회로를 회로 패턴이 형성된 디스플레이 패널 상에 위치시킨 후, 이를 가열 및 가압하여 디스플레이 패널에 직접 실장하는 방식이다. 따라서, COG 방식에 의해 구동 집적 회로를 실장할 때에는, 디스플레이 패널에 압력이 인가되며, 이로 인해 디스플레이 패널에 손상이 발생할 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, COG 방식에 의해 구동 집적 회로의 실장시 디스플레이 패널에 손상이 발생하는 것을 최소화한 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 측면에 따른 디스플레이 장치는, 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역 및 상기 주변영역 내의 패드영역을 구비한 기판; 상기 패드영역 내에 배치된 검사회로부; 상기 검사회로부를 덮는 커버부; 상기 패드영역 내에 위치하고, 상기 검사회로부와 상기 디스플레이영역 사이에서 제1 방향을 따라 배열된 복수의 출력단자부들; 상기 패드영역 내에 위치하고, 상기 검사회로부를 사이에 두고 상기 복수의 출력단자부들과 반대측에 위치하며, 상기 제1 방향을 따라 배열된 복수의 입력단자부들; 및 상기 복수의 출력단자부들과 상기 복수의 입력단자부들을 덮는 보호층;을 포함하고, 평면상에서, 상기 보호층의 끝단은 상기 커버부로부터 이격될 수 있다.
본 실시예에 있어서, 상기 검사회로부는 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들의 게이트전극들은 서로 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 게이트전극들은 상기 제1 방향으로 연장된 하나의 게이트 라인으로 구성될 수 있다.
본 실시예에 있어서, 상기 제1 방향과 수직한 제2 방향으로 상기 디스플레이영역을 가로지르도록 연장된 복수의 데이터선들을 더 포함하고, 상기 복수개의 트랜지스터들 각각은 상기 복수의 데이터선들 중 대응하는 데이터선에 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 패드영역에는 입력범프들과 출력범프들을 구비한 구동칩이 실장되고, 상기 패드영역과 상기 구동칩 사이에는 내부에 도전볼들이 분산된 접착성 절연 수지층이 위치하며, 상기 도전볼들에 의해 상기 입력범프들은 상기 입력패드들과 전기적으로 연결되고, 상기 출력범프들은 상기 출력패드들과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 구동칩은 상기 보호부 상에 위치할 수 있다.
본 실시예에 있어서, 상기 복수의 트랜지스터들 각각은 상기 게이트 전극 상에 위치하는 소스전극 및 드레인 전극을 더 포함하고, 상기 게이트 전극과 상기 소스전극 및 상기 드레인 전극 사이에는 층간절연층이 위치하며, 상기 복수의 입력단자부들과 상기 복수의 출력단자부들은 상기 층간절연층 상에 위치할 수 있다.
본 실시예에 있어서, 상기 보호층의 끝단과 상기 커버부 사이에서, 상기 층간절연층은 상기 접착성 절연 수지층과 직접 접할 수 있다.
본 실시예에 있어서, 상기 디스플레이 장치는, 상기 기판을 포함하는 디스플레이 패널과 상기 디스플레이 패널 상의 입력감지유닛을 포함하고, 상기 입력감지유닛은, 상기 디스플레이 패널 상에 위치하는 제1 터치절연층, 상기 제1 터치절연층 상의 브릿지 배선, 상기 브릿지 배선 상의 제2 터치절연층 및 상기 제2 터치절연층 상의 제1 감지전극 및 제2 감지전극을 포함하며, 상기 보호층은 상기 제1 터치절연층 및 상기 제2 터치절연층 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 보호층 상에 위치하고 상기 복수의 출력단자부들과 접속하는 추가출력패드들과, 상기 보호층 상에 위치하고 상기 복수의 입력단자부들과 접속하는 추가입력패드들을 더 포함하고, 상기 추가출력패드들과 상기 추가입력패드들은 상기 제1 감지전극 및 상기 제2 감지전극과 동일한 물질을 포함할 수 있다.
본 발명의 다른 측면에 따른 디스플레이 장치는, 디스플레이 패널; 상기 디스플레이 패널 상에 위치하는 입력감지유닛; 및 상기 디스플레이 패널에 실장된 구동칩;을 포함하고, 상기 디스플레이 패널은, 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역 및 상기 주변영역 내의 패드영역을 구비한 기판; 상기 패드영역 내에 배치된 검사회로부; 상기 검사회로부를 덮는 커버부; 상기 패드영역 내에 위치하고, 상기 검사회로부를 사이에 두고 상기 복수의 출력단자부들과 반대측에 위치하며, 상기 제1 방향을 따라 배열된 복수의 입력단자부들; 및 상기 검사회로부를 사이에 두고 상기 복수의 출력단자부들과 반대측에 위치하며, 상기 제1 방향을 따라 배열된 복수의 입력단자부들;을 포함하고, 상기 구동칩은 상기 커버부 상에 위치하고, 상기 구동칩의 입력범프들은 상기 입력패드들과 전기적으로 연결되고, 상기 구동칩의 출력범프들은 상기 출력패드들과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 디스플레이 패널은, 상기 복수의 출력단자부들과 상기 복수의 입력단자부들을 덮는 보호층을 더 포함하고, 상기 커버부 주위에서 상기 보호층의 끝단은 상기 커버부로부터 이격될 수 있다.
본 실시예에 있어서, 상기 입력감지유닛은, 상기 디스플레이 패널 상에 위치하는 제1 터치절연층, 상기 제1 터치절연층 상의 브릿지 배선, 상기 브릿지 배선 상의 제2 터치절연층 및 상기 제2 터치절연층 상의 제1 감지전극 및 제2 감지전극을 포함하며, 상기 보호층은 상기 제1 터치절연층 및 상기 제2 터치절연층 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 디스플레이 패널은, 상기 보호층 상에 위치하고 상기 복수의 출력단자부들과 접속하는 추가출력패드들과, 상기 보호층 상에 위치하고 상기 복수의 입력단자부들과 접속하는 추가입력패드들을 더 포함하고, 상기 추가출력패드들과 상기 추가입력패드들은 상기 제1 감지전극 및 상기 제2 감지전극과 동일한 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 디스플레이 패널은 상기 디스플레이 영역 내에 위치하는 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 유기발광소자 및 상기 박막 트랜지스터와 상기 유기발광소자 사이의 평탄화층을 더 포함하고, 상기 보호층은 상기 평탄화층과 동일한 재질을 포함할 수 있다.
본 실시예에 있어서, 상기 검사회로부는 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들의 게이트전극들은 상기 제1 방향으로 연장된 하나의 게이트 라인으로 구성될 수 있다.
본 실시예에 있어서, 상기 디스플레이 패널은, 상기 제1 방향과 수직한 제2 방향으로 상기 디스플레이영역을 가로지르도록 연장된 복수의 데이터선들을 더 포함하고, 상기 복수개의 트랜지스터들 각각은 상기 복수의 데이터선들 중 대응하는 데이터선에 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 패드영역과 상기 구동칩 사이에는 내부에 도전볼들이 분산된 접착성 절연 수지층이 위치하며, 상기 도전볼들에 의해 상기 입력범프들은 상기 입력패드들과 전기적으로 연결되고, 상기 출력범프들은 상기 출력패드들과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 복수의 트랜지스터들 각각은 상기 게이트 전극 상에 위치하는 소스전극 및 드레인 전극을 더 포함하고, 상기 게이트 전극과 상기 소스전극 및 상기 드레인 전극 사이에는 층간절연층이 위치하며, 상기 복수의 입력단자부들과 상기 복수의 출력단자부들은 상기 층간절연층 상에 위치할 수 있다.
본 실시예에 있어서, 상기 보호층의 끝단과 상기 커버부 사이에서, 상기 층간절연층은 상기 접착성 절연 수지층과 직접 접할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 의하면, 구동 집적 회로의 실장시 디스플레이 패널에 손상이 발생하는 것을 최소화할 수 있는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 예를 개략적으로 도시한 평면도이다.
도 2는 도 1의 디스플레이 장치의 디스플레이 패널의 일 예를 개략적으로 도시한 평면도이다.
도 3은 도 2의 I-I' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 4는 도 1의 A 부분을 개략적으로 도시한 평면도이다.
도 5는 도 4의 II-II' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 6은 도 2의 B 부분을 개략적으로 도시한 평면도이다.
도 7은 도 6의 III-III' 단면의 일 예를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 예를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 패널(100)과 디스플레이 패널(100)의 상부에 위치하는 입력감지유닛(200)을 포함할 수 있다.
디스플레이 패널(100)은 영상을 표시하며, 입력감지유닛(200)은 제1 감지전극(210)들과 제2 감지전극(230)들을 포함하여, 사용자의 손 또는 펜과 같은 외부의 터치 입력수단의 접촉 등을 감지하여 입력신호를 생성할 수 있다.
제1 감지전극(210)들은 제1 방향(X)으로 서로 연결되어 복수의 제1 감지전극 어레이들을 이룰 수 있다. 또한, 복수의 제1 감지전극 어레이들은 제1 방향(X)과 수직한 제2 방향(Y)을 따라 서로 이격되고 나란하게 배열될 수 있다.
제2 감지전극(230)들은 제1 방향(X)과 제2 방향(Y)을 따라 제1 감지전극(210)들 사이사이에 위치하며, 복수의 제1 감지전극 어레이들과 교차하는 방향으로 서로 연결될 수 있다.
한편, 도 1에서는 제1 감지전극(210)과 제2 감지전극(230)이 마름모 형상인 예를 도시하고 있으나, 이에 한정되지 않으며, 제1 감지전극(210)과 제2 감지전극(230)은 다양한 형상을 가질 수 있다.
도 2는 도 1의 디스플레이 장치의 디스플레이 패널의 일 예를 개략적으로 도시한 평면도이고, 도 3은 도 2의 I-I' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 2 및 도 3을 참조하면, 디스플레이 패널(100)은 영상을 표시하는 디스플레이영역(DA)과, 디스플레이영역(DA) 외측에 위치하는 주변영역(PA)을 포함한다. 이는 기판(101)이 그러한 디스플레이영역(DA) 및 주변영역(PA)을 갖는 것으로 이해될 수도 있다.
디스플레이영역(DA)에는 복수 개의 표시소자들이 위치할 수 있다. 일 예로 표시소자는 유기발광소자(OLED)일 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 주변영역(PA)은 구동 집적 회로와 같은 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역(PADA)을 포함할 수 있다.
한편, 도 2는 디스플레이 패널(100)의 제조 과정 중의 기판(101) 등의 모습을 나타낸 평면도로 이해될 수 있다. 최종적인 디스플레이 패널(100)이나 디스플레이 패널(100)을 포함하는 스마트폰 등의 전자장치에 있어서는, 사용자에 의해 인식되는 주변영역(PA)의 면적을 최소화하기 위해, 기판(101) 등의 일부가 벤딩될 수 있다. 예를 들어, 기판(101)이 패드영역(PADA)과 디스플레이영역(DA) 사이에서 벤딩되어, 패드영역(PADA)의 적어도 일부가 디스플레이영역(DA)과 중첩하여 위치하도록 할 수 있다. 물론 패드영역(PADA)이 디스플레이영역(DA)을 가리는 것이 아니라 패드영역(PADA)이 디스플레이영역(DA)의 뒤쪽에 위치하도록, 벤딩방향이 설정된다. 이에 따라 사용자는 디스플레이영역(DA)이 디스플레이 장치(도 1의 10)의 대부분을 차지하는 것으로 인식하게 된다.
또한, 디스플레이영역(DA)의 좌우측 가장자리들은 외부로 볼록한 형상을 가지도록 휘어질 수 있다. 이에 의해 디스플레이 장치(도 1의 10)를 정면에서 바라보았을 때, 디스플레이 장치(도 1의 10)의 양측 가장자리는 베젤이 없는 상태로 인식되고, 디스플레이영역(DA)이 확장되는 효과를 가질 수 있다.
도 3은 도 2의 디스플레이 패널(100)의 일부를 개략적으로 도시하는 단면도로서, 표시소자로서 유기발광소자(180)를 포함하는 예를 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니며, 디스플레이 패널(100)은 액정소자 등 다른 종류의 표시소자를 포함할 수 있다.
기판(101)은 가요성을 가지는 플라스틱 기판일 수 있다. 예를 들어, 기판(101)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen naphthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyleneterephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 그러나, 기판(101)은 반드시 이에 한정되는 것은 아니며, 기판(101)은 유리 재질, 금속 등을 포함하는 등 다양한 변형이 가능하다.
기판(101)의 디스플레이영역(DA)에는 박막트랜지스터(TFT)가 배치되는데, 박막트랜지스터(TFT) 외에 박막트랜지스터(TFT)에 전기적으로 연결되는 유기발광소자(180)도 배치된다. 표시소자인 유기발광소자(180)가 박막트랜지스터(TFT)에 전기적으로 연결된다는 것은, 유기발광소자(180)가 포함하는 화소전극(181)이 박막트랜지스터(TFT)에 전기적으로 연결되는 것으로 이해될 수 있다. 물론 기판(101)의 주변영역(PA)에도 박막트랜지스터(미도시)가 배치될 수 있다. 이러한 주변영역(PA)에 위치하는 박막트랜지스터는 예컨대 디스플레이영역(DA) 내에 인가되는 전기적 신호를 제어하기 위한 회로부의 일부일 수 있다.
박막트랜지스터(TFT)는 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함하는 반도체층(111), 게이트전극(113), 소스전극(115a) 및 드레인전극(115b)을 포함한다. 한편, 기판(101) 상에는 불순물 등이 침투하는 것을 방지하기 위해, 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물로 형성된 버퍼층(110)이 배치될 수 있고, 이 버퍼층(110) 상에 반도체층(111)이 위치하도록 할 수 있다.
반도체층(111)의 상부에는 게이트전극(113)이 배치되는데, 이 게이트전극(113)에 인가되는 신호에 따라 소스전극(115a)과 드레인전극(115b)이 전기적으로 연결된다. 게이트전극(113)은 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디윰(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 이때 반도체층(111)과 게이트전극(113)과의 절연성을 확보하기 위하여, 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물으로 형성되는 게이트절연층(120)이 반도체층(111)과 게이트전극(113) 사이에 개재될 수 있다.
게이트전극(113)의 상부에는 층간절연층(130)이 배치될 수 있는데, 이는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물로 단층 또는 다층구조를 갖도록 형성될 수 있다.
층간절연층(130)의 상부에는 소스전극(115a) 및 드레인전극(115b)이 배치된다. 소스전극(115a) 및 드레인전극(115b)은 층간절연층(130)과 게이트절연층(120)에 형성되는 컨택홀을 통하여 반도체층(111)에 각각 전기적으로 연결된다. 소스전극(115a) 및 드레인전극(115b)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
박막트랜지스터(TFT) 상에는 평탄화층(140)이 배치될 수 있다. 예컨대 도 3에 도시된 것과 같이 박막트랜지스터(TFT) 상부에 유기발광소자(310)가 배치될 경우, 평탄화층(140)은 박막트랜지스터(TFT)를 덮어 평탄한 면을 제공할 수 있다. 이러한 평탄화층(140)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 한편, 도 3에서는 평탄화층(140)이 단층으로 도시되어 있으나, 다층일 수도 있는 등 다양한 변형이 가능하다.
평탄화층(140) 상에는, 화소전극(181), 대향전극(183) 및 이들 사이에 개재된 중간층(185)을 갖는 유기발광소자(180)가 배치된다. 중간층(185)은 발광층을 포함한다.
평탄화층(140) 상에는 화소전극(181)이 배치되고, 화소전극(181)은 평탄화층(140)의 개구부를 통해 소스전극(115a) 및 드레인전극(115b) 중 어느 하나와 컨택하여 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
화소전극(181)은 (반)투명 전극 또는 반사형 전극일 수 있다. 화소전극(181)이 (반)투명 전극일 경우에는 예컨대 ITO, IZO, ZnO, In2O3, IGO 또는 AZO를 포함할 수 있다. 화소전극(181)이 반사형 전극일 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO, In2O3, IGO 또는 AZO로 형성된 층을 가질 수 있다. 물론 본 발명이 이에 한정되는 것은 아니고 화소전극(181)은 다양한 재질을 포함할 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
평탄화층(140) 상부에는 화소정의막(150)이 배치될 수 있다. 이 화소정의막(150)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(181)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 도 3에 도시된 바와 같은 경우, 화소정의막(150)은 화소전극(181)의 가장자리와 화소전극(181) 상부의 대향전극(183)과의 사이의 거리를 증가시킴으로써 화소전극(181)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(150)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
유기발광소자(180)의 중간층(185)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer) 등이 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(185)이 고분자 물질을 포함할 경우에는 예컨대 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(185)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다. 물론 중간층(185)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다.
대향전극(183)은 디스플레이영역(DA)에 대응하도록 배치된다. 즉, 대향전극(183)은 복수 개의 유기발광소자(180)들과 대응하도록 일체(一體)로 형성될 수 있다. 이러한 대향전극(183)은 (반)투명 전극 또는 반사형 전극일 수 있다. 대향전극(183)이 (반)투명 전극일 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 대향전극(183)이 반사형 전극일 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 대향전극(183)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
대향전극(183) 상에는 캡핑층(160)이 위치할 수 있다. 캡핑층(160)은 유기발광소자(180)에서 발생된 광의 효율, 예를 들어 외부로의 광취출효율을 향상시킬 수 있다. 이러한 캡핑층(160)은 광효율을 개선하기 위하여 산화규소(SiO2), 질화규소(SiNx), 산화아연(ZnO2), 산화티타늄(TiO2), 산화지르코늄(ZrO2), 인듐주석산화물(ITO), 인듐아연산화물(IZO), Alq3, CuPc, CBP, a-NPB, 및 ZiO2 중 하나 이상의 유기물 또는 무기물을 포함할 수 있다
캡핑층(160) 상부에는 봉지층(500)이 위치한다. 봉지층(500)은 외부로부터의 수분이나 산소 등으로부터 유기발광소자(310)를 보호하는 역할을 한다. 이를 위해 봉지층(500)은 유기발광소자(310)가 위치하는 디스플레이영역(DA)은 물론 디스플레이영역(DA) 외측의 주변영역(PA)에까지 연장된 형상을 갖는다. 이러한 봉지층(500)은 도 3에 도시된 것과 같이 다층구조를 가질 수 있다. 구체적으로, 봉지층(500)은 제1무기봉지층(510), 유기봉지층(520) 및 제2무기봉지층(530)을 포함할 수 있다.
제1무기봉지층(510)은 캡핑층(160)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등을 포함할 수 있다. 이러한 제1무기봉지층(510)은 그 하부의 구조물을 따라 형성되기에, 도 3에 도시된 것과 같이 그 상면이 평탄하지 않을 수 있다.
유기봉지층(520)은 이러한 제1무기봉지층(510)을 덮으며 충분한 두께를 가져, 유기봉지층(520)의 상면은 디스플레이영역(DA) 전반에 걸쳐서 실질적으로 평탄할 수 있다. 이러한 유기봉지층(520)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
제2무기봉지층(530)은 유기봉지층(520)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등을 포함할 수 있다. 제2무기봉지층(530)은 유기봉지층(520) 외측으로 연장되어 제1무기봉지층(510)과 컨택함으로써, 유기봉지층(520)이 외부로 노출되지 않도록 할 수 있다.
이와 같이 봉지층(500)은 제1무기봉지층(510), 유기봉지층(520) 및 제2무기봉지층(530)을 포함하는바, 이와 같은 다층 구조를 통해 봉지층(500) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(510)과 유기봉지층(520) 사이에서 또는 유기봉지층(520)과 제2무기봉지층(530) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 디스플레이영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
한편, 봉지층(500)을 형성하는 과정에서 그 하부의 구조물들이 손상될 수도 있다. 예컨대 제1무기봉지층(510)은 화학기상증착법을 이용하여 형성할 수 있는데, 이러한 화학기상증착법을 이용하여 제1무기봉지층(510)을 형성할 시 제1무기봉지층(510)이 형성되는 그 직하의 층이 손상될 수 있다. 따라서 제1무기봉지층(510)을 캡핑층(160) 상에 직접 형성하게 되면, 유기발광소자(310)에서 발생된 광의 효율을 향상시키는 역할을 하는 캡핑층(160)이 손상되어 디스플레이 장치의 광효율이 저하될 수 있다. 따라서 봉지층(500)을 형성하는 과정에서 캡핑층(160)이 손상되는 것을 방지하기 위해, 캡핑층(160)과 봉지층(500) 사이에 보호층(170)이 개재되도록 한다. 이러한 보호층(170)은 LiF를 포함할 수 있다.
도 4는 도 1의 A 부분을 개략적으로 도시한 평면도이고, 도 5는 도 4의 II-II'단면의 일 예를 개략적으로 도시한 단면도이다.
도 4 및 도 5를 참조하면, 입력감지유닛(도 1의 200)은 디스플레이패널(도 1의 100) 상에 집적 형성될 수 있다. 예를 들어, 입력감지유닛(도 1의 200)은 봉지층(500) 상에 직접 형성될 수 있다. 이에 따라, 디스플레이 장치(도 1의 10)의 두께가 저감될 수 있다. 다른 예로, 입력감지유닛(도 1의 200)은 기판(미도시) 상에 형성된 후, 기판(미도시)이 봉지층(500)에 접합될 수도 있다.
제1 감지전극(210)들과 제2 감지전극(230)들은 투명 도전층으로 이루어질 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다. 다른 예로, 제1 감지전극(210)들과 제2 감지전극(230)들은 불투명 금속층으로 이루어질 수도 있으며, 이때는 투광성을 위해 제1 감지전극(210)들과 제2 감지전극(230)들이 메쉬 형태를 가질 수 있다.
제1 방향(X)을 따라 이웃하는 두 개의 제1 감지전극(210)들은 연결부(220)에 의해 연결될 수 있다. 연결부(220)는 제1 감지전극(210)과 동일한 층에 위치할 수 있다. 연결부(220)는 제1 감지전극(210)과 일체적으로 형성될 수 있다.
제1 방향(X)과 수직한 제2 방향(Y)을 따라 이웃하는 두 개의 제2 감지전극(230)들은 브릿지 배선(240)에 의해 서로 연결될 수 있다. 브릿지 배선(240)은 제1 감지전극(210) 및 제2 감지전극(230)과 다른 층에 위치할 수 있다. 브릿지 배선(240)은 제1 감지전극(210) 및 제2 감지전극(230) 아래에 위치할 수 있다.
예를 들어, 도 5에 도시하는 바와 같이, 봉지층(500) 상에는 봉지층(500)과 입력감지유닛(도 1의 200) 간의 접합력을 향상시키기 위한 제1 터치절연층(201)이 형성되고, 제1 터치절연층(201) 상에 브릿지 배선(240)이 위치한다. 또한, 브릿지 배선(240) 상에는 제2 터치절연층(203)이 형성되며, 제2 터치절연층(203) 상에 제1 감지전극(210)과 제2 감지전극(230)이 위치할 수 있다. 이때, 제2 터치절연층(203)에 형성된 컨택홀(CNT)을 통해 브릿지 배선(240)과 제2 감지전극(230)이 전기적으로 연결될 수 있다. 제1 터치절연층(201)과 제2 터치절연층(203)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 어느 하나를 포함할 수 있다.
또한, 제1 감지전극(210)과 제2 감지전극(230) 상에는 제3 터치절연층(205)이 형성될 수 있다. 일 예로, 제3 터치절연층(205)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
한편, 브릿지 배선(240)과 연결부(220)는 서로 교차하므로, 이들 사이에 기생 캐패시턴스를 줄이기 위해 브릿지 배선(240)의 폭(평면에서 측정됨)을 최소화하는 것이 바람직하다. 또한, 브릿지 배선(240)은 센싱감도를 향상시키기 위해 제2 감지전극(230) 보다 저항이 낮은 물질을 포함할 수 있다. 예를 들어, 브릿지 배선(240)은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.
한편, 도 4 및 도 5에서는 브릿지 배선(240)이 연결부(220)보다 낮은 층에 위치한 예를 도시하였으나, 본 발명은 이에 한하지 않으며, 브릿지 배선(240)이 연결부(220)보다 높은 층에 위치할 수도 있다. 또한, 브릿지 배선(240)은 두 개 이상 형성될 수도 있다.
또한, 제1 감지전극(210)과 제2 감지전극(230) 사이에는 제1 감지전극(210) 및 제2 감지전극(230)과 연결되지 않은 플로팅 상태의 더미 패턴이 더 위치할 수 있다. 더미 패턴은 제1 감지전극(210) 및 제2 감지전극(230)과 동일한 층에 형성됨으로써, 제1 감지전극(210)과 제2 감지전극(230) 경계 영역의 시인성을 감소시킬 수 있다.
도 6은 도 2의 B 부분을 개략적으로 도시한 평면도이고, 도 7은 도 6의 III-III' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 6 및 도 7을 참조하면, 패드영역(PADA) 내에는 검사회로부(TCA)가 위치하며, 검사회로부(TCA)는 복수 개의 트랜지스터(TT)들을 포할할 수 있다. 이 복수 개의 트랜지스터(TT)들은 화소들이 정상적으로 작동하는지 여부를 확인하기 위한 테스트용 트랜지스터들이다.
복수 개의 트랜지스터(TT)들 각각은, 디스플레이영역(도 2의 DA) 내의 박막트랜지스터(도 3의 TFT)와 동일한 구조를 가질 수 있다. 따라서, 복수개의 트랜지스터(TT)들 각각은, 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함하는 반도체층(320), 반도체층(320) 상의 게이트전극(341), 반도체층(320)과 접속되는 소스전극(361) 및 드레인전극(362)을 포함할 수 있다.
한편, 복수 개의 트랜지스터(TT)들 각각은 디스플레이영역(도 2의 DA)을 제2 방향으로 가로지르도록 연장된 데이터선(DL)들 중 대응하는 것에 전기적으로 연결되고, 복수 개의 트랜지스터(TT)들의 게이트전극(341)들은 서로 연결될 수 있다. 즉, 복수 개의 트랜지스터(TT)들의 게이트전극(341)들은 제1 방향(X)으로 연장된 하나의 게이트라인으로 구성될 수 있다. 따라서, 복수 개의 트랜지스터(TT)들의 서로 연결된 게이트전극(341)들에 동시에 전기적 신호가 인가되면, 복수 개의 트랜지스터(TT)들의 반도체층(320)들에서 채널이 동시에 형성된다. 이처럼 복수 개의 트랜지스터(TT)들이 동시에 턴온(turn on)되면, 테스트신호선(368)으로부터의 전기적 신호를 복수 개의 데이터선(DL)들에 전달하고, 복수 개의 데이터선(DL)들에 전기적으로 연결된 디스플레이영역(도 2의 DA)의 화소들이 발광하게 되어 디스플레이영역(DA) 내의 화소들의 불량여부를 검사할 수 있다.
트랜지스터(TT)의 드레인전극(362)는 연결배선(343)에 의해 대응하는 데이터라인(DL)과 연결될 수 있다. 연결배선(343)은 게이트전극(341)과 동일 물질을 포함할 수 있으며, 게이트전극(341)과 동일한 층에 배치될 수 있다. 또한, 트랜지스터(TT)들의 소스전극(362)들은 제1 방향(X)으로 연장된 테스트신호선(368)과 연결된다. 일 예로, 소스전극(361)들은 테스트신호선(368)과 일체(一體)일 수 있다.
한편, 도 6 및 도 7에 도시된 것과 같이, 패드영역(PADA)에는 복수 개의 출력패드(365)들과 입력패드(366)들이 위치할 수 있다.
복수 개의 출력패드(365)들은 검사회로부(TCA)와 디스플레이영역(도 2의 DA) 사이에서 제1 방향(X)을 따라 배열될 수 있다. 복수 개의 출력패드(365)들 각각은 연결배선(343)들 중 대응하는 연결배선(343) 상부에 위치하고 이에 컨택할 수 있다. 복수 개의 출력패드(365)들 각각은 트랜지스터(TT)의 소스전극(361) 및 드레인전극(362)과 동일 물질을 포함하고 층간절연층(130)에 형성된 컨택홀을 통해 연결배선(343)에 연결될 수 있다.
검사회로부(TCA)를 사이에 두고 복수 개의 출력패드(365)들과 반대측에는 복수 개의 입력패드(366)들이 위치할 수 있다. 복수 개의 입력패드(366)들은 제1 방향(X)을 따라 배열될 수 있다. 복수 개의 입력패드(366)들 각각은 복수 개의 출력패드(365)들과 동일한 물질을 포함하고, 동일한 층에 위치할 수 있다.
출력패드(365)와 입력패드(366)는 보호층에 의해 덮일 수 있다. 보호층은 제1 터치절연층(201)과 제2 터치절연층(203) 중 적어도 어느 하나를 포함할 수 있다. 따라서, 이하에서 '제1 터치절연층(201) 및/과 제2 터치절연층(203)', '제1 터치절연층(201)' 또는 '제2 터치절연층(203)'은 보호층과 동일한 의미로 사용될 수 있다. 한편, 도 7에서는 제1 터치절연층(201)과 제2 터치절연층(203)이 모두 출력패드(365)와 입력패드(366)를 덮는 것을 도시하고 있으나, 이에 한정되지 않으며, 제1 터치절연층(201) 또는 제2 터치절연층(203)이 출력패드(365)와 입력패드(366)를 덮을 수 있다. 이에 따라, 추가입력패드(374) 및 추가출력패드(372)가 입력패드(366) 및 출력패드(365)에 중첩하도록 제2 터치절연층(203) 상에 형성될 수 있다.
추가입력패드(374)는 제1 터치절연층(201) 및 제2 터치절연층(203)에 형성된 컨택홀을 통해 입력패드(366)와 연결될 수 있고, 추가출력패드(372)는 제1 터치절연층(201) 및 제2 터치절연층(203)에 형성된 컨택홀을 통해 출력패드(365)와 연결될 수 있다. 추가입력패드(374)와 추가출력패드(372)는 입력감지유닛(도 4의 200)의 제1 감지전극(도 4의 210) 및 제2 감지전극(도 4의 230)과 동일한 물질을 포함할 수 있다.
추가입력패드(374)와 추가출력패드(372)는 패드영역(PADA)에 실장되는 구동칩(400)과 연결될 수 있다. 구동칩(400)은 바디(410), 출력범프(420) 및 입력범프(430)를 구비한다. 도 7에서는 구동칩(400)에 한 개의 출력범프(420)와 한 개의 입력범프(430)만 도시되어 있으나, 구동칩(400)은 복수 개의 출력범프(420)들과 복수 개의 입력범프(430)들을 포함한다. 이러한 구동칩(400)은 예컨대 집적회로(IC)칩 등일 수 있다.
추가입력패드(374)는 구동칩(400)의 입력범프(430)와 연결되고, 추가출력패드(372)는 구동칩(400)의 출력범프(420)와 연결된다. 이에 따라 실제 디스플레이 장치를 구동할 시, 구동칩(400)으로부터의 전기적 신호가 출력범프(420)에서 출력패드(365) 및 연결배선(343)들을 거쳐 데이터선(DL)들로 전달되어, 결과적으로 디스플레이영역(도 2 의 DA) 내의 복수 개의 화소들에 전달될 수 있다. 물론 이러한 구동칩(400)에는 구동칩(400)의 입력범프(430)를 통해 디스플레이영역(도 2의 DA)에서 구현하고자 하는 이미지에 대한 정보가 입력될 수 있다. 이를 위해 디스플레이 장치는 입력패드(366)와 연결된 다른 입력패드(367)을 포함할 수 있다. 다른 입력패드(367)에는 인쇄회로기판 등이 전기적으로 연결될 수 있다.
한편, 구동칩(400)은 접착성 절연 수지층(450) 내에 도전볼(440)들이 분산된 이방성 도전성 필름을 구동칩(400)과 패드영역(PADA) 사이에 개재한 후, 고온으로 압착함으로써 패드영역(PADA)에 실장될 수 있으며, 이때 도전볼(440)들은 입력범프(430)와 추가입력패드(374)를 통전시키고, 출력범프(420)와 추가출력패드(372)를 통전시킬 수 있다. 물론, 추가입력패드(374)와 추가출력패드(372)가 형성되지 않은 경우에는, 도전볼(440)들에 의해 입력범프(430)와 출력범프(420)는 입력패드(366) 및 출력패드(365)에 연결될 수 있다.
구동칩(400)의 입력범프(430)가 입력패드(366)에 전기적으로 연결되고, 구동칩(400)의 출력범프(420)가 출력패드(365)와 전기적으로 연결됨에 따라, 도 7에 도시된 것과 같이 구동칩(400)은 검사회로부(TCA) 상부에 위치하게 된다. 따라서, 구동칩(400)의 실장시 트랜지스터(TT) 등의 손상을 방지하기 위해, 검사회로부(TCA)는 커버부(142)에 의해 덮일 수 있다. 커버부(142)는 평탄화층(도 3의 140)의 형성시 함께 형성되어, 평탄화층(도 3의 140)과 동일한 재질을 포함할 수 있다.
이때, 제1 터치절연층(201)과 제2 터치절연층(203)이 커버부(142)까지 덮도록 패드영역(PADA) 전체에 형성되는 경우는, 구동칩(400)의 실장시 커버부(142) 상에서 제1 터치절연층(201)과 제2 터치절연층(203)은 도전볼(440)에 의한 눌림이 발생하고, 이로 인해 제1 터치절연층(201)과 제2 터치절연층(203)에 크랙 등의 손상이 발생할 수 있다. 또한, 발생된 크랙을 통해 수분 등이 침투하면 커버부(142)가 열팽창하여 커버부(142) 주변에서 제1 터치절연층(201)과 층간절연층(130) 간의 계면 분리가 발생하며, 침투한 수분이 인접한 출력패드(365)로 이동함으로써 디스플레이영역(도 2의 DA)에서 미세한 암점 또는 암선이 발현될 수 있다.
따라서, 이를 방지하고자, 패드영역(PADA)에는 커버부(142) 주위에 밸리부(V)를 형성함으로써, 커버부(142)가 팽창하더라도 제1 터치절연층(201)과 층간절연층(130) 간에 계면 분리가 발생하는 것을 방지할 수 있다. 보다 구체적으로 밸리부(V)는 적어도 검사회로부(TCA)와 복수 개의 출력패드(365)들 사이 및 검사회로부(TCA)와 복수 개의 입력패드(366)들 사이에 위치할 수 있다.
이와 같은 밸리부(V)는 제1 터치절연층(201) 및 제2 터치절연층(203)의 일부가 제거된 영역으로, 밸리부(V)에서는 층간절연층(130)이 접착성 절연 수지층(450)과 직접 접할 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 제1 터치절연층(201) 또는 제2 터치절연층(203)이 출력패드(365)와 입력패드(366)를 덮을 수 있음은 앞서 설명한 바와 같고, 이와 같은 경우에는 밸리부(V)는 제1 터치절연층(201) 또는 제2 터치절연층(203)의 일부가 제거되어 형성될 수 있다. 또한, 제1 터치절연층(201)과 제2 터치절연층(203) 외에 추가 절연층이 출력패드(365)와 입력패드(366)를 덮도록 형성될 수 있으며, 이때 밸리부(V)는 제1 터치절연층(201), 제2 터치절연층(203) 및 추가 절연층이 제거되어 형성될 수 있다.
한편, 구동칩(400)을 패드영역(PADA)에 실장하기 위해서는 구동칩(400)을 열압착하게 되는데, 이때에는 인가되는 힘에 의해 기판(101)이 휘어지는 등 스트레스가 발생하게 되고, 발생되는 스트레스는 오목한 형상을 가지는 밸리부(V)에 집중될 수 있다. 이로 인해 밸리부(V)와 대응하는 지점에서 층간절연층(130) 등에 크랙이 발생할 수 있으며, 발생된 크랙은 층간절연층(130) 등을 따라 전파됨으로써 디스플레이 패널(도 2의 100)에 손상이 발생할 수 있다. 따라서, 밸리부(V)는 구동칩(400)의 실장시 디스플레이 패널(도 2의 100)에 스트레스가 최소한으로 인가될 수 있는 위치에 형성되어야 한다.
하기 표 1은 구동칩(400)의 실장시 커버부(142)와 밸리부(V) 간의 거리에 따라 기판(101)에 가해지는 스트레스를 측정한 결과이다. 여기서 커버부(142)와 밸리부(V) 간의 거리는 커버부(142)의 끝단에서부터 밸리부(V)의 시작지점까지의 거리를 의미하며, 커버부(142)와 밸리부(V)가 이격되었다는 것은 커버부(142)와 밸리부(V) 사이에 제1 터치절연층(201)과 제2 터치절연층(203)이 위치함을 의미한다.
실시예 커버부와 밸리부간의 거리
(㎛)		 스트레스
(MPa)
1 - 103
2 0 123
3 5 140
4 10 147
5 15 156
6 20 162
상기 표 1에서 실시예 1은 밸리부(V)를 형성하지 않은 경우이다. 그러나, 상술한 바와 같이 밸리부(V)를 형성하지 않으면, 디스플레이영역(도 2의 DA)에 미세암점 또는 암선이 발현될 수 있으므로, 밸리부(V)는 형성되어야만 한다.
실시예 2 내지 실시예 6을 비교하면, 커버부(142)와 밸리부(V)간의 거리가 증가함에 따라 밸리부(V)와 대응하는 위치에서 발생하는 스트레스의 크기가 증가하는 것을 알 수 있다. 따라서, 밸리부(V)는 도 7에 도시된 바와 같이 커버부(142)의 끝단과 연속적으로 위치하도록 형성됨이 가장 바람직하며, 이는 커버부(142)의 끝단과 밸리부(V) 사이에 제1 터치절연층(201)과 제2 터치절연층(203)이 존재하지 않고, 평면상에서 제1 터치절연층(201) 및 제2 터치절연층(203)의 끝단이 커버부(142)로부터 이격된 것을 의미한다.
이처럼, 밸리부(V)가 커버부(142)의 끝단과 연속적으로 위치하면, 구동칩(400)의 실장시 밸리부(V)로 집중되는 스트레스가 유기물로 형성된 커버부(142)에 의해 완화될 수 있기 때문이다. 이에 의해, 디스플레이영역(도 2의 DA)에 미세암점 또는 암선의 발현을 방지하기 위한 밸리부(V)를 형성하더라도, 구동칩(400)의 실장시 디스플레이 패널(도 2의 100)에 손상이 발생하는 것을 최소화할 수 있다. 한편, 도 7에서는 커버부(142) 상에도 제1 터치절연층(201)과 제2 터치절연층(203)이 형성되지 않은 예를 도시하였으나, 커버부(142) 주위에 밸리부(V)가 형성된다면, 커버부(142) 상에서 제1 터치절연층(201)과 제2 터치절연층(203)에 손상이 일어난다 하여도 상술한 바와 같은 문제가 발생하지 않는바, 밸리부(V)가 형성된다면 제1 터치절연층(201)과 제2 터치절연층(203)이 커버부(142) 상에 형성되어도 무방하다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역 및 상기 주변영역 내의 패드영역을 구비한 기판;
    상기 패드영역 내에 배치된 검사회로부;
    상기 검사회로부를 덮는 커버부;
    상기 패드영역 내에 위치하고, 상기 검사회로부와 상기 디스플레이영역 사이에서 제1 방향을 따라 배열된 복수의 출력패드들;
    상기 패드영역 내에 위치하고, 상기 검사회로부를 사이에 두고 상기 복수의 출력패드들과 반대측에 위치하며, 상기 제1 방향을 따라 배열된 복수의 입력패드들; 및
    상기 출력패드들과 상기 입력패드들을 덮는 보호층;을 포함하고,
    평면상에서, 상기 보호층의 끝단은 상기 커버부로부터 이격된 디스플레이 장치.
  2. 제1항에 있어서,
    상기 검사회로부는 복수의 트랜지스터들을 포함하고,
    상기 복수의 트랜지스터들의 게이트전극들은 서로 전기적으로 연결되어 있는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 게이트전극들은 상기 제1 방향으로 연장된 하나의 게이트 라인으로 구성된 디스플레이 장치.
  4. 제2항에 있어서,
    상기 제1 방향과 수직한 제2 방향으로 상기 디스플레이영역을 가로지르도록 연장된 복수의 데이터선들을 더 포함하고, 상기 복수개의 트랜지스터들 각각은 상기 복수의 데이터선들 중 대응하는 데이터선에 전기적으로 연결된 디스플레이 장치.
  5. 제2항에 있어서,
    상기 패드영역에는 입력범프들과 출력범프들을 구비한 구동칩이 실장되고, 상기 패드영역과 상기 구동칩 사이에는 내부에 도전볼들이 분산된 접착성 절연 수지층이 위치하며,
    상기 도전볼들에 의해 상기 입력범프들은 상기 입력패드들과 전기적으로 연결되고, 상기 출력범프들은 상기 출력패드들과 전기적으로 연결되는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 구동칩은 상기 보호층 상에 위치하는 디스플레이 장치.
  7. 제5항에 있어서,
    상기 복수의 트랜지스터들 각각은 상기 게이트 전극 상에 위치하는 소스전극 및 드레인 전극을 더 포함하고,
    상기 게이트 전극과 상기 소스전극 및 상기 드레인 전극 사이에는 층간절연층이 위치하며,
    상기 입력패드들과 상기 출력패드들은 상기 층간절연층 상에 위치하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 보호층의 끝단과 상기 커버부 사이에서, 상기 층간절연층은 상기 접착성 절연 수지층과 직접 접하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 디스플레이 장치는, 상기 기판을 포함하는 디스플레이 패널과 상기 디스플레이 패널 상의 입력감지유닛을 포함하고,
    상기 입력감지유닛은, 상기 디스플레이 패널 상에 위치하는 제1 터치절연층, 상기 제1 터치절연층 상의 브릿지 배선, 상기 브릿지 배선 상의 제2 터치절연층 및 상기 제2 터치절연층 상의 제1 감지전극 및 제2 감지전극을 포함하며,
    상기 보호층은 상기 제1 터치절연층 및 상기 제2 터치절연층 중 적어도 어느 하나를 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 보호층 상에 위치하고 상기 출력패드들과 접속하는 추가출력패드들과, 상기 보호층 상에 위치하고 상기 입력패드들과 접속하는 추가입력패드들을 더 포함하고,
    상기 추가출력패드들과 상기 추가입력패드들은 상기 제1 감지전극 및 상기 제2 감지전극과 동일한 물질을 포함하는 디스플레이 장치.
  11. 디스플레이 패널;
    상기 디스플레이 패널 상에 위치하는 입력감지유닛; 및
    상기 디스플레이 패널에 실장된 구동칩;을 포함하고,
    상기 디스플레이 패널은,
    디스플레이영역, 상기 디스플레이영역 외측에 위치하는 주변영역 및 상기 주변영역 내의 패드영역을 구비한 기판;
    상기 패드영역 내에 배치된 검사회로부;
    상기 검사회로부를 덮는 커버부;
    상기 패드영역 내에 위치하고, 상기 검사회로부와 상기 디스플레이영역 사이에서 제1 방향을 따라 배열된 복수의 출력패드들; 및
    상기 패드영역 내에 위치하고, 상기 검사회로부를 사이에 두고 상기 복수의 출력패드들과 반대측에 위치하며, 상기 제1 방향을 따라 배열된 복수의 입력패드들;을 포함하고,
    상기 구동칩은 상기 커버부 상에 위치하고, 상기 구동칩의 입력범프들은 상기 입력패드들과 전기적으로 연결되고, 상기 구동칩의 출력범프들은 상기 출력패드들과 전기적으로 연결되는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 디스플레이 패널은, 상기 출력패드들과 상기 입력패드들을 덮는 보호층을 더 포함하고, 상기 커버부 주위에서 상기 보호층의 끝단은 상기 커버부로부터 이격된 디스플레이 장치.
  13. 제12항에 있어서,
    상기 입력감지유닛은, 상기 디스플레이 패널 상에 위치하는 제1 터치절연층, 상기 제1 터치절연층 상의 브릿지 배선, 상기 브릿지 배선 상의 제2 터치절연층 및 상기 제2 터치절연층 상의 제1 감지전극 및 제2 감지전극을 포함하며,
    상기 보호층은 상기 제1 터치절연층 및 상기 제2 터치절연층 중 적어도 어느 하나를 포함하는 디스플레이 장치.
  14. 제13항에 있어서,
    상기 디스플레이 패널은, 상기 보호층 상에 위치하고 상기 출력패드들과 접속하는 추가출력패드들과, 상기 보호층 상에 위치하고 상기 입력패드들과 접속하는 추가입력패드들을 더 포함하고,
    상기 추가출력패드들과 상기 추가입력패드들은 상기 제1 감지전극 및 상기 제2 감지전극과 동일한 물질을 포함하는 디스플레이 장치.
  15. 제12항에 있어서,
    상기 디스플레이 패널은 상기 디스플레이 영역 내에 위치하는 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 유기발광소자 및 상기 박막 트랜지스터와 상기 유기발광소자 사이의 평탄화층을 더 포함하고,
    상기 보호층은 상기 평탄화층과 동일한 재질을 포함하는 디스플레이 장치.
  16. 제12항에 있어서,
    상기 검사회로부는 복수의 트랜지스터들을 포함하고,
    상기 복수의 트랜지스터들의 게이트전극들은 상기 제1 방향으로 연장된 하나의 게이트 라인으로 구성된 디스플레이 장치.
  17. 제16항에 있어서,
    상기 디스플레이 패널은, 상기 제1 방향과 수직한 제2 방향으로 상기 디스플레이영역을 가로지르도록 연장된 복수의 데이터선들을 더 포함하고,
    상기 복수개의 트랜지스터들 각각은 상기 복수의 데이터선들 중 대응하는 데이터선에 전기적으로 연결된 디스플레이 장치.
  18. 제16항에 있어서,
    상기 패드영역과 상기 구동칩 사이에는 내부에 도전볼들이 분산된 접착성 절연 수지층이 위치하며, 상기 도전볼들에 의해 상기 입력범프들은 상기 입력패드들과 전기적으로 연결되고, 상기 출력범프들은 상기 출력패드들과 전기적으로 연결되는 디스플레이 장치.
  19. 제18항에 있어서,
    상기 복수의 트랜지스터들 각각은 상기 게이트 전극 상에 위치하는 소스전극 및 드레인 전극을 더 포함하고,
    상기 게이트 전극과 상기 소스전극 및 상기 드레인 전극 사이에는 층간절연층이 위치하며,
    상기 입력패드들과 상기 출력패드들은 상기 층간절연층 상에 위치하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 보호층의 끝단과 상기 커버부 사이에서, 상기 층간절연층은 상기 접착성 절연 수지층과 직접 접하는 디스플레이 장치.
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